KR102219290B1 - 비휘발성 메모리 장치 - Google Patents
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Abstract
본 개시의 일 실시예에 따른 비휘발성 메모리 장치는, 메모리 셀 어레이 및 복수의 비트 라인들을 통해 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고, 페이지 버퍼 회로는 복수의 페이지 버퍼들을 포함하고, 복수의 페이지 버퍼들은 각각, 복수의 비트 라인들 중 일부의 비트 라인들에 연결되는 비트 라인 선택 회로, 비트 라인 선택 회로를 통해, 일부의 비트 라인들에 연결되는 비트 라인 셧오프 회로 및 데이터 라인을 통해 데이터를 입출력하는 래치 회로를 포함하고, 복수의 페이지 버퍼들 중 적어도 일부의 페이지 버퍼들에 포함된 복수의 비트 라인 선택 회로들, 복수의 비트 라인 셧오프 회로들 및 복수의 래치 회로들은, 상기 메모리 셀 어레이로부터 멀어지는 방향으로 기판의 주면 상에 차례로 배치될 수 있다.
Description
본 개시의 기술적 사상은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는, 메모리 셀에 저장된 데이터를 프로그램하고 독출하는 페이지 버퍼 회로를 포함하는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 비휘발성 메모리 장치(Nonvolatile Memory Device)로 구분될 수 있다.
비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 비휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
비휘발성 메모리를 사용하는 장치들로는, 예를 들어, MP3 플레이어, 디지털 카메라, 휴대전화, 캠코더, 플래시 카드 및 SSD(Solid State Disk) 등이 있다. 저장장치로 비휘발성 메모리를 사용하는 장치들이 증가하면서, 비휘발성 메모리의 용량도 급속히 증가하고 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 복수의 데이터 라인들의 부하를 감소시킬 수 있는 비휘발성 메모리 장치를 제공하는 데 있다.
본 개시의 기술적 사상에 의한 일 양태에 따른 비휘발성 메모리 장치는 메모리 셀 어레이 및 복수의 비트 라인들을 통해 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고, 페이지 버퍼 회로는 복수의 페이지 버퍼들을 포함하고, 복수의 페이지 버퍼들은 각각, 복수의 비트 라인들 중 일부의 비트 라인들에 연결되는 비트 라인 선택 회로, 비트 라인 선택 회로를 통해, 일부의 비트 라인들에 연결되는 비트 라인 셧오프 회로 및 데이터 라인을 통해 데이터를 입출력하는 래치 회로를 포함하고, 복수의 페이지 버퍼들 중 적어도 일부의 페이지 버퍼들에 포함된 복수의 비트 라인 선택 회로들, 복수의 비트 라인 셧오프 회로들 및 복수의 래치 회로들은, 메모리 셀 어레이로부터 멀어지는 방향으로 기판의 주면(main surface) 상에 차례로 배치될 수 있다.
본 개시의 기술적 사상에 의한 다른 일 양태에 따른 비휘발성 메모리 장치는 메모리 셀 어레이 및 복수의 비트 라인들을 통해 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고, 페이지 버퍼 회로는 복수의 페이지 버퍼들을 포함하고, 복수의 페이지 버퍼들은 각각, 복수의 비트 라인들 중 일부의 비트 라인들에 연결되는 고전압 회로, 고전압 회로를 통해, 일부의 비트 라인들에 연결되는 저전압 회로 및 데이터 라인을 통해 데이터를 입출력하는 래치 회로를 포함하고, 복수의 페이지 버퍼들 중 적어도 일부의 페이지 버퍼들에 포함된 복수의 고전압 회로들, 복수의 저전압 회로들 및 복수의 래치 회로들은, 메모리 셀 어레이로부터 멀어지는 방향으로 기판의 주면 상에 차례로 배치되며, 고전압 회로에는 저전압 회로보다 인가되는 전압의 레인지(range)가 높을 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는 페이지 버퍼 회로에 포함된 고전압 회로부, 저전압 회로부 및 래치 회로부가 차례로 배치되어, 복수의 데이터 라인들이 형성되는 공간이 확보될 수 있다.
따라서, 복수의 데이터 라인들의 폭이 증가되어 복수의 데이터 라인들의 부하가 감소될 수 있고, 센싱 래치 및 데이터 래치를 포함하는 메인 래치와 캐시 래치가 서로 분리되지 않고 배치될 수 있어 페이지 버퍼 회로가 차지하는 전체 면적이 감소될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치에 포함된페이지 버퍼 회로를 나타내는 블록도이다.
도 3은 도 1 및 도 2의 제1 페이지 버퍼의 구조를 간략히 보여주는 블록도이다.
도 4는 본 개시의 예시적 실시예에 따른 도 2의 페이지 버퍼 회로의 일부를 보여주는 레이아웃이다.
도 5는 도 4의 A-A' 선, B-B'선 및 C-C'선에 따른 단면도로서, 각각 고전압 회로 영역(111R), 저전압 회로 영역(113R) 및 래치 영역(115R)의 단면도이다.
도 6은 도 1 및 도 2의 제1 페이지 버퍼의 구조를 간략히 보여주는 블록도이다.
도 7은 본 개시의 예시적 실시예에 따른 메모리 블록을 나타내는 회로도이다.
도 8은 본 개시의 예시적 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예(BLK0’)를 나타내는 회로도이다.
도 9은 도 8의 메모리 블록(BLK0')을 나타내는 사시도이다.
도 10은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치에 포함된페이지 버퍼 회로를 나타내는 블록도이다.
도 11은 본 개시의 예시적 실시예에 따른 SBL(Shielded Bit Line) 구조의 페이지 버퍼 회로를 포함하는 비휘발성 메모리 소자의 일부를 나타낸 도면이다.
도 12는 본 개시의 일 실시예에 따라 QBL(Quadruple Bit Line) 구조의 페이지 버퍼 회로를 포함하는 비휘발성 메모리 소자의 일부를 나타낸 도면이다.
도 13은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 도면이다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치에 포함된페이지 버퍼 회로를 나타내는 블록도이다.
도 3은 도 1 및 도 2의 제1 페이지 버퍼의 구조를 간략히 보여주는 블록도이다.
도 4는 본 개시의 예시적 실시예에 따른 도 2의 페이지 버퍼 회로의 일부를 보여주는 레이아웃이다.
도 5는 도 4의 A-A' 선, B-B'선 및 C-C'선에 따른 단면도로서, 각각 고전압 회로 영역(111R), 저전압 회로 영역(113R) 및 래치 영역(115R)의 단면도이다.
도 6은 도 1 및 도 2의 제1 페이지 버퍼의 구조를 간략히 보여주는 블록도이다.
도 7은 본 개시의 예시적 실시예에 따른 메모리 블록을 나타내는 회로도이다.
도 8은 본 개시의 예시적 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예(BLK0’)를 나타내는 회로도이다.
도 9은 도 8의 메모리 블록(BLK0')을 나타내는 사시도이다.
도 10은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치에 포함된페이지 버퍼 회로를 나타내는 블록도이다.
도 11은 본 개시의 예시적 실시예에 따른 SBL(Shielded Bit Line) 구조의 페이지 버퍼 회로를 포함하는 비휘발성 메모리 소자의 일부를 나타낸 도면이다.
도 12는 본 개시의 일 실시예에 따라 QBL(Quadruple Bit Line) 구조의 페이지 버퍼 회로를 포함하는 비휘발성 메모리 소자의 일부를 나타낸 도면이다.
도 13은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 비휘발성 메모리 장치(10)는 페이지 버퍼 회로(110), 메모리 셀 어레이(120), 로우 디코더(130) 및 제어 로직(140)을 포함할 수 있다. 예시적으로, 비휘발성 메모리 장치(10)는 플래시 메모리 장치인 것으로 도시되어 있으나, 본 발명의 기술적 사상은 플래시 메모리 장치에만 적용되는 것으로 한정되지 않고 모든 형태의 비휘발성 메모리 장치들(예를 들면, ROM(Read-Only Memory), PROM(Programmable Read-Only Memory), EEPROM(Erasable Programmable Read-Only Memory), PRAM(Phase Change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistance Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등)에 적용될 수 있음은 이해되어야 할 것이다.
페이지 버퍼 회로(110)는 동작 모드에 따라 라이트 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 프로그램 동작시, 페이지 버퍼 회로(110)는 메모리 셀 어레이(120)의 복수의 비트 라인들(BL0~BLm-1)로 프로그램 될 데이터에 대응하는 비트 라인 전압을 전달할 수 있다. 리드 동작시, 페이지 버퍼 회로(110)는 선택된 메모리 셀에 저장된 데이터를 복수의 비트 라인들(BL0~BLm-1)을 통해서 감지할 수 있다.
페이지 버퍼 회로(110)는 감지된 데이터를 래치하여 외부로 출력할 수 있다. 페이지 버퍼 회로(110)는 복수의 데이터 라인들(DL)과 연결되고, 복수의 데이터 라인들(DL)을 통해 복수의 데이터들을 입출력할 수 있다.
페이지 버퍼 회로(110)는 복수의 페이지 버퍼들(110_1, 110_2, 110_i)을 포함할 수 있다. 이 때, i는 3이상의 자연수일 수 있다. 각각의 페이지 버퍼들(110_1, 110_2, 110_i)은 복수의 비트 라인들(BL0~BLm-1) 중 일부의 비트 라인들과 연결될 수 있다.
복수의 페이지 버퍼들(110_1, 110_2, 110_i) 각각은 고전압 회로, 저전압 회로, 래치 회로를 포함할 수 있다. 일 실시예에서, 고전압 회로는 고전압 트랜지스터로 구현되는 비트 라인 선택 회로를 포함할 수 있고, 저전압 회로는 저전압 트랜지스터로 구현되는 일부의 비트 라인들의 셧 오프(shut off) 동작을 수행하는 비트 라인 셧 오프 회로 및 일부의 비트 라인들을 디스차지(discharge) 시키기 위한 비트 라인 디스차지 회로를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 일부의 비트 라인들을 디스차지(discharge) 시키기 위한 비트 라인 디스차지 회로는 고전압 트랜지스터로 구현되어, 고전압 회로에 포함될 수도 있다. 고전압 회로는 저전압 회로보다 인가되는 전압의 레인지(range)가 높을 수 있다.
비트 라인 선택 회로는 일부의 비트 라인들과 연결될 수 있고, 상기 일부의 비트 라인들을 통해 비트 라인 셧 오프 회로와 비트 라인 선택 회로는 서로 연결될 수 있다. 래치 회로는 프로그램 동작 또는 독출 동작을 위해 필요한 정보를 포함할 수 있고, 일부의 데이터 라인들과 연결될 수 있다. 페이지 버퍼 회로(110)에 관해서는 도 2 등에서 후술한다.
메모리 셀 어레이(120)는 워드 라인들(WLs), 셀 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(130)에 연결될 수 있다. 메모리 셀 어레이(120)는 복수의 비트 라인들(BL0~BLm-1)을 통해서 페이지 버퍼 회로(110)에 연결될 수 있다. 메모리 셀 어레이(120)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함할 수 있다. 각각의 셀 스트링들은 셀 스트링 선택 트랜지스터(SST)를 통해서 비트 라인과 연결될 수 있다. 메모리 셀 어레이(120)는 낸드 셀 스트링을 형성하는 복수의 메모리 셀들을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 메모리 셀 어레이(120)는 낸드형이 아닌 복수의 노어(NOR)형 셀들을 포함할 수 있다.
복수의 메모리 셀들은 비트 라인과 워드 라인 전압에 의해서 프로그램되거나 소거되거나, 독출될 수 있다. 특히, 복수의 메모리 셀들 각각은 하나의 메모리 셀에 적어도 2-비트가 저장되는 멀티-레벨 셀(MLC)로 구성될 수 있다.
메모리 셀 어레이(120)는 복수의 메모리 블록들을 포함하는 플레인들로 구성될 수 있고, 복수의 메모리 블록들은 복수의 페이지들로 구성될 수 있다. 복수의 페이지들은 복수의 메모리 셀들을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에서, 2차원(2D) 메모리 어레이 또는 3차원 (3D) 메모리 어레이가 제공된다. 상기 3차원 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 “모놀리식”은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다. 메모리 셀 어레이(120)는 도 7 내지 도 9를 참조하여 더욱 상세하게 설명한다.
로우 디코더(130)는 어드레스(ADDR)에 응답하여 메모리 셀 어레이(120)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 로우 디코더(130)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(130)는 선택된 메모리 블록의 워드 라인에 전압 발생기로부터의 워드 라인 전압을 전달할 수 있다.
제어 로직(140)은 프로그램 커맨드(CMD)를 수신하고 이에 응답하여 프로그램 동작을 수행하도록 페이지 버퍼 회로(110) 및 로우 디코더(130)를 제어하기 위한 각종 제어 신호들을 출력할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치에 포함된 페이지 버퍼 회로를 나타내는 블록도이다. 도 2는 도 1에 도시된 복수의 페이지 버퍼들(110_1~110_i)을 포함하는 페이지 버퍼 회로(110) 중 적어도 일부를 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 페이지 버퍼 회로(110a)는 제1 내지 제k 페이지 버퍼(110_1, 110_2, 110_3)을 포함할 수 있다. 이 때, k는 3이상의 자연수일 수 있고, 도 1의 i보다 작거나 같은 자연수일 수 있다. 제1 페이지 버퍼(110_1)는 제1 고전압 회로(111_1), 제1 저전압 회로(113_1) 및 제1 래치 회로(115_1)를 포함할 수 있다. 제2 페이지 버퍼(110_2)는 제2 고전압 회로(111_2), 제2 저전압 회로(113_2) 및 제2 래치 회로(115_2)를 포함할 수 있고, 제k 페이지 버퍼(110_3)는 제k 고전압 회로(111_3), 제k 저전압 회로(113_3) 및 제k 래치 회로(115_3)를 포함할 수 있다.
제1 페이지 버퍼(110_1)의 제1 고전압 회로(111_1)는 제1 비트 라인(BL0) 및 제2 비트 라인(BL1)과 연결될 수 있다. 제1 비트 라인(BL0) 및 제2 비트 라인(BL1)을 통해, 제1 저전압 회로(113_1)는 제1 고전압 회로(111_1)와 연결될 수 있다. 제1 저전압 회로(113_1)와 제1 래치 회로(115_1)는 제1 연결 라인(L0)을 통해 서로 연결될 수 있다. 제1 래치 회로(115_1)는 제1 데이터 라인(DL0)을 통해서 데이터를 입출력할 수 있다.
제1 내지 제k 페이지 버퍼(110_1, 110_2, 110_3) 각각은 복수의 비트 라인들과 동시에 연결되어 있을 수 있다. 예를 들어, 제1 내지 제k 페이지 버퍼(110_1, 110_2, 110_3) 각각은 쉴드(Shield) 비트 라인 구조를 가질 수 있다. 도 2에서는 제1 내지 제k 페이지 버퍼(110_1, 110_2, 110_3) 각각이 2개의 비트 라인들과 연결되는 것으로 도시되어 있으나, 이는 일 예시일 뿐이고, 4개 이상의 비트 라인들과 연결될 수도 있다. 이하에서 도 11 및 도 12를 참조하여 더욱 상세하게 설명한다.
제1 내지 제 k 고전압 회로(111_1, 111_2. 111_3)는 고전압 회로부(111)를 구성할 수 있고, 제1 내지 제 k 저전압 회로(113_1, 113_2. 113_3)는 저전압 회로부(113)를 구성할 수 있으며, 제1 내지 제k 래치 회로(115_1, 115_2, 115_3)는 래치 회로부(115)를 구성할 수 있다. 고전압 회로부(111), 저전압 회로부(113) 및 래치 회로부(115)는 기판(1)의 주면(main surface) 상에 메모리 셀 어레이(120)로부터 멀어지는 방향으로 차례로 배치될 수 있다. 래치 회로부(115)에 포함된 제1 내지 제k 래치 회로(115_1, 115_2, 115_3)도 기판(1)의 주면 상에 메모리 셀 어레이(120)로부터 멀어지는 방향으로 차례로 배치될 수 있다.
고전압 회로부(111)는 복수의 고전압 트랜지스터들로 구현될 수 있고, 저전압 회로부(113)는 복수의 저전압 트랜지스터들로 구현될 수 있다. 복수의 고전압 트랜지스터들에는 복수의 저전압 트랜지스터들보다 인가되는 전압의 레인지가 높을 수 있다.
제1 저전압 회로(113_1), 제1 래치 회로(115_1), 제2 저전압 회로(113_2), 제2 래치 회로(115_2), 제k 저전압 회로(113_3) 및 제k 래치 회로(115_3)가 순차적으로 배치하는 경우와 비교하여, 본 개시의 예시적 실시에에 따른 비휘발성 메모리 장치는 제1 내지 제 k 저전압 회로(113_1, 113_2. 113_3)로 구성된 저전압 회로부(113)는 상대적으로 메모리 셀 어레이(120)와 가깝게 배치될 수 있고, 고전압 회로부(111)에 가깝게 배치될 수 있다. 따라서, 복수의 비트 라인들(BL0~BL2k-1)은 저전압 회로부(113)까지만 연결되고, 저전압 회로부(113)로부터 제1 내지 제k 래치 회로(115_1, 115_2, 115_3)를 연결하는 복수의 연결 라인들(L0~Lk-1) 및 복수의 데이터 라인들(DL0~DLk-1)은 따로 형성될 수 있다.
메모리 셀 어레이(120)에 포함된 복수의 메모리 셀들과 연결되는 복수의 비트 라인들(BL0~BL2k-1)은 상대적으로 좁은 폭을 갖도록 형성되더라도, 복수의 연결 라인들(L0~Lk-1) 및 복수의 데이터 라인들(DL0~DLk-1)의 폭은 복수의 비트 라인들(BL0~BL2k-1)의 폭보다 넓게 형성될 수 있다. 따라서, 복수의 데이터 라인들(DL0~DLk-1)의 부하는 감소될 수 있다. 또한, 래치 회로부(115)에 데이터를 저장하는 덤프(dump) 시간이 감소될 수 있어, 페이지 버퍼 회로(110)의 동작 성능이 개선될 수 있다.
도 3은 도 1 및 도 2의 제1 페이지 버퍼의 구조를 간략히 보여주는 블록도이다.
도 2 및 도 3을 참조하면, 제1 페이지 버퍼(110_1)는 제1 고전압 회로(111_1), 제1 저전압 회로(113_1) 및 제1 래치 회로(115_1)를 포함할 수 있다. 제1 페이지 버퍼(110_1)는 2개의 비트 라인들, 즉, 제1 비트 라인(BL0) 및 제2 비트 라인(BL1)과 연결될 수 있다.
제1 고전압 회로(111_1)는 비트 라인 선택 트랜지스터(HNSLT0, HNSLT1)를 포함하는 비트 라인 선택 회로를 포함할 수 있다. 일 실시예에서, 비트 라인 선택 회로는 제1 고전압 회로(111_1)에 연결된 제1 비트 라인(BL0) 및 제2 비트 라인(BL1)에 대응되도록 2개의 비트 라인 선택 트랜지스터(HNSLT0, HNSLT1)를 포함할 수 있다. 제1 고전압 회로(111_1)는 비트 라인 선택 회로 외에도 고전압 트랜지스터로 구현되는 회로들을 포함할 수 있다.
제1 비트 라인(BL0) 및 제2 비트 라인(BL1)은 각각 프로그램 동작의 대상이 되는 셋업 비트 라인 및 나머지 프로그램 동작의 대상이 되지 않은 쉴드 비트 라인일 수 있다. 비트 라인 선택 회로는 제1 비트 라인 선택 신호(BLSLT0) 및 제2 비트 라인 선택 신호(BLSLT1)를 기초로 하여, 제1 비트 라인(BL0) 및 제2 비트 라인(BL1) 중 하나를 비트 라인을 셋업 비트 라인으로 설정할 수 있다. 비트 라인 선택 회로는 셋업 비트 라인에 대한 프로그램 동작이 완료되면 순차적으로 다른 비트 라인을 셋업 비트 라인으로 설정하고 프로그램 동작을 수행할 수 있다. 도 3에서는 제1 페이지 버퍼(110_1)에 연결되는 비트 라인의 수가 2개로 도시되었으나, 이에 한정되는 것은 아니며, 제1 페이지 버퍼(110_1)에 연결되는 비트 라인의 수는 달라질 수 있다. 제1 페이지 버퍼(110_1)에 연결되는 비트 라인의 수에 따라 제1 고전압 회로(111_1)에 포함되는 비트 라인 선택 트랜지스터의 수도 달라질 수 있다.
제1 저전압 회로(113_1)는 비트 라인 디스차지 회로(113_11) 및 비트 라인 셧 오프 회로(113_12)를 포함할 수 있다. 제1 저전압 회로(113_1) 는 비트 라인 디스차지 회로(113_11) 및 비트 라인 셧 오프 회로(113_12) 외에도 저전압 트랜지스터로 구현되는 회로들을 포함할 수 있다.
비트 라인 디스차지 회로(113_11)는 비트 라인 디스차지 회로(113_11)에 연결된 제1 비트 라인(BL0) 및 제2 비트 라인(BL1)에 대응되도록 2개의 디스차지 트랜지스터(LNSHLD0, LNSHLD1)를 포함할 수 있다. 디스차지 트랜지스터(LNSHLD0, LNSHLD1)는 제1 디스차지 신호(SHLD0) 및 제2 디스차지 신호(SHLD1)를 기초로 하여, 제1 비트 라인(BL0) 및 제2 비트 라인(BL1)을 각각 디스차지시킬 수 있다.
비트 라인 셧오프 회로(113_12)는 비트 라인 셧오프 회로(113_12)에 연결된 제1 비트 라인(BL0) 및 제2 비트 라인(BL1)에 대응되도록 2개의 셧오프 트랜지스터(LNSHF0, LNSHF1)를 포함할 수 있다. 셧오프 트랜지스터(LNSHF0, LNSHF1)는 제1 셧오프 신호(BLSHF0) 및 제2 셧오프 신호(BLSHF1)를 기초로 하여, 제1 비트 라인(BL0) 및 제2 비트 라인(BL1) 각각을 센싱 노드(SO)에 연결할 수 있다.
도 3에서는 제1 저전압 회로(113_1)에 포함된 디스차지 트랜지스터 및 셧오프 트랜지스터가 각각 2개씩 도시되었으나, 이에 한정되는 것은 아니며, 제1 페이지 버퍼(110_1)에 연결되는 비트 라인의 수에 따라 제1 저전압 회로(113_1)에 포함되는 디스차지 트랜지스터 및 셧오프 트랜지스터의 수가 달라질 수 있다.
저전압 회로(113_1) 및 제1 래치 회로(115_1)는 센싱 노드(SO)를 통해 서로 연결되고, 제1 저전압 회로(113_1)에서 출력된 신호는 센싱 노드(SO)를 통해 제1 래치 회로(115_1)로 전송될 수 있다.
제1 래치 회로(115_1)는 메인 래치 회로(115_11) 및 캐시 래치 회로(115_12)를 포함할 수 있다. 메인 래치 회로(115_11) 및 캐시 래치 회로(115_12)는 센싱 노드(SO)에 연결될 수 있다.
메인 래치 회로(115_11)는 적어도 하나의 데이터 래치 및 센싱 래치를 포함할 수 있다. 제1 래치 회로(115_1)에 포함되는 데이터 래치의 수는 메모리 셀 어레이(120)에 포함된 메모리 셀에 기입되는 비트들의 수에 따라 달라질 수 있다. 예를 들어, 하나의 메모리 셀에 2비트의 데이터가 프로그램되는 경우에는, 2개의 데이터 래치들이 제공될 수 있다. 센싱 래치는 센싱 동작을 수행할 수 있으며, 센싱 노드(SO)의 전위를 기초로 하는 센싱 데이터가 일시적으로 저장될 수 있다. 센싱 래치에 저장되어 있던 센싱 데이터는 데이터 래치에 일시적으로 저장될 수 있다. 메인 래치 회로(115_11)는 적어도 하나의 데이터 래치 및 센싱 래치 이외에도 복수의 트랜지스터들을 더 포함할 수 있다.
캐시 래치 회로(115_12)는 캐시 래치를 포함할 수 있다. 캐시 래치에는 외부에서 제공되는 입력 데이터가 일시적으로 저장될 수 있다. 프로그램 동작시, 캐시 래치에 저장되는 타깃 데이터가 메인 래치 회로(115_11)의 데이터 래치에 저장될 수 있다. 캐시 래치 회로(115_12)는 제1 데이터 라인(DL0)과 연결될 수 있고, 제1 데이터 라인(DL0)을 통해 데이터를 수신하거나, 출력할 수 있다. 캐시 래치 회로(115_12)는 캐시 래치 이외에도 복수의 트랜지스터들을 더 포함할 수 있다.
일 실시예에서, 메인 래치 회로(115_11)는 기판의 주면 상에 제1 저전압 회로(113_1) 및 캐시 래치 회로(115_12) 사이에 배치될 수 있다. 이러한 경우 캐시 래치 회로(115_12)에 연결되는 제1 데이터 라인(DL0)의 전체 길이가 상대적으로 짧아질 수 있고, 길이가 짧아짐에 따라 제1 데이터 라인(DL0)의 부하가 감소할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 데이터 라인(DL0)의 라우팅에 따라 메인 래치 회로(115_11) 및 캐시 래치 회로(115_12)의 배치가 달라질 수 있다.
도 3에는 제1 페이지 버퍼(110_1)만이 도시되었으나, 제2 페이지 버퍼(110_2) 내지 제k 페이지 버퍼(110_k)에도 제1 페이지 버퍼(110_1)에 대한 설명이 동일하게 적용될 수 있다.
본 발명의 일실시예에 따른 비휘발성 메모리 장치는, 복수의 데이터 라인들(DL0~DLk-1)의 폭이 복수의 비트 라인들(BL0~BL2k-1)의 폭보다 넓게 형성되어 복수의 데이터 라인들(DL0~DLk-1)의 부하가 감소됨에 따라, 제1 내지 제k 페이지 버퍼(110_1, 110_2, 110_3)에 포함된 복수의 메인 래치 회로들과 제1 내지 제k 페이지 버퍼(110_1, 110_2, 110_3)에 포함된 복수의 캐시 래치 회로들을 서로 분리 배치하여 복수의 데이터 라인들(DL0~DLk-1)의 부하를 감소시킬 필요가 감소할 수 있다. 따라서, 본 개시의 일 실시예에 따른 비휘발성 메모리 소자는 제1 내지 제k 래치 회로(115_1, 115_2, 115_3)가 기판(1)의 주면 상에 차례로 배치되므로, 고전압 회로부(111), 저전압 회로부(113) 및 래치 회로부(115)가 배열된 전체 길이가 감소될 수 있다. 따라서, 비휘발성 메모리 소자의 집적도가 향상될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 도 2의 페이지 버퍼 회로의 일부를 보여주는 레이아웃이다.
도 2 및 도 4를 참조하면, 페이지 버퍼 회로(110)는 고전압 회로부(111), 저전압 회로부(113) 및 래치부(115)를 포함할 수 있다. 고전압 회로부(111), 저전압 회로부(113) 및 래치부(115) 각각은 기판(1)의 고전압 회로 영역(111R), 저전압 회로 영역(113R) 및 래치 영역(115R)에 형성될 수 있다. 기판(1)의 고전압 회로 영역(111R), 저전압 회로 영역(113R) 및 래치 영역(115R)은 차례로 배치될 수 있다.
고전압 회로 영역(111R) 및 저전압 회로 영역(113R)은 서로 다른 웰이 형성될 수 있다. 고전압 회로 영역(111R)의 웰이 저전압 회로 영역(113R)의 웰보다 깊게 형성될 수 있다.
고전압 회로 영역(111R)에는 복수의 활성 영역들(ACT_HV)이 형성될 수 있다. 복수의 활성 영역들(ACT_HV) 각각은 하나의 비트 라인 선택 트랜지스터에 대응할 수 있다. 복수의 활성 영역들(ACT_HV) 각각은 제1 타입으로 도핑된 소스 영역 및 드레인 영역, 그리고 제2 타입으로 도핑된 채널 영역을 포함할 수 있다.
고전압 회로 영역(111R)의 복수의 활성 영역들(ACT_HV)의 채널 영역들의 위에 복수의 게이트 라인 패턴들(GP_HV)이 형성될 수 있다. 복수의 게이트 라인 패턴들(GP_HV)은 비트 라인 선택 트랜지스터들의 게이트들로 동작할 수 있다. 복수의 게이트 라인 패턴들(GP_HV)은 제1 방향(X)으로 연장되도록 형성되고, 복수의 게이트 라인 패턴들(GP_HV)은 제2 방향(Y)으로 서로 이격되도록 형성될 수 있다. 디스차지 트랜지스터가 고전압 트랜지스터로 구현되는 경우에는 복수의 게이트 라인 패턴들(GP_HV)은 디스차지 트랜지스터의 게이트로 동작할 수도 있다.
고전압 회로 영역(111R)의 복수의 비트 라인 패턴들(BLP)은 복수의 게이트 라인 패턴들(GP_HV)의 상부에 형성될 수 있다. 복수의 비트 라인 패턴들(BLP)은 제2 방향(Y)으로 연장되도록 형성되고, 복수의 비트 라인 패턴들(BLP)은 제1 방향(X)으로 서로 이격되도록 형성될 수 있다. 복수의 비트 라인 패턴들(BLP)은 제1 콘택(CT1)을 통하여, 복수의 활성 영역들(ACT_HV)과 연결될 수 있다. 복수의 비트 라인 패턴들(BLP)의 일부는 복수의 비트 라인들(BL0~BL2k-1)을 형성할 수 있다.
저전압 회로 영역(113R)에는 복수의 활성 영역들(ACT_LV)이 형성될 수 있다. 복수의 활성 영역들(ACT_LV) 각각은 제1 타입으로 도핑된 소스 영역 및 드레인 영역, 그리고 제2 타입으로 도핑된 채널 영역을 포함할 수 있다.
저전압 회로 영역(113R)의 복수의 활성 영역들(ACT_LV)의 채널 영역들의 위에 복수의 게이트 라인 패턴들(GP_LV)이 형성될 수 있다. 복수의 게이트 라인 패턴들(GP_LV)은 셧오프 트랜지스터 또는 디스차지 트랜지스터의 게이트로 동작할 수 있다. 복수의 게이트 라인 패턴들(GP_LV)은 제1 방향(X)으로 연장되도록 형성되고, 복수의 게이트 라인 패턴들(GP_LV)은 제2 방향(Y)으로 서로 이격되도록 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 디스차지 트랜지스터가 고전압 트랜지스터로 구현되는 경우에는 디스차지 트랜지스터는 저전압 회로 영역(113R)에 형성되지 않을 수 있다.
저전압 회로 영역(113R)의 복수의 비트 라인 패턴들(BLP)은 된 복수의 게이트 라인 패턴들(GP_LV)의 상부에 형성될 수 있다. 복수의 비트 라인 패턴들(BLP)은 제2 콘택(CT2)을 통하여, 복수의 활성 영역들(ACT_LV)과 연결될 수 있다. 복수의 비트 라인 패턴들(BLP)의 일부는 복수의 비트 라인들(BL0~BL2k-1)을 형성할 수 있다.
고전압 회로 영역(111R)에는 고전압 트랜지스터가 형성되고, 저전압 회로 영역(113R)에는 저전압 트랜지스터가 형성되므로, 고전압 회로 영역(111R)의 복수의 활성 영역들(ACT_HV) 각각의 제1 방향(X) 및 제2 방향(Y)의 폭은, 저전압 회로 영역(113R)의 복수의 활성 영역들(ACT_LV) 각각의 제1 방향(X) 및 제2 방향(Y)의 폭보다 넓게 형성될 수 있다. 또한, 고전압 회로 영역(111R)의 복수의 게이트 라인 패턴들(GP_HV) 각각의 폭(W_HV)은, 저전압 회로 영역(113R)의 게이트 라인 패턴들(GP_HV) 각각의 폭(W_LV)보다 넓게 형성될 수 있다.
래치 영역(115R)에는 복수의 활성 영역들(ACT_L)이 형성될 수 있다. 복수의 활성 영역들(ACT_L) 각각은 제1 타입으로 도핑된 소스 영역 및 드레인 영역, 그리고 제2 타입으로 도핑된 채널 영역을 포함할 수 있다.
래치 영역(115R)의 복수의 활성 영역들(ACT_L)의 채널 영역들의 위에 복수의 게이트 라인 패턴들(GP_L)이 형성될 수 있다. 복수의 게이트 라인 패턴들(GP_L)은 제1 방향(X)으로 연장되도록 형성되고, 복수의 게이트 라인 패턴들(GP_L)은 제2 방향(Y)으로 서로 이격되도록 형성될 수 있다.
복수의 데이터 라인 패턴들(DLP)은 복수의 게이트 라인 패턴들(GP_L)의 상부에 형성될 수 있다. 복수의 데이터 라인 패턴들(DLP)은 제2 방향(Y)으로 연장되도록 형성되고, 복수의 데이터 라인 패턴들(DLP)은 제1 방향(X)으로 서로 이격되도록 형성될 수 있다. 복수의 데이터 라인 패턴들(DLP)의 일부는 복수의 데이터 라인들(DL0~DLk-1)을 형성할 수 있다.
도 5는 도 4의 A-A' 선, B-B'선 및 C-C'선에 따른 단면도로서, 각각 고전압 회로 영역(111R), 저전압 회로 영역(113R) 및 래치 영역(115R)의 단면도이다.
도 2, 도 4 및 도 5를 참조하면, 기판(1)의 고전압 회로 영역(111R), 저전압 회로 영역(113R) 및 래치 영역(115R)에는 각각 절연층(INS_HV, INS_LV, INS_L)이 형성될 수 있고, 각각의 절연층(INS_HV, INS_LV, INS_L) 상에는 게이트 패턴(GP_HV, GP_LV, GP_L)이 형성될 수 있다. 고전압 회로 영역(111R)에는 고전압 트랜지스터가 형성되고, 저전압 회로 영역(113R)에는 저전압 트랜지스터가 형성되므로, 고전압 회로 영역(111R)의 게이트 패턴(GP_HV)의 두께 및 절연층(INS_HV)의 두께는 각각, 저전압 회로 영역(113R)의 게이트 라인 패턴(GP_LV)의 두께 및 절연층(INS_LV)의 두께보다 두껍게 형성될 수 있다.
래치 영역(115R)에 형성되는 복수의 데이터 라인 패턴들(DLP)의 폭(W_DL)은, 고전압 회로 영역(111R) 및 저전압 회로 영역(113R)에 형성되는 복수의 비트 라인 패턴들(BLP)의 폭(W_BL)보다 넓게 형성될 수 있다. 일 실시예에서는 상대적으로 좁은 폭을 갖는 복수의 비트 라인 패턴들(BLP)은 DPT(double patterning technology) 또는 QPT(quarter patterning technology)공정을 통해 형성될 수 있고, 상대적으로 넓은 폭을 갖는 복수의 데이터 라인 패턴들(DLP)은 단일 패턴 공정(Single Patterning Technology)을 통해 형성될 수 있다. 단일 패턴 공정을 통해 복수의 데이터 라인 패턴들(DLP)을 형성할 경우, 패턴을 형성하기 위한 시간 및 비용이 절감될 수 있다.
기판(1) 상에는 복수의 도전 라인들이 형성되는 제1 층(MO) 및 제2 층(M1)을 포함하는 복수의 층들이 형성될 수 있다. 복수의 비트 라인 패턴들(BLP) 및 복수의 데이터 라인 패턴들(DLP)은 서로 동일한 층에 배치될 수 있다. 예를 들어, 복수의 비트 라인 패턴들(BLP) 및 복수의 데이터 라인 패턴들(DLP)은 제2 층(M1)에 배치될 수 있다.
본 개시의 일실시예에 따른 비휘발성 메모리 장치는, 고전압 회로 영역(111R), 저전압 회로 영역(113R) 및 래치 영역(115R)이 기판(1)에 차례로 배치되므로, 고전압 회로 영역(111R) 및 저전압 회로 영역(113R)까지만 복수의 비트 라인 패턴들(BLP)이 형성되고, 래치 영역(115R)부터는 복수의 데이터 라인 패턴들(DLP)이 형성될 수 있다. 이에 따라, 복수의 데이터 라인 패턴들(DLP)을 형성하기 위한 공간이 충분히 확보될 수 있어, 복수의 데이터 라인 패턴들(DLP)의 폭이 상대적으로 넓게 형성될 수 있다. 또한, 복수의 데이터 라인 패턴들(DLP)이 기판(1)의 복수의 층들에 걸쳐서 형성될 필요 없이, 하나의 층에 형성하는 것이 가능하다. 예를 들어, 도 5에 도시된 바와 같이 복수의 데이터 라인 패턴들(DLP)이 복수의 비트 라인 패턴들(BLP)과 서로 동일한 층(M1)에 배치될 수도 있다.
따라서, 복수의 데이터 라인들(DL0~DLk-1)의 부하가 감소할 수 있고, 복수의 데이터 라인 패턴들(DLP)이 기판(1)의 서로 다른 층에 나누어 형성되지 않고, 하나의 층에 형성될 수 있으므로, 복수의 데이터 라인들(DL0~DLk-1)을 형성하는 공정이 용이할 수 있다.
도 6은 도 1 및 도 2의 제1 페이지 버퍼의 구조를 간략히 보여주는 블록도이다. 도 6의 제1 페이지 버퍼(110_1')는 도 3의 제1 페이지 버퍼(110_1)와 달리, 고전압 트랜지스터로 구현되는 비트 라인 디스차지 회로(111_1_1')를 포함할 수 있다. 도 6에서 도 3에서와 동일한 참조 부호는 동일 부재를 의미하며, 여기서는 설명의 간략화를 위하여 도 3과 중복되는 구성의 상세한 설명은 생략한다.
도 2 및 도 6을 참조하면, 제1 페이지 버퍼(110_1')는 제1 고전압 회로(111_1'), 제1 저전압 회로(113_1') 및 제1 래치 회로(115_1)를 포함할 수 있다. 제1 페이지 버퍼(110_1')는 2개의 비트 라인들, 즉, 제1 비트 라인(BL0) 및 제2 비트 라인(BL1)과 연결될 수 있다. 도 6에서는 제1 페이지 버퍼(110_1')에 연결되는 비트 라인의 수가 2개로 도시되었으나, 이에 한정되는 것은 아니다.
제1 고전압 회로(111_1')는 비트 라인 디스차지 회로(111_11') 및 비트 라인 선택 회로(111_12')를 포함할 수 있다. 비트 라인 디스차지 회로(111_11')는 비트 라인 디스차지 회로(111_11')에 연결된 제1 비트 라인(BL0) 및 제2 비트 라인(BL1)에 대응되도록 2개의 디스차지 트랜지스터(HNSHLD0, HNSHLD1)를 포함할 수 있다. 디스차지 트랜지스터(HNSHLD0, HNSHLD1)는 제1 디스차지 신호(SHLD0) 및 제2 디스차지 신호(SHLD1)를 기초로 하여, 제1 비트 라인(BL0) 및 제2 비트 라인(BL1)을 각각 디스차지시킬 수 있다.
비트 라인 선택 회로(111_12')는 제1 비트 라인(BL0) 및 제2 비트 라인(BL1)에 대응되도록 2개의 비트 라인 선택 트랜지스터(HLSLT0, HLSLT1)를 포함할 수 있다. 비트 라인 선택 트랜지스터(HLSLT0, HLSLT1)는 제1 비트 라인 선택 신호(BLSLT0) 및 제2 비트 라인 선택 신호(BLSLT1)를 기초로 하여, 제1 비트 라인(BL0) 및 제2 비트 라인(BL1) 중 하나를 비트 라인을 셋업 비트 라인으로 설정할 수 있다.
도 6에서는 제1 고전압 회로(111_1')에 포함된 디스차지 트랜지스터 및 비트 라인 선택 트랜지스터가 각각 2개씩 도시되었으나, 이에 한정되는 것은 아니며, 제1 페이지 버퍼(110_1')에 연결되는 비트 라인의 수에 따라 제1 저전압 회로(113_1)에 포함되는 디스차지 트랜지스터 및 비트 라인 선택 트랜지스터의 수가 달라질 수 있다.
제1 저전압 회로(113_1')는 비트 라인 셧오프 회로를 포함할 수 있다. 비트 라인 셧오프 회로는 셧오프 트랜지스터(LNSHF1)를 포함할 수 있고, 셧오프 트랜지스터(LNSHF1)는 셧오프 신호(BLSHF1)를 기초로 하여, 제1 비트 라인(BL0) 및 제2 비트 라인(BL1) 각각을 센싱 노드(SO)에 연결할 수 있다.
제1 저전압 회로(113_1') 및 제1 래치 회로(115_1)는 센싱 노드(SO)를 통해 서로 연결되고, 제1 저전압 회로(113_1')에서 출력된 신호는 센싱 노드(SO)를 통해 제1 래치 회로(115_1)로 전송될 수 있다. 제1 래치 회로(115_1)는 메인 래치 회로(115_11) 및 캐시 래치 회로(115_12)를 포함할 수 있다.
일 실시예에서, 메인 래치 회로(115_11)는 제1 저전압 회로(113_1') 및 캐시 래치 회로(115_12) 사이에 배치될 수 있다. 이러한 경우 캐시 래치 회로(115_12)에 연결되는 제1 데이터 라인(DL0)의 전체 길이가 상대적으로 짧아질 수 있고, 제1 데이터 라인(DL0)의 부하가 감소할 수 있다.
도 6에는 제1 페이지 버퍼(110_1')만이 도시되었으나, 나머지 복수의 페이지 버퍼들에도 제1 페이지 버퍼(110_1')에 대한 설명이 동일하게 적용될 수 있다. 또는, 도 1 및 도 2의 페이지 버퍼 회로(110)는 도 3의 제1 페이지 버퍼(110_1) 및 도 6의 제1 페이지 버퍼(110_1')를 모두 포함할 수도 있다.
도 7은 본 개시의 예시적 실시예에 따른 메모리 블록을 나타내는 회로도이다.
도 7을 참조하면, 메모리 셀 어레이(예를 들어, 도 1의 메모리 셀 어레이 (120))는 수평 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLK0)은 비트 라인(BL0~BLm-1) 방향으로, 다수 개의 메모리 셀(MC)들이 직렬로 연결되는 m(m은 2 이상의 정수)개의 셀 스트링(STR)들을 포함할 수 있다.
도 7과 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드 라인(WL0-WLn-1)에 대응되는 페이지(PAGE) 단위로 프로그램을 수행한다. 도 7은 하나의 블록에 n개의 워드 라인들(WL1-WLn-1)에 대한 n개의 페이지들이 구비되는 예를 도시한다. 또한, 도 1의 비휘발성 메모리 장치(10)는 이상에서 설명된 메모리 셀 어레이(120)와 동일한 구조로 동일한 동작을 수행하는 복수의 메모리 셀 어레이들을 포함할 수도 있다.
도 8은 본 개시의 예시적 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예(BLK0’)를 나타내는 회로도이다.
도 8을 참조하면, 메모리 셀 어레이(예를 들어, 도 1의 메모리 셀 어레이 (120))는 수직 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 도 7은 하나의 블록에 8개의 워드 라인들(WL1-WL8)이 구비되는 예를 도시한다. 각 메모리 블록(BLK0')은 복수의 낸드 셀 스트링들(NS11-NS33), 복수의 워드 라인들(WL1-WL8), 복수의 비트 라인들(BL1-BL3), 복수의 그라운드 선택 라인들(GSL1-GSL3), 복수의 셀 스트링 선택 라인들(SSL1-SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 셀 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 셀 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 셀 스트링(예를 들면, NS11)은 직렬로 연결된 셀 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 셀 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 셀 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 셀 스트링 선택 라인에 연결되는 셀 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 셀 스트링 선택 라인(SSL1)에 연결된 셀 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 셀 스트링 선택 라인(SSL2)에 연결된 셀 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 셀 스트링 선택 라인(SSL3)에 연결된 셀 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
셀 스트링 선택 트랜지스터(SST)는 대응하는 셀 스트링 선택 라인(SSL1-SSL3)에 연결된다. 복수의 메모리 셀들(MC1-MC8)은 각각 대응하는 워드 라인(WL1-WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1-GSL3)에 연결된다. 셀 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1-BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 셀 스트링 선택 라인들(SSL1-SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1-GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 셀 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 셀 스트링 선택 라인(SSL1)이 선택된다. 그라운드 선택 라인들(GSL1-GSL3)은 서로 공통으로 연결될 수도 있다.
도 9는 도 8의 메모리 블록(BLK0')을 나타내는 사시도이다.
도 9를 참조하면, 메모리 셀 어레이(예를 들어, 도 1의 메모리 셀 어레이 (120))에 포함된 각 메모리 블록은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 9에서는, 메모리 블록이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1-WL8), 그리고 3개의 비트 라인들(BL1-BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1-WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1-BL3)이 제공된다.
도 10은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치에 포함된 페이지 버퍼 회로를 나타내는 블록도이다. 도 10은 도 1에 도시된 복수의 페이지 버퍼들(110_1~110_i)을 포함하는 페이지 버퍼 회로(110) 중 적어도 일부를 나타내는 블록도이다. 도 2의 페이지 버퍼 회로(110a)와 비교할 때, 도 10의 페이지 버퍼 회로(110b)는 메인 래치 회로부(117b) 및 캐시 래치 회로부(119b)가 따로 배치될 수 있다.
도 1 및 도 10을 참조하면, 페이지 버퍼 회로(110b)는 제1 내지 제k 페이지 버퍼(110_1, 110_2, 110_3)를 포함할 수 있다. 이 때, k는 3이상의 자연수일 수 있고, 도 1의 i보다 작거나 같은 자연수일 수 있다. 제1 페이지 버퍼(110_1)는 제1 고전압 회로(111_1), 제1 저전압 회로(113_1), 제1 메인 래치 회로(117b_1) 및 제1 캐시 래치 회로(119b_1)를 포함할 수 있다. 제2 페이지 버퍼(110_2)는 제2 고전압 회로(111_2), 제2 저전압 회로(113_2), 제2 메인 래치 회로(117b_2) 및 제2 캐시 래치 회로(119b_2)를 포함할 수 있고, 제k 페이지 버퍼(110_3)는 제k 고전압 회로(111_3), 제k 저전압 회로(113_3) 및 제k 메인 래치 회로(117b_3) 및 제k 캐시 래치 회로(119b_3)를 포함할 수 있다. 제1 내지 제k 페이지 버퍼(110_1, 110_2, 110_3)는 각각 도 3에 도시된 제1 페이지 버퍼(110_1) 또는 도 6에 도시된 제1 페이지 버퍼(110_1')를 포함할 수 있다.
제1 페이지 버퍼(110_1)의 제1 고전압 회로(111_1)는 제1 비트 라인(BLO) 및 제2 비트 라인(BL1)과 연결될 수 있다. 제1 비트 라인(BLO) 및 제2 비트 라인(BL1)을 통해, 제1 저전압 회로(113_1)는 제1 고전압 회로(111_1)와 연결될 수 있다. 제1 저전압 회로(113_1)와 제1 메인 래치 회로(117b_1)는 제1 메인 연결 라인(L0_1)을 통해 서로 연결될 수 있다. 제1 메인 래치 회로(117b_1)와 제1 캐시 래치 회로(119b_1)는 제1 서브 연결 라인(L0_2)을 통해 서로 연결될 수 있다. 제1 캐시 래치 회로(119b_1)는 제1 데이터 라인(DL0)을 통해서 데이터를 입출력할 수 있다.
도 10에서는 제1 내지 제k 페이지 버퍼(110_1, 110_2, 110_3) 각각이 2개의 비트 라인들과 연결되는 것으로 도시되어 있으나, 이는 일 예시일 뿐이고, 2개 이상의 비트 라인들과 연결될 수도 있다.
제1 내지 제 k 고전압 회로(111_1, 111_2. 111_3)는 고전압 회로부(111)를 구성할 수 있고, 제1 내지 제 k 저전압 회로(113_1, 113_2. 113_3)는 저전압 회로부(113)를 구성할 수 있다. 제1 내지 제k 메인 래치 회로(117b_1, 117b_2, 117b_3)는 메인 래치부(117b)를 구성할 수 있고, 제1 내지 제k 캐시 래치 회로(119b_1, 119b_2, 119b_3)는 캐시 래치부(119b)를 구성할 수 있다.
고전압 회로부(111), 저전압 회로부(113), 메인 래치부(117b) 및 캐시 래치부(119b)는 기판(1)의 주면 상에 메모리 셀 어레이(120)로부터 멀어지는 방향으로 차례로 배치될 수 있다. 메인 래치부(117b) 및 캐시 래치부(119b)에 포함된 제1 내지 제k 메인 래치 회로(117b_1, 117b_2, 117b_3) 및 제1 내지 제k 캐시 래치 회로(119b_1, 119b_2, 119b_3)도 기판(1)의 주면 상에 메모리 셀 어레이(120)로부터 멀어지는 방향으로 차례로 배치될 수 있다.
고전압 회로부(111)는 복수의 고전압 트랜지스터들로 구현될 수 있고, 저전압 회로부(113)는 복수의 저전압 트랜지스터들로 구현될 수 있으며, 복수의 고전압 트랜지스터들에는 복수의 저전압 트랜지스터들보다 인가되는 전압의 레인지가 높을 수 있다.
제1 저전압 회로(113_1), 제1 메인 래치 회로(117b_1), 제1 캐시 래치 회로(119b_1), 제2 저전압 회로(113_2), 제2 메인 래치 회로(117b_2), 제2 캐시 래치 회로(119b_2), 제k 저전압 회로(113_3) 및 제k 메인 래치 회로(117b_3) 및 제k 캐시 래치 회로(119b_3)가 순차적으로 배치하는 경우와 비교하여, 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치는 제1 내지 제 k 저전압 회로(113_1, 113_2. 113_3)로 구성된 저전압 회로부(113)가 고전압 회로부(111)에 가깝게 배치될 수 있다. 따라서, 복수의 비트 라인들(BL0~BL2k-1)은 저전압 회로부(113)까지만 연결되고, 저전압 회로부(113)와 메인 래치부(117b)를 연결하는 복수의 메인 연결 라인들(L0_1~Lk-1_1) 및 메인 래치부(117b)와 캐시 래치부(119b)를 연결하는 복수의 서브 연결 라인들(L0_2~Lk-1_2)은 따로 형성될 수 있다.
메모리 셀 어레이에 포함된 복수의 메모리 셀들과 연결되는 복수의 비트 라인들(BL0~BL2k-1)은 상대적으로 좁은 폭을 갖도록 형성되더라도, 복수의 메인 연결 라인들(L0_1~Lk-1_1) 및 복수의 서브 연결 라인들(L0_2~Lk-1_2)의 폭은 복수의 비트 라인들(BL0~BL2k-1)의 폭보다 넓게 형성될 수 있다. 복수의 서브 연결 라인들(L0_2~Lk-1_2)과 함께 형성되는 복수의 데이터 라인들(DL0~DLk-1) 역시 복수의 비트 라인들(BL0~BL2k-1)의 폭보다 넓은 폭을 갖도록 형성될 수 있다. 따라서, 복수의 데이터 라인들(DL0~DLk-1)의 부하는 감소되고, 덤프 시간이 감소되어 페이지 버퍼 회로(110b)의 동작 성능이 향상될 수 있다. 더불어, 복수의 메인 연결 라인들(L0_1~Lk-1_1), 복수의 서브 연결 라인들(L0_2~Lk-1_2) 및 복수의 데이터 라인들(DL0~DLk-1)을 형성하는 것이 용이해질 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 SBL(Shielded Bit Line) 구조의 페이지 버퍼 회로(110c)를 포함하는 비휘발성 메모리 소자의 일부를 나타낸 도면이다. 도 11의 페이지 버퍼 회로(110c)는 도 1의 페이지 버퍼 회로(110)의 적어도 일부와 대응될 수 있고, 메모리 셀 어레이(120c)는 도 1의 메모리 셀 어레이(120)의 적어도 일부와 대응될 수 있다. 도 11은 도 2의 페이지 버퍼 회로(110a) 및 도 10의 페이지 버퍼 회로(100b)에 포함된 복수의 페이지 버퍼 회로들의 동작을 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 셀 어레이(120c)는 복수의 비트 라인들(BL0~BL2k-1)에 연결될 수 있고, 여기서, 이 때, k는 3이상의 자연수일 수 있고, 도 1의 i보다 작거나 같은 자연수일 수 있다. 페이지 버퍼 회로(110c)는 복수의 페이지 버퍼들(110_1c~110_3c)을 포함할 수 있다. 일 실시예에서, 복수의 페이지 버퍼들(110_1c~110_3c)의 개수는 k개이고, 복수의 비트 라인들(BL0~BL2k-1)의 개수는 2k개일 수 있다. 이 때, 2개의 비트 라인들(예를 들어, BL0, BL1)은 하나의 페이지 버퍼(예를 들어, 110_1)에 연결될 수 있고, 이에 따라, 페이지 버퍼 회로(110c)를 SBL 구조의 페이지 버퍼 회로라고 지칭할 수 있다. 페이지 버퍼 회로(110c)는 도 2의 페이지 버퍼 회로(110a) 또는 도 10의 페이지 버퍼 회로(110b)를 포함할 수 있다.
일 실시예에서, 복수의 비트 라인들(BL0~BL2k-1)은 제1 및 제2 비트 라인 그룹들(BLG1, BLG2)로 나눠질 수 있고, 제1 및 제2 비트 라인 그룹들(BLG1, BLG2)에 대한 독출 순서는 서로 다를 수 있다. 예를 들어, 제1 비트 라인 그룹(BLG1)은 비트 라인들(BL0, BL2, BL2k-2)을 포함할 수 있고, 제2 비트 라인 그룹(BLG2)은 비트 라인들(BL1, BL3, BL2k-1)을 포함할 수 있다. 예를 들어, 제1 및 제2 비트 라인 그룹들(BLG1 및 BLG2)에 각각 포함된 제1 및 제2 비트 라인(BL0, BL1)은 하나의 페이지 버퍼(110_1c)를 공유할 수 있다. 이때, 제1 및 제2 비트 라인 그룹들(BLG1, BLG2)에 대한 독출 동작들은 순차적으로 수행될 수 있고, 다시 말해, 제1 및 제2 비트 라인(BL0 및 BL1)에 연결된 메모리 셀들에 대한 독출 동작들은 순차적으로 수행될 수 있다.
도 12는 본 개시의 예시적 실시예에 따라 QBL(Quadruple Bit Line) 구조의 페이지 버퍼 회로(110d)를 포함하는 비휘발성 메모리 소자의 일부를 나타낸 도면이다. 도 12의 페이지 버퍼 회로(110d)는 도 1의 페이지 버퍼 회로(110)의 적어도 일부에 대응될 수 있고, 메모리 셀 어레이(120d)는 도 1의 메모리 셀 어레이(120)의 적어도 일부에 대응될 수 있다. 도 12는 도 2의 페이지 버퍼 회로(110a) 및 도 10의 페이지 버퍼 회로(100b)에 포함된 복수의 페이지 버퍼 회로들의 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 셀 어레이(120d)는 복수의 비트 라인들(BL0~BL4k-1)에 연결될 수 있고, 여기서, 이 때, k는 3이상의 자연수일 수 있고, 도 1의 i보다 작거나 같은 자연수일 수 있다. 페이지 버퍼 회로(110d)는 복수의 페이지 버퍼들(110_1d~110_3d)을 포함할 수 있다. 일 실시예에서, 복수의 페이지 버퍼들(110_1d~110_3d)의 개수는 k개이고, 복수의 비트 라인들(BL0~BL4k-1)의 개수는 4k개일 수 있다. 이 때, 4개의 비트 라인들(예를 들어, BL0~BL3)은 하나의 페이지 버퍼(예를 들어, 110_1d)에 연결될 수 있고, 이에 따라, 페이지 버퍼 회로(110d)를 QBL 구조의 페이지 버퍼 회로라고 지칭할 수 있다. 페이지 버퍼 회로(110d)는 도 2의 페이지 버퍼 회로(110a) 또는 도 10의 페이지 버퍼 회로(110b)를 포함할 수 있다.
본 실시예에서, 복수의 비트 라인들(BL0~BL4k-1)은 제1 내지 제4 비트 라인 그룹들(BLG1~BLG4)로 나눠질 수 있고, 제1 내지 제4 비트 라인 그룹들(BLG1 ~BLG4)에 대한 독출 순서는 서로 다를 수 있다. 예를 들어, 제1 비트 라인 그룹(BLG1)은 비트 라인들(BL0, BL4, BL4k-4)을 포함할 수 있고, 제2 비트 라인 그룹(BLG2)은 비트 라인들(BL1, BL5, BL4k-3)을 포함할 수 있고, 제3 비트 라인 그룹(BLG3)은 비트 라인들(BL2, BL6, BL4k-2)을 포함할 수 있고, 제4 비트 라인 그룹(BLG4)은 비트 라인들(BL3, BL7, BL4k-1)을 포함할 수 있다.
예를 들어, 제1 내지 제4 비트 라인 그룹들(BLG1~BLG4)에 각각 포함된 제1 내지 제4 비트 라인들(BL0~BL3)은 하나의 페이지 버퍼(110_1d)를 공유할 수 있다. 이 때, 제1 내지 제4 비트 라인 그룹들(BLG1~BLG4)에 대한 독출 동작들은 순차적으로 수행될 수 있고, 다시 말해, 제1 내지 제4 비트 라인들(BL0~BL4)에 연결된 메모리 셀들에 대한 독출 동작들은 순차적으로 수행될 수 있다.
도 11 및 도 12에 도시된 바에 따르면, 2개 또는 4개의 비트 라인들이 하나의 페이지 버퍼에 연결되는 경우에 대해서만 설명하고 있으나, 이에 한정되는 것은 아니며, 본 개시의 일 실시예에서는 4개 이상의 비트 라인들이 하나의 페이지 버퍼에 연결되도록 구성될 수도 있다.
도 11 및 도 12에 따른 일 실시예와 같이, 복수의 비트 라인들(BL0~BL2k-1)을 제1 및 제2 비트 라인 그룹들(BLG1, BLG2)으로 나누어 동작을 수행하면, 인접한 비트 라인 간의 간섭을 방지할 수 있으며, 비트 라인 마다 페이지 버퍼를 연결하지 않아도 되므로 페이지 버퍼 회로의 면적이 감소하여 비휘발성 메모리 장치의 집적도가 증가할 수 있다.
도 13은 본 개시의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 도면이다.
도 13을 참조하면, 컴퓨팅 시스템 장치(900)는 버스(960)에 전기적으로 연결된 CPU(930), 사용자 인터페이스(950), 그리고 메모리 컨트롤러(912) 및 비휘발성 메모리 장치(911)를 구비하는 비휘발성 메모리 시스템(910)을 포함할 수 있다. 비휘발성 메모리 장치(911)는 도 1 내지 도 12의 페이지 버퍼 회로(110, 110a, 110b, 110c, 110d)를 포함하는 비휘발성 메모리 장치를 포함할 수 있다. 따라서, 컴퓨팅 시스템 장치(900)는 비휘발성 메모리 장치(911)에 저장된 데이터를 독출하는 데에 걸리는 시간이 감소될 수 있고, 데이터의 정확성이 보장될 수 있다. 컴퓨팅 시스템 장치(900)는 나아가, 램(940) 및 파워 공급 장치(920)를 더 구비할 수 있다.
컴퓨팅 시스템 장치(900)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 컴퓨팅 시스템 장치(900)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
메모리 컨트롤러(912)와 비휘발성 메모리 장치(911)는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 비휘발성 메모리 장치
110, 110a, 110b, 110c, 110d: 페이지 버퍼 회로
120, 120c, 120d: 메모리 셀 어레이 130: 로우 디코더
140: 제어 로직 PB0~PBi-1: 복수의 페이지 버퍼들
111: 고전압 회로부 113: 저전압 회로부 115: 래치 회로부
110, 110a, 110b, 110c, 110d: 페이지 버퍼 회로
120, 120c, 120d: 메모리 셀 어레이 130: 로우 디코더
140: 제어 로직 PB0~PBi-1: 복수의 페이지 버퍼들
111: 고전압 회로부 113: 저전압 회로부 115: 래치 회로부
Claims (10)
- 메모리 셀 어레이;
제1 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 제1 페이지 버퍼 회로; 및
제2 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 제2 페이지 버퍼 회로를 포함하고,
상기 제1 페이지 버퍼 회로는
상기 제1 비트 라인들에 연결되는 제1 비트 라인 선택 회로를 포함하는 제1 고전압 회로;
상기 제1 비트 라인 선택 회로를 통해, 상기 제1 비트 라인들에 연결되는 제1 비트 라인 셧오프 회로; 및
제1 데이터 라인을 통해 데이터를 입출력하는 제1 래치 회로를 포함하고,
상기 제2 페이지 버퍼 회로는
상기 제2 비트 라인들에 연결되는 제2 비트 라인 선택 회로를 포함하는 제2 고전압 회로;
상기 제2 비트 라인 선택 회로를 통해, 상기 제2 비트 라인들에 연결되는 제2 비트 라인 셧오프 회로; 및
제2 데이터 라인을 통해 데이터를 입출력하는 제2 래치 회로를 포함하고,
상기 제1 비트 라인 선택 회로 및 상기 제2 비트 라인 선택 회로는 기판의 주면의 제1 영역에 배치되고,
상기 제1 비트 라인 셧오프 회로 및 상기 제2 비트 라인 셧오프 회로는 상기 기판의 상기 주면의 제2 영역에 배치되고,
상기 제1 래치 회로 및 상기 제2 래치 회로는 상기 기판의 상기 주면의 제3 영역에 배치되고,
상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역은 상기 메모리 셀 어레이로부터 멀어지는 방향으로 상기 기판의 상기 주면 상에 차례로 배치되고,
상기 제1 데이터 라인의 폭 및 상기 제2 데이터 라인의 폭은 각각 상기 제1 비트 라인들 각각의 폭 및 상기 제2 비트 라인들 각각의 폭보다 넓은 것을 특징으로 하는 비휘발성 메모리 장치. - 제1 항에 있어서,
상기 기판 상에는 복수의 도전 라인들을 각각 포함하는 복수의 층들이 형성되고,
상기 제1 래치 회로와 연결되는 상기 제1 데이터 라인 및 상기 제2 래치 회로와 연결되는 상기 제2 데이터 라인은 상기 복수의 층들 중 제1 층에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제2 항에 있어서,
상기 제1 비트 라인들 및 상기 제2 비트 라인들은 상기 제1 층에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제1 항에 있어서,
상기 제1 페이지 버퍼 회로는 상기 제1 비트 라인들을 방전시키는 제1 디스차지 회로를 포함하고, 상기 제2 페이지 버퍼 회로는 상기 제2 비트 라인들을 방전시키는 제2 디스차지 회로를 포함하고,
상기 제1 디스차지 회로는 상기 제1 비트 라인 선택 회로 및 상기 제1 래치 회로 사이에 배치되고,
상기 제2 디스차지 회로는 상기 제2 비트 라인 선택 회로 및 상기 제2 래치 회로 사이에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제1 항에 있어서,
상기 제1 래치 회로는 제1 데이터 래치 및 제1 캐시 래치를 포함하고,
상기 제2 래치 회로는 제2 데이터 래치 및 제2 캐시 래치를 포함하고,
상기 제1 데이터 래치, 제2 데이터 래치, 제1 캐시 래치 및 상기 제2 캐시 래치는 상기 메모리 셀 어레이로부터 멀어지는 방향으로 기판의 주면 상에 차례로 배치되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제4 항에 있어서,
상기 제1 디스차지 회로는 제1 디스차지 트랜지스터를 포함하고, 상기 제2 디스차지 회로는 제2 디스차지 트랜지스터를 포함하고,
상기 제1 비트 라인 선택 회로는 제1 선택 트랜지스터를 포함하고, 상기 제2 비트 라인 선택 회로는 제2 선택 트랜지스터를 포함하고,
상기 제1 디스차지 트랜지스터 및 상기 제2 디스차지 트랜지스터의 게이트 패턴의 두께는 상기 제1 선택 트랜지스터 및 상기 제2 선택 트랜지스터의 게이트 패턴의 두께보다 얇은 것을 특징으로 하는 비휘발성 메모리 장치. - 메모리 셀 어레이;
제1 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 제1 페이지 버퍼 회로; 및
제2 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 제2 페이지 버퍼 회로를 포함하고,
상기 제1 페이지 버퍼 회로는
상기 제1 비트 라인들에 연결되는 제1 고전압 회로;
상기 제1 고전압 회로를 통해, 상기 제1 비트 라인들에 연결되는 제1 저전압 회로; 및
제1 데이터 라인을 통해 데이터를 입출력하는 제1 래치 회로를 포함하고,
상기 제2 페이지 버퍼 회로는,
상기 제2 비트 라인들에 연결되는 제2 고전압 회로;
상기 제2 고전압 회로를 통해, 상기 제2 비트 라인들에 연결되는 제2 저전압 회로; 및
제2 데이터 라인을 통해 데이터를 입출력하는 제2 래치 회로를 포함하고,
상기 제1 고전압 회로 및 상기 제2 고전압 회로는 기판의 주면의 제1 영역에 배치되고,
상기 제1 저전압 회로 및 상기 제2 저전압 회로는 상기 기판의 상기 주면의 제2 영역에 배치되고,
상기 제1 래치 회로 및 상기 제2 래치 회로는 상기 기판의 상기 주면의 제3 영역에 배치되고,
상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역은 상기 메모리 셀 어레이로부터 멀어지는 방향으로 기판의 주면 상에 차례로 배치되며,
상기 제1 고전압 회로 및 상기 제2 고전압 회로 각각에 인가되는 전압은 상기 제1 저전압 회로 및 상기 제2 저전압 회로 각각에 인가되는 전압보다 전압의 레인지(range)가 높은 것을 특징으로 하는 비휘발성 메모리 장치. - 제7 항에 있어서,
상기 제1 비트 라인들 및 상기 제2 비트 라인들은 제1 비트 라인 그룹 및 제2 비트 라인 그룹을 형성하고,
상기 제1 페이지 버퍼는 상기 제1 비트 라인 그룹에 포함된 하나의 제1 비트 라인 및 상기 제2 비트 라인 그룹에 포함된 하나의 제2 비트 라인과 연결되고,
상기 제2 페이지 버퍼는 상기 제1 비트 라인 그룹에 포함된 다른 하나의 제1 비트 라인 및 상기 제2 비트 라인 그룹에 포함된 다른 하나의 제2 비트 라인과 연결되는 것을 특징으로 하는 비휘발성 메모리 장치. - 제7 항에 있어서,
상기 제1 고전압 회로는, 상기 제1 비트 라인 각각에 연결되는 복수의 선택 트랜지스터들을 포함하고,
상기 제1 저전압 회로는, 상기 제1 비트 라인들 중 적어도 하나의 셧오프 동작을 수행하는 셧오프 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제7 항에 있어서,
상기 제1 저전압 회로는, 상기 제1 비트 라인들 각각을 방전시키는 복수의 디스차지 트랜지스터들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
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