CN108399931B - 非易失性存储装置 - Google Patents

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Abstract

提供了非易失性存储装置。所述非易失性存储装置包括：存储单元阵列，具有多个面；多个页缓冲器，布置为与多个面中的每个面对应；以及控制逻辑电路，被配置为向多个页缓冲器中的每个页缓冲器传输位线设定信号。多个页缓冲器中的每个包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路。控制逻辑电路被配置为当位线设定信号的电平根据位线截止信号的梯度而改变时来控制转换时间，其中，位线截止信号从第一电平改变为第二电平。

Description

非易失性存储装置
本申请要求于2017年2月6日提交到韩国知识产权局的第10-2017-0016409号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本发明构思在此涉及一种非易失性存储装置，更具体地，涉及一种包括页缓冲器以及控制逻辑电路的非易失性存储装置以及该非易失性存储装置的编程方法，其中，页缓冲器读取存储在存储单元中的数据，控制逻辑电路向页缓冲器传输控制信号。
背景技术
半导体存储装置可以使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)等半导体材料来实现。半导体存储装置可以被分为易失性存储装置或非易失性存储装置。
在非易失性存储装置中，即使电源中断，存储的数据也不丢失。非易失性存储装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪存装置可以被分为NOR型或NAND型。
使用非易失性存储器实现的装置的示例包括MP3播放器、数码相机、移动电话、摄像机、闪存卡和固态盘(SSD)。随着利用非易失性存储器存储装置实现的装置的数量增加，并且随着技术进步，非易失性存储器的容量迅速增加。
发明内容
本发明构思的实施例提供了一种能够在减少感测存储单元中存储的数据所用时间的同时来有效地感测导通单元和截止单元的非易失性存储装置。
本发明构思的实施例提供了一种非易失性存储装置，非易失性存储装置包括：存储单元阵列，包括多个面；多个页缓冲器，布置为与多个面中的每个面对应；以及控制逻辑电路，被配置为向多个页缓冲器中的每个页缓冲器传输位线设定信号。多个页缓冲器中的每个包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路。控制逻辑电路被配置为当位线设定信号的电平根据位线截止信号的梯度而改变时来控制转换时间，其中，位线截止信号为从第一电平改变为第二电平。
本发明构思的实施例还提供了一种非易失性存储装置，非易失性存储装置包括：存储单元阵列，具有多个面；多个页缓冲器，连接到多个面中的每个面；以及控制逻辑电路，被配置为向多个页缓冲器中的每个页缓冲器传输位线设定信号。多个页缓冲器中的每个页缓冲器包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路。控制逻辑电路被配置为基于将位线截止信号的电平与参考电压的电平的比较结果，来改变位线设定信号的电平。
本发明构思的实施例还提供了一种非易失性存储装置，非易失性存储装置包括：存储单元阵列，具有多个面；多个页缓冲器，布置为分别对应于所述多个面。多个页缓冲器中的每个页缓冲器被配置为响应于位线设定信号对在所述多个面中的对应的面中的感测节点和位线进行预充电，并且被配置为响应于位线截止信号执行截止操作。非易失性存储装置还包括控制逻辑电路，控制逻辑电路被配置为生成具有在根据位线截止信号的梯度控制的转换时间处改变的电平的位线设定信号。
附图说明
通过下面结合附图详细的描述，将更清楚地理解本发明构思的示例实施例，在附图中：
图1示出根据本发明构思的示例实施例的非易失性存储装置的框图；
图2示出根据本发明构思的示例实施例的存储块的电路图；
图3示出根据本发明构思的示例实施例的存储单元阵列中包括的存储块BLK0的另一示例的电路图；
图4示出图3的存储块BLK0的透视图；
图5示出根据本发明构思的示例实施例的非易失性存储装置的框图；
图6示出根据本发明构思的示例实施例的非易失性存储装置的一部分的电路图；
图7示出根据本发明构思的示例实施例的处于读取操作中的预充电操作和发展操作的时序图；
图8A示出根据本发明构思的示例实施例的处于读取操作中的预充电操作的一部分和发展操作的一部分的时序图；
图8B示出了根据位线设定信号BLSETUP的电平改变时的时间点，存储单元的阈值电压分布的图；
图9示出根据本发明构思的示例实施例的非易失性存储装置的框图；
图10示出根据本发明构思的示例实施例的处于读取操作中的预充电操作的一部分和发展操作的一部分的时序图；
图11示出根据本发明构思的示例实施例的用于解释非易失性存储装置中的位线设定信号的间隔值的表；
图12示出根据本发明构思的示例实施例的非易失性存储装置的框图；
图13示出根据本发明构思的示例实施例的处于读取操作中的预充电操作的一部分和发展操作的一部分的时序图；
图14示出根据本发明构思的示例实施例的用于解释非易失性存储装置中的位线设定信号的间隔值的表；
图15示出根据本发明构思的示例实施例的处于读取操作中的预充电操作的一部分和发展操作的一部分的时序图；
图16示出了根据本发明构思的示例实施例的包括四位线(QBL)结构的页缓冲器的存储装置的图；
图17示出了根据本发明构思的示例实施例的包括屏蔽位线(SBL)结构的页缓冲器的存储装置的图；
图18示出了根据本发明构思的示例实施例的包括全位线(ABL)结构的页缓冲器的存储装置的图；以及
图19示出了根据本发明构思的示例实施例的包括非易失性存储装置的计算系统装置的框图。
具体实施方式
在下文中，将参照附图详细地描述本公开。
如在本发明构思的领域中是惯例的，可以按照执行一种描述的功能或多种功能的块来描述并示出实施例。可在此被称为单元或模块等的这些块通过模拟电路和/或数字电路(诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)来物理地实现，并且可以通过固件和/或软件来选择性地驱动。电路可以，例如，实现在一个或更多个半导体芯片中，或者实现在诸如印刷电路板等的基底支撑件上。构成块的电路可以通过专用硬件来实现，或者通过处理器(例如，一个或更多个编程的微处理器和相关的电路)来实现，或者通过将执行块的一些功能的专用硬件与执行块的其它功能的处理器组合来实现。在不脱离本发明构思的范围的情况下，实施例的每个块可以物理地分离成两个或多个交互且分散的块。同样地，在不脱离本发明构思的范围的情况下，实施例的块可以物理地组成更多个复杂的块。
图1示出根据本发明构思的示例实施例的非易失性存储装置1的框图。
参照图1，非易失性存储装置1包括存储单元阵列100、页缓冲器200、控制逻辑电路(或称为控制逻辑)300、行解码器400和位线截止信号生成器500。尽管非易失性存储装置1被示出为闪存装置，但是将理解的是，本发明构思不限于闪存装置，本发明构思可以应用于任意类型的非易失性存储装置(例如，只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存装置、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM)等)。
存储单元阵列100可以经由字线WL(例如，WL0、WL1、……WLn-2、WLn-1)、至少一条串选择线SSL和至少一条地选择线GSL来连接到行解码器400。存储单元阵列100可以经由位线BL0至BLm-1(例如，BL0、BL1、BL2、……BLm-1)连接到页缓冲器200。在一些示例实施例中，存储单元阵列100可以包括三维(3D)存储单元阵列和多个NAND单元串。每个NAND单元串可以经由串选择晶体管SST来连接到位线。存储单元阵列100可以由包括多个存储块的多个面形成，多个存储块可以包括多个页。多个页可以包括多个存储单元。将参照图2至图5详细地描述存储单元阵列100。
多条位线可以根据编程顺序或读取顺序而被划分为多个位线组。在一些示例实施例中，多条位线可以被划分为包括第一位线组和第二位线组的多个位线组。例如，可以对每个串选择线顺序地执行与第一位线组连接的存储单元的读取操作，然后可以对每个串选择线顺序地执行与第二位线组连接的存储单元的读取操作。将参照图16至图18详细描述多个位线组。
存储单元阵列100中包括的每个存储单元可以存储一个或更多个位。具体地，例如，每个存储单元可以用作例如单层单元(SLC)，多层单元(MLC)或三层单元(TLC)。在一些示例实施例中，包括在存储单元阵列100中的多个存储块中的一些存储块可以是单层单元块，而其它的存储块可以是多层单元块或三层单元块。
页缓冲器200可以根据操作模式来操作为写入驱动器或读出放大器。在写操作期间，页缓冲器200可以传输与待写入存储单元阵列100的位线的数据对应的位线电压。在读取操作期间，页缓冲器200可以通过位线感测存储在被选择的存储单元中的数据。页缓冲器200可以锁存感测的数据并将感测的数据输出到外部。
页缓冲器200包括预充电电路210和截止电路220。预充电电路210可以包括被位线设定信号BLSETUP控制的至少一个晶体管，截止电路220可以包括被位线截止信号BLSHF控制的至少一个晶体管。
控制逻辑电路300可以响应于命令CMD来输出用于控制页缓冲器200和行解码器400的各种控制信号，以执行读取操作。例如，控制逻辑电路300可以向预充电电路210传输位线设定信号BLSETUP。
控制逻辑电路300可以向位线截止信号生成器500输出截止信号控制信号CBLSHF，以控制位线截止信号生成器500。控制逻辑电路300可以控制位线截止信号生成器500，以将位线截止信号BLSHF从第一电平(例如，预充电电压V_PRE)改变为第二电平(例如，发展电压V_DEV)。
位线截止信号BLSHF可以根据同时被选择进行读取操作的面的数量，在从第一电平改变到第二电平的梯度方面进行改变。另外，从第一电平改变到第二电平的梯度可以根据位线截止信号BLSHF被传输到页缓冲器200的距离而改变。控制逻辑电路300可以根据位线截止信号BLSHF从第一电平改变到第二电平的梯度来控制改变位线设定信号BLSETUP的电平的时序。在一些示例实施例中，控制逻辑电路300可以基于位线截止信号BLSHF的第一电平和第二电平之间的差值来控制改变位线设定信号BLSETUP的电平的时序(即，控制位线设定信号BLSETUP的电平的转换的时序)。
行解码器400可以响应于地址ADDR来选择存储单元阵列100的存储块中的任意一个。行解码器400可以选择被选择的存储块的字线中的任意一条。行解码器400可以将字线电压从电压发生器传输到所选择的存储块的字线。
位线截止信号生成器500可以基于从控制逻辑电路300接收到的截止信号控制信号CBLSHF生成位线截止信号BLSHF，并且可以将位线截止信号BLSHF输出到页缓冲器200。位线截止信号BLSHF可以具有与从外部提供到非易失性存储装置1的电源电压的偏差无关的电压电平。位线截止信号BLSHF可以提供到页缓冲器200的截止电路220。位线截止信号生成器500可以根据从电压发生器等供应的预定大小的电压来确定位线截止信号BLSHF的电压电平并输出位线截止信号BLSHF。
图2示出根据本发明构思的示例实施例的存储块的电路图。
参照图2，例如，(图1的)存储单元阵列100可以是水平NAND闪存的存储单元阵列，并且可以包括多个存储块。每个存储块BLK可以包括多个页PAGE，多个页PAGE包括在与位线BL0至BLm-1中的每条位线垂直的方向上的m个存储单元MC，m为大于或等于1的整数。
具有如图2中示出的结构的NAND闪存装置在块的基础上进行擦除，并且可以以与字线WL0至WL7中的每条对应的页PAGE为单位执行编程。图2示出了针对八条字线WL1至WL8的八个页设置在一个块中的示例。然而，与图2中示出的存储单元MC的数量和页PAGE的数量相比，根据本发明构思的示例实施例的存储单元阵列100的存储块可以具有不同数量的存储单元和不同数量的页。另外，图1的非易失性存储装置1可以包括与上述存储单元阵列100执行相同操作且具有相同结构的多个存储单元阵列。
图3示出根据本发明构思的示例实施例的存储单元阵列中包括的存储块BLK0的另一示例的电路图。
参照图3，例如，(图1的)存储单元阵列100可以是垂直NAND闪存的存储单元阵列，并且可以包括多个存储块。每个存储块BLK0可以包括多个NAND串NS11至NS33、多条字线WL1至WL8、多条位线BL1至BL3、多条地选择线GSL1至GSL3、多条串选择线SSL1至SSL3和共源极线CSL。这里，NAND串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量可以根据示例实施例而各种改变。
NAND串NS11、NS21和NS31可以设置在第一位线BL1和共源极线CSL之间，NAND串NS12、NS22和NS32可以设置在第二位线BL2和共源极线CSL之间，NAND串NS13、NS23和NS33可以设置在第三位线BL3和共源极线CSL之间。每个NAND串(例如，NS11)可以包括串联连接的串选择晶体管SST、多个存储单元MC1至MC8以及地选择晶体管GST。
共同连接到单条位线的串形成一列。例如，共同连接到第一位线BL1的串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的串NS12、NS22和NS32可以对应于第二列，共同连接到第三位线BL3的串NS13、NS23、NS33可以对应于第三列。
连接到一条串选择线的串形成一行。例如，连接到第一串选择线SSL1的串NS11、NS12和NS13可以对应于第一行，连接到第二串选择线SSL2的串NS21、NS22和NS23可以对应于第二行，连接到第三串选择线SSL3的串NS31、NS32、NS33可以对应于第三行。
串选择晶体管SST可以连接到对应的串选择线SSL1至SSL3。多个存储单元MC1至MC8可以分别连接到对应的字线WL1至WL8。地选择晶体管GST可以连接到对应的地选择线GSL1至GSL3。串选择晶体管SST可以连接到对应的位线BL1至BL3，地选择晶体管GST可以连接到共源极线CSL。
具有相同高度的字线(例如，WL1、WL2等)彼此公共地连接。串选择线SSL1至SSL3彼此分开，地选择线GSL1至GSL3也彼此分开。例如，当对连接到第一字线WL1且属于串NS11、NS12和NS13的存储单元进行编程时，选择第一字线WL1和第一串选择线SSL1。地选择线GSL1至GSL3可以彼此公共地连接。
图4示出图3的存储块BLK0的透视图。
参照图4，例如(图1的)存储单元阵列100中包括的每个存储块可以形成在与基底SUB垂直的方向上。尽管图4示出存储块包括选择线中的两条GSL和SSL、字线中的八条WL1至WL8和位线中的三条BL1至BL3、但是选择线、字线和位线的数量可以在本发明构思的各个示例实施例中更多或更少。
基底SUB具有第一导电类型(例如，p型)并且在第一方向(例如，Y方向)上延伸，可以设置掺杂有第二导电类型(例如，n型)的杂质的共源极线CSL。沿第一方向延伸的多个绝缘层IL在基底SUB的位于两个相邻的共源极线CSL之间的区域上沿第三方向(例如，Z方向)顺序地设置，多个绝缘层IL可以沿第三方向彼此隔开特定距离。例如，多个绝缘层IL可以包括诸如氧化硅的绝缘材料。
沿第一方向顺序地布置且沿第三方向穿过多个绝缘层IL的多个支柱P可以设置在基底SUB的位于两个相邻的共源极线CSL之间的区域上。例如，多个支柱P可以穿透多个绝缘层IL并接触基底SUB。更详细地，每个支柱P的表面层S可以包括第一类型的硅材料并且可以用作沟道区。每个支柱P的内层I可以包括诸如氧化硅或气隙的绝缘材料。
在基底SUB的位于两个相邻的共源极线CSL之间的区域中，电荷存储层CS沿绝缘层IL、支柱P和基底SUB的暴露的表面设置。电荷存储层CS可以包括栅极绝缘层(被称为隧穿绝缘层)、电荷捕获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。另外，在两个相邻的共源极线CSL之间的区域中，诸如选择线GSL和SSL以及字线WL1至WL8的栅电极GE可以形成在电荷存储层CS的暴露的表面上。
漏极或漏极接触件DR可以分别设置在多个支柱P上。例如，漏极或漏极接触件DR可以包括掺杂有第二导电类型的杂质的硅材料。在第二方向(例如，X方向)上延伸且沿第一方向间隔开特定距离的位线BL1至BL3设置在漏极DR上。
图5示出根据本发明构思的示例实施例的非易失性存储装置1的框图。图1是同时示出连接到非易失性存储装置1的各种配置的框图，而图5示出了构成图1的存储单元阵列100的多个面、页缓冲器200(即，页缓冲器1到页缓冲器16)、控制逻辑电路300和位线截止信号生成器500之间的连接关系。在图5中，与图1中的附图标记同样的附图标记指示同样的元件，因此，在此将不再给出对其重复的描述。
参照图1至图5，存储单元阵列100可以包括多个面Plane1至Plane16(或者，如附图中示出的PLANE1至PLANE16)。尽管图5示出了多个面Plane1至Plane16包括16个面，但本发明构思不限于此。例如，多个面Plane1至Plane16中的每个可以包括但不限于奇数面和偶数面。
页缓冲器200可以包括多个页缓冲器Page Buffer1到Page Buffer16(或者，如附图中示出的PAGE BUFFER1至PAGE BUFFER16)。多个页缓冲器Page Buffer1到PageBuffer16可以布置为对应于多个面Plane1至Plane16，并且可以分别连接到多个面Plane1至Plane16。多个面Plane1至Plane16以及布置成对应于多个面Plane1至Plane16的多个页缓冲器Page Buffer1到Page Buffer16可以分别形成第一至第十六面组。
如图16至图18中示出的，并且如稍后将更详细地描述的，多个页缓冲器PageBuffer1到Page Buffer16中的每个可以包括多个页缓冲器，并且可以被构造为对多个面Plane1至Plane16中的每个中包括的每个位线组执行读取操作，从而减小位线之间的干扰。然而，本发明构思的示例实施例不限于如参照图16至图18描述的配置。
控制逻辑电路300可以将位线设定信号BLSETUP传输到多个页缓冲器PageBuffer1到Page Buffer16中的每个，以读取存储在多个面Plane1至Plane16中的每个中的数据，并且可以将截止信号控制信号CBLSHF传输到位线截止信号生成器500。位线截止信号生成器500可以基于截止信号控制信号CBLSHF将位线截止信号BLSHF传输到多个页缓冲器Page Buffer1到Page Buffer16中的每个。
控制逻辑电路300可以仅读取存储在多个面Plane1至Plane16中的一个面中的数据，或者可以同时读取存储在多个面Plane1至Plane16中的至少两个面中的数据。
随着同时执行数据读取操作的面的数量增大，传输到与执行数据读取操作的面对应的页缓冲器中的每个页缓冲器的位线截止信号BLSHF的电平的变化程度可以改变，即，梯度可以改变，并且可以改变预充电部分的长度。
稍后下面将参考图13提供详细的描述。
在如图5中示出的示例实施例中，第一面组可以物理地相对靠近(即，位置上相对紧密接近)位线截止信号生成器500，而第16面组可以物理地相对远离(即，不是位置上相对紧密接近))控制逻辑电路300。根据与位线截止信号生成器500的物理距离的差，可以改变传输到每个页缓冲器的位线截止信号BLSHF的电平的变化程度(即，梯度)，可以改变预充电部分的长度。稍后下面将参考图13提供详细的描述。
图6示出根据本发明构思的示例实施例的非易失性存储装置的包括图1的页缓冲器200的一部分和存储单元阵列100的一部分的部分的电路图。
参照图6，图1的页缓冲器200包括多个页缓冲器，多个页缓冲器中的每个包括预充电电路210和截止电路220。预充电电路210可以包括负载晶体管LTr和设定晶体管SUTr，截止电路220可以包括页缓冲器晶体管PBTr。另外，多个页缓冲器中的每个可以包括感测锁存器，感测锁存器包括设定晶体管STr、复位晶体管RTr、感测晶体管SSTr、第一锁存反相器LINV1和第二锁存反相器LINV2。
存储单元阵列100包括串选择晶体管SST、多个存储单元MC、地选择晶体管GST和位线BL。因为上面参照图2等描述了串选择晶体管SST、多个存储单元MC和地选择晶体管GST，这里将不再给出对其详细的描述。由于导线等的自电阻，位线BL示出为等效电阻。
非易失性存储装置1中的存储单元MC的总体感测可以包括初始化操作、预充电操作、位线发展操作、偏移发展操作和感测操作。可以同时执行位线发展操作和偏移发展操作。
在初始化操作中，设定信号SET_S转换到逻辑高，使得设定晶体管STr导通，从而可以对感测锁存器进行初始化。
在预充电操作中，预充电电路210的负载晶体管LTr和设定晶体管SUTr可以导通。负载信号LOAD和位线设定信号BLSETUP可以转换到0V或地电压电平V_SS，以便负载晶体管LTr和设定晶体管SUTr导通。然后，感测节点SO可以被充电到预定的电压电平。此外，位线截止信号BLSHF的电压电平转换到预充电电压V_PRE，使得连接到感测节点SO的位线BL可被充电到预定电压电平。执行预充电操作直到位线设定信号BLSETUP转换到高电平并且设定晶体管SUTr被截止。
在发展操作中，设定晶体管SUTr截止，即，位线设定信号BLSETUP转换到电源电压电平VDD，以终止对位线BL的预充电操作。位线截止信号BLSHF可以转换到低于预充电电压V_PRE且高于地电压的发展电压V_DEV。根据所选择的存储单元是导通或截止，位线BL中充入的电荷可以被释放到共源极线CSL或被保持。因此，当存储单元MC处于导通状态时，位线BL的电压电平可以比存储单元MC处于截止状态时的电压电平低。
截止电路220可以包括仅一个晶体管，晶体管可以是页缓冲器晶体管PBTr。因为通过一个晶体管控制预充电操作和发展操作，所以与使用多个晶体管分别控制预充电操作和发展操作的情况相比，可以使晶体管之间的失配最小化。
复位晶体管信号RST_S在感测操作中转换到导通状态，存储单元MC可以根据感测锁存器是否翻转而被感测为导通或截止状态。
图7示出根据本发明构思的示例实施例的处于读取操作中的预充电操作和发展操作的时序图。图7示出同时执行位线发展操作和偏移发展操作的情况。
参照图6和图7，在t1处，位线设定信号BLSETUP可以转换到逻辑低V_SS(例如，地电压电平V_SS)，位线截止信号BLSHF可以转换到预充电电压V_PRE，以向位线BL提供电压。随着预充电操作进行，位线BL的电压电平可以逐渐增大。然而，位线BL的电压电平在存储单元MC处于截止状态时比存储单元MC处于导通状态时增大的多。因此，随着预充电操作进行，存储单元MC处于导通状态时位线BL的电压电平与存储单元MC处于截止状态时位线BL的电压电平之间的差可以逐渐增大。
在t2处，位线设定信号BLSETUP可以转换到逻辑高。例如，位线设定信号BLSETUP可以转换到电源电压电平VDD。在t2之前和之后，位线截止信号BLSHF可以以预定的梯度从预充电电压V_PRE转换到发展电压V_DEV。梯度可以根据从预充电电压V_PRE转换到发展电压V_DEV所用的时间、预充电电压V_PRE的电平和发展电压V_DEV的电平而改变。
随着发展操作进行，位线BL的电压电平可以逐渐减小。然而，位线BL的电压电平在存储单元MC处于导通状态时急剧下降，并且在存储单元MC处于截止状态时，基本上保持不变。
在发展操作期间，位线截止信号BLSHF在电平上比预充电电压V_PRE低，但是具有比地电压高的电压V_DEV，使得页缓冲器晶体管PBTr可以导通。例如，预充电电压V_PRE可以是大约1.7V，发展电压V_DEV可以是大约1.5V。在另一示例中，预充电电压V_PRE可以是大约1.8V，发展电压V_DEV可以是大约1.4V。因此，位线BL的发展的结果可以反映到感测节点SO。也就是说，因为在发展操作期间同时执行位线发展操作和偏移发展操作(即，位线BL和感测节点SO同时被发展)，所以感测节点SO的电压电平可以以类似于位线截止信号BLSHF的电压电平的方式改变。
在感测操作中，能够基于感测节点SO的电压电平来感测存储单元MC处于导通状态还是处于截止状态。因此，存储单元MC处于导通状态时感测节点SO的电压电平与存储单元MC处于截止状态时感测节点SO的电压电平之间的差越大，可以越有效地感测存储单元MC的状态。
此外，因为根据本发明构思的实施例的非易失性存储装置执行读取操作，在读取操作中，位线截止信号BLSHF从预充电电压V_PRE转换到发展电压V_DEV，而不是在从预充电电压V_PRE转换到地电压之后转变到发展电压V_DEV，所以同时执行位线发展操作和偏移发展操作。因此，感测数据所用时间减少并且可以以高速读取数据。
图8A示出根据本发明构思的示例实施例的读取操作中包括图7的放大的部分A的预充电操作的一部分和发展操作的一部分的时序图。图8B示出了根据位线设定信号BLSETUP的电平改变时的时间点，存储单元的阈值电压分布的图。图8B示出了位线设定信号BLSETUP的电平在图8A中的第一转换时间t2_a和第二转换时间t2_b处改变。
参照图8A和图8B，位线截止信号BLSHF可以在预定时间t_pre至t_dev内以预定梯度从预充电电压V_PRE转换到发展电压V_DEV。
当如虚线所示，位线设定信号BLSETUP在第一转换时间t2_a处从逻辑低V_SS转换到逻辑高V_DD时，与如实线所示，位线设定信号BLSETUP在第二转换时间t2_b处从逻辑低V_SS转换到逻辑高V_DD相比，预充电间隔变得相对短。当位线设定信号BLSETUP在第一转换时间t2_a转换到逻辑高V_DD时，位线BL可能不能进行充分地预充电。具体地，如果位线BL在存储单元MC处于截止状态时没有进行充分地预充电，则位线BL电压的电平变得比位线BL充分预充电时的电平低。因此，存储单元MC可以被感测为如同存储单元MC的状态处于导通状态。也就是说，存储单元MC的阈值电压的分布以整体上在负方向上移位的形式被感测，从而不能保证感测的准确性。
因此，可以重要的是同时执行位线发展操作和偏移发展操作，以启用高速读取操作，并且重要的是调整改变位线设定信号BLSETUP的电平的时间点，以充分确保当位线截止信号BLSHF从预充电电压V_PRE转换到发展电压V_DEV时的预充电操作。
根据本发明构思的示例实施例的图1的非易失性存储装置1可以基于位线截止信号BLSHF从预充电电压V_PRE转换到发展电压V_DEV的梯度来调整改变位线设定信号BLSETUP的电平的时间点。因此，非易失性存储装置1可以执行高速读取操作并且充分确保预充电操作，因此，可以保证感测的准确性。稍后下面将提供详细的描述。
图9示出根据本发明构思的示例实施例的非易失性存储装置的框图。在图9中，与图1和图5中的附图标记相同的附图标记指示同样的元件，因此，这里将不再给出对其重复的描述。图10示出根据本发明构思的示例实施例的处于读取操作中的预充电操作的一部分和发展操作的一部分的时序图。
参照图9和图10，非易失性存储装置可以包括多个面Plane1至Plane16、多个页缓冲器Page Buffer1至Page Buffer16、控制逻辑电路300和位线截止信号生成器500。多个页缓冲器Page Buffer1至Page Buffer16可以布置为与多个面Plane1至Plane16对应，并且可以分别连接到多个面Plane1至Plane16。
控制逻辑电路300可以将位线设定信号BLSETUP传输到多个页缓冲器PageBuffer1到Page Buffer16中的每个，以读取存储在多个面Plane1至Plane16中的每个中的数据，并且可以将截止信号控制信号CBLSHF传输到位线截止信号生成器500。位线截止信号生成器500可以基于截止信号控制信号CBLSHF将位线截止信号BLSHF传输到多个页缓冲器Page Buffer1到Page Buffer16中的每个中。
根据位线截止信号BLSHF从位线截止信号生成器500传输到多个页缓冲器PageBuffer1到Page Buffer16中的每个的距离，多个页缓冲器Page Buffer1到Page Buffer16接收的位线截止信号BLSHF的从预充电电压V_PRE转换到发展电压V_DEV的各个梯度可以相互不同。
例如，第一页缓冲器Page Buffer1和第一面Plane1物理地相对靠近位线截止信号生成器500，并且可以被划分为近面组P_N。另一方面，第十六页缓冲器Page Buffer16和第十六面Plane16物理地相对远离位线截止信号生成器500，并且可以被划分为远面组P_F。
与近面组P_N相比，远面组P_F物理地远离位线截止信号生成器500。位线截止信号BLSHF从位线截止信号生成器500传输到页缓冲器的距离越远，可以发生越大的负载效应。因此，与以较陡的梯度转换且传输到近面组P_N的位线截止信号BLSHF_N相比，传输到远面组P_F的位线截止信号BLSHF_F可以以平缓的梯度从预充电电压V_PRE转换到发展电压V_DEV。
由于分别传输到远面组P_F和近面组P_N的位线截止信号BLSHF_F和BLSHF_N的梯度的差，位线设定信号BLSETUP从逻辑低V_SS转换到逻辑高V_DD的转换时间可以相互不同。传输到近面组P_N的位线设定信号BLSETUP_N可以在第一转换时间t2_1处从逻辑低V_SS转换到逻辑高V_DD。同时，传输到远面组P_F的位线设定信号BLSETUP_F可以在比第一转换时间t2_1晚的第二转换时间t2_2处从逻辑低V_SS转换到逻辑高V_DD。因此，近面组P_N可以高速执行数据感测，远面组P_F可以获得足够的预充电时间，从而能够进行精确的数据感测。
根据图10，第一转换时间t2_1和第二转换时间t2_2为针对近面组P_N和远面组P_F的当位线截止信号BLSHF恒定地减小时(即，在针对位线截止信号BLSHF_N的时间t_pre和t_dev_N之间以及在针对位线截止信号BLSHF_F的时间t_pre和t_dev_F之间)的时间点。然而，本发明构思的实施例不限于这里所描述的。在其它示例实施例中，当位线设定信号BLSETUP从逻辑低V_SS转换到逻辑高V_DD时的转换时间可以指或对应于位线截止信号BLSHF具有发展电压V_DEV的值的时刻。
位线截止信号BLSHF从预充电电压V_PRE转换到发展电压V_DEV的梯度可以根据预充电电压V_PRE和发展电压V_DEV的大小而改变。因此，近面组P_N的第一转换时间t2_1和远面组P_F的第二转换时间t2_2可以根据预充电电压V_PRE和发展电压V_DEV的大小而改变。
图11示出根据本发明构思的示例实施例的用于解释非易失性存储装置中的位线设定信号的间隔值的表。
参照图5和图11，第一面组至第十六面组可以根据位线截止信号BLSHF从位线截止信号生成器500传输到第一面组至第十六面组中的每个的距离来被划分。例如，第一面组、第二面组、第九面组和第十面组可以被划分为第一近面组，第三面组、第四面组、第十一面组和第十二面组可以被划分为第二近面组。第五面组、第六面组、第十三面组和第十四面组可以被划分为第一远面组，第七面组、第八面组、第十五面组和第十六面组可以被划分为第二远面组。位线截止信号BLSHF从位线截止信号生成器500分别传输到第一近面组、第二近面组、第一远面组和第二远面组的传输距离增大。即，位线截止信号BLSHF在位线截止信号生成器500和第二远面组之间的传输距离大于位线截止信号生成器500和第一远面组之间的传输距离。位线截止信号生成器500和第一远面组之间的传输距离大于位线截止信号生成器500和第二近面组之间的传输距离。位线截止信号生成器500和第二近面组之间的传输距离大于位线截止信号生成器500和第一近面组之间的传输距离。
对应于或确定位线设定信号BLSETUP的与基于传输距离划分的第一近面组、第二近面组、第一远面组和第二远面组中的每个对应的设定转换时间(即，预定转换时间)的信息可以存储在控制逻辑电路300中。转换时间可以指当位线设定信号BLSETUP从逻辑低V_SS转换到逻辑高V_DD时的时间点。与转换时间对应的信息可以指例如从位线截止信号BLSHF在第一电平处开始减小的时间点(即，当梯度开始的时间点，图10的t_pre)到转换时间的时间间隔值，但是不限于此。信息可以是从另一特定时间到转换时间的间隔值。
位线设定信号BLSETUP的与第一近面组、第二近面组、第一远面组和第二远面组中的每个对应的间隔可以分别是第一间隔值t2_A、第二间隔值t2_B、第三间隔值t2_C和第四间隔值t2_D。间隔可以从第一间隔值t2_A、第二间隔值t2_B、第三间隔值t2_C朝向第四间隔值t2_D增大。即，第二间隔值t2_B可以大于第一间隔值t2_A，第三间隔值t2_C可以大于第二间隔值t2_B，第四间隔值t2_D可以大于第三间隔值t2_C。
当控制逻辑电路300对第一面组至第十六面组执行读取操作时，控制逻辑电路300基于与转换时间对应的信息来控制传输到对应的第一面组至第十六面组的位线设定信号BLSETUP。控制逻辑电路300被配置为根据位线截止信号在位线截止信号生成器500和选择用于读取操作的面的页缓冲器之间传输的传输距离，使位线设定信号BLSETUP的转换时间延迟对应的间隔值。随着传输距离增大，选择的间隔值越大，结果，对应的延迟越大。
图12示出根据本发明构思的示例实施例的非易失性存储装置的框图。在图12中，与图1和图5中的附图标记相同的附图标记指示同样的元件，因此，这里将不再给出对其重复的描述。图13示出根据本发明构思的示例实施例的处于读取操作中的预充电操作的一部分和发展操作的一部分的时序图。
参照图12和图13，非易失性存储装置包括多个面Plane1至Plane16、多个页缓冲器Page Buffer1至Page Buffer16、控制逻辑电路300和位线截止信号生成器500。多个页缓冲器Page Buffer1至Page Buffer16可以布置为与多个面Plane1至Plane16对应，并且可以分别连接到多个面Plane1至Plane16。
控制逻辑电路300可以将位线设定信号BLSETUP传输到多个页缓冲器PageBuffer1到Page Buffer16中的每个，以读取存储在多个面Plane1至Plane16中的每个中的数据，并且可以将截止信号控制信号CBLSHF传输到位线截止信号生成器500。位线截止信号生成器500可以基于截止信号控制信号CBLSHF将位线截止信号BLSHF传输到多个页缓冲器Page Buffer1到Page Buffer16中的每个。
根据被选择用来执行读取操作的面组的数量，所选择的面组接收到的且从预充电电压V_PRE转换到发展电压V_DEV的位线截止信号BLSHF的梯度可以相互不同。
例如，如图12中示出的，可以仅选择第一面组(在下文中可以被称作为一个面组P_1)，或者可以同时选择第九面组和第十面组(在下文中可以被称作为两个面组P_2)，来执行读取操作。当位线截止信号BLSHF从位线截止信号生成器500传输到每个面组时，与仅选择一个面组P_1时相比，同时选择两个面组P_2时的负载效应会更大。因此，与传输到一个面组P_1的位线截止信号BLSHF_1相比，传输到两个面组P_2且从预充电电压V_PRE转换到发展电压V_DEV的位线截止信号BLSHF_2可以具有平缓的梯度。
由于传输到一个面组P_1的位线截止信号BLSHF_1和传输到两个面组P_2的位线截止信号BLSHF_2的梯度的差，位线设定信号BLSETUP从逻辑低V_SS转换到逻辑高V_DD时的转换时间可以相互不同。例如，当选择一个面组P_1时，位线设定信号BLSETUP_1可以在第一转换时间t2_1'处从逻辑低V_SS转换到逻辑高V_DD。另一方面，当选择两个面组P_2时，位线设定信号BLSETUP_2可以在比第一转换时间t2_1'晚的第二转换时间t2_2'处从逻辑低V_SS转换到逻辑高V_DD。因此，当选择一个面组P_1时能够以高速执行数据感测，当选择两个面组P_2时，可以获得足够的预充电时间，并且能够进行精确的数据感测。
根据图13，第一转换时间t2_1'和第二转换时间t2_2'为在选择一个面组P_1时和在选择两个面组P_2时的当位线截止信号BLSHF恒定地减小时(即，在针对位线截止信号BLSHF_1的时间t_pre和t_dev_1之间以及在针对位线截止信号BLSHF_2的时间t_pre和t_dev_2之间)的时间点，但本发明构思不限于此。在示例实施例中，当位线设定信号BLSETUP从逻辑低V_SS转换到逻辑高V_DD时的转换时间可以指或对应于位线截止信号BLSHF具有发展电压V_DEV的值的时刻。
位线截止信号BLSHF从预充电电压V_PRE转换到发展电压V_DEV的梯度可以根据预充电电压V_PRE和发展电压V_DEV的大小而改变。因此，选择一个面组P_1时的第一转换时间t2_1'和选择两个面组P_2时的第二转换时间t2_2'可以根据预充电电压V_PRE和发展电压V_DEV的大小而改变。
图14示出根据本发明构思的示例实施例的用于解释非易失性存储装置中的位线设定信号的间隔值的表。
参照图5和图14，控制逻辑电路300可以将位线设定信号BLSETUP传输到多个页缓冲器Page Buffer1到Page Buffer16中的每个，以读取存储在多个面Plane1至Plane16中的每个中的数据，位线截止信号生成器500可以将位线截止信号BLSHF传输到多个页缓冲器Page Buffer1到Page Buffer16中的每个。被选择用来执行读取操作的面组的数量可能因情况而异。根据所选择用来执行读取操作的面组的数量，由所选择的面组接收且从预充电电压V_PRE转换到发展电压V_DEV的位线截止信号BLSHF的梯度可以相互不同。
对应于或确定位线设定信号BLSETUP的与所选择用来执行读取操作的面组的数量对应的设定(即，预定)的转换时间的信息可以存储在控制逻辑电路300中。转换时间可以指位线设定信号BLSETUP从逻辑低V_SS转换到逻辑高V_DD时的时间点。与转换时间对应的信息可以指例如从位线截止信号BLSHF在第一电平处开始减小的时间点(即，当梯度开始的时间点，图13的t_pre)到转换时间的时间间隔值。
例如，位线设定信号BLSETUP的分别与选择仅一个面组、选择两个面组、选择四个面组和选择八个面组对应的间隔可以是第一间隔值t2_A'、第二间隔值t2_B'、第三间隔值t2_C'和第四间隔值t2_D'。间隔可以从第一间隔值t2_A'、第二间隔值t2_B'、第三间隔值t2_C'朝向第四间隔值t2_D'增大。即，第二间隔值t2_B'可以大于第一间隔值t2_A'，第三间隔值t2_C'可以大于第二间隔值t2_B'，第四间隔值t2_D'可以大于第三间隔值t2_C'。上面仅解释用于读取操作所选择的面组的数量为1、2、4或8的情况。然而，在本发明构思的示例实施例中，可以包括用于各种其它数量的所选择的面组的间隔值。
当控制逻辑电路300对第一面组至第十六面组执行读取操作时，控制逻辑电路300根据被选择用来执行读取操作的面组的数量来控制位线设定信号BLSETUP传输到第一面组至第十六面组的转换时间。控制逻辑电路300被配置为根据同时执行读取操作的面的数量，使位线设定信号BLSETUP的转换时间延迟对应的间隔值。控制逻辑电路可以被配置为从位线截止信号开始从第一电平向第二电平减小的时间点延迟位线设定信号的转换时间。随着同时执行读取操作的面的数量增大，选择的间隔值越大，结果，对应的延迟越大。换句话说，控制逻辑电路300被配置为同时对多个面中的至少一些面执行读取操作，并且随着多个面中的至少一些面的数量增加，控制逻辑电路300被配置为增加间隔值，并因此增大转换时间的延迟。控制逻辑电路300被配置为存储与可用于同时读取操作的多个面的各种数量的面的设定转换时间对应的信息。
图15示出根据本发明构思的示例实施例的处于读取操作中的预充电操作的一部分和发展操作的一部分的时序图。
参照图5和图15，控制逻辑电路300可以将位线设定信号BLSETUP传输到多个页缓冲器Page Buffer1到Page Buffer16中的每个，以读取存储在多个面Plane1至Plane16中的每个中的数据，位线截止信号生成器500可以将位线截止信号BLSHF传输到多个页缓冲器Page Buffer1到Page Buffer16中的每个。
非易失性存储装置1可以包括比较器(未示出)，比较器用于在位线截止信号BLSHF从预充电电压V_PRE转换到发展电压V_DEV时将参考电压Vref的电平与位线截止信号BLSHF的电平进行比较。当位线截止信号BLSHF变为等于参考电压Vref的电平时，控制逻辑电路300可以基于比较器的输出值，将位线设定信号BLSETUP的电平从逻辑低V_SS改变为逻辑高V_DD。
随着位线截止信号BLSHF到每个面组的传输距离增大，从位线截止信号BLSHF的预充电压V_PRE转换到发展电压V_DEV的梯度可以平缓。因此，当传输距离较短时，位线设定信号BLSETUP的电平可以在第一转换时间t2_ra从逻辑低V_SS变为逻辑高V_DD，当传输距离较长时，位线设定信号BLSETUP的电平可以在第二转换时间t2_rb从逻辑低V_SS变为逻辑高V_DD。因此，通过基于参考电压Vref与位线截止信号BLSHF的电平比较来改变位线设定信号BLSETUP的电平，控制逻辑电路300可以根据位线截止信号BLSHF传输到页缓冲器的距离有效地控制位线设定信号BLSETUP改变的时间点。
此外，随着被选择用来执行读取操作的面组的数量增加，由所选择的面组接收并且从预充电电压V_PRE转换到发展电压V_DEV的位线截止信号BLSHF的梯度可以是平缓的。因此，当用于读取操作的同时选择的面组的数量少时，位线设定信号BLSETUP的电平可以在第一转换时间t2_ra处从逻辑低V_SS变为逻辑高V_DD，当用于读取操作的同时选择的面组的数量多时，位线设定信号BLSETUP的电平可以在第二转换时间t2_rb处从逻辑低V_SS变为逻辑高V_DD。因此，通过基于参考电压Vref与位线截止信号BLSHF的电平比较来改变位线设定信号BLSETUP的电平，控制逻辑电路300可以根据同时被选择同于读取操作的面的数量有效地控制位线设定信号BLSETUP改变的时间点。
可以基于与被选择用来执行读取操作的每个面连接的页缓冲器的感测余量来确定参考电压Vref的电平。如上面参照图8A和图8B描述的，如果预充电间隔不够长，则位线BL电压的电平变得比位线BL被充分预充电时的电平低。因此，存储单元MC可以被感测为如同处于导通状态。因此，随着页缓冲器的感测余量变得越窄，需要增加预充电操作的时间，以确保数据感测的准确性，因此可以将参考电压Vref的电平设定为低。同时，如果页缓冲器的感测余量足够，即使预充电操作短，页缓冲器也可以感测导通/截止状态，因此，可以将参考电压Vref的电平设定为高，以减少读取操作所需的总时间。
图16示出了根据本发明构思的示例实施例的包括四位线(QBL)结构的页缓冲器200a的面组的图。图16中的面组可以对应于图5中的多个面组中的任意一个，图16中的面100a可以对应于图5中的多个面中的任意一个。页缓冲器200a可以对应于图5中的多个页缓冲器中的任意一个页缓冲器。
参照图16，面100a可以连接到多条位线BL1至BL_4i，其中i为等于或大于3的整数，其中，“4i”应被理解为指“4乘以i”。页缓冲器200a可以包括多个页缓冲器201a、202a和203a。在示例实施例中，多个页缓冲器201a至203a的数量可以是i，多条位线BL1至BL_4i的数量可以是4i。这里，四条位线(例如，BL1至BL4)可以连接到单个页缓冲器(例如，201a)，因此，页缓冲器200a可以被称作为具有QBL结构的页缓冲器。
在本示例实施例中，多条位线BL1至BL_4i可以被划分为第一位线组BLG1至第四位线组BLG4，第一位线组BLG1至第四位线组BLG4的读取顺序可以不同。例如，第一位线组BLG1可以包含位线BL1、BL5和BL_4i-3，第二位线组BLG2可以包括位线BL2、BL6和BL_4i-2，第三位线组BLG3可以包括位线BL3、BL7和BL_4i-1，第四位线组BLG4可以包括位线BL4、BL8和BL_4i。
例如，分别包括在第一位线组BLG1至第四位线组BLG4中的第一位线BL1至第四位线BL4可共享单个页缓冲器201a。这里，可以顺序地执行第一位线组BLG1至第四位线组BLG4的读取操作，即，连接到第一位线BL1至第四位线BL4的存储单元的读取操作。在本说明书中，上面已经描述了包括具有QBL结构的页缓冲器200a的存储装置的读取方法。然而，本发明构思不限于具有QBL结构的页缓冲器，读取方法可以应用于包括具有图17和图18中示出结构的页缓冲器的存储装置。
图17示出了根据本发明构思的示例实施例的包括具有屏蔽位线(SBL)结构的页缓冲器200b的面组的图。图17中的面组可以对应于图5中的多个面组中的任意一个，图17中的面100b可以对应于图5中的多个面中的任意一个。页缓冲器200b可以对应于图5中的多个页缓冲器中的任意一个页缓冲器。
参照图17，面100b可以连接到多条位线BL1至BL_2i，其中，i为等于或大于3的整数，其中，“2i”应被理解为指“2乘以i”。页缓冲器200b可以包括多个页缓冲器201b、202b和203b。在示例实施例中，多个页缓冲器201b至203b的数量可以是i，多条位线BL1至BL_2i的数量可以是2i。这里，两条位线(例如，BL1和BL2)可以连接到页缓冲器(例如，201b)，因此，页缓冲器200b可以被称作为具有SBL结构的页缓冲器。
在本示例实施例中，多条位线BL1至BL_2i可以被划分为第一位线组BLG1和第二位线组BLG2，第一位线组BLG1和第二位线组BLG2的读取顺序可以不同。例如，第一位线组BLG1可以包含位线BL1、BL3和BL_2i-1，第二位线组BLG2可以包括位线BL2、BL4和BL_2i。例如，分别包括在第一位线组BLG1和第二位线组BLG2中的第一位线BL1和第二位线BL2可共享页缓冲器201b。这里，可以顺序地执行第一位线组BLG1和第二位线组BLG2的读取操作，即，连接到第一位线BL1和第二位线BL2的存储单元的读取操作。
图18示出了根据本发明构思的示例实施例的包括具有全位线(SBL)结构的页缓冲器200c的非易失性存储装置的图。图18中的面组可以对应于图5中的多个面组中的任意一个，图18中的面100c可以对应于图5中的多个面中的任意一个。页缓冲器200c可以对应于图5中的多个页缓冲器中的任意一个页缓冲器。
参照图18，面100c可以连接到多条位线BL1至BL_2i，其中，i为等于或大于3的整数，其中，“2i”应被理解为指“2乘以i”。页缓冲器200c可以包括多个页缓冲器201c至206c。在示例实施例中，多个页缓冲器201c至206c的数量可以是i，多条位线BL1至BL_2i的数量可以是2i。这里，每条位线(例如，BL1)可以连接到相应的页缓冲器(例如，201c)，因此，页缓冲器200c可以被称作为具有ABL结构的页缓冲器。
在本示例实施例中，多条位线BL1至BL_2i可以被划分为第一位线组BLG1和第二位线组BLG2，第一位线组BLG1和第二位线组BLG2的读取顺序可以不同。例如，第一位线组BLG1可以包含位线BL1、BL3和BL_2i-1，第二位线组BLG2可以包括位线BL2、BL4和BL_2i。这里，可以顺序地执行第一位线组BLG1和第二位线组BLG2的读取操作，即，连接到第一位线BL1和第二位线BL2的存储单元的读取操作。然而，本发明构思不限于此，在示例实施例中，多条位线BL1至BL_2i可以被划分为三个或更多个位线组。
图19示出了根据本发明构思的示例实施例的包括非易失性存储装置的计算系统装置900的框图。
参照图19，计算系统装置900包括电连接到总线960的中央处理单元(CPU)930、用户接口950以及具有存储控制器912和非易失性存储装置911的非易失性存储系统910。非易失性存储装置911可以通过存储控制器912存储由CPU 930处理/待处理的N位数据(N是等于或大于1的整数)。另外，非易失性存储装置911还可以包括在图1至图18中描述的非易失性存储装置。因此，计算系统装置900可以减少读取非易失性存储装置911中存储的数据所需的时间并确保数据的准确性。计算系统装置900还可以包括随机存取存储器(RAM)940和电源920。
在计算系统装置900是移动装置的情况下，可以另外提供用于供应计算系统装置的操作电压的电池和诸如基带芯片组的调制解调器。此外，本领域普通技术人员将理解的是，计算系统装置900还可以设置有例如应用芯片组、相机图像处理器(CIS)、移动DRAM等，因此，在此将不再给出对其详细的描述。
存储控制器912和非易失性存储装置911可以包括例如使用存储数据的非易失性存储器的固态驱动器/固态盘(SSD)。
虽然已经参考本发明构思的示例实施例具体示出和描述了本发明构思，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，在此可以在形式和细节上进行各种改变。

Claims (20)

1.一种非易失性存储装置，所述非易失性存储装置包括：
存储单元阵列，包括多个面；
多个页缓冲器，布置为与所述多个面中的每个面对应；以及
控制逻辑电路，被配置为向所述多个页缓冲器中的每个页缓冲器传输位线设定信号，其中，
所述多个页缓冲器中的每个包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路，
控制逻辑电路被配置为当位线设定信号的电平根据位线截止信号的梯度而改变时来控制转换时间，其中，位线截止信号从第一电平改变为第二电平。
2.根据权利要求1所述的非易失性存储装置，其中，所述多个页缓冲器中的每个包括第一页缓冲器和第二页缓冲器，
其中，所述多个面中包括的多条位线被配置为形成第一位线组和第二位线组，
其中，第一页缓冲器连接到第一位线组的单条位线和第二位线组的单条位线，第二页缓冲器连接到第一位线组的另一条位线和第二位线组的另一条位线。
3.根据权利要求1所述的非易失性存储装置，其中，控制逻辑电路被配置为根据传输距离来延迟位线设定信号的转换时间，并且随着传输距离的增大来增加延迟，其中，位线截止信号通过传输距离传输到所述多个页缓冲器之中的页缓冲器。
4.根据权利要求3所述的非易失性存储装置，其中，控制逻辑电路被配置为存储与所述多个面中的每个面的基于传输距离的设定转换时间对应的信息，并且基于信息向所述多个页缓冲器传输位线设定信号。
5.根据权利要求1所述的非易失性存储装置，其中，控制逻辑电路被配置为对所述多个面中的至少一些面同时执行读取操作。
6.根据权利要求5所述的非易失性存储装置，其中，随着所述多个面中的所述至少一些面的数量增加，控制逻辑电路被配置为延迟转换时间。
7.根据权利要求6所述的非易失性存储装置，其中，控制逻辑电路被配置为存储与针对可用于读取操作的所述至少一些面的各种数量的设定转换时间对应的信息，并且基于所述信息将位线设定信号传输到与所述多个面中的所述至少一些面连接的页缓冲器。
8.根据权利要求1所述的非易失性存储装置，其中，转换时间是位线截止信号的电平达到第二电平的时间点。
9.根据权利要求1所述的非易失性存储装置，其中，控制逻辑电路被配置为基于位线截止信号的第一电平和第二电平之间的差值来调整转换时间。
10.根据权利要求1所述的非易失性存储装置，其中，截止电路包括晶体管，晶体管根据截止信号而导通或截止。
11.一种非易失性存储装置，所述非易失性存储装置包括：
存储单元阵列，包括多个面；
多个页缓冲器，连接到所述多个面中的每个面；以及
控制逻辑电路，被配置为向所述多个页缓冲器中的每个页缓冲器传输位线设定信号，其中，
所述多个页缓冲器中的每个页缓冲器包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路，
控制逻辑电路被配置为基于将位线截止信号的电平与参考电压的电平的比较结果，来改变位线设定信号的电平，
其中，控制逻辑电路被配置为：当位线截止信号的电平与参考电压的电平相等时，改变位线设定信号的电平。
12.根据权利要求11所述的非易失性存储装置，其中，基于用于感测与所述多个面中的每个面连接的所述多个页缓冲器中的每个页缓冲器的导通单元和截止单元的感测余量来确定参考电压的电平。
13.根据权利要求11所述的非易失性存储装置，其中，根据同时被选择用于读取操作的面的数量来控制位线设定信号的电平改变的时间点，其中，位线设定信号的电平根据通过控制逻辑电路对位线截止信号的电平和参考电压的电平的比较而改变。
14.根据权利要求11所述的非易失性存储装置，其中，根据位线截止信号传输到所述多个页缓冲器中的每个页缓冲器的距离来控制位线设定信号的电平改变的时间点，其中，位线设定信号的电平根据控制逻辑电路对位线截止信号的电平和参考电压的电平的比较而改变。
15.根据权利要求11所述的非易失性存储装置，其中，控制逻辑电路被配置为控制所述多个页缓冲器同时发展位线和感测节点。
16.一种非易失性存储装置，所述非易失性存储装置包括：
存储单元阵列，包括多个面；
多个页缓冲器，布置为分别对应于所述多个面，
其中，所述多个页缓冲器中的每个页缓冲器被配置为响应于位线设定信号对在所述多个面中的对应的面中的感测节点和位线进行预充电，并且被配置为响应于位线截止信号执行截止操作；以及
控制逻辑电路，被配置为生成具有在根据位线截止信号的梯度控制的转换时间处改变的电平的位线设定信号。
17.根据权利要求16所述的非易失性存储装置，其中，控制逻辑电路被配置为从位线截止信号开始从第一电平向第二电平减小的时间点延迟位线设定信号的转换时间。
18.根据权利要求17所述的非易失性存储装置，其中，控制逻辑电路被配置为对所述多个面中的至少一些面同时执行读取操作，并且被配置为根据同时执行读取操作的所述至少一些面的数量来确定延迟。
19.根据权利要求17所述的非易失性存储装置，其中，控制逻辑电路被配置为根据读取操作期间位线截止信号传输到所述多个页缓冲器之中的页缓冲器的传输距离来确定延迟。
20.根据权利要求16所述的非易失性存储装置，其中，控制逻辑电路被配置为基于位线设定信号的电平和参考电压的电平的比较的结果来改变位线设定信号的电平。
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