CN108475529B - 带有选择栅极晶体管的nand结构 - Google Patents

带有选择栅极晶体管的nand结构 Download PDF

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Abstract

描述了通过使用NAND串的不同部分之间的一个或多个层选择栅极晶体管来改善非易失性存储器的性能的系统和方法。第一存储器串层可以包括第一组存储器单元晶体管，第一组存储器单元晶体管可以被编程以储存第一组数据，并且第二存储器串层可以包括第二组存储器单元晶体管，第二组存储器单元晶体管布置在第一组晶体管上方并且可以被编程以储存第二组数据。在第一组存储器单元晶体管与第二组存储器单元晶体管之间可以包括与第一组存储器单元晶体管和第二组存储器单元晶体管串联的层选择栅极晶体管。层选择栅晶体管可以包括可编程的晶体管或不可编程的晶体管。

Description

带有选择栅极晶体管的NAND结构
背景技术
半导体存储器广泛地用于各种电子装置，诸如蜂窝电话、数字照相机、个人数字助理、医疗电子装置、移动计算装置和非移动计算装置。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接到电源(例如，电池)时，非易失性存储器也允许储存和保留信息。非易失性存储器的示例包含闪速存储器(例如，NAND型和NOR型闪速存储器)和电可擦除可编程只读存储器(EEPROM)。
闪速存储器和EEPROM两者都使用浮置栅极晶体管。对于每个浮置栅极晶体管，浮置栅极位于浮置栅极晶体管的沟道区上方并且与其绝缘。沟道区域位于浮置栅极晶体管的源极区域与漏极区域之间。控制栅极位于浮置栅极上方并且与浮置栅极绝缘。浮置栅极晶体管的阈值电压可以通过设置储存在浮置栅极上的电荷量来控制。通常使用Fowler-Nordheim(F-N)隧穿或热电子注入来控制浮置栅极上的电荷量。调节阈值电压的能力允许浮置栅极晶体管用作非易失性储存元件或存储器单元。在一些情况下，可以通过编程和读取多个阈值电压或阈值电压范围来提供每个存储器单元多于一个的数据位(即，多级或多状态存储器单元)。
NAND闪速存储器结构通常布置与两个选择栅极串联并且在两个选择栅极之间的多个浮置栅极晶体管。串联的浮置栅极晶体管和选择栅极可以被称为NAND串。近年来，为了降低每位成本，NAND闪速存储器已经进行了扩展。然而，随着工艺几何尺寸缩小，呈现出许多设计和工艺挑战。这些挑战包含晶体管特性随工艺、电压和温度的变化的增加。
附图说明
图1A-图1F描绘了存储器系统的各种实施例。
图2描绘了单片三维存储器阵列的一部分的一个实施例。
图3描绘了单片三维存储器阵列的一部分的另一个实施例。
图4描绘了包含非易失性存储器材料的垂直条带的单片三维存储器阵列的一部分的一个实施例。
图5描绘了使用图4中所示的垂直定向选择装置的存储器结构的截面图。
图6A描绘了NAND串的一个实施例。
图6B描绘了使用对应电路图的图6A的NAND串的一个实施例。
图6C描绘了包含多个NAND串的存储器块的一个实施例。
图6D描绘了三位每单元存储器单元的可能的阈值电压分布(或数据状态)的一个实施例。
图7A描绘了四个NAND串的一个实施例。
图7B描绘了包含四组存储器串的NAND结构的一个实施例。
图7C描绘了包含层(tier)选择栅极晶体管的NAND结构的一个实施例。
图7D描绘了包含层选择栅极晶体管的NAND结构的替代实施例。
图7E描绘了包含两层选择栅极晶体管的NAND结构的一部分的一个实施例。
图7F描绘了施加到包含一个或多个层选择栅极晶体管的NAND结构的字线的偏置条件的一个实施例。
图8是描述用于使用包含一个或多个层选择栅晶体管的NAND结构来进行存储器操作的过程的一个实施例的流程图。
具体实现方式
描述了通过使用NAND结构的不同部分之间的一个或多个层选择栅晶体管来改善非易失性存储器的性能和可靠性的技术。NAND结构(例如，NAND串)可以包含可以经由一个或多个层选择栅晶体管电连接在一起或电隔离的两个或多个存储器串层(例如，两个子串)。NAND结构可以包括包含两个或多个存储器串层的水平NAND结构或垂直NAND结构，诸如位成本可缩放(BiCS)NAND结构。第一存储器串层可以包括可以被编程以储存第一组数据的第一组存储器单元晶体管(例如，浮置栅极晶体管或电荷俘获晶体管)，并且第二存储器串层可以包括第二组存储器单元晶体管，第二组存储器单元晶体管布置在第一组晶体管之上并且可以被编程为储存第二组数据。在第一组存储器单元晶体管与第二组存储器单元晶体管之间可以包含与第一组存储器单元晶体管和第二组存储器单元晶体管串联的层选择栅极晶体管。层选择栅极晶体管可以包括可编程的晶体管(例如，浮置栅极晶体管或电荷俘获晶体管)或不可编程的晶体管(例如，NMOS晶体管、PMOS晶体管、或者没有电荷俘获层来修改的晶体管的晶体管阈值电压的晶体管)。
层选择栅极晶体管可具有第一晶体管沟道长度，该第一晶体管沟道长度与第一组存储器单元晶体管和/或第二组存储器单元晶体管的晶体管沟道长度不同。第一沟道长度可以大于用于第一组存储器单元晶体管和第二组存储器单元晶体管的任何晶体管沟道长度。例如，第一沟道长度可以是用于第一组存储器单元晶体管和第二组存储器单元晶体管的晶体管沟道长度的三倍。较长的晶体管沟道长度可能有助于减少或抑制短沟道效应，诸如晶体管阈值电压的变化性、漏极引起的势垒降低以及速度饱和(velocity saturation)。两个或多个存储器串层可以与NAND串的两个或多个子串对应，该两个或多个子串可以经由布置在两个或多个子串之间的一个或多个层选择栅极晶体管而选择性地彼此电连接。NAND串可以连接到NAND串的漏极端处的位线和NAND串的源极端处的源极线。第一子串可以直接连接到位线，第二子串可以直接连接到源极线，并且层选择栅极晶体管可以直接连接到第一子串和第二子串二者。
在一些实施例中，布置在第一组存储器单元晶体管与第二组存储器单元晶体管之间并且与它们串联的层选择栅极晶体管可以被制造为具有以下沟道长度：该沟道长度大于第一组存储器单元晶体管的第一存储器单元晶体管的沟道长度和第二组存储器单元晶体管的第二存储器单元晶体管的沟道长度。在一个实施例中，第一组存储器单元晶体管中的晶体管的数量可以不同于第二组存储器单元晶体管中的晶体管的数量。例如，第一组存储器单元晶体管可以包括总共16个晶体管，并且第二组存储器单元晶体管可以包括总共32个晶体管或总共8个晶体管。
在NAND串的第一组存储器单元晶体管与NAND串的第二组存储器单元晶体管之间使用层选择栅极晶体管的一个益处在于，在编程和/或擦除操作期间，第一组存储器单元晶体管可以被隔离以减少编程干扰。在一个示例中，第一组存储器单元晶体管的一端可以连接到位线，而第一组存储器单元晶体管的另一端连接到层选择栅极晶体管。在这种情况下，在对第一组存储器单元晶体管进行编程和/或擦除操作期间，层选择栅极晶体管可以将第一组存储器单元晶体管与第二组存储器单元晶体管电隔离。在对第二组存储器单元晶体管进行编程和/或擦除操作期间，层选择栅极晶体管可以将第一组存储器单元晶体管电连接到第二组存储器单元晶体管。在对第一组存储器单元晶体管或第二组存储器单元晶体管进行读取操作期间，层选择栅极晶体管还可以将第一组存储器单元晶体管电连接到第二组存储器单元晶体管。
在一些实施例中，可以在NAND串上进行双侧部分块擦除操作，其中用于从NAND串的源极侧擦除第二组存储器单元晶体管的源极侧擦除操作从p阱注入空穴，并且用于从NAND串的漏极侧擦除第一组存储器单元晶体管的漏极侧擦除操作使用栅极感应漏极源极泄漏(gate induced drainleakage)(GIDL)。在一些情况下，布置在NAND串的第一组存储器单元晶体管与NAND串的第二组存储器单元晶体管之间的层选择栅极晶体管可以在源极侧擦除操作和/或漏极侧擦除操作期间设置为非导通状态。
在一些情况下，NAND串的第一部分可以连接到位线，并且NAND串的第二部分可以连接到源极线。基于NAND串的第一部分或NAND串的第二部分内的存储器单元晶体管的编程数据状态，在存储器操作(例如，编程操作或擦除操作)期间，隔离晶体管可以将NAND串的第一部分与NAND串的第二部分电断开。在一些情况下，在NAND串的第二部分内的存储器单元被编程之后，先前被编程在NAND串的第一部分内的存储器单元的阈值电压分布可能被偏移，导致编程干扰。此外，对于与较小阈值电压相关联的编程状态或阈值电压，偏移量可能更大。在一个示例中，围绕500mV的第一编程状态的阈值电压分布可以比对于围绕1.2V的第二编程状态的阈值电压分布偏移更多。在一个实施例中，如果第二层内的存储器单元正被编程，则连接第一层和第二层的层选择栅极晶体管可设置为非导通状态。在另一个实施例中，如果第二层内的存储器单元正被编程，并且第一层内的存储器至少阈值数量的单元具有低于特定阈值电压的编程状态(例如，第一层内的至少三个存储器单元具有低于1V的阈值电压)，则连接第一层和第二层的层选择栅极晶体管可以设置为非导通状态。在另一个实施例中，如果检测到储存特定编程数据状态的NAND串的第二部分的存储器单元晶体管的数量大于存储器晶体管的特定数量，则在存储器操作期间隔离晶体管可以将NAND串的第一部分与NAND串的第二部分电断开。在另一个实施例中，如果检测到储存在NAND串的第二部分的存储器单元晶体管内的最低编程数据状态小于特定阈值电压，则在存储器操作期间，隔离晶体管可以将NAND串的第一部分与NAND串的第二部分电断开。在另一个实施例中，如果检测到储存在NAND串的第二部分的存储器单元晶体管内的最高编程数据状态大于特定阈值电压，则在存储器操作期间，隔离晶体管可以将NAND串的第一部分与NAND串的第二部分电断开。
在一些情况下，层选择栅极晶体管可以用于独立地控制不同的存储器串层。在一个示例中，层选择栅极晶体管可以允许第二存储器串层被编程，而第一存储器串层被浮置或被设置为非激活(inactive)状态。在一些情况下，如果储存在第一存储器串层的存储器单元内的最小编程数据状态大于或高于阈值编程数据状态(例如，存储器单元都储存高于1.5V或3V的阈值电压)，则可以将第一存储器串层浮置或设置为非激活状态。在另一个示例中，层选择栅极晶体管可以允许第二存储器串层被擦除，而第一存储器串层被浮置或被设置为非激活状态。NAND串的一个问题是编程NAND串的第一组存储器单元可能导致储存在NAND串的其它存储器单元内的数据被干扰或损坏。随着NAND串内的存储器单元的数量增加，编程干扰的影响可能增加。因此，需要能够使用长串长度(例如，NAND串中多于48个晶体管)来提高面积效率并减小存储器裸芯面积，同时减少或防止编程干扰。
在一个实施例中，NAND结构可以包含可以电连接在一起或经由一个或多个隔离装置电隔离的两个或多个存储器子串。在一些情况下，隔离装置可以包括晶体管、浮置栅极晶体管、电荷俘获晶体管、半导体开关或电控开关。在一个示例中，隔离装置可以对应于层选择栅极晶体管。隔离装置可以包括具有与NAND结构内的存储器单元晶体管的沟道长度不同的沟道长度的晶体管。在一个示例中，隔离装置的沟道长度可以是存储器单元晶体管的沟道长度的三倍。
在一个实施例中，非易失性存储器系统可以包含非易失性存储器单元的一个或多个二维阵列。二维存储器阵列内的存储器单元可以形成单层存储器单元，并且可以经由在X和Y方向上的控制线(例如，字线和位线)来选择。在另一个实施例中，非易失性存储器系统可以包含一个或多个单片三维存储器阵列，其中两层或多层存储器单元可以形成在单个衬底上方而没有任何中间衬底。在一些情况下，三维存储器阵列可以包含一个或多个存储器单元的垂直列，该一个或多个存储器单元的垂直列位于衬底上方并且垂直于衬底或基本上垂直于衬底(例如，在垂直于衬底的法向向量的2-5度内)。在一个示例中，非易失性存储器系统可以包含存储器阵列，该存储器阵列具有垂直于半导体衬底布置的垂直位线或多个垂直位线。衬底可以包括硅衬底。存储器阵列可以包括各种存储器结构，包含平面NAND结构、垂直NAND结构、位成本可缩放(BiCS)NAND结构、3D NAND结构或3D ReRAM结构。
在一些实施例中，非易失性存储器系统可以包含非易失性存储器，该非易失性存储器单片地形成在存储器单元阵列的一个或多个物理级中，该存储器单元阵列具有设置在硅衬底上方的有源区域。非易失性存储器系统还可以包含与存储器单元(例如，解码器、状态机、页面寄存器、或用于控制存储器单元的读取和/或编程的控制电路)的操作相关联的电路。与存储器单元的操作相关联的电路可以位于衬底上方或位于衬底内。
在一些实施例中，非易失性储存系统可以包含单片三维存储器阵列。单片三维存储器阵列可以包含存储器单元的一个或多个级。存储器单元的一个或多个级的第一级内的每个存储器单元可以包含位于衬底(例如，单晶衬底或晶体硅衬底)上方的有源区域。在一个示例中，有源区域可以包含半导体结(例如，P-N结)。有源区域可以包含晶体管的源极区域或漏极区域的一部分。在另一个示例中，有源区域可以包含晶体管的沟道区域。
图1A描绘了存储器系统101和主机106的一个实施例。存储器系统101可以包括与主机(例如，移动计算装置或服务器)接口的非易失性存储器系统。在一些情况下，存储器系统101可以嵌入在主机106内。作为示例，存储器系统101可以包括存储器卡，诸如高密度MLCSSD(例如，2位/单元或3位/单元)的固态驱动器(SSD)或高性能SLC SSD，或者混合HDD/SSD驱动器。如所描绘的，存储器系统101包含存储器芯片控制器105和存储器芯片102。存储器芯片102可以包含易失性存储器和/或非易失性存储器。虽然描绘了单个存储器芯片，但是存储器系统101可以包含多于一个存储器芯片(例如，四个或八个存储器芯片)。存储器芯片控制器105可以从主机106接收数据和命令，并向主机106提供存储器芯片数据。存储器芯片控制器105可以包含用于控制存储器芯片102的操作的一个或多个状态机、页寄存器、SRAM和控制电路。用于控制存储器芯片的操作的一个或多个状态机、页寄存器、SRAM和控制电路可以被称为管理或控制电路。管理或控制电路可以促进一个或多个存储器阵列操作，包含形成、擦除、编程或读取操作。
在一些实施例中，用于促进一个或多个存储器阵列操作的管理或控制电路(或管理或控制电路的一部分)可以集成在存储器芯片102内。存储器芯片控制器105和存储器芯片102可以布置在单个集成电路上或者布置在单个裸芯上。在其它实施例中，存储器芯片控制器105和存储器芯片102可以布置在不同的集成电路上。在一些情况下，存储器芯片控制器105和存储器芯片102可以集成在系统板、逻辑板或PCB上。
存储器芯片102包含存储器核心控制电路104和存储器核心103。存储器核心控制电路104可以包含用于控制存储器核心103内的存储器块(或阵列)的选择、控制用于将特定存储器阵列偏置到读取状态或写入状态的电压参考(voltage reference)的生成、以及生成行地址和列地址的逻辑。存储器核心103可包含一个或多个存储器单元的二维阵列或一个或多个存储器单元的三维阵列。在一个实施例中，存储器核心控制电路104和存储器核心103可以布置在单个集成电路上。在其它实施例中，存储器核心控制电路104(或存储器核心控制电路的一部分)和存储器核心103可以布置在不同的集成电路上。
参照图1A，当主机106向存储器芯片控制器105发送指示其希望从存储器系统101读取数据或将数据写入存储器系统101的指令时，可以启动存储器操作。在写入(或编程)操作的情况下，主机106可以向存储器芯片控制器105发送写入命令和要写入的数据两者。要写入的数据可以由存储器芯片控制器105缓冲，并且可以与要写入的数据对应而生成纠错码(ECC)数据。允许检测和/或校正在传输或储存期间发生的数据错误的ECC数据可被写入存储器核心103或储存在存储器芯片控制器105内的非易失性存储器中。在一个实施例中，生成ECC数据并且由存储器芯片控制器105内的电路校正数据错误。
参考图1A，存储器芯片102的操作可以由存储器芯片控制器105控制。在一个示例中，在向存储器芯片102发出写入操作之前，存储器芯片控制器105可以检查状态寄存器以确保存储器芯片102能够接受要写入的数据。在另一个示例中，在向存储器芯片102发出读取操作之前，存储器芯片控制器105可以预读取与要读取的数据相关联的开销信息。开销信息可以包含与要读取的数据相关联的ECC数据，或者指向要读取所请求的数据的存储器芯片102内的新存储器位置的重定向指针。一旦读取操作或写入操作由存储器芯片控制器105启动，则存储器核心控制电路104可以为存储器核心103内的字线和位线生成适当的偏置电压，并且生成适当的存储器块地址、行地址和列地址。
在一些实施例中，可以使用一个或多个管理或控制电路来控制存储器核心103内的存储器阵列的操作。一个或多个管理或控制电路可以向存储器阵列提供给控制信号，以便在存储器阵列上进行读取操作和/或写入操作。在一个示例中，一个或多个管理或控制电路可以包含控制电路、状态机、解码器、感测放大器、读取/写入电路和/或控制器中的任何一个或其组合。一个或多个管理电路可以进行或促进一个或多个存储器阵列操作，包含擦除、编程或读取操作。在一个示例中，一个或多个管理电路可以包括用于确定行地址和列地址、字线地址和位线地址、存储器阵列使能信号和数据锁存信号的片上存储器控制器。
图1B描绘了存储器核心控制电路104的一个实施例。如所描绘的，存储器核心控制电路104包含地址解码器170，用于所选择的控制线172的电压发生器、以及用于未选择的控制线174的电压发生器。控制线可以包含字线、位线、或者字线和位线的组合。所选择的控制线可以包含用于将存储器单元置于所选择的状态的所选择的字线或所选择的位线。未选择的控制线可以包含用于将存储器单元置于未选择的状态的未选择的字线或未选择的位线。用于所选择的控制线172的电压发生器(或电压调节器)可以包括用于生成选择的控制线电压的一个或多个电压发生器。用于未选控制线174的电压发生器可以包含一个或多个电压发生器，用于生成未选择的控制线电压。地址解码器170可生成存储器块地址、以及特定存储器块的行地址和列地址。
图1C-图1F描绘了包含具有多个存储器底板(bay)的存储器核心的存储器核心组织的一个实施例，并且每个存储器底板具有多个存储器块。虽然公开了其中存储器底板包括存储器块的存储器核心组织，并且存储器块包括一组存储器单元，但是其它组织或分组也可以与本文所描述的技术一起使用。
图1C描绘了图1A中的存储器核心103的一个实施例。如所描绘的，存储器核心103包含存储器底板330和存储器底板331。在一些实施例中，每个存储器核心的存储器底板的数量对于不同的实现方式可以是不同的。例如，存储器核心可以仅包含单个存储器底板或多个存储器底板(例如，16个存储器底板或256个存储器底板)。
图1D描绘了图1C中的存储器底板330的一个实施例。如所描绘的，存储器底板330包含存储器块310-312和读取/写入电路306。在一些实施例中，对于不同的实现方式，每个存储器底板的存储器块的数量可能不同。例如，存储器底板可以包含一个或多个存储器块(例如，每个存储器底板32个存储器块)。读取/写入电路306包含用于读取和写入存储器块310-312内的存储器单元的电路。如所描绘的，读取/写入电路306可以在存储器底板内的多个存储器块之上共享。由于可以使用单组读取/写入电路306来支持多个存储块，这允许减小芯片面积。然而，在一些实施例中，在特定时间处只有单个存储器块可以电耦合到读取/写入电路306以避免信号冲突。
在一些实施例中，读取/写入电路306可以用于将一个或多个数据页写入存储器块310-312(或写入到存储器块的子集)。存储器块310-312内的存储器单元可允许页的直接重写(即，可以将表示页或页的一部分的数据写入到存储器块310-312，而不需要在写入数据之前在存储器单元上进行擦除或重置操作)。在一个示例中，图1A中的存储器系统101可以接收包含目标地址和要写入目标地址的一组数据的写入命令。在进行写入操作以将该组数据写入目标地址之前，存储器系统101可以进行写入前读取(read-before-write)(RBW)操作以读取当前储存在目标地址处的数据。存储器系统101然后可以确定特定存储器单元是否可以保持其当前状态(即，存储器单元已经处于正确状态)、需要设置为“0”状态或需要被重置为“1”状态。存储器系统101然后可以将存储器单元的第一子集写入“0”状态，然后将存储器单元的第二子集写入“1”状态。可以跳过已经处于正确状态的存储器单元，从而提高编程速度并减小施加到未选择的存储器单元的累积电压应力。通过在第一极性(例如，+1.5V)的特定存储器单元之上施加第一电压差，可以将特定存储器单元设置为“1”状态。通过在与第一极性相反的第二极性(例如，-1.5V)的特定存储器单元之上施加第二电压差，可以将特定存储器单元重置到“0”状态。
在一些情况下，可以使用读取/写入电路306来将特定存储器单元编程为处于三个或多个数据/电阻状态之一(即，该特定存储器单元可以包括多电平存储器单元)。在一个示例中，读取/写入电路306可以在特定存储器单元之上施加第一电压差(例如，2V)以将特定存储器单元编程为三个或多个数据/电阻状态中的第一状态，或者在特定存储器单元之上施加第二电压差(例如，1V)以将特定存储器单元编程为三个或多个数据/电阻状态中的第二状态，其中第二电压差小于第一电压差。在特定存储器单元之上施加较小的电压差可以导致特定存储器单元以比施加较大电压差时，被部分编程或以更慢的速率被编程。在另一个示例中，读取/写入电路306可以在第一时间段(例如，150ns)内在特定存储器单元之上施加第一电压差以将特定存储器单元编程为三个或多个数据/电阻状态中的第一状态，或者在小于第一时间段的第二时间段内(例如，50ns)在特定存储器单元之上施加第一电压差。一个或多个编程脉冲随后是存储器单元验证阶段可以用来编程该特定存储器单元以处于正确状态。
图1E描绘了图1D中的存储块310的一个实施例。如所描绘的，存储器块310包含存储器阵列301、行解码器304和列解码器302。存储器阵列301可以包括具有连续的字线和位线的连续的一组存储器单元。存储器阵列301可以包括一层或多层存储器单元。存储器阵列310可以包括二维存储器阵列或三维存储器阵列。行解码器304解码行地址，并且当适当时(例如，在读取或写入存储器阵列301中的存储器单元时)选择存储器阵列301中的特定字线。列解码器302解码列地址，并且选择存储器阵列301中的特定组位线以电耦合到读取/写入电路，诸如图1D中的读取/写入电路306。在一个实施例中，字线的数量是每个存储器层4K，位线的数量是每个存储器层1K，并且存储器层的数量是4，提供含有16M存储器单元的存储器阵列301。
图1F描绘了存储器底板332的一个实施例。存储器底板332是图1D中的存储器底板330的替代实现方式的一个示例。在一些实施例中，行解码器、列解码器和读取/写入电路可以在存储器阵列之间分开或共享。如所描绘的，行解码器349在存储器阵列352和354之间共享，因为行解码器349控制两个存储器阵列352和354中的字线(即，共享由行解码器349驱动的字线)。行解码器348和349可以被分开，使得存储器阵列352中的偶数字线由行解码器348驱动，并且存储器阵列352中的奇数字线由行解码器349驱动。列解码器344和346可以被分离，使得存储器阵列352中的偶数位线由列解码器346控制，并且存储器阵列352中的奇数位线由列解码器344驱动。由列解码器344控制的所选择的位线可以电耦合到读取/写入电路340。由列解码器346控制的所选择的位线可以电耦合到读取/写入电路342。当分开列解码器时，将读取/写入电路分成读取/写入电路340和342可以允许存储器底板的更有效的布局。
在一个实施例中，存储器阵列352和354可以包括定向在与支撑衬底水平的水平面中的存储器层。在另一个实施例中，存储器阵列352和354可以包括定向在关于支撑衬底垂直的垂直平面中(即，垂直平面垂直于支撑衬底)的存储器层。在这种情况下，存储器阵列的位线可以包括垂直位线。
图2描绘了包含位于第一存储器级218上方的第二存储器级220的单片三维存储器阵列201的一部分的一个实施例。存储器阵列201是图1E中的存储器阵列301的实现方式的一个示例。位线206和210在第一方向上布置，字线208在垂直于第一方向的第二方向上排列。如所描绘的，第一存储器级218的上导体可以用作位于第一存储器级上方的第二存储器级220的下导体。在具有存储器单元的附加层的存储器阵列中，将会有对应的位线和字线的附加层。
如图2所描绘的，存储器阵列201包含多个存储器单元200。存储器单元200可以包含可重写的存储器单元。存储器单元200可以包含非易失性存储器单元或易失性存储器单元。关于第一存储器级218，存储器单元200的第一部分在位线206和字线208之间并且连接到位线206和字线208。关于第二存储器级220，存储器单元200的第二部分位于位线210和字线208之间并且连接到位线210和字线208。在一个实施例中，每个存储器单元包含导向元件(例如，二极管)和存储器元件(即，状态改变元件)。在一个示例中，第一存储器级218的二极管可以是如箭头A1所指示的向上指向的二极管(例如，在二极管底部的p区)，而第二存储器级220的二极管可以是如箭头A2所示的向下指向的二极管(例如，在二极管底部的n区)，反之亦然。在另一个实施例中，每个存储器单元包含状态改变元件并且不包含导向元件。缺失来自存储器单元中的二极管(或其它导向元件)可以降低与制造存储器阵列相关联的工艺复杂度和成本。
在一个实施例中，图2的存储器单元200可以包含可重写的非易失性存储器单元，其包含可逆电阻切换元件。可逆电阻切换元件可以包含具有可以在两个或多个状态之间可逆地切换的电阻率的可逆电阻率切换材料。在一个实施例中，可逆电阻切换材料可以包含金属氧化物(例如，二元金属氧化物)。金属氧化物可以包含氧化镍或氧化铪。在另一个实施例中，可逆电阻切换材料可以包含相变材料。相变材料可以包含硫属化物材料。在一些情况下，可重写非易失性存储器单元可以包括电阻式RAM(ReRAM)器件。
图3描绘了包含位于第二存储器级410下方的第一存储器级412的单片三维存储器阵列416的一部分的一个实施例。存储器阵列416是图1E中的存储器阵列301的实现方式的一个示例。如所描绘的，局部位线LBL11-LBL33布置在第一方向(即，垂直方向)上，并且字线WL10-WL23布置在垂直于第一方向的第二方向上。单片三维存储器阵列中垂直位线的这种布置是垂直位线存储器阵列的一个实施例。如所描绘的，设置在每个局部位线和每个字线的交叉点之间的是特定存储器单元(例如，存储器单元M111设置在局部位线LBL11与字线WL10之间)。在一个示例中，特定存储器单元可以包含浮置栅极器件或电荷俘获器件(例如，使用氮化硅材料)。在另一个示例中，特定存储器单元可以包含可逆电阻切换材料、金属氧化物、相变材料或ReRAM材料。全局位线GBL1-GBL3排列在垂直于第一方向和第二方向两者的第三方向上。一组位线选择器件(例如，Q11-Q31)可以用于选择一组局部位线(例如，LBL11-LBL31)。如所描绘的，使用位线选择器件Q11-Q31来选择局部位线LBL11-LBL31，并且使用行选择线SG1将局部位线LBL11-LBL31连接到全局位线GBL1-GBL3。类似地，使用位线选择器件Q12-Q32来使用行选择线SG2选择性地将局部位线LBL12-LBL32连接到全局位线GBL1-GBL3，并且使用位线选择器件Q13-Q33来使用行选择线SG3选择性地将局部位线LBL13-LBL33连接到全局位线GBL1-GBL3。
参考图3，由于每个位线仅使用单个位线选择装置，所以只有特定全局位线的电压可以被施加到对应的局部位线。因此，当第一组局部位线(例如，LBL11-LBL31)被偏置到全局位线GBL1-GBL3时，其它局部位线(例如，LBL12-LBL32和LBL13-LBL33)也必须被驱动到相同的全局位线GBL1-GBL3或被浮置。在一个实施例中，在存储器操作期间，通过将每个全局位线连接到一个或多个局部位线，存储器阵列内的所有局部位线首先被偏置到未选择的位线电压。在局部位线被偏置到未选择的位线电压之后，仅有第一组局部位线LBL11-LBL31经由全局位线GBL1-GBL3被偏置到一个或多个所选择的位线电压，而另一个局部位线(例如，LBL12-LBL32和LBL13-LBL33)被浮置。该一个或多个所选择的位线电压可以对应于例如在读取操作期间的一个或多个读取电压、或者在编程操作期间的一个或多个编程电压。
在一个实施例中，与沿着垂直位线的存储器单元的数量相比，诸如存储器阵列416的垂直位线存储器阵列包含沿着字线的更多数量的存储器单元(例如，沿着字线的存储器单元的数量可以是沿着位线的存储器单元的数量的10倍以上)。在一个示例中，沿着每条位线的存储器单元的数量可以是16或32，而沿着每条字线的存储器单元的数量可以是2048或者大于4096。
图4描绘了包含非易失性存储器材料的垂直条带的单片三维存储器阵列的一部分的一个实施例。图4中所描绘的物理结构可以包括图3中所描绘的单片三维存储器阵列的一部分的一个实现方式。非易失性存储器材料的垂直条可以形成在垂直于衬底的方向上(例如，在Z方向上)。非易失性存储器材料414的垂直条带可以包含例如垂直氧化物层、垂直金属氧化物层(例如，氧化镍或氧化铪)、相变材料的垂直层、或者垂直电荷俘获层(例如，氮化硅层)。材料的垂直条带可以包括可以由多个存储器单元或器件使用的单个连续材料层。在一个示例中，非易失性存储器材料414的垂直条带的部分可以包括与WL12与LBL13之间的截面相关联的第一存储器单元的一部分、以及与WL22与LBL13之间的截面相关联的第二存储器单元的一部分。在一些情况下，诸如LBL13的垂直位线可以包括垂直结构(例如，直角棱柱、圆柱体或柱)，并且非易失性材料可以完全或部分地围绕垂直结构(例如，围绕垂直结构的侧面的相变材料的共形层)。如所描绘的，每个垂直位线可以经由选择晶体管连接到一组全局位线中的一个。选择晶体管可以包括MOS器件(例如，NMOS器件)或垂直薄膜晶体管(TFT)。
图5描绘了使用图4中所示的垂直定向选择装置的存储器结构的横截面图。图5的存储器结构可以包括存储器元件的连续网格阵列，因为存在连接到位线两侧的存储器元件和连接到字线两侧的存储器元件。在图5的底部，描绘了硅衬底。在硅衬底的表面上方实现了各种金属线，包含ML-0、ML-1和ML-2。ML-2的线526用作相应的全局位线(GBL)。柱选择层包含两个氧化物层520，其间夹有栅极材料层522。氧化物层520可以是SiO2。用作全局位线的金属线ML-2 526可以由任何合适的材料实现，包含钨或在氮化钛粘附层上的钨、或者在氮化钛粘附层上的钨上的n+多晶硅的夹层。栅极材料522可以是多晶硅、氮化钛、氮化钽、镍硅化物或任何其它合适的材料。栅极材料522实现图5中标记为行选择线580、582、584、586、588和590的行选择线SGx(例如，图4的SG1、SG2、...)。
存储器层包含一组垂直位线530(包括N+多晶硅)。散布在垂直位线530之间的是交替的氧化物层534和字线层536。在一个实施例中，字线由TiN制成。垂直位线530与交替氧化物层536和字线层536的堆叠之间是可逆电阻切换材料532的垂直定向层。在一个实施例中，可逆电阻切换材料由氧化铪HfO2制成。在另一个实施例中，可逆电阻切换材料532可以包含非晶硅层(例如，Si阻挡层)和层氧化钛层(例如TiO2切换层)。框540描绘了包含夹在字线536与垂直位线530之间的可逆电阻切换材料532的一个示例性存储器元件。在每个垂直位线530的正下方是垂直定向的选择器件504，其中的每一个包括(在一个示例性实施例中)n+/p-/n+TFT。每个垂直定向的选择器件504在每侧上具有氧化物层505。图5还示出了n+多晶硅层524。如所描绘的，垂直定向的选择器件504的npn TFT可以用于将全局位线GBL(层526)与任何垂直位线530连接。
此外，图5示出了栅极材料层522中的六行选择线(SGx)580、582、584、586、588和590，每条选择线位于多条字线的堆叠之下。每行选择线580、582、584、586、588和590位于两个垂直定向的选择器件504之间，在衬底上方而不是在衬底中。每行选择线可以用作到两个相邻的垂直定向的选择器件504中的任一个的栅极信号；因此，垂直定向的选择器件504被认为是双重栅极的。在本实施例中，每个垂直定向的选择器件504可以由两个不同的行选择线控制。结合到每个位线柱的基部的垂直定向的选择器件的一个方面是两个相邻的垂直定向的选择器件共享相同的栅极区域。这允许垂直定向的选择器件更近。
在一些实施例中，存储器阵列的一部分可以通过首先蚀刻穿过字线层和电介质层的交替堆叠(例如，蚀刻穿过由氧化物层分开的TiN或多晶硅的层)以形成多个存储器孔。多个存储器孔可以包括矩形、方形或圆柱形孔。可以通过使用各种蚀刻技术——诸如，干法蚀刻、湿法化学蚀刻、等离子体蚀刻或反应离子蚀刻(RIE)——来图案化然后移除材料来形成多个存储器孔。在产生了多个存储器孔之后，可以沉积用于在多个存储器孔内形成垂直柱的层。可以使用各种沉积技术——诸如，化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)——来沉积垂直柱的层。
图6A描绘了NAND串90的一个实施例。图6B描绘了使用对应电路图的图6A的NAND串的一个实施例。如所描绘的，NAND串90包含串联在第一选择栅极470(即，漏极侧选择栅极)与第二选择栅极471(即，源极侧选择栅极)之间的四个晶体管472-475。选择栅极470将NAND串90连接到位线426，并且通过将适当的电压施加到选择线SGD来控制选择栅极470。在这种情况下，位线426直接连接到NAND串的漏极端。选择栅极471将NAND串90连接到源极线428，并且通过将适当的电压施加到选择线SGS来控制选择栅极471。在这种情况下，源极线428直接连接到NAND串90的源极侧末端。晶体管472-475的栅极分别连接到字线WL3、WL2、WL1和WL0。
注意，虽然图6A-图6B示出了NAND串中的四个浮置栅极晶体管，但是仅提供使用四个浮置栅极晶体管作为示例。NAND串可以具有少于或多于四个浮置栅极晶体管(或存储器单元)。例如，一些NAND串可以包含16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元等。本文中的讨论不限于NAND串中的任何特定数量的存储器单元。一个实施例使用具有66个存储器单元的NAND串，其中64个存储器单元用于储存数据，并且两个存储器单元中由于不储存数据而被称为虚设存储器单元。
用于使用NAND闪速存储器结构的闪速存储器系统的典型体系结构包含存储器块内的多个NAND串。存储器块可以包括擦除单元。在一些情况下，存储器块内的NAND串可以共享公共阱(例如，p阱)。每个NAND串可以通过其源极侧选择栅极(例如，由选择线SGS控制)连接到公共源极线，并且通过其漏极侧选择栅极(例如，由选择线SGD控制)连接到其相关联的位线。典型地，每个位线在垂直于字线的方向上在其相关联的NAND串的顶部(或之上)延伸并连接到感测放大器。
在一些实施例中，在编程操作期间，将不被编程的储存元件(例如，先前完成了编程到目标数据状态的储存元件)可以通过增强相关联的沟道区域(例如，经由字线耦合来自身升高沟道区域)来被禁止或锁定编程。未选择的储存元件(或未选择的NAND串)可以被称为被禁止或锁定的储存元件(或被禁止的NAND串)，因为其在编程操作的给定编程迭代期间被禁止编程或被锁定而不被编程。
图6C描绘了包含多个NAND串的存储器块的一个实施例。如所描绘的，每个NAND串包含(Y+1)个存储器单元。每个NAND串经由由漏极侧选择信号SGD控制的漏极侧选择栅极连接到漏极侧(即，位线BL0-BLX的一条位线)上的(X+1)条位线中的一条位线。每个NAND串经由由源极侧选择信号SGS控制的源极侧选择栅极连接到源极线(源极)。在一个实施例中，由源极侧选择信号SGS控制的源极侧选择栅极和由漏极侧选择信号SGD控制的漏极侧选择栅极可以包括没有浮置栅极的晶体管或包含浮置栅极结构的晶体管。
在一个实施例中，在编程操作期间，当对诸如NAND闪速存储器单元的存储器单元进行编程时，可以将编程电压施加到存储器单元的控制栅极，并且可以将对应的位线接地。这些编程偏置条件可能导致电子经由场辅助电子隧穿被注入到浮置栅极中，由此提高存储器单元的阈值电压。在编程操作期间施加到控制栅极的编程电压可以作为一系列脉冲来施加。在一些情况下，编程脉冲的幅度可以随着每个连续的脉冲增加预定的步长。在编程脉冲之间，可以进行一个或多个验证操作。在编程操作期间，可以通过升高被禁止编程的存储器单元的沟道区域来锁定并且禁止已经达到它们预期的编程状态的存储器单元被编程。
在一些实施例中，在验证操作和/或读取操作期间，所选择的字线可以连接到(或偏置为)电压，对于每个读取操作和验证操作其电平被指定，以便确定特定存储器单元的阈值电压是否已经达到这样的电平。在施加字线电压之后，可以测量(或感测)存储器单元的导通电流以确定存储器单元是否响应于施加到字线的电压而导通了足够量的电流。如果导通电流被测量为大于特定值，则假定存储器单元导通并且施加到字线的电压大于存储器单元的阈值电压。如果导通电流未被测量为大于特定值，则假定存储器单元不导通并且施加到字线的电压不大于存储器单元的阈值电压。
在读取操作或验证操作期间有若干方法来测量存储器单元的导通电流。在一个示例中，存储器单元的导通电流可以通过其对感测放大器中的专用电容器放电或充电的速率来测量。在另一个示例中，所选择的存储器单元的导通电流允许(或未能允许)包含存储器单元的NAND串在对应的位线上放电。可以在一段时间之后测量位线的电压(或感测放大器中的专用电容器之上的电压)，以确定位线是否已经放电了特定量。
在一些情况下，在读取操作或感测操作期间，源极侧选择信号SGS可以设置为特定电压(例如，7V或10V)以将施加到源极线(源极)的电压传递到浮置栅极晶体管的源极结的源极线(源极)，浮置栅极晶体管的栅极连接到WL0或与源极侧选择栅极最接近的字线。
图6D描绘了用于每单元三位的存储器单元(即，存储器单元可以三位数据)的可能阈值电压分布(或数据状态)的一个实施例。然而，其它实施例可以使用每个存储器单元多于或少于三位的数据(例如，诸如每个存储器单元四个或多个位的数据)。在成功的编程过程结束时(以及验证)，根据需要，存储器页或存储器块内的存储器单元的阈值电压应该在被编程的存储器单元的一个或多个阈值电压的分布内，或者在被擦除的存储器单元的阈值电压的分布内。
如所描绘的，每个存储器单元可以储存三位数据；因此，有八个有效的数据状态S0-S7。在一个实施例中，数据状态S0低于0伏且数据状态S1-S7高于0伏。在其它实施例中，所有八个数据状态都高于0伏，或者可以实施其它布置。在一个实施例中，阈值电压分布S0比分布S1-S7宽。
每个数据状态S0-S7对应于储存在存储器单元中的三位的唯一值。在一个实施例中，S0＝111，S1＝110，S2＝101，S3＝100，S4＝011，S5＝010，S6＝001和S7＝000。也可以使用其它数据到状态S0-S7的映射。在一个实施例中，储存在存储器单元中的所有数据位被储存在相同的逻辑页中。在其它实施例中，储存在存储器单元中的每一位数据对应于不同的页。因而，储存三位数据的存储器单元将包含第一页、第二页和第三页中的数据。在一些实施例中，连接到相同字线的所有存储器单元将数据储存相同的三页数据中。在一些实施例中，连接到字线的存储器单元可以被分组为不同的页的组(例如，通过奇数位线和偶数位线)。
在一些示例性实现方式中，存储器单元将被擦除到状态S0。从状态S0，存储器单元可以被编程到状态S1-S7中的任何一个。编程可以通过将具有上升幅度的一组脉冲施加到存储器单元的控制栅极来进行。在脉冲之间，可以进行一组验证操作以确定正被编程的存储器单元是否已达到其目标阈值电压(例如，使用验证电平Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)。正被编程为状态S1的存储器单元将被测试以查看它们的阈值电压是否已达到Vv1。正被编程为状态S2的存储器单元将被测试以查看它们的阈值电压是否已经达到Vv2。正被编程为状态S3的存储器单元将被测试以查看它们的阈值电压是否已经达到Vv3。正被编程为状态S4的存储器单元将被测试以查看它们的阈值电压是否已经达到Vv4。正被编程为状态S5的存储器单元将被测试以查看它们的阈值电压是否已达到Vv5。正被编程为状态S6的存储器单元将被测试以查看它们的阈值电压是否已达到Vv6。正被编程为状态S7的存储器单元将被测试以查看其阈值电压是否已达到Vv7。
当读取储存三位数据的存储器单元时，将在读取比较点Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7进行多次读取以确定存储器单元处于哪种状态。如果存储器单元响应于Vr1而导通，则它处于状态S0。如果存储器单元响应于Vr2而导通，但是不响应于Vr1而导通，则它处于状态S1。如果存储器单元响应于Vr3而导通，但是不响应于Vr2而导通，则它处于状态S2。如果存储器单元响应于Vr4而导通，但是不响应于Vr3而导通，则它处于状态S3。如果存储器单元响应于Vr5而导通，但是不响应于Vr4而导通，则它处于状态S4。如果存储器单元响应Vr6而导通，但是不响应于Vr5而导通，则它处于状态S5。如果存储器单元响应于Vr7而导通，但是不响应于Vr6而导通，则它处于状态S6。如果存储器单元不响应于Vr7而导通，则它处于状态S7。
图7A描绘了四个NAND串705-708的一个实施例。每个NAND串包括NAND串的第一部分(例如，对应于第一层存储器单元晶体管704)、NAND串的第二部分(例如，对应于第二层存储器单元晶体管702)，以及布置在NAND串的第一部分与NAND串的第二部分之间的层选择栅极晶体管703。NAND串的第一部分包含对应于字线WL0-WL47的存储器单元晶体管、连接到虚设字线DWL0并且布置在层选择栅晶体管703与连接到字线WL47的存储器单元晶体管之间的存储器单元晶体管、以及连接到虚设字线WLDS1和WLDS0并且布置在连接到字线WL0的存储器单元晶体管与连接到SGS的源极侧选择栅极之间的存储器单元晶体管。
在一个实施例中，在用于第一层704内的存储器单元的编程操作期间，在第一层704内的存储器单元被编程时，层选择栅极晶体管703可被置于导通状态。在对第二层702内的存储器单元的后续编程操作期间，在第二层702内的存储器单元701被编程时，层选择栅极晶体管703可以被置于非导通状态。在这种情况下，第一层704内的存储器单元下的沟道可以被浮置。层选择栅晶体管703可以包括在NMOS晶体管的沟道和NMOS晶体管的栅极之间没有电荷俘获层的NMOS晶体管。在另一个实施例中，在第二层702内的存储器单元的擦除操作期间，在第二层702内的存储器单元被擦除时，层选择栅极晶体管703可以被置于非导通状态。
图7B描绘了包含四组存储器串(包含包括四个NAND串的第一组775和包括四个NAND串的第二组776)的NAND结构的一个实施例。每个存储器串包含层选择栅极晶体管(或存储器孔联合晶体管)，其可用于在存储器操作(例如，擦除操作或编程操作)期间将存储器串内的第一组存储器单元晶体管(例如，与较低层字线WL00-WL47对应)从存储器串内的第二组存储器单元晶体管(例如，与较高层字线WL48-WL95对应)电隔离。层选择栅极晶体管773可以包括诸如浮置栅极晶体管或电荷俘获晶体管的可编程的晶体管，或者诸如NMOS晶体管或PMOS晶体管的不可编程的晶体管。当层选择栅极晶体管设置为导通状态时，连接到NAND串的漏极侧的位线可以电连接到形成在下层的存储器单元晶体管下方的沟道。四组存储器串内的每个存储器串可以连接到不同的位线。
图7C描绘了包含层选择栅极晶体管的NAND结构的一个实施例。如所描绘的，层选择栅晶体管可以包括存储器孔(MH)联合晶体管(MJT)。MJT可以包括NMOS晶体管，该NMOS晶体管具有栅极长度为Lg722并且沟道长度大于NAND结构内的存储器单元晶体管(例如，与字线WL47和WL48对应)的沟道长度。MJT可以用于在对第二层的晶体管进行编程时隔离第一层的晶体管。可以形成其中制造垂直NAND串的存储器孔。垂直NAND串可以包含由多晶硅(沟道多晶硅727)围绕的二氧化硅层(核心SiO2728)，多晶硅(沟道多晶硅727)由隧穿层TNL 726围绕，隧穿层TNL 726由电荷俘获层CTL 725(例如，氮化硅)围绕，电荷俘获层CTL 725由阻挡氧化物Blk Ox 724围绕。在这种情况下，层选择栅极晶体管的栅极可以包括具有阻挡金属733或多晶硅栅极的金属栅极732，并且层选择栅极晶体管的沟道长度Lg可以大于存储器单元晶体管的沟道长度(例如，与字线WL47和字线WL48对应)。层选择栅晶体管可以包括可编程器件或可编程隔离器件。在一个示例中，层选择栅极晶体管的沟道长度Lg可以是50nm或150nm。使用较长沟道长度的一个益处是可以减少短沟道效应。此外，NAND串内的层选择栅晶体管与其它晶体管之间的间隔可以增加以便减小栅极感应漏极泄漏(GIDL)。例如，层选择栅极晶体管与相邻晶体管之间的间隔可以是200nm，而NAND串内的其它相邻存储器单元晶体管之间的间隔可以是50nm或100nm。
图7D描绘了包含层选择栅极晶体管的NAND结构的替代实施例。如所描绘的，可以蚀刻存储器孔，然后可以在存储器孔中制造垂直NAND串。垂直NAND串可以包含被多晶硅(沟道多晶硅727)的层围绕的二氧化硅层(核心SiO2 728)，二氧化硅层(核心SiO2 728)被隧穿层TNL 726包围。然而，在这种情况下，电荷俘获层不延伸穿过垂直NAND串并且不布置在层选择栅极晶体管的沟道与层选择晶体管的栅极之间。例如，层选择栅极晶体管不包含层选择栅极晶体管的栅极与沟道多晶硅727之间的电荷俘获层(例如，氮化硅层)。在层选择栅极晶体管的区域741内没有电荷俘获层可能导致层选择栅极晶体管的晶体管阈值电压为不可编程的。因而，层选择栅晶体管可以包括不可编程的晶体管。
层选择栅极晶体管的栅极可以包括金属栅极(如所描绘的)或多晶硅栅极，并且层选择栅极晶体管的沟道长度Lg可以大于存储器单元晶体管的沟道长度(例如，与字线WL47和字线WL48对应)。在一个示例中，层选择栅晶体管的沟道长度Lg可以在30nm与150nm之间。使用较长沟道长度的一个益处是可以减少短沟道效应。此外，可以设置或增加层选择栅极晶体管与NAND串内的其它晶体管之间的间隔，以便减少层选择栅极晶体管以及其相邻或毗邻的晶体管之间的栅极感应漏极泄漏(GIDL)。
图7E描绘了包含两个层选择栅极晶体管MJT1和MJT2的NAND结构的一部分的一个实施例。如所描绘的，NAND结构的部分包含三个层751-753。由MJT1驱动的第一层选择栅极晶体管被布置在第一层751(或存储器单元晶体管的第一子串)与第二层752(或存储器单元晶体管的第二子串)之间。由MJT2驱动的第二层选择栅晶体管被布置在第二层752与第三层753(或存储器单元晶体管的第三子串)之间。虽然只描绘了三层，但是通过向NAND结构添加附加的层选择栅极晶体管可以创建三层以上的层。
图7F描绘了施加到包含一个或多个层选择栅极晶体管的NAND结构的字线的偏置条件的一个实施例。如所描绘的，当编程781与字线WL0相关联的第一层内的存储器单元时，在层选择栅极晶体管设置为导通状态(例如，7V的VSG_M)并且通过WL95将通过电压施加到未选择的字线WL1时，将VPGM(例如，15V)施加到WL0。当编程782与字线WL48相关联的第二层内的存储器单元时，在层选择栅极晶体管设置为非导通状态(例如，层选择栅极晶体管的栅极被驱动到0V)并且将通过电压施加到第二层内的未选择字线WL49到WL95时，将VPGM施加到WL48。在这种情况下，第一层内的晶体管可以与第二层内的晶体管电断开，并且第一层内的存储器单元晶体管可以被浮置。
图8是描述用于使用包含一个或多个层选择栅晶体管的NAND结构来进行存储器操作的过程的一个实施例的流程图。在一个实施例中，图8的过程可以由诸如图1A中描绘的存储器系统101的存储器系统来进行。
在步骤802中，布置在NAND串的第一部分与NAND串的第二部分之间的隔离晶体管(或其它类型的隔离器件)设置为导通状态。NAND串的第一部分可以连接到位线。NAND串的第二部分可以连接到源极线。隔离晶体管可以包括与NAND串的第二部分的第二晶体管的第二沟道长度不同的第一沟道长度。在一个示例中，第一沟道长度可以大于第二沟道长度。隔离晶体管可以包括与NAND串的第二部分的第二晶体管的第二栅极长度不同的第一栅极长度。在一个示例中，第一栅极长度可以大于第二栅极长度。在步骤804中，在隔离晶体管设置为导通状态时，使用NAND串来进行第一存储器操作。在步骤806中，隔离晶体管设置为非导通状态。在步骤808中，在隔离晶体管设置为非导通状态时，使用NAND串来进行第二存储器操作。第一存储器操作可以包括读取操作，第二存储器操作可以包括擦除操作或编程操作。
所公开的技术的一个实施例包含连接到位线的NAND串的第一部分、连接到源极线的NAND串的第二部分、以及配置为在存储器操作期间将NAND串的第一部分与NAND串的第二部分电断开的隔离晶体管。隔离晶体管包括第一沟道长度，并且NAND串的第一部分包括具有与第一沟道长度不同的第二沟道长度的第二晶体管。
所公开的技术的一个实施例包含与NAND串相关连的第一组存储器单元晶体管、与NAND串相关联的第二组存储器单元晶体管、以及布置在第一组存储器单元晶体管与第二组存储器单元晶体管之间的隔离器件(例如，NMOS晶体管)。隔离器件配置为在存储器操作期间将第一组存储器单元晶体管与第二组存储器单元晶体管电隔离。在一个实施例中，隔离器件包括具有第一沟道长度的第一晶体管，并且第一组存储器单元晶体管包括具有小于第一沟道长度的第二沟道长度的第二晶体管。
所公开的技术的一个实施例包含在存储器操作期间将布置在NAND串的第一组存储器单元晶体管与NAND串的第二组存储器单元晶体管之间的层选择栅晶体管设置为非导通状态，并且在存储器操作期间将所选择的字线电压施加到第二组存储器单元晶体管的第二存储器单元晶体管。层选择栅极晶体管包括不可编程的晶体管。层选择栅极晶体管包括第一沟道长度，并且第一组存储器单元晶体管包括具有小于第一沟道长度的第二沟道长度的第二晶体管。
为了本文的目的，如果第一层与第二层之间有零个、一个或多个介于中间的层，则第一层可以在第二层之上或之上。
为了本文的目的，应该注意的是，附图中所描绘的各种特征的尺寸可能不一定按比例绘制。
为了本文的目的，在说明书中对“实施例”、“一个实施例”、“一些实施例”或“另一个实施例”的引用可以用来描述不同的实施例，并且不一定指代相同的实施例。
为了本文的目的，连接可以是直接连接或间接连接(例如，经由另一个部分)。在一些情况下，当元件被称为连接或耦合到另一个元件时，该元件可以直接连接到另一个元件或经由介于中间的元件间接连接到另一个元件。当元件被称为直接连接到另一个元件时，该元件与另一个元件之间不存在介于中间的元件。
为了本文件的目的，术语“基于”可以被解读为“至少部分基于”。
为了本文的目的，在没有附加上下文的情况下，使用诸如“第一”对象、“第二”对象和“第三”对象的编号属于可能不意味着对象的排序，而是可以用于识别目的以识别不同的对象。
为了本文的目的，术语对象的“组”可以指一个或多个对象的“组”。
虽然已经用特定于结构特征和/或方法动作的语言描述了主题，但是应该理解，所附权利要求中限定的主题不一定限于上述特定特征或动作。相反，上述具体特征和行为是作为实施权利要求的示例性形式公开的。

Claims (15)

1.一种NAND结构的设备，包括：
连接到位线的NAND串的第一部分702；
连接到源极线的所述NAND串的第二部分704；
隔离晶体管703，配置为在存储器操作期间将所述NAND串的第一部分与所述NAND串的第二部分电断开，所述隔离晶体管包括第一沟道长度，并且所述NAND串的第一部分包括具有第二沟道长度的第二晶体管，所述第二沟道长度与所述第一沟道长度不同；以及
控制电路，配置为检测储存在所述NAND串的第二部分的存储器单元晶体管内的被编程的数据状态，并且基于所述被编程的数据状态，使得所述隔离晶体管在所述存储器操作期间将所述NAND串的第一部分与所述NAND串的第二部分电断开。
2.如权利要求1所述的设备，还包括：
所述第二沟道长度小于所述第一沟道长度。
3.如权利要求1所述的设备，还包括：
控制电路，配置为检测储存在所述NAND串的第二部分的存储器单元晶体管内的被编程的数据状态大于特定阈值电压，并且响应于检测到所述被编程的数据状态大于所述特定阈值电压，使得所述隔离晶体管在所述存储器操作期间将所述NAND串的第一部分与所述NAND串的第二部分电断开。
4.如权利要求1所述的设备，其中：
所述第二晶体管包括可编程的晶体管，并且所述隔离晶体管包括不可编程的晶体管。
5.如权利要求1所述的设备，其中：
所述NAND串的第一部分具有第一串长度，并且所述NAND串的第二部分具有不同于所述第一串长度的第二串长度。
6.如权利要求5所述的设备，其中：
所述第一串长度小于所述第二串长度。
7.如权利要求1所述的设备，其中：
所述存储器操作包括擦除操作。
8.如权利要求7所述的设备，其中：
在所述擦除操作期间，在所述NAND串的第一部分的沟道内发生栅极感应漏极泄漏电流。
9.如权利要求1所述的设备，其中：
所述存储器操作包括编程操作。
10.如权利要求1所述的设备，其中：
所述NAND串的第一部分布置在所述NAND串的第二部分上方。
11.如权利要求1所述的设备，其中：
在所述存储器操作期间，所述NAND串的第二部分是浮置的。
12.如权利要求1所述的设备，还包括：
所述NAND串的第三部分；以及
第二隔离晶体管，配置为在所述存储器操作期间将所述NAND串的第三部分电连接到所述NAND串的第一部分。
13.如权利要求1所述的设备，其中：
所述NAND串的第二部分包括具有小于所述第一沟道长度的第三沟道长度的第三晶体管。
14.一种用于执行存储器操作的方法，包括：
检测储存在NAND串的第二组存储器单元晶体管内的被编程的数据状态；
基于所述被编程的数据状态，在所述存储器操作期间，将布置在所述NAND串的第一组存储器单元晶体管与所述NAND串的第二组存储器单元晶体管之间的层选择栅极晶体管设置为非导通状态，使得所述层选择栅极晶体管在所述存储器操作期间将所述NAND串的第一组存储器单元与所述NAND串的第二组存储器单元电断开；以及
在所述存储器操作期间，向所述第二组存储器单元晶体管的第二存储器单元晶体管施加804所选择的字线电压，所述层选择栅极晶体管包括不可编程的晶体管，所述层选择栅极晶体管包括第一沟道长度，并且所述第一组存储器单元晶体管包括第二沟道长度的第二晶体管，所述第二沟道长度小于所述第一沟道长度。
15.如权利要求14所述的方法，其中：
所述存储器操作包括编程操作。
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