CN1934653A - 用于快闪存储器单元的自升压系统 - Google Patents

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Abstract

将一约为一到三伏的较低电压而不是一中间VPASS电压(例如，约五到十伏)施加到直接与一NAND快闪装置(100)的源极(SGS)或漏极侧选择栅相邻的字线零(WL0)，以减少或防止在NAND串的不同单元的编程循环期间耦合到字线零的存储器单元的阈值电压发生偏移。这可在包括擦除区域自升压和本地自升压方案在内的多种不同自升压方案中的任何一者中实施。

Description

用于快闪存储器单元的自升压系统
技术领域
本发明一般来说涉及快闪EEPROM(电可擦除且可编程只读存储器)类型的非易失性半导体存储器，明确地说，涉及操作NAND型的存储器单元阵列的结构和方法。
背景技术
如今有很多商业上成功的非易失性存储器产品被使用，尤其是呈小型卡(small formfactor card)的形式，其使用快闪EEPROM单元阵列。
一种流行的快闪EEPROM结构利用NAND阵列，其中较大数目的存储器单元串通过个别位线与参考电位之间的一个或一个以上选择晶体管来连接。图2A中以平面图展示了此类阵列的一部分。BL0-BL4(其中BL1-BL3还标记为12-16)表示到全局垂直金属位线(未图示)的扩散位线连接。尽管每个串中展示四个浮栅存储器单元，但个别串在一列中通常包括16个、32个或更多存储器单元电荷存储元件，例如浮栅。标记为WL0-WL3(图2B中标记为P2，图2A的沿线A-A的横截面)的控制栅(字)线和串选择线(string selection line)SGD和SGS通常在多晶硅(图2B中标记为P1)中在浮栅行上越过多个串而延伸。然而，对于晶体管40和50而言，控制栅和浮栅可电连接(未图示)。控制栅线通常形成于浮栅上，作为自对准堆叠，且通过中间介电层19而彼此电容性地耦合，如图2B中所示。所述串的顶部和底部通常通过晶体管来分别连接到位线和共用源极线，其中所述晶体管使用浮栅材料(P1)作为其从外围电驱动的有源栅。浮栅与控制栅之间的此电容性耦合允许通过增加耦合到其的控制栅上的电压来升高浮栅的电压。在编程期间，通过藉由在其各个字线上放置相对较高的电压且通过在一个所选字线上放置相对较低的电压而致使串中的其余单元接通来读取并验证一列内的个别单元，以使得流经每个串的电流都主要仅取决于存储在所选字线下的定址单元中的电荷的电平。通常平行地为较大数目的串读出电流，从而沿一行浮栅平行地读取电荷水平状态。
在以下美国专利/专利申请案中提供NAND型快闪存储器及其操作的相关实例，所有所述申请案以引用的方式并入本文中：美国专利第5,570,315号；第5,774,397号；第6,046,935号；第6,456,528号和第6,522,580号。
电流快闪EEPROM阵列的电荷存储元件最一般地为导电浮栅，通常由掺杂多晶硅材料形成。然而，还可使用具有电荷存储能力的其它材料，其不一定导电。此类替代材料的实例为氮化硅。在由Takaaki Nozaki等人所著的文章“A 1-Mb EEPROM with MONOSMemory Cell for Semiconductor Disk Application”，IEEE Journal of Solid-State Circuits，1991年4月，第4号，第26卷，第497-501页中描述此类单元。
典型非易失性快闪阵列的存储器单元分成一起擦除的离散的单元区块。即，所述区块含有最小数目的可作为擦除单元一起分别擦除的单元，不过在单个擦除操作中可擦除多于一个的区块。每个区块通常存储一个或一个以上数据页面，页面被界定为可作为编程和读取的基本单元而同时经受数据编程和读取操作的最小数目的单元，不过在单个操作中可编程或读取多于一个的页面。每个页面通常存储一个或一个以上数据扇区，所述扇区的尺寸由主机系统来界定。实例是有512字节用户数据的扇区(其遵循磁盘驱动器所建立的标准)，加上关于用户数据和/或其存储于其中的区块的一些数目的字节的额外开销信息。
如在几乎所有的集成电路应用中，快闪EEPROM阵列中还存在着使实施某种集成电路功能所需的硅衬底面积缩小的压力。人们总是希望增加给定面积的硅衬底中可存储的数字数据的量，以便增加给定尺寸的存储卡和其它类型的封装的存储能力，或不仅增加容量而且减小尺寸。增加数据的存储密度的另一方法是每个存储器单元电荷存储元件存储多于一位的数据。此通过将电荷存储元件的容许电压或电荷存储窗口分成多于两个的状态来达到。使用四个此类状态允许每个单元存储两位数据，八个状态允许每单元存储三位数据，等等。在美国专利第5,043,940号、第5,172,338号、第5,570,315号和第6,046,935号中描述多状态快闪EEPROM结构和操作。
使用NAND结构的快闪存储器系统的典型结构将包括NAND阵列，其中每个阵列包括几个NAND串。举例来说，图3A仅展示图2A的存储器阵列的三个NAND串11、13和15，所述阵列含有多于三个的NAND串。图3A的NAND串中的每一者都包括两个选择晶体管和四个存储器单元。举例来说，NAND串11包括选择电晶体20和30，以及存储器单元22、24、26和28。NAND串13包括选择晶体管40和50，以及存储器单元42、44、46和48。每个串通过其选择晶体管(例如选择晶体管30和选择晶体管50)连接到源极线。选择线SGS用于控制源极侧选择栅。各种NAND串通过由选择线SGD控制的选择晶体管20、40等连接到各个位线。在其它实施例中，选择线不一定需要为共用。字线WL3连接到存储器单元22和存储器单元42的控制栅。字线WL2连接到存储器单元24和存储器单元44的控制栅。字线WL1连接到存储器单元26和存储器单元46的控制栅。字线WL0连接到存储器单元28和存储器单元48的控制栅。如可看见，每个位线和各个NAND串都包含存储器单元阵列的列。字线(WL3、WL2、WL1和WL0)包含所述阵列的行。每个字线都连接行中的每个存储器单元的控制栅。举例来说，字线WL2连接到存储器单元24、44和64的控制栅。
图3B是描绘若干NAND阵列的电路图，其中每个阵列都由一组共用字线控制。图2A和3的阵列在图3B中表现为顶部阵列。如图3B中所示，同一阵列中的每个NAND串(例如，11、13)都连接到复数个位线12、14、...中的一者且连接到共用源极线，且由一组共用字线(WL0-WL3)控制。
每个存储器单元都可存储数据(模拟或数字)。当存储一位数字数据(二进制存储器单元)时，将存储器单元的可能阈值电压的范围分为两个范围，其被赋予逻辑数据“1”和“0”。在NAND型快闪存储器的一个实例中，在擦除存储器单元后，电压阈值为负，且界定为逻辑“1”。在编程操作后，阈值电压为正，且界定为逻辑“0”。当阈值电压为负且以施加到其控制栅的0伏来尝试读取时，存储器单元将传导电流以指示逻辑一正被存储。当阈值电压为正且尝试读取操作时，存储器单元不会接通，这指示逻辑零被存储。存储器单元还可存储多个等级的信息，例如多位数字数据。在存储多个等级的数据的情况下，将可能阈值电压的范围分成数据的等级的所述数目。举例来说，如果存储四个等级的信息，那么会有四个阈值电压范围，每个范围赋予一个数据值。通过阈值电压的多个(即，多于两个)范围之间的微分来存储数据的存储器被称为多状态存储器。在NAND型存储器的一个实例中，在擦除操作后，阈值电压为负且界定为“11”。正阈值电压用于“10”、“01”和“00”的状态。
当编程NAND快闪存储器单元时，将编程电压施加到控制栅，且为编程而选择的NAND串的沟道区域接地(0V)。将来自NAND串下的沟道区域的电子注入浮栅中。当电子在浮栅中积累时，浮栅变成负充电且单元的阈值电压升高。为了使所选的NAND串的沟道区域接地，对应位线接地(0伏)，同时SGD连接到足够高的电压(通常Vdd为例如3.3伏)，其高于选择晶体管的阈值电压。为了将编程电压施加到正被编程的单元的控制栅，将所述编程电压施加在适当的字线上。如上文所论述，所述字线还连接到利用同一字线的其它NAND串中的每一者中的一个单元。举例来说，当对图3A的单元24进行编程时，编程电压也将施加到单元44的控制栅，因为两个单元共享同一字线。当希望对字线上的一个单元进行编程而不对连接到同一字线的其它单元进行编程时，例如，当希望对单元24而不对单元44进行编程时，问题出现了。因为编程电压施加到连接到字线的所有单元，所以所述字线上的未选择单元(不需要编程的单元)可能无意中变成被编程的。举例来说，单元44与单元24相邻。当对单元24进行编程时，会担心单元44可能被无心地编程。对所选字线上的未选择的单元进行的无心编程称为“编程干扰”。更一般地说，“编程干扰”用于描述正或负方向上的任何不需要的阈值电压偏移，其可发生在编程操作期间，且不一定限于所选择的字线。
可利用几种技术来防止编程干扰。一种称为“自升压”(“SB”)的方法由K.D.Suh等人在“A 3.3 V 32Mb NAND Flash Memory with Incremental Step Pulse ProgrammingScheme”，Journal of Solid-State Circuits，1995年11月，第11号，第30卷，第1149-55页中提出。1149-55.在使用SB方案编程期间，未选择的NAND串的沟道区域与其对应位线电隔离。随后，将中通电压(intermediate pass voltage)(例如10伏)施加到未选择的字线，同时将高编程电压(例如18伏)施加到所选择的字线。在此应用中，术语“隔离”和“电隔离”可交换地使用，且术语“写入电压”、“编程电压(program voltage)”和“编程电压(programming voltage)”可交换地使用。未选择的NAND串的沟道区域电容性地耦合到未选择的字线，致使电压(例如6伏，假定耦合率为0.6)存在于未选择的NAND串的沟道区域中。此所谓的“自升压”减小了未选择的NAND串的沟道区域与施加到所选择的字线的编程电压之间的电位差。因此，对于未选择的NAND串中的存储器单元来说，且尤其对于所选择的字线上的此类串中的存储器单元来说，隧穿氧化物上的电压显著减小，且因此显著减少了编程干扰。
参看图3A，当自升压编程技术应用于图3A中的存储器单元以对位线12上的单元中的一者进行编程时，(例如)将零伏施加到位线12，且将电压Vdd(例如3.3伏)施加到位线14。将电压Vdd施加到漏极选择线SGD以接通晶体管20和40，且将零伏施加到源极选择线SGS以关闭晶体管30和50。假定阵列42-48中的所有存储器单元都处于正常接通状态(例如，擦除或负阈值电压状态)，那么晶体管40与50之间的NAND串中的所有单元的沟道电位都由施加到SGD的Vdd与选择晶体管40的阈值电压之间的差值给出。举例来说，如果Vdd为3.3伏，且晶体管40的阈值电压为1.3伏，那么所有单元42-48的沟道电位都被充电到2伏。由于在此情况下，将沟道电位预充电到约2V的预界定电位，所以上述操作可称为“预充电”。由于晶体管50关闭且晶体管40将在NAND串的沟道电位已经达到足够高的值(在此情况下为2V)后自动关闭，所以存储器单元42-48的沟道电位变为浮动。因此，由于电容性耦合(假定耦合率约为0.6)，当将高编程电压Vpgm(例如18伏)施加到字线WL2，且将中间电压Vpass(例如10伏)施加到其余字线时，存储器单元42-48的沟道电位从初始预充电电平的2伏自举或升压到例如8伏的值。因此，即使将例如18伏的高电压施加到存储器单元44的控制栅，此类高电压与沟道电位之间的电位差也不足以致使电子隧穿过氧化物到达存储器单元44的浮栅，从而防止编程干扰。
NAND串通常(但不总是)从源极侧到漏极侧编程，例如从存储器单元28到存储器单元22。当编程过程准备对NAND串的最后(或接近最后)的存储器单元进行编程时，如果被禁止的串(例如串13)上的先前被编程的单元中的所有或大多数被编程，那么先前编程的单元的浮栅中存在负电荷。由于浮栅上的此负电荷，所以预充电不能完全进行，导致NAND串下的沟道区域的初始电位较低，且此类沟道区域的随后的自升压也变得较无效。因此，未选择的NAND串的沟道中的经升压的电位可能不会变得足够高，且在最后几个字线上仍然可能存在编程干扰。举例来说，当将编程电压施加到WL3时，如果被禁止的串上的单元48、46和44被编程，那么那些存储器单元44、46和48中的每一者都在其浮栅上具有负电荷，这将限制自升压过程的升压等级，且可能在单元42上导致编程干扰。
鉴于上述问题，作为改进，T.S.Jung等人在“A 3.3V 128Mb Multi-Level NAND FlashMemory for Mass Storage Applications”，ISSCC96，第2期，Flash Memory，Paper TP 2.1，IEEE，第32页中提出了一种本地自升压(“LSB”)技术。
在LSB方案中，当将高编程电压施加到字线WL2时，为了减少并防止关于被禁止的串上的存储器单元44的编程干扰，将0伏施加到字线WL1和WL3，使得存储器单元42和46关闭。接着，存储器单元44中的沟道电位不受或至少较少受存储器单元42、46和48的沟道区域中的自升压的影响。因此，存储器单元44的沟道区域的沟道电位可通过高编程电压Vpgm自升压到某一电压电平，所述高压电平高于当存储器单元44的沟道区域受其余存储器单元42、46和48中的自升压的影响时所达到的电压电平。这防止了对存储器单元24进行编程时的编程干扰。要想知道对自升压和本地自升压的更详细的阐释，请参见美国专利第6,107,658号，尤其是列6-10中的描述内容。
提出作为本地自升压的替代的另一技术在颁予Tanaka等人的美国专利第6,525,964号中描述，且称为擦除区域自升压(“EASB”)。EASB与LSB的不同点在于，代替如LSB中那样关闭未选择的单元的任一侧上的两个存储器单元以防止单元的编程干扰，EASB仅关闭未选择的单元的源极侧上的存储器单元。举例来说，为了防止单元44处的编程干扰，在对存储器单元24进行编程时，仅关闭存储器单元46，而不关闭存储器单元42。
虽然LSB和EASB对于很多应用来说可能是有利的，但当这些方案以它们的当前形式使用时，尤其当后代装置的存储器单元尺寸不断地减小和按比例缩小时，仍然会遇到某些问题。因此，希望提供缓和此类问题的经改进的自升压方案。
发明内容
参看图2B和3，N+扩散区域49充当源极选择晶体管50的漏极和邻近存储器单元或晶体管48的源极。当指代快闪存储器的串中的元件(例如图2B和3中所示的那些)时，术语“存储器单元”、“电荷存储晶体管”和“晶体管”在本文中可交换地使用。在晶体管22、24或26中的任何一者的上文所述的自升压方案中的任何一者中的编程期间，将零伏施加到晶体管50的栅极，且在大多数情况下，将中间电压Vpass(例如，10伏)施加到晶体管48的控制栅。因此，假定耦合率为0.6(假定沟道区域在升压前预充电到2伏)，晶体管48的沟道区域可升压到例如8伏的值。可能由于带间隧穿，晶体管48的此经升压的沟道电压可导致晶体管50的漏极区域49的击穿。此击穿可导致晶体管48的经升压的沟道区域和同一NAND串中的其它存储器单元的沟道区域放电，使得沟道电位会减小且可能发生编程干扰。另一可能发生的机制是，由击穿产生的电子朝晶体管48下的经升压的沟道区域加速；这可能导致所谓的热电子，热电子随后可能会注入晶体管48的浮栅中，从而导致阈值电压偏移。所述阈值电压偏移可能导致晶体管48从一种电荷状态变成另一种电荷状态，例如从一个编程状态变成一不同的编程状态，这是不希望发生的。可通过使用旨在防止晶体管50的漏极区域49的击穿的适当的偏置条件来防止此类状态变化。
可通过使用适当的偏置条件来在多等级阈值电压型存储器和二进制等级阈值电压存储器中防止电荷状态的不良改变。适当的偏置条件的应用可具有这样的效应：导致例如源极选择晶体管的漏极侧处的带间隧穿的击穿机制减小到不会导致源极选择晶体管旁边的晶体管的所要的电荷存储状态变化成不同的电荷状态的程度；在一些情况下，可完全抑制此类机制。
在一个实施例中，通过将施加到源极选择晶体管旁边的串中的晶体管(目标晶体管)的电压降低到低于通常在自升压方案中用于升压沟道电压的值的值，来防止漏极区域处的源极选择晶体管击穿，以减少或防止编程干扰。在此类实施例的一个实施中，施加到目标晶体管的电压可在一到三伏的范围中。在另一实施中，耦合到除目标晶体管之外的晶体管中的一些以防止编程干扰的升压电压可比耦合到目标晶体管的电压高出至少50％。
即使与在升压期间通常在0V栅极电压处的源极侧选择栅相比，在升压期间漏极侧选择栅通常具有更高的栅极电压(例如在1.5-2.5V的范围中)，但上述击穿还可发生在漏极选择晶体管旁边的串中的晶体管的漏极区域处，例如图2B中的漏极选择晶体管40的晶体管区域51。通过将施加到漏极选择晶体管旁边的串中的晶体管(目标晶体管)的电压降低到低于通常在自升压方案中用于升压沟道电压的值的值，来防止源极区域处的漏极选择晶体管击穿，以减少或防止编程干扰。在此类实施例的一个实施中，施加到目标晶体管的电压可在1到3伏的范围中。在另一实施中，耦合到除目标晶体管之外的晶体管中的一些以防止编程干扰的升压电压可比耦合到目标晶体管的电压高出至少50％。
在对电荷存储晶体管串中的晶体管中的任何一者进行写入或编程期间，可能发生上述源极选择晶体管漏极区域击穿和漏极选择晶体管源极区域击穿。因此，为了减少编程干扰，可在连续编程或写入串中的两个或两个以上晶体管期间，或实际上在连续编程或写入串中的所有晶体管期间，除了在编程直接与源极或漏极选择晶体管相邻的晶体管期间，可应用上述方案。
同样，如果需要，可结合其它自升压方案，例如结合本文所述的自升压和预充电方案中的任何一者或一者以上，且结合除了本文所述的预充电方案之外的预充电方案来应用上述方案。
当后代装置的存储器单元尺寸变得更小时，在EASB方案中，存储器单元的沟道长度可能变得太短，以致不能将耦合到所选择的字线的晶体管中每一者的漏极和源极侧上的两个独立升压的沟道区域电隔离。因此，升压的沟道电压可能降低，从而导致编程干扰。申请者提出通过使在耦合到所选择的字线的晶体管的源极侧上和紧接在耦合到所选择的字线的晶体管后的两个或两个以上字线或控制栅(优选彼此相邻)偏置，以有效地增加隔离存储器单元或晶体管的沟道长度，从而减少两个升压区域之间的泄漏，借此来改进两个升压区域之间的隔离。优选地，偏置条件使得带间隧穿与泄漏减少一起也同时减少。
在上文所述的改进的EASB方案中，由于隔离仅发生在耦合到所选择的字线的晶体管的源极侧上，所以至少在一些实施例中可能不需要类似地减小耦合到此类晶体管的漏极侧上的单元或晶体管的升压电压，使得耦合到两个或两个以上字线或控制栅的电压电平低于耦合到此类晶体管的漏极侧上的单元或晶体管的电压电平。如上文所注释，上文所述的改进的EASB方案对具有较小的单元尺寸(例如具有130或100纳米以下的单元尺寸)的存储器阵列来说尤其有用。
当未来一代装置的存储器单元尺寸变得更小时，在LSB方案中，存储器单元的沟道长度也可能变得太短，以致不能将耦合到所选择的字线的未选择的晶体管的沟道区域与此类晶体管的漏极和源极侧上的升压的沟道区域电隔离。因此，升压的沟道电压可能降低，从而导致编程干扰。申请者提出使耦合到所选择的字线的晶体管的源极侧上和其漏极侧上且其旁边的两个或两个以上字线或控制栅(优选彼此相邻的字线或控制栅)偏压，以有效地增加隔离存储器单元或晶体管的沟道长度，借此来减少由存储器单元的短沟道长度导致的泄漏。换句话说，将电压电平耦合到两组晶体管以使耦合到所选择的字线的至少一个未选择的晶体管的沟道区域与和所述未选择的晶体管位于同一串中的邻近沟道区域隔离，其中每组都包括至少两个晶体管，且其中所述两组位于耦合到所选择的字线的未选择的晶体管的相对侧上。优选地，电压电平使得耦合到所述电压电平的至少一者的所选择串中的一具有较低电压阈值的可能充电状态(例如，具有负阈值电压的可能充电状态，例如未经编程的晶体管的可能充电状态)的晶体管将接通，而耦合到所述电压电平的至少一者的所选择串中的一具有较高电压阈值的可能充电状态(例如具有正阈值电压的可能充电状态，例如经编程的晶体管的可能充电状态)的晶体管将关闭。优选地，电压电平使得由于存储器单元的短沟道长度而导致的泄漏和带间隧穿所引发的击穿两者同时减少。
对于一些应用和设计来说，LSB方案中所选择的字线的漏极侧上的完全电隔离可能为不必要或不希望。在这样的事件中，可实施经修改的LSB方案，其中耦合到所选择的字线的漏极侧上的单元或晶体管的升压电压具有不会致使这些晶体管完全关闭的值，但其中在所选择的字线的漏极侧上提供一些电隔离。
对于较低值的Vpass且当充当隔离晶体管的存储器单元的阈值电压处于擦除状态时，两个升压区域之间的泄漏的减少尤其关键。为了在隔离晶体管处于擦除状态的情况下能够关闭这些晶体管，需要源极侧处存在某一正升压电压。当Vpass电压从较低值(假设0V)斜线上升到较高值(假设在5-10V的范围中)时，此正电压在升压过程开始时积累。在Vpass的值较低时，沟道区域升压到较低电压；因此，隔离电晶体将稍候关闭，因此允许更多电荷从较高升压的漏极区域转移，从而降低了漏极侧区域的升压电压。使两个或两个以上存储器单元充当隔离晶体管将有效地增加沟道长度，且从而增加那些隔离晶体管的隔离特性。此外，当将两个或两个以上存储器单元用作隔离晶体管时，那些存储器单元中的两者或两者以上处于擦除状态的概率小于仅一个存储器单元充当隔离晶体管时的概率。在其中存储有四个等级的MLC存储器单元的情况下，两个隔离存储器单元都处于擦除状态的概率仅为6.25％，而在仅一个隔离存储器单元的情况下，所述概率为25％。
可导致编程干扰的另一机制尤其发生在Vpass值相对较高时。在这种情况下，漏极侧区域升压到较高电压，这可能在位于所选择的字线旁边的隔离晶体管的漏极侧处导致击穿。所述击穿的可能机制是在隔离存储器单元的漏极区域的边缘处或所述边缘附近的带间隧穿。其它击穿机制也可能发生。由于击穿的缘故，产生可能变成所谓“热电子”的电子，因为这些电子可由出现在所选择的字线的附近的强电场加速。可将这些热电子注入所选择的字线上的存储器单元的浮栅中或注入邻近存储器单元的浮栅中，因此改变那些存储器单元的阈值电压，且可能导致存储器单元的电荷存储状态中的变化。通过为隔离存储器单元选择适当的偏压电压，可防止或至少显著抑制隔离晶体管的漏极侧区域处的击穿。击穿的另一可能的副效应是漏极侧升压区域部分地由击穿来放电。由于击穿会产生空穴/电子对，所以流到漏极侧升压沟道区域的电子会降低所述区域的升压电位，从而可能导致增加的编程干扰。
附图说明
图1是其中可实施本发明的存储器单元阵列和操作改进的一种类型的存储器系统的方框图。
图2A是现有技术NAND阵列的平面图。
图2B是图2A的现有技术NAND阵列沿线A-A截取的横截面图。
图3A是描绘图2A的NAND串中的三者的电路图。
图3B是描绘若干NAND阵列的电路图，其中每个阵列都由一组共用字线控制。
图4A-4D是NAND串的横截面图，用以说明在四个连续时间间隔期间所述串中的偏压电压，以便说明串中各个单元的常规自升压编程方法。
图5A-5D是展示改进的自升压编程方案中四个连续时间间隔期间NAND串中的偏压电压的NAND串的横截面图，用以说明本发明的一个实施例。
图6A-6E是展示五个连续时间间隔期间NAND串中的偏压电压的NAND串的横截面图，用以说明所述串中各个单元的常规擦除区域自升压编程方案。
图7A-7E是展示经修改的EASB编程方案中五个连续时间间隔期间NAND串中的偏压电压的NAND串的横截面图，用以说明本发明的另一实施例。
图8A-8E是展示经修改的EASB编程方案中五个连续时间间隔期间NAND串中的偏压电压的NAND串的横截面图，用以说明本发明的又一实施例。
图9A-9E是展示经修改的LSB编程方案中五个连续时间间隔期间NAND串中的偏压电压的NAND串的横截面图，用以说明本发明的又一实施例。
出于简单性和描述的目的，在本说明书中，相同组件由相同数字标记。
具体实施方式
存储器系统
图1的方框图说明其中可实施本发明的各个方面的实例存储器系统。包括以矩阵配置的复数个存储器单元M的存储器单元阵列1由列控制电路2、行控制电路3、c源极控制电路4和c-p阱控制电路5来控制。在此实例中，存储器单元阵列1为上文在背景技术中所述且以引用的方式并入本文中的NAND型。控制电路2连接到存储器单元阵列1的位线(BL)，用于读取存储在存储器单元(M)中的数据；用于在编程操作期间确定存储器单元(M)的状态；且用于控制位线(BL)的电位水平以促进编程或禁止编程。行控制电路3连接到字线(WL)以选择所述字线(WL)中的一者，以便施加读取电压；施加与由列控制电路2控制的位线电位水平结合的编程电压；且施加其上形成有存储器单元(M)的P型区域(单元P阱)的电压耦合的擦除电压。c源极控制电路4控制连接到存储器单元(M)的共用源极线。c-p阱控制电路5控制单元P阱电压。
存储在存储器单元(M)中的数据由列控制电路2读出，且经由I/O线和数据输入/输出缓冲器6输出到外部I/O线。要存储在存储器单元中的编程数据经由外部I/O线输入到数据输入-输出缓冲器6，且转移到列控制电路2。外部I/O线连接到控制器9。控制器9包括各种类型的寄存器和其它存储器，其中包括易失性随机存取存储器(RAM)10。
将用于控制快闪存储器装置的命令数据输入到命令电路7，其中所述命令电路7连接到与控制器9连接的外部控制线。命令数据通知快闪存储器什么操作被请求。将输入命令转移到状态机8，所述状态机控制列控制电路2、行控制电路3、c源极控制电路5、c-p阱控制电路5和数据输入/输出缓冲器6。状态机8可输出快闪存储器的状态数据，例如READY/BUSY或PASS/FAIL。
控制器9与主机系统连接或可与主机系统连接，所述主机系统例如个人计算机、数码相机或个人数字助理。主机启动命令，例如分别将数据存储到存储器阵列1或从存储器阵列1中读取数据，且提供或接收此类数据。控制器将此类命令转换成命令信号，命令电路7可解译并执行所述命令信号。控制器通常还含有缓冲存储器，其用于写入存储器阵列或从存储器阵列读出的用户数据。典型存储器系统包括一个集成电路芯片11A，其包括控制器9，和一个或一个以上集成电路芯片11B，其每一者都含有存储器阵列和相关的控制、输入/输出和状态机电路。有可能将系统的存储器阵列和控制器电路一起集成在一个或一个以上集成电路芯片上。
图1的存储器系统可嵌入作为主机系统的一部分，或可包括在存储卡中，所述存储卡可移除地插入主机系统的配套插口中。此类卡可包括整个存储器系统，或具有相关外围电路的控制器和存储器阵列可提供在单独的卡中。举例来说，在美国专利第5,887,145号中描述了几个卡实施，所述专利全文明显地以引用的方式并入本文中。
图4A-4D是展示常规自升压编程方案中四个不同连续时间间隔期间NAND串100中的偏压电压的NAND串100的横截面图，用于说明本发明的一方面。如上文所述，通常从源极侧到漏极侧循序地编程NAND串，因此在图4A-4D中，从WL0到WL4，要编程的第一单元是存储器单元122，下一者是存储器单元124，且以此类推直到存储器单元或晶体管130。NAND串100可含有比图4A中所示的五个单元122-130更多的单元；通常16个或32个存储器单元串联连接在一个NAND串中。尽管其它实施也为可能，但NAND串100可以上文参看图2B所说明的形式来实施。NAND串100可以上文所述的方式来控制并操作。
图4A说明当编程NAND串100的单元122时施加到所述串的偏压电压。如图4A中所示，将零伏施加到SGS，源极选择晶体管120的栅极。此外，将可为零伏或略高电压的VS施加到源极线。在编程期间将大于零伏的电压施加到源极线改进了选择晶体管120的隔离特性。如图4A中所示，将高编程电压VPGM施加到字线WL0，且将中间电压VPASS施加到其余字线。高VPGM致使来自沟道的电子隧穿过氧化物，到达晶体管122中的浮栅FG0。如上文所述，施加中间电压VPASS以便减少或防止未选择的单元或晶体管中的编程干扰，通过升压此类未选择的晶体管的沟道电位，由字线WL0来定址所述未选择的单元或晶体管。这是常规自升压方案。可以增加的增量来施加编程电压VPGM，每次增加后都接以读取周期，以便测试晶体管122的阈值电压。这些步骤由图1的存储器系统来执行。如图4B中所说明，在编程致使晶体管122的阈值电压达到目标阈值后，存储器系统接着在下一编程时间间隔中继续编程晶体管124。因此，如图4B中所示，代替地将高写入电压施加到字线WL1且将中间电压VPASS施加到其余的字线，以便以与上文所述的用于编程晶体管122的方式相同的方式来编程晶体管124。如图4C中所说明，在已经编程晶体管124后，在下一编程时间间隔期间，存储器系统接着进行以编程晶体管126，其中将高写入电压施加到字线WL2，且将中间电压施加到其余的字线。在这完成后，如图4D中所说明，系统在下一编程时间间隔中进行以编程晶体管128，且接着在以下的编程时间间隔期间编程晶体管130。此过程从最接近源极选择晶体管的晶体管开始，且接着以与晶体管在源极选择晶体管(例如，图3A中的晶体管50)与漏极选择晶体管(例如，图3A中的晶体管40)之间布置的次序相同的次序循序地且连续地重复，直到串100中的所有晶体管都已经被编程为止。
如上文参看图2B所论述，晶体管122中的经升压的沟道电压可能在图4B-4D中所说明的四个编程时间间隔中的三者期间，导致源极选择晶体管120的漏极区域的击穿，以使得在已经编程了浮栅FG0后，可产生热电子，其注入浮栅FG0中。此电子注入将致使FG0的阈值电压偏移，这可能导致将FG0从所要的电荷存储状态切换到不同的错误的电荷存储状态。对于存储器阵列中其它串来说，可设想相同的情况。如上文参看图2B所论述，晶体管122中的经升压的沟道电压可能在图4A-4D中所说明的四个编程时间间隔期间，导致源极选择晶体管120的漏极区域的击穿。因此，由于NAND串的沟道区域中的减小的升压电位，所以可能出现编程干扰。当选择字线用于编程时，例如当将VPGM施加到所述字线时，字线中的任何一者上均可能出现此类型的编程干扰。同样在上文提及的编程干扰的另一可能性是由于热电子，热电子可能在源极选择晶体管120的漏极附近或在存储器单元122的沟道区域中产生，且随后注入浮栅FG0中。由于热电子定位并限制在源极选择栅120的漏极附近的较单元域，或限制在存储器单元122的沟道区域中，所以后者机构将可能仅影响WL0上的存储器单元。此热电子注入将致使FG0的阈值电压偏移，这可能导致FG0从所要的电荷存储状态切换到不同的错误的电荷存储状态。对于存储器阵列中其它串来说，可设想相同的情况。
由于当编程所有的单元时上述击穿现象持续，所以发现，随着连续字线被编程，单元122的阈值电压分布逐渐恶化。在所有字线都已经被编程后，发现阈值分布已经上移且已经显著变宽。在一些快闪存储器中，电荷水平电压范围的窗口被分成四个状态，其中上升状态“11”具有负阈值电压范围，且其余的三个状态“10”、“00”和“01”以递升次序具有正阈值电压分布。在应用常规自升压方案的情况下，在所有存储器单元都已经被编程后，每个单元都可存储四个状态中的任何一者，其中发现“10”阈值电压分布已经偏移到较高值且已经显著变宽，使得“10”可读取为“00”。还发现“00”阈值电压分布同样已经略受影响。通过减少施加到WL0的电压，希望“10”电荷状态的上移和变宽会减少很多或一起消除。
因此，本发明的一个方面是基于这样的认识：可通过将电位施加到字线使得上述编程干扰机制被抑制，使得自升压不会改变FG0处的电荷状态，来减轻或完全防止源极侧选择晶体管的漏极区域的此类击穿。在一个实施中，这可通过将供应到WL0的电压减少到VPASS以下的值来达到，所述值例如在一到三伏的范围中的电压，而不是常规自升压期间通常应用的VPASS的五到十伏的中间电压。这在图5A-5D中说明。
图5A-5D是具有与常规自升压期间所施加的偏压电压不同的偏压电压的NAND串100的横截面图，以说明本发明的一个方面。当编程单元122时，所施加的偏压电压与常规自升压方案中所利用的偏压电压相同。然而，在单元124、126和128被编程的随后的编程时间间隔期间，不是将在典型的八到十伏范围中的传统VPASS施加到字线WL0，而是将较低电压VLOW施加到字线WL0。如上文所述，在一个实施中，VLOW可在一到三伏的范围中。在用于编程存储器阵列中的所有单元的编程时间间隔中的至少一些且优选在所有期间，除了在编程字线WL0下的单元的编程时间间隔期间，此类低电压将施加到字线WL0。通过将低电压施加到WL0，WL、WL2等等下的经升压的沟道电位不能完全转移到源极选择晶体管的漏极。因此，源极选择晶体管的漏极电压较低，且可严格防止或减少击穿。举例来说，在图5B的情况下，假定所有的存储器单元122-130都处于擦除状态，其中擦除阈值电压约为-2V，存储器单元124-130下的沟道区域将升压到(例如)8V(取决于VPASS值)。此外，假定结合存储器单元122的-2V的阈值电压，将1.5V的电压VLOW施加到WL0，这表示存储器单元122处于导电状态。因此，存储器单元124-130的沟道区域中的经升压的电荷的一部分将转移到存储器单元122的源极侧；因此，源极侧上的电位将升高。然而，在存储器单元122的源极侧电位已经达到约3.5V(栅极电压-阈值电压)的值后，所述升高将停止。因此，源极侧选择晶体管的漏极电位仅升压到多达3.5V的值，而在常规情况下，其会已经升压到8V。显然，漏极电压中非常显著的减少将防止或至少有力地减少选择晶体管漏极处的击穿。此类方案将带间隧穿减少到使得单元122的电荷状态不会由施加到晶体管122-130的沟道区域的自升压电压改变的程度。
即使与在升压期间通常在0V栅极电压处的源极侧选择栅相比，在升压期间漏极侧选择栅通常具有更高的栅极电压(例如在1.5-2.5V的范围中)，但上述击穿还可发生在漏极选择晶体管旁边的串中的晶体管的源极区域处，例如图2B中的漏极选择晶体管40的晶体管区域51。通过将施加到漏极选择晶体管旁边的串中的晶体管的电压减小到低于通常在自升压方案中用于升压沟道电压的值的值，来防止源极区域处的漏极选择晶体管击穿，以便减少或防止编程干扰。因此，图5A-5D仅需要稍作修改以说明这种情况。晶体管120不是源极选择晶体管，而是漏极选择晶体管，与源极选择晶体管相比，漏极选择晶体管在升压期间具有较高栅极电压，例如在1.5-2.5V的范围中。对字线的标记的解译也将修改，以便使得WL0为最接近漏极选择晶体管120的字线。编程序列接着从最接近源极选择晶体管的晶体管开始向串的漏极侧进行，直到达到最接近漏极选择晶体管(120)的晶体管(122)为止。因此，图5D到图5A以此次序说明此类编程序列的最后几个周期。不是将零伏施加到耦合于晶体管122(漏极选择晶体管旁边的晶体管)的字线WL0，而是施加较低的正电压VLOW。在一个实施中，施加到晶体管122的电压VLOW可在一到三伏的范围中。在另一实施中，耦合到除晶体管122之外的晶体管中的一些以防止编程干扰的升压电压可比耦合到晶体管122的电压(VLOW)高出至少50％。上述与漏极和/或源极选择晶体管旁边的晶体管的源极和/或漏极区域击穿有关的特征可结合任何自升压方案使用，包括(但不限于)任何形式的SB、LSB和EASB。
图5A-5D中所说明的过程优选从最接近源极选择晶体管的晶体管开始，且接着以与晶体管在源极选择晶体管(例如，图3A中的晶体管50)与漏极选择晶体管(例如，图3A中的晶体管40)之间布置的次序相同的次序循序地且连续地重复，直到串100中的所有晶体管都已经被编程为止。
图6A-6E是NAND串100的横截面图，用以说明对所述串中各个单元的常规EASB编程。如上文所述，EASB系统在编程期间将零伏施加到所选择的字线的源极侧上的字线，使得下字线和上字线的两个经升压的沟道区域由字线上具有零伏的存储器单元隔离。这导致此存储器单元关闭，从而隔离两个经升压的沟道区域。分离两个沟道区域的结果在于改进了漏极侧的升压效率。因为源极侧上的存储器单元中的一些可能处于编程状态且因此具有较高的阈值电压，所以源极侧的沟道区域升压较少。所选择的字线的漏极侧的沟道区域通过位线(几乎)完全预充电，且更有效地升压，因为漏极侧上的所有单元都仍然处于具有负阈值电压的擦除状态。参看图6B，(例如)当对单元124进行编程时，将零伏施加到WL0。当如图6C中所说明的那样对单元126进行编程时，将零伏施加到WL1。当对单元128进行编程时，将零伏施加到WL2，且当对单元130进行编程时，将零伏施加到串100的WL3。
常规EASB的劣势在于：在接地字线下的单元的漏极区域处可能发生与泄漏(和/或带间隧穿)有关的击穿。此击穿可能间接地致使热电子注入所选择的字线上的单元的浮栅中，或经升压沟道电位的减小，此类似于针对SB机制所述的情况，从而可能导致编程干扰。此外，当未来一代装置的存储器单元尺寸变得更小时，关闭的存储器单元的沟道长度可能变得太短，以致不能将所选择的字线的漏极和源极侧处的两个分别升压的沟道区域电隔离。因此，本发明的另一方面是基于这样的认识：通过适当地偏压两个或两个以上字线(优选彼此相邻的字线)或所选择的晶体管或字线的源极侧上的控制栅以有效地增加隔离存储器单元的沟道长度，即可同时减少两个经升压区域之间的带间隧穿和/或泄漏。由于在改进的EASB方案中，隔离仅发生在所选择的存储器单元或字线的源极侧上，通常不需要类似地减少耦合到所选择的晶体管的漏极侧上的单元的电压。在图7A-7E中说明本发明的此方面。尽管图7A-7E中每个串中都展示有五个浮栅存储器单元，但个别串通常包括16个、32个或更多存储器单元电荷存储元件。
图7A-7E是NAND串100的横截面图，其展示在经修改的EASB方案中施加到所述串的偏压，以便说明本发明的此方面。图7A-7E的经修改的方案与图6A-6E中的方案的不同之处在于：所选择的字线的源极侧上的两个字线(优选彼此相邻的字线)都接地，而不是像在常规EASB方案中那样仅一个字线接地。因此，在图7C-7E中，(例如)当以连续的编程时间间隔对单元126、128和130进行编程时，直接与所选择的字线相邻的两个源极侧字线接地。因此，在图7C中，当对单元126进行编程时，将零伏施加到WL0和WL1。在图7D中，当选择字线WL3用于对单元128进行编程时，将零伏施加到WL1和WL2。在图7E中，当对单元130进行编程且选择WL4时，将零伏施加到WL2和WL3。
将零伏施加到两个源极侧邻近的字线具有增加隔离区域的沟道长度的效应。通过将隔离区域的沟道长度增加到由两个相邻单元跨越的长度，来改进所选择的单元的漏极侧沟道区域的升压，从而还减少编程干扰。如果需要，可将0伏施加到多于两个的相邻字线，以进一步增加经升压的沟道区域之间的隔离区域的长度。如果需要，接地字线可与所选择的字线间隔一个或一个以上字线。将两个或两个以上字线偏压到0V的另一优势在于，源极与漏极经升压的沟道区域之间的泄漏的最坏情况不大可能发生。当0V字线下的单元处于擦除负阈值电压状态时，最坏情况发生；在所述情况下，经升压的漏极侧沟道电荷中的一些可能仍会漏出，因为在升压操作的一部分期间，存储器单元导电(由于负阈值电压)。当两个字线连接到0V时，在两个字线下出现处于擦除状态的存储器单元的概率小于仅一个字线偏压成0V时的出现概率。
如在图4A-4D的过程中，图7A-7E中的过程优选从最接近源极选择晶体管的晶体管开始，且接着以与晶体管在源极选择晶体管(例如，图3A中的晶体管50)与漏极选择晶体管(例如，图3A中的晶体管40)之间布置的次序相同的次序循序地且连续地重复，直到串100中的所有晶体管都已经被编程为止。
在接地单元与被编程的单元之间且在接地单元与中间电压VPASS已经施加到的单元之间仍可发生由于泄漏和/或带间隧穿导致的击穿。对于沟道长度较小的存储器单元来说尤其如此。因此，在图7D中的单元126与128之间和同一图中的单元122与124之间的漏极接合中或漏极接合附近可能发生击穿。为了减少此类击穿，不是将所选择的字线的源极侧上的两个字线接地，而是可施加较低的正电压。这具有减小图7D中的隔离单元124与126的接合区域(存储器单元漏极和源极)与存储器单元122和128的浮栅电位之间的电位差的效应。浮栅与其对应的高度升压的漏极或源极区域之间的减小的电位差减少了击穿会发生的可能性。施加到图7D中的字线WL1和WL2的大约一到三伏的较小偏压电压可能足以抑制例如泄漏和/或带间隧穿的击穿机制，同时足以将两个在EASB方案中经升压的区域隔离。在图8A-8E中说明此类修改方案。从两组图(图7A-7E；图8A-8E)的比较结果可见，应注意，不是将直接与所选择的字线相邻且在其源极侧上的两个字线接地(如图7A-7E中所示)，而是施加较低电压VLOW1和VLOW2(如图8A-8E中所示)。
图8A-8E的实施例还并入上文参看图5A-5D所述的本发明的方面。5A-5D不是将中间电压VPASS施加到WL0(如在图7B-7E中)，而是如图8D和8E中所说明施加较低电压VLOW3。这将减少或防止可能影响字线WL0下的FG0的阈值电压的源极选择晶体管120的漏极侧击穿。同样，本发明的此方面(将较低电压施加到WL0)可与LSB方案结合。出于所述目的，图8A-8E可稍微修改以便也将电压(例如，0伏)施加到所选择的字线的漏极侧上的字线，还使耦合到所选择的字线的未选择的单元与漏极侧上其相邻单元的沟道区域隔离。
参看图8A-8E，下文阐述一张总结可能的SB和EASB偏压方案的综述的表。应注意，下文的表中的电压V1、V2和V3不必要一定为不同。这三个电压的典型值可为约一到三伏。虽然可能有不同的变化，但优选配置是VLOW1和VLOW3等于Vdd，其在1到3伏的范围中且优选约为1.8伏，且电压VLOW2约为零伏。电压的此类配置将抑制或防止选择栅和隔离字线两者处的击穿，且因为两个隔离字线中有一者接地，所以将有效地隔离两个经升压的沟道区域，从而关闭耦合到接地字线的晶体管。在所述值的情况下，从图8E中注意到，所选择的晶体管(例如130)通过同一晶体管串中的至少另一个晶体管(例如128，其中将除0伏之外的较低正电压施加到所述晶体管，例如128)与耦合到施加了0伏的字线的晶体管(例如126)分离。
  方法   描述   VLOW1   VLOW2   VLOW3   备注
  1   SB   VPASS   VPASS   VPASS   常规SB
  2   EASB   OV   VPASS   VPASS   常规EASB(图6A-6E)
  3   经修改的SB   VPASS   VPASS   V3   减少源极侧选择栅处的击穿(图5A-5D)
  4   经修改的EASB   OV   OV   VPASS   改进两个经升压的区域之间的隔离(图7A-7E)
  5   经修改的EASB   V1   VPASS   VPASS   减少在所选择的字线旁边的字线处的击穿
  6   经修改的EASB   V1   V2   VPASS   减少在所选择的字线旁边的字线处的击穿，且改进两个经升压的区域的隔离
  7   经修改的EASB   V1   VPASS   V3   减少在所选择的字线旁边的字线处和选择栅处的击穿
  8   经修改的EASB   V1   V2   V3   减少在所选择的字线旁边的字线处和选择栅处的击穿，且改进两个经升压的区域的隔离(图8A-8E)
V1和V3优选在约1-3V的范围中，V2优选约为0V。
为了说明又一实施例，串100包括晶体管130的漏极侧上的串中的另一单元或晶体管(未图示)，其中所述晶体管耦合到WL4的漏极侧上的另一字线WL5(未图示)。在此实施例中，将编程电压Vpgm施加到字线WL5，且将电压施加到其余字线，使其处于以下电压：WL4＝V1＝1.5V，WL3＝V2＝0V，WL2＝V1＝1.5V，WL1＝Vpass，WL0＝V3＝1.5V。这会防止施加了0伏的字线WL3的两侧处的击穿。更一般地说，可将较低电压施加到三个相邻字线，其中施加到所述三个字线中的中心一者的电压(例如0伏)致使耦合到其的经编程的晶体管关闭。
与上述EASB方案类似的方案也可用于LSB。常规LSB的劣势在于，在耦合到所选择的字线的沟道区域与在所选择的字线的源极侧上的接地字线下的单元的漏极和源极区域之间可能发生击穿。此击穿可能间接致使热电子注入所选择的字线上的单元的浮栅中，和/或减小经升压的沟道电位，从而可能改变此类单元的阈值电压，这是不希望发生的。在后代装置的存储器单元尺寸变得更小的情况下，关闭的存储器单元的沟道长度可能变得太短，以致不能使耦合到所选择的字线的沟道区域与所选择的字线的漏极和源极侧处的沟道区域电隔离；因此，经升压的电荷可能漏出且经升压的电位会减小，这可能导致编程干扰。因此，本发明的另一方面是基于这样的认识：通过适当地偏压所选择的晶体管或字线的源极侧上的两个或两个以上字线(优选彼此相邻的字线)，且适当地偏压所选择的晶体管或字线的漏极侧上的两个或两个以上字线(优选彼此相邻的字线)，以有效地增加隔离存储器单元的沟道长度，从而同时减少三个经升压的区域之间的带间隧穿和/或泄漏。在图9A-9E中说明本发明的此方面。
图9A-9E是NAND串100的横截面图，其展示在经修改的LSB方案中施加到串的偏压电压，用以说明本发明的此方面。图9A-9E的经修改的方案与图8A-8E的方案不同之处在于，除所选择的字线的源极侧上的那些字线之外，还将零或较低的正电压电平VLOW4、VLOW5施加到所选择的字线的漏极侧上的两个字线(优选彼此相邻的字线)。因此，在图9A-9C中，(例如)当在连续的编程时间间隔中对单元122、124和126进行编程时，将零或较低的正电压电平施加到直接与所选择的字线相邻的两个漏极侧字线。因此，在图9A中，当对单元122进行编程时，将零伏或较低的正电压电平VLOW4、VLOW5施加到WL1和WL2。在图9B中，当选择字线WL1来编程单元124时，将零伏或较低的正电压电平VLOW4、VLOW5施加到WL2和WL3。在图9C中，当对单元126进行编程且选择WL2时，将零伏或较低的正电压电平VLOW4、VLOW5施加到WL3和WL4。
将零伏施加到两个源极侧邻近的字线具有增加隔离区域的沟道长度的效应。通过将隔离区域的沟道长度增加到由所选择的字线的每一侧上的两个或两个以上相邻单元跨越的长度，来改进耦合到所选择的字线的未选择的单元的沟道区域的升压，从而还减少编程干扰。如果需要，可将零伏或较低的正电压电平施加到多于两个的相邻字线，以进一步增加经升压的沟道区域之间的隔离区域的长度。如果需要，接地字线可与所选择的字线间隔一个或一个以上字线。
如在图4A-4D的过程中，图9A-9E中的编程过程优选从最接近源极选择晶体管的晶体管开始，且接着以与晶体管在源极选择晶体管(例如，图3A中的晶体管50)与漏极选择晶体管(例如，图3A中的晶体管40)之间布置的次序相同的次序循序地且连续地重复，直到串100中的所有晶体管都已经被编程为止。根据所述编程方案，施加到与所选择的字线(例如，图9A中的WL0)相邻的漏极侧上的字线(例如，图9A中的WL1或WL2)的零伏不会关闭与所选择的晶体管(例如，图9A中的122)在同一串中且耦合到所述字线(例如，图9A中的WL1或WL2)的晶体管(例如，图9A中的124或126)，因为所述晶体管仍处于擦除状态且具有负阈值电压。因此，完全隔离是不可能的，但希望比仅一个晶体管在0V偏压的情况好。出于同一原因，当在单元由于用于擦除单元的浮栅与经升压的漏极/源极区域之间的电位差小于用于编程单元的电位差而处于擦除状态的情况下，不存在带间隧穿的危险时，VLOW4和VLOW5的优选电压为0V，因为这会优化隔离。然而，零伏的耦合电压将完全关闭与所选择的晶体管位于同一串中的具有正阈值电压的经编程的晶体管。
在连接到VPGM的所选择的字线旁边的接地单元的漏极或源极侧处且在接地单元和施加了中间电压VPASS的单元的漏极或源极侧处仍然可能发生击穿。因此，在图9A中的单元124的源极侧处且在同一图中的单元126的漏极侧处可能发生击穿。为了减少此类击穿，不是将所选择的字线的漏极侧上的两个字线接地，而是可施加较低的正电压。这具有减少存储器单元124的浮栅与其高度升压源极侧之间的相位差且减少存储器单元126的浮栅与其升压的漏极侧之间的相位差的效应，所述经升压的漏极侧由图9A中具有电压VPASS的WL3、WL4等等来升压。然而，如LSB方法通常具有的情况，所选择的单元的漏极侧处的单元仍处于擦除状态(负阈值电压)，所以没有必要施加较低的正电压以减少带间隧穿，因为带间隧穿主要发生在处于最高编程状态(约2.5-3V的阈值电压)的存储器单元的漏极或源极侧处。
虽然在图9A-9E中可能有不同的变化，但优选配置是VLOW1和VLOW3都等于Vdd，其在1到3伏的范围中且优选约为1.8伏，且电压VLOW2、VLOW4和VLOW5约为零伏。此类电压配置将抑制或防止选择栅和隔离字线两者处的击穿，且将有效地隔离耦合到所选择的字线的沟道区域，因为源极侧上的两个隔离字线中有一者、且至少有一者接地、且在优选情况下两者都接地，从而关闭耦合到接地字线的晶体管。在所述值的情况下，从图9C中注意到，所选择的晶体管(例如126)通过同一晶体管串中的至少另一个晶体管(例如124和128)(且将较小正电压施加到所述分离晶体管，例如124和128，不过将0伏施加到存储器单元128会是优选的)与耦合到施加了0伏的字线的晶体管(例如122和130)分离。
在一些情况下，可能希望能够在编程过程期间稍微升高所选择的晶体管的沟道区域的电压。美国专利申请案US 2003/0147278中描述了需要此类能力的所述情况的一个实例，所述申请案以引用的方式并入本文中。为了使其成为可能，可能希望允许所选择的串的位线上的较低的正电压(例如0.5伏)通过所选择的字线的漏极侧上的单元的沟道区域连通到所选择的晶体管的沟道区域。上文参看图9A-9E所描述的LSB方案可为了此类目的而稍作修改。不是将VLOW4和VLOW5设定为约0伏，而是优选地可将其设定为较低的正电压，例如1到3伏的范围中的电压且优选约为1.8伏。另一种可能性是将仅将其中之一设定为约0伏，将其余一者设定在较低的正电压，例如1到3伏的范围中的电压且优选约为1.8伏。在此种情况下，为了减少或避免击穿，优选将VLOW4设定为此类较低的正电压，且将VLOW5设定为约0伏。或者，将VLOW4设定为此类较低的正电压，且VLOW5为较高电压，例如VPASS，其通常约为五到十伏。
虽然上文已经参考各种实施例描述了本发明，但将了解，可在不脱离本发明的范围的情况下作出改变和修改，本发明的范围仅由所附权利要求书和其等效物来限定。本文所涉及的所有参考都以引用的方式并入本文中。

Claims (77)

1.一种用于编程一存储器系统的方法，所述系统包含用于存储不同电荷状态的多个电荷存储晶体管串，所述串中的每一者都包括两个选择晶体管，所述串中的每一者都连接在复数个位线中的一者与一源极线之间，所述串由一组共用字线控制，其中在所述串中的一第一串中且与所述第一串中的所述两个选择晶体管中的一者相邻的至少一第一晶体管处于一所要的电荷存储状态，所述方法包含：
通过所述字线中的一者，将一编程电压电平施加到一电容性地与所述串中不同于所述第一串的一第二串中的一第二晶体管耦合的控制栅，以编程所述第二晶体管，所述第二晶体管通过所述第二串中的一个或一个以上电荷存储晶体管而与连接到所述第二串的所述源极线或所述位线分离；和
通过将升压电压电平耦合到所述第一串中的所述晶体管中的至少一些晶体管，来通过所述字线中的一些字线升压所述第一串晶体管的沟道区域的电位以减少编程干扰，其中所述第一串中的所述晶体管中的一些晶体管的所述沟道区域的所述电位经升压以使得所述第一串中的所述一个选择晶体管的所述漏极或源极侧处的击穿减小到不会导致所述第一晶体管的所要电荷存储状态改变成一不同的电荷状态的程度。
2.根据权利要求1所述的方法，其中所述耦合将一第一升压电压耦合到所述第一晶体管，且将一第二升压电压耦合到所述第一串中的其余晶体管中的至少一些晶体管，所述第二电压高于所述第一电压。
3.根据权利要求2所述的方法，所述第二电压比所述第一电压高出所述第一电压的至少50％。
4.根据权利要求1所述的方法，其中所述第一串中的所述晶体管中的一些晶体管的所述沟道区域的所述电位经升压以使得所述一个选择晶体管的所述漏极或源极侧处的带间隧穿减小到不会导致所述第一晶体管的所要电荷存储状态改变成一不同的电荷状态的程度。
5.根据权利要求4所述的方法，其中所述源极选择晶体管的所述漏极侧处的所述带间隧穿被抑制。
6.根据权利要求2所述的方法，其中所述第一电压在一约1到3伏的范围中。
7.根据权利要求2所述的方法，其中所述第二电压在一约5到10伏的范围中。
8.根据权利要求1所述的方法，其进一步包含将一第三电压耦合到所述一个选择晶体管以致使其不导电，且所述第一电压高于所述第三电压。
9.根据权利要求1所述的方法，其中所述控制栅还控制所述第一串中的一第三电荷存储晶体管，所述方法进一步包含关闭所述源极线与所述第三晶体管之间的所述第一串中的至少一第四电荷存储晶体管，以便使所述第三晶体管同所述源极线与所述第四晶体管之间的所述第一串中的晶体管电隔离。
10.根据权利要求9所述的方法，其进一步包含关闭连接到所述第一串的所述位线与所述第三晶体管之间的所述第一串中的至少一第五电荷存储晶体管，以便使所述第三晶体管同所述位线与所述第五晶体管之间的所述第一串中的晶体管电隔离。
11.根据权利要求10所述的方法，其中所述第四和第五晶体管中的每一者都通过所述第一串中的至少一个晶体管与所述第三晶体管分离。
12.根据权利要求9所述的方法，其中所述第四晶体管通过所述第一串中的至少一个晶体管与所述第三晶体管分离。
13.一种用于编程一存储器系统的方法，所述系统包含用于存储不同电荷状态的多个电荷存储晶体管串，所述串中的每一者都包括两个选择晶体管，所述串由一组共用字线控制且连接在复数个位线与一源极线之间，其中在所述串中的一第一串中且与所述两个选择晶体管中的一者相邻的一第一晶体管处于多于两个的可能电荷存储状态的一所要的电荷存储状态中，所述方法包含：
通过所述字线中的一者，将一编程电压电平施加到一电容性地与所述串中的一第二串中的一第二晶体管耦合的控制栅以编程所述第二晶体管，所述第二晶体管通过所述第二串中的一个或一个以上电荷存储晶体管而与连接到所述第二串的所述源极线或所述位线分离；和
通过将升压电压电平耦合到所述第一串中的所述晶体管中的至少一些晶体管，来通过所述字线中的一些字线升压所述第一串晶体管的沟道区域的电位，以减少编程干扰，其中所述第一串中的所述晶体管中的一些晶体管的所述沟道区域的所述电位经升压以使得此类升压不会导致所述第一晶体管的所要电荷存储状态改变成所述多于两个的可能电荷状态中的一不同者。
14.一种用于编程一存储器系统的方法，所述系统包含用于存储不同电荷状态的多个电荷存储晶体管串，所述串包括一第一串，所述串中的每一者都包括两个选择晶体管，所述串由一组共用字线控制且连接在复数个位线与一源极线之间，其中在所述第一串中且与所述两个选择晶体管中的一者相邻的一第一电荷存储晶体管处于一所要电荷存储状态，所述方法包含：
将一编程电压电平施加到一电容性地与一第二电荷存储晶体管耦合的第一控制栅，且随后将一编程电压电平施加到一电容性地与一不同于所述第二晶体管的第三电荷存储晶体管耦合的第二控制栅，以编程所述第二和第三晶体管，所述第二和第三晶体管中的每一者都在所述串中一不同于所述第一串的第二串中，且通过所述第二串中的一个或一个以上电荷存储晶体管与连接到所述第二串的所述源极线或所述位线分离；和
通过将升压电压电平耦合到包括所述第一串中的所述第一晶体管的所述晶体管中的至少一些晶体管，来升压所述第一串晶体管的沟道区域的电位以减少编程干扰，其中当将一编程电压电平施加到耦合到所述第二和第三晶体管的所述控制栅时，耦合到所述第一晶体管的所述升压电压电平不同于耦合到所述第一串中的其它晶体管的升压电压电平。
15.根据权利要求14所述的方法，所述方法包含复数个编程时间间隔，以编程所述第二串中的所有所述晶体管，其中在所述复数个编程时间间隔的每一者期间，将一编程电压电平耦合到所述第二串中的所述晶体管中的一者，以编程所述晶体管，且在所述复数个编程时间间隔中的多于两者期间，耦合到所述第一晶体管的所述升压电压电平不同于耦合到所述第一串中的其它晶体管的升压电压电平。
16.根据权利要求14所述的方法，其中所述第一串的所述沟道区域的所述电位经升压以使得所述一个选择晶体管的所述漏极或源极侧处的击穿减小到不会导致所述第一晶体管所要的电荷存储状态改变成一不同的电荷状态。
17.根据权利要求16所述的方法，其中所述第一串的所述沟道区域的所述电位经升压以使得所述一个选择晶体管的所述漏极或源极侧处的所述带间隧穿被抑制。
18.根据权利要求16所述的方法，其中所述所要的电荷存储状态为所述第一晶体管的多于两个的可能电荷存储状态中的一者，且所述将所述第三电压电平耦合到所述第一晶体管不会导致所述第一晶体管的所要的电荷存储状态改变成所述多于两个的可能电荷状态中的一不同者。
19.根据权利要求14所述的方法，其中所述耦合将一第一升压电压耦合到所述第一晶体管，且将一第二升压电压耦合到所述第一串中的其余晶体管中的至少一些晶体管，所述第二电压高于所述第一电压。
20.根据权利要求19所述的方法，所述第二电压比所述第一电压高出所述第一电压的至少50％。
21.根据权利要求19所述的方法，其中所述第一电压在一约1到3伏的范围中。
22.根据权利要求19所述的方法，其中所述第二电压在一约5到10伏的范围中。
23.根据权利要求14所述的方法，其进一步包含将一第三电压耦合到所述一个选择晶体管，以致使其不导电，且所述第一电压高于所述第三电压。
24.根据权利要求14所述的方法，其中所述第一或第二控制栅还控制所述第一串中的一第四电荷存储晶体管，所述方法进一步包含关闭所述源极线与所述第四晶体管之间的所述第一串中的至少一第五电荷存储晶体管，以便使所述第四晶体管同所述源极线与所述第五晶体管之间的所述第一串中的电荷存储晶体管电隔离。
25.根据权利要求24所述的方法，其中所述第五晶体管通过所述第一串中的至少一个晶体管与所述第四晶体管分离。
26.根据权利要求24所述的方法，其进一步包含关闭连接到所述第一串的所述位线与所述第四晶体管之间的所述第一串中的至少一第六电荷存储晶体管，以便使所述第四晶体管同所述位线与所述第六晶体管之间的所述第一串中的电荷存储晶体管电隔离。
27.根据权利要求26所述的方法，其中所述第五和第六晶体管中的每一者都通过所述第一串中的至少一个电荷存储晶体管与所述第四晶体管分离。
28.一种用于编程一存储器系统的方法，所述系统包含用于存储不同电荷状态的多个电荷存储晶体管串，所述串包括一第一和一第二串，其每一者都连接在复数个位线中的一者与一源极线之间且由共用字线控制，所述方法包含：
将一编程电压施加到耦合到通过所述第一串中的至少两个电荷存储晶体管与所述源极线分离的所述第一串中的一所选择的晶体管的一所选择的字线，以编程所述所选择的晶体管；
将第一升压电压电平耦合到所述所选择的字线与连接到所述第二串的所述位线之间的所述第二串中的所有所述晶体管，以升压所述第二串中的晶体管的沟道区域的电位；和
将小于所述第一电压电平的第二升压电压电平耦合到所述所选择的字线与所述源极线之间的所述第二串中的至少两个相邻电荷存储晶体管，所述第二升压电压电平使得所述至少两个相邻晶体管的所述源极侧上的所述第二串的一沟道区域与由所述所选择的字线控制的所述第二串中的所述晶体管电隔离，以减少编程干扰。
29.根据权利要求28所述的方法，其中耦合到所述第二串中的所述至少两个相邻晶体管中的至少一者的所述第二升压电压电平关闭所述至少一个晶体管。
30.根据权利要求28所述的方法，其中耦合到所述至少两个相邻晶体管的所述第二升压电压电平使得被关闭的所述至少一个晶体管通过所述第二串中的至少一个电荷存储晶体管与所述所选择的字线分离。
31.根据权利要求30所述的方法，其中将一正电压耦合到使所述所选择的字线与被关闭的所述晶体管分离的所述第二串中的所述至少一个晶体管。
32.根据权利要求31所述的方法，其中所述正电压在一约1到2伏的范围中。
33.根据权利要求31所述的方法，其中所述第二升压电压电平包括一耦合到与所述所选择的字线相邻但通过所述至少两个相邻晶体管与所述所选择的字线分离的所述第二串中的至少一个晶体管的正电压。
34.根据权利要求28所述的方法，其中不同的电压电平耦合到所述第二串中的所述至少两个相邻晶体管。
35.根据权利要求28所述的方法，其中所述第二串包括两个选择晶体管，其中在所述第二串中且直接与所述两个选择晶体管中的一者相邻的一第一晶体管处于一所要的电荷存储状态，所述方法进一步包含将一第三电压电平耦合到处于所述所要的电荷存储状态的所述第一晶体管，以使得所述第三电压电平的所述耦合和所述第二串的所述沟道区域的所述电位的升压不会将所述第一晶体管的所述所要的电荷存储状态改变成一不同的电荷状态。
36.根据权利要求35所述的方法，其中将由于所述第三电压电平和所述第二串的所述沟道区域的所述电位的升压而导致的所述一个选择晶体管的所述漏极或源极侧处的击穿减小到不会导致所述第一晶体管的所要的电荷存储状态改变成一不同的电荷状态。
37.根据权利要求35所述的方法，其中所述所要的电荷存储状态为所述第一晶体管的多于两个的可能电荷存储状态中的一者，且将所述第三电压电平耦合到所述第一晶体管不会导致所述第一晶体管的所要的电荷存储状态改变成所述多于两个的可能电荷状态中的一不同者。
38.根据权利要求28所述的方法，其中所述第二串包括两个选择晶体管，其中在所述第二串中且直接与所述两个选择晶体管中的一者相邻的一晶体管处于一所要的电荷存储状态，其中通过将一编程电压施加到电容性地与所述至少两个所选择的晶体管耦合的两个控制栅将所述编程电压循序地耦合到所述第一串中的至少两个所选择的电荷存储晶体管，
当将所述编程电压施加到所述两个控制栅时，将一第三电压电平耦合到处于所述所要电荷存储状态中的所述晶体管，以使得所述第三电压电平的所述耦合和所述第二串的所述沟道区域的所述电位的升压不会将所述所要的电荷存储状态改变成一不同的电荷状态，所述第三电压电平小于所述第一升压电压电平。
39.根据权利要求28所述的方法，其中所述第二串中的所述至少两个相邻晶体管通过与所述第一升压电压电平中的一者耦合的至少一个电荷存储晶体管而分离。
40.一种存储器系统，其包含：
复数个用于存储不同电荷状态的电荷存储晶体管串，所述串包括一第一和一第二串，其每一者都连接在复数个位线中的一者与一源极线之间，且由共用字线控制，所述晶体管具有小于约130nm的沟道长度；和
一电路，其将一编程电压施加到耦合到通过所述第一串中的至少两个电荷存储晶体管与所述源极线分离的所述第一串中的一所选择的晶体管的一所选择的字线，以编程所述所选择的晶体管；
所述电路将第一升压电压电平耦合到所述所选择的字线与连接到所述第二串的所述位线之间的所述第二串中的所述晶体管中的至少一些晶体管，以升压所述第二串中的晶体管的沟道区域的电位；和
所述电路将不同于所述第一电压电平的第二升压电压电平耦合到所述所选择的字线与所述源极线之间的所述第二串中的至少两个相邻晶体管，所述第二升压电压电平使得所述至少两个相邻晶体管的所述源极侧上的所述第二串的一沟道区域与由所述所选择的字线控制的所述第二串中的所述晶体管电隔离，以减少编程干扰。
41.根据权利要求40所述的系统，其中所述第二升压电压电平小于所述第一电压电平。
42.根据权利要求40所述的系统，所述电路将第一升压电压电平耦合到所述所选择的字线与连接到所述第二串的所述位线之间的所述第二串中的所有晶体管。
43.根据权利要求40所述的系统，其中耦合到所述第二串中的所述至少两个相邻晶体管中的至少一者的所述第二升压电压电平关闭所述至少一个晶体管。
44.根据权利要求40所述的系统，其中耦合到所述至少两个相邻晶体管的所述第二升压电压电平使得被关闭的所述至少一个晶体管通过所述第二串中的至少一个晶体管与所述所选择的字线分离。
45.根据权利要求44所述的系统，其中将一正电压耦合到使所述所选择的字线与被关闭的所述晶体管分离的所述第二串中的所述至少一个晶体管。
46.根据权利要求45所述的系统，其中所述正电压在一约1到2伏的范围中。
47.根据权利要求40所述的系统，其中不同的电压电平耦合到所述第二串中的所述至少两个相邻晶体管。
48.根据权利要求40所述的系统，其中所述第二串包括两个选择晶体管，其中在所述第二串中且直接与所述两个选择晶体管中的一者相邻的一第一晶体管处于一所要的电荷存储状态，所述电路将一第三电压电平耦合到处于所述所要的电荷存储状态的所述第一晶体管，以使得所述第三电压电平的所述耦合和所述第二串的所述沟道区域的所述电位的升压不会将所述第一晶体管的所述所要的电荷存储状态改变成一不同的电荷状态。
49.根据权利要求48所述的方法，其中将由于所述第三电压电平和所述第二串的所述沟道区域的所述电位的升压而导致的所述一个选择晶体管的所述漏极或源极侧处的击穿减小到一其不会导致所述第一晶体管的所要的电荷存储状态改变成一不同的电荷状态的程度。
50.根据权利要求48所述的方法，其中所述所要的电荷存储状态为所述第一晶体管的多于两个的可能电荷存储状态中的一者，且将所述第三电压电平耦合到所述第一晶体管不会导致所述第一晶体管的所要的电荷存储状态改变成所述多于两个的可能电荷状态中的一不同者。
51.根据权利要求40所述的系统，其中所述第二串包括两个选择晶体管，其中在所述第二串中且直接与所述两个选择晶体管中的一者相邻的一晶体管处于一所要的电荷存储状态，其中通过将所述编程电压施加到电容性地与所述至少两个所选择的晶体管耦合的两个控制栅，所述电路将所述编程电压循序地耦合到所述第一串中的至少两个所选择的晶体管；当将所述编程电压施加到所述两个控制栅时，所述电路将一第三电压电平耦合到处于所述所要的电荷存储状态的所述晶体管，以使得所述第三电压电平的耦合和所述第二串的所述沟道区域的所述电位的升压不会将所述所要的电荷存储状态改变成一不同的电荷状态，所述第三电压电平小于所述第一升压电压电平。
52.一种用于对一存储器系统进行编程的方法，所述系统包含用于存储不同电荷状态的多个电荷存储晶体管串，所述串包括一第一和一第二串，其每一者都连接在复数个位线中的一者与一源极线之间且由共用字线控制，所述方法包含：
将一编程电压施加到耦合到通过所述第一串中的至少一个电荷存储晶体管与所述源极线分离的所述第一串中的一所选择的晶体管的一所选择的字线，以编程所述所选择的晶体管；
将第一升压电压电平耦合到所述所选择的字线与连接到所述第二串的所述位线之间的所述第二串中的所有所述晶体管，以升压所述第二串中的晶体管的沟道区域的电位；和
将小于所述第一电压电平的第二升压电压电平耦合到所述所选择的字线与所述源极线之间的所述第二串中的至少两个电荷存储晶体管，所述第二升压电压电平使得所述至少两个晶体管的所述源极侧上的所述第二串的一沟道区域与由所述所选择的字线控制的所述第二串中的所述晶体管电隔离，以减少编程干扰。
53.根据权利要求52所述的方法，其中所述第二升压电压电平包括0伏。
54.根据权利要求52所述的方法，其中所述第二升压电压电平包括0伏和一正电压。
55.根据权利要求52所述的方法，其中所述第二升压电压电平使得所述至少两个晶体管中的至少一者被关闭。
56.根据权利要求55所述的方法，其中被关闭的所述至少一个晶体管通过所述第二串中的至少一个电荷存储晶体管与所述所选择的字线分离。
57.根据权利要求56所述的方法，其中将一正电压耦合到使所述所选择的字线与被关闭的所述晶体管分离的所述第二串中的所述至少一个晶体管。
58.根据权利要求57所述的方法，其中所述正电压在一约1到2伏的范围中。
59.根据权利要求52所述的方法，其中所述第二串中的所述至少两个电荷存储晶体管彼此相邻。
60.一种用于对一存储器系统进行编程的方法，所述系统包含用于存储不同电荷状态的多个电荷存储晶体管串，所述串包括一第一和一第二串，其每一者都连接在复数个位线中的一者与一源极线之间且由共用字线控制，所述方法包含：
将一编程电压施加到耦合到通过所述第一串中的至少两个电荷存储晶体管与所述源极线分离且与连接到所述第一串的所述位线分离的所述第一串上的一所选择的晶体管的一所选择的字线，以编程所述所选择的晶体管；
通过将第一升压电压电平耦合到由所述所选择的字线控制的所述第二串中的一对应晶体管的漏极和源极侧上的所述晶体管中的一些晶体管，来升压所述第二串晶体管中的所述电荷存储晶体管中的一些晶体管的沟道区域的电位，所述第二串中的所述对应晶体管通过所述第一串中的至少一第一组的至少两个电荷存储晶体管与所述源极线分离，且通过所述第二串中的一第二组的至少两个电荷存储晶体管与连接到所述第二串的所述位线分离，所述两个组位于与所述对应晶体管相邻处；和
将小于所述第一电压电平的第二升压电压电平施加到控制所述两组相邻晶体管的字线以关闭每一组中的至少一个晶体管，以减少编程干扰，其中所述第二升压电压电平含有至少一个电压电平，以使得耦合到所述至少一个电压电平的一所选择的串中的一未经编程的晶体管将接通，但耦合到所述第二升压电压电平的所述至少一者的一所选择的串中的一经编程的晶体管将关闭。
61.根据权利要求60所述的方法，其中所述第二升压电压电平包括0伏。
62.根据权利要求60所述的方法，其中所述第二升压电压电平包括0伏和一正电压。
63.根据权利要求60所述的方法，其中耦合到所述两组晶体管的所述第二升压电压电平使得所述两组中的每一者中被关闭的所述至少一个晶体管通过所述第二串中的至少一个电荷存储晶体管与所述所选择的字线分离。
64.根据权利要求63所述的方法，其中将一正电压耦合到使所述所选择的字线与所述两组中的每一者中被关闭的所述晶体管分离的所述第二串中的所述至少一个晶体管。
65.根据权利要求64所述的方法，其中所述正电压在一约1到2伏的范围中。
66.根据权利要求60所述的方法，其中不同的电压电平耦合到所述第二串中的所述两组中的每一者中的所述相邻晶体管。
67.根据权利要求60所述的方法，其中所述第二串包括两个选择晶体管，其中在所述第二串中且直接与所述两个选择晶体管中的一者相邻的一第一晶体管处于一所要的电荷存储状态，所述方法进一步包含将一第三电压电平耦合到所述第一晶体管，以使得所述第三电压电平的耦合和所述第二串的所述沟道区域的所述电位的升压不会将所述第一晶体管的所述所要的电荷存储状态改变成一不同的电荷状态。
68.根据权利要求67所述的方法，其中将由于所述第三电压电平和所述第二串的所述沟道区域的所述电位的升压而导致的所述一个选择晶体管的所述漏极或源极侧处的击穿减小到一不会导致所述第一晶体管的所要的电荷存储状态改变成一不同的电荷状态的程度。
69.根据权利要求67所述的方法，其中所述所要的电荷存储状态为所述第一晶体管的多于两个的可能电荷存储状态中的一者，且将所述第三电压电平耦合到所述第一晶体管不会导致所述第一晶体管的所要的电荷存储状态改变成所述多于两个的可能电荷状态中的一不同者。
70.根据权利要求60所述的方法，其中所述第二串包括两个选择晶体管，其中在所述第二串中且直接与所述两个选择晶体管中的一者相邻的一第一晶体管处于一所要的电荷存储状态，其中通过将所述编程电压循序地施加到电容性地与所述至少两个所选择的晶体管耦合的两个控制栅，将所述编程电压循序地耦合到所述第一串中的至少两个所选择的晶体管，
当将所述编程电压施加到所述两个控制栅时，将一第三电压电平耦合到处于所述所要的电荷存储状态的所述第一晶体管，以使得所述第三电压电平的耦合和所述第二串的所述沟道区域的所述电位的升压不会将所述第一晶体管的所述所要的电荷存储状态改变成一不同的电荷状态，所述第三电压电平小于所述第一升压电压电平。
71.一种用于对一存储器系统进行编程的方法，所述系统包含用于存储不同电荷状态的多个电荷存储晶体管串，所述串包括一第一和一第二串，其每一者都连接在复数个位线中的一者与一源极线之间且由共用字线控制，所述方法包含：
将一编程电压施加到耦合到通过所述第一串中的至少一个电荷存储晶体管与所述源极线分离的所述第一串中的一所选择的晶体管的一所选择的字线，以编程所述所选择的晶体管；
将第一升压电压电平耦合到所述所选择的字线与连接到所述第二串的所述位线之间的所述第二串中的所述晶体管中的至少一些晶体管，以升压所述第二串中的晶体管的沟道区域的电位；
将一0伏或约0伏的电压耦合到所述所选择的字线与所述源极线之间的所述第二串中的所述电荷存储晶体管中的至少一者，以使得所述至少一个晶体管的所述源极侧上的所述第二串的一沟道区域与由所述所选择的字线控制的所述第二串中的所述晶体管电隔离，以减少编程干扰；和
将小于所述第一电压电平的第二升压电压电平耦合到所述所选择的字线与连接到所述第二串和所述源极线的所述位线之间的所述第二串中的至少一个电荷存储晶体管，以使得耦合到所述第二升压电压的所述至少一个晶体管的所述源极侧上的所述第二串的一沟道区域与由所述所选择的字线控制的所述第二串中的所述晶体管电隔离。
72.根据权利要求71所述的方法，其中所述第二升压电压电平包括0伏。
73.根据权利要求71所述的方法，其中所述第二升压电压电平包括0伏和一正电压，或两个正电压。
74.根据权利要求71所述的方法，其中所述第二升压电压电平使得其关闭耦合到它们的所述至少一个晶体管。
75.根据权利要求74所述的方法，其中被关闭的所述至少一个晶体管通过所述第二串中的至少一个电荷存储晶体管与所述所选择的字线分离。
76.根据权利要求75所述的方法，其中将一正电压耦合到使所述所选择的字线与被关闭的所述晶体管分离的所述第二串中的所述至少一个晶体管。
77.根据权利要求76所述的方法，其中所述正电压在一约1到2伏的范围中。
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