KR102655678B1 - 메모리 디바이스의 프로그램 교란을 감소시키는 방법 및 이를 이용한 메모리 디바이스 - Google Patents

메모리 디바이스의 프로그램 교란을 감소시키는 방법 및 이를 이용한 메모리 디바이스 Download PDF

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Abstract

메모리 디바이스는 상단 선택 셀, 상단 더미 셀 및 메모리 셀 스트링을 포함한다. 상단 선택 셀은 비트 라인에 결합된 제1 단자 및 상단 선택 라인에 결합된 제어 단자를 갖는다. 상단 더미 셀은 상단 더미 워드 라인에 결합된 제어 단자를 갖는다. 메모리 셀 스트링은 각각의 워드 라인에 결합된 제어 단자를 갖는다. 메모리 디바이스를 동작시키는 방법은 프로그램 동작 전에, 상단 더미 워드 라인에 프리펄스 전압을 인가하는 단계, 워드 라인에 저전압을 인가하면서 상단 더미 라인, 상단 선택 라인 및 비트라인에 프리펄스 전압을 인가하고, 이어서 워드 라인에 저전압을 인가하면서 상단 더미 워드 라인, 상단 선택 라인, 비트라인에 차례로 저전압을 인가하는 단계를 포함한다.

Description

메모리 디바이스의 프로그램 교란을 감소시키는 방법 및 이를 이용한 메모리 디바이스
본 발명은 비휘발성 메모리에 관한 것으로, 특히 메모리 디바이스의 프로그램 교란(program disturbance)을 감소시키는 방법 및 이를 이용한 메모리 디바이스에 관한 것이다.
비휘발성 메모리는 개인용 컴퓨터, 통신, 소비자 전자 제품 및 기타 분야에서 광범위하게 사용되어 왔다. EEPROM(electrically erasable programmable read only memory)과 플래시 메모리는 가장 널리 사용되는 비휘발성 메모리 중 하나이다.
반도체 디바이스의 소형화가 지속되면서, 비휘발성 메모리의 집적도가 높아져 디바이스의 성능 및 가격 경쟁력이 향상되고 있다. 그러나, 집적도가 높아지면 프로그래밍하는 동안 비휘발성 메모리에서 메모리 셀 간의 원치 않는 커플링 및 간섭이 또한 심화되어, 데이터의 신뢰성을 감소시킨다. 동일한 워드 라인과 다른 워드 라인 상의 다른 셀들을 프로그래밍하지 않으면서, 선택 워드 라인 상의 하나의 선택된 메모리 셀을 프로그래밍하려는 경우 간섭이 발생한다. 선택 워드 라인에 전압이 인가되면, 전압은 선택된 셀 뿐만 아니라 동일한 워드 라인을 따라 프로그래밍을 위해 선택되지 않은 다른 셀에도 인가된다. 선택 워드 라인의 비선택 셀, 특히 선택된 셀에 인접한 셀은 의도하지 않게 프로그래밍이 될 수 있다. 비선택 셀의 의도하지 않은 프로그래밍을 "프로그램 교란(program disturbance)"이라고 한다.
일 실시예에 따르면, 메모리 디바이스를 동작시키는 방법이 제공된다. 메모리 디바이스는 상단 선택 셀(top select cell), 상단 더미 셀(top dummy cell) 및 메모리 셀 스트링(string of memory cells)을 포함한다. 상단 선택 셀은 비트 라인에 결합된 제1 단자 및, 상단 선택 라인에 결합된 제어 단자를 갖는다. 상단 더미 셀은 상단 선택 셀의 제2 단자에 연결된 제1 단자, 및 상단 더미 워드 라인에 결합된 제어 단자를 포함한다. 메모리 셀 스트링은 상단 더미 셀의 제2 단자에 결합된 제1 단자, 및 각각의 워드 라인에 결합된 제어 단자를 갖는다. 방법은 프로그램 동작 전에, 상단 더미 워드 라인, 상단 선택 라인 및 비트 라인에 프리펄스 전압을 인가하고, 이후에 워드 라인에 저전압을 인가하면서, 상단 더미 워드 라인, 상단 선택 라인 및 비트 라인에 차례로 저전압을 인가하는 단계를 포함한다.
다른 실시예에 따르면, 메모리 디바이스는 비트 라인, 상단 선택 라인, 상단 더미 워드 라인, 워드 라인, 상단 선택 셀, 상단 더미 셀, 메모리 셀 스트링 및 제어기를 포함한다. 상단 선택 셀은 비트 라인에 결합된 제1 단자, 상단 선택 라인에 결합된 제어 단자, 및 제2 단자를 포함한다. 상단 더미 셀은 상단 선택 셀의 제2 단자에 결합된 제1 단자, 상단 더미 워드 라인에 결합된 제어 단자, 및 제2 단자를 포함한다. 메모리 셀 스트링은 상단 더미 셀의 제2 단자에 결합된 제1 단자, 각각의 워드 라인에 결합된 제어 단자, 및 제2 단자를 포함한다. 제어기는 비트 라인, 상단 선택 라인, 상단 더미 워드 라인 및 워드 라인에 결합된다. 프로그램 동작 전에, 제어기는 워드 라인에 저전압을 인가하면서 상단 더미 워드 라인, 상단 선택 라인 및 비트 라인에 프리펄스 전압을 인가하고, 이후에 저전압을 워드 라인에 인가하면서 상단 더미 워드 라인, 상단 선택 라인 및 비트 라인에 순차적으로 저전압을 인가한다.
본 발명의 이러한 목적 및 다른 목적은, 다양한 도면 및 드로잉에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 통상의 기술자에게 의심할 여지없이 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 디바이스의 블록도이다.
도 2는 예시적인 복구 방법을 채택하는 경우 도 1의 메모리 디바이스의 선택된 신호의 파형을 도시한다.
도 3은 다른 예시적인 복구 방법을 채택하는 경우 도 1의 메모리 디바이스의 선택된 신호의 파형을 도시한다.
도 4는 본 발명의 일 실시예에 따른 도 1의 메모리 디바이스를 동작시키는 방법의 흐름도이다.
도 5는 도 4의 방법을 채택하는 경우 도 1의 메모리 디바이스의 선택된 신호의 파형을 도시한다.
도 6 내지 도 8은 도 4의 방법의 효과를 도시한다.
도 9는 도 2, 3 및 5의 방법으로 인한 전자 분포를 도시한다.
도 10은 도 2, 3 및 5의 방법으로 인한 채널 전위 변화를 도시한다.
서수인 "제1", "제2", "제3"은 다양한 요소, 구성요소, 영역, 층 및/또는 섹션을 구별하기 위해 본 명세서에서 사용되며, 이러한 요소, 구성요소, 영역, 층 및 /또는 섹션은 서수에 의해 제한되어서는 안 된다. "상단" 및 "하단" 등과 같은 위치 관련 용어는 본 명세서에서 다양한 요소, 구성 요소, 영역, 층 및/또는 섹션을 구별하는 데 사용될 수 있고, 요소, 구성 요소, 영역, 층 및/또는 섹션의 위치를 제한하는 데 사용해서는 안 된다.
본 명세서에 사용된 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명의 개념을 한정하려는 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수형인 "한("a", "an")" 및 "그("the")"는 문맥에 달리 명백하게 나타내지 않는 한 복수형도 또한 포함하는 것으로 의도된다. 본 명세서에서 사용될 때 "포함하다" 및/또는 "포함하는"라는 용어는 언급된 특징, 정수, 단계, 동작, 요소 및/또는 구성요소를 지정하나, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 연관된 나열 항목 중 하나 이상의 임의의 및 모든 조합을 포함한다. 또한, "예시적인"이라는 용어는 예 또는 예시를 참조하기 위한 것이다.
요소 또는 층이 다른 요소 또는 층 "상에(on)" 있는, "연결되는(connected to)", "결합되는(coupled to)", 또는 "인접하는(adjacent to)" 것으로 언급될 때, 이는 다른 요소 또는 층에 직접적으로 그 상에, 연결, 결합 또는 인접하거나, 중간 요소 또는 층이 존재할 수 있다. 대조적으로 요소가 다른 요소나 층에 "직접적으로 상에" 있는, "직접 연결되는", "직접 결합되는" 또는 "바로 인접하는" 것으로 언급되는 경우 중간 요소나 층이 존재하지 않는다.
본 발명의 실시예는 낸드(NAND) 플래시 메모리 디바이스fmf 참조하여 설명될 것이나, 본 발명의 실시예가 이러한 구성에 한정되지 않는다는 점을 이해할 것이다. 예를 들어, 본 발명은 본 발명의 개념의 범위를 벗어나지 않으면서, 비휘발성 메모리 디바이스(가령, EEPROM(electrically erasable and programmable ROM), NOR 플래시 메모리, PRAM(phase-change RAM), MRAM(magnetic RAM), RRAM(resistive RAM), FRAM(ferroelectric RAM) 등)에 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 디바이스(1)의 블록도이다. 메모리 디바이스(1)는 3차원(3D) 낸드 플래시 디바이스일 수 있으며, 제어기(12) 및 메모리 회로(14)를 포함한다. 메모리 회로(14)는 층으로 적층되고 데이터 저장을 위해 사용되는 복수의 셀 어레이(14m)를 포함할 수 있으며, m은 1 내지 M 범위의 양의 정수이고, M은 양의 정수이다. 도 1은 단순화를 위해 하나의 셀 어레이(14m)만을 도시한다. 제어기(12)는 메모리 회로(14)에 결합되어 메모리 회로(14)의 판독, 프로그래밍 및/또는 소거 동작을 제어할 수 있고, 외부 호스트와 통신하여 메모리 회로(14)에 저장하기 위한 데이터를 수신하고 메모리 회로(14)로부터 페치된 데이터를 전송할 수 있다. 또한, 제어기(12)는 프로그램 교란을 감소시키기 위해 셀 어레이(14m)를 프로그래밍하기 전에 복구 프로세스를 적용할 수 있다.
셀 어레이(14m)는 상단 선택 셀(Cts(1) 내지 Cts(P)), 상단 더미 셀(Ctd(1) 내지 Ctd(P)), 메모리 셀(Cm(1,1) 내지 Cm(P,N)), 하단 더미 셀(Cbd(1) 내지 Cbd(P)), 및 하단 선택 셀(Cbs(1) 내지 Cbs(P)), 상단 선택 라인(TSL), 상단 더미 워드 라인(TDWL), 워드 라인(WL(1) 내지 WL(N)), 하단 더미 워드 라인(BDWL), 하단 선택 라인(BSL), 소스 라인(SL), 및 비트 라인(BL(1) 내지 BL(P))을 포함할 수 있고, 여기서 N, P는 양의 정수이고, 예를 들어 N=64이고 P=8192이다. 상단 선택 셀(Cts(1) 내지 Cts(P)), 상단 더미 셀(Ctd(1) 내지 Ctd(P)), 메모리 셀(Cm(1,1) 내지 Cm(P,N)), 하단 더미 셀(Cbd(1) 내지 Cbd(P)) 및 하단 선택 셀(Cbs(1) 내지 Cbs(P))는 셀 스트링(S(1) 내지 S(P))으로 배열될 수 있다. 일부 실시예에서, 셀 어레이(14m)는 상단 선택 셀, 상단 더미 셀, 하단 더미 셀 또는 하단 선택 셀의 2개 이상의 행을 포함할 수 있다. 또한, 일부 실시예에서, 셀 어레이(14m)는 하단 더미 셀(Cbd(1) 내지 Cbd(P))을 생략할 수 있다.
각각의 상단 선택 셀(Cts(1) 내지 Cts(P)), 상단 더미 셀(Ctd(1) 내지 Ctd(P)), 메모리 셀(Cm(1,1) 내지 Cm(P,N)), 하단 더미 셀(Cbd(1) 내지 Cbd(P)) 및 하단 선택 셀(Cbs(1) 내지 Cbs(P))은 제어 단자, 제1 단자 및 제2 단자를 포함하는 플로팅 게이트 트랜지스터 또는 전하 트래핑 트랜지스터일 수 있고, 단일 레벨 셀(SLC) 유형, 다중 레벨 셀(MLC) 유형, 삼중 레벨 셀(TLC) 유형, 쿼드 레벨 셀(QLC) 유형 또는 더 상위 레벨 유형일 수 있다. 상단 선택 셀(Cts(1) 내지 Cts(P)), 상단 더미 셀(Ctd(1) 내지 Ctd(P)), 하단 더미 셀(Cbd(1) 내지 Cbd(P)) 및 하단 선택 셀(Cbs(1) 내지 Cbs(P))은 더 상위의 프로그램 상태로 프로그램되어 소거 상태에서 메모리 셀(Cm(1,1) 내지 Cm(P,N))의 문턱 전압을 초과하는 문턱 전압이 발생될 수 있다. 상단 선택 라인(TSL)은 상단 선택 셀(Cts(1) 내지 Cts(P))의 제어 단자에 결합될 수 있고, 비트 라인(BL(1) 내지 BL(P))은 상단 선택 셀(Cts(1) 내지 Cts(P))의 제1 단자에 각각 결합될 수 있다. 상단 더미 워드 라인(TDWL)은 상단 더미 셀(Ctd(1) 내지 Ctd(P))의 제어 단자에 결합되고, 상단 더미 셀(Ctd(1) 내지 Ctd(P))의 제1 단자 각각은 상단 선택 셀(Cts(1) 내지 Cts(P))의 제2 단자에 각각 결합될 수 있다. 워드 라인(WL(1) 내지 WL(N))이, 제1 행의 메모리 셀(Cm(1,1) 내지 Cm(P,1)), N번째 행의 메모리 셀(Cm(1,1) 내지 Cm(P,N))에 각각 결합될 수 있고, 메모리 셀(Cm(1,1) 내지 Cm(P,1))의 제1 단자는 상단 더미 셀(Ctd(1) 내지 Ctd(P))의 제2 단자에 각각 결합된다. 하단 더미 워드 라인(BDWL)은 하단 더미 셀(Cbd(1) 내지 Cbd(P))의 제어 단자에 결합되고, 하단 더미 셀(Cbd(1) 내지 Cbd(P))의 제1 단자는 각각 메모리 셀(Cm(1,N) 내지 Cm(P,N))의 제2 단자에 결합될 수 있다. 하단 선택 라인(BSL)은 하단 선택 셀(Cbs(1) 내지 Cbs(P))의 제어 단자에 결합될 수 있고, 하단 선택 셀(Cbs(1) 내지 Cbs(P))의 제1 단자는 하단 더미 셀(Cbd(1) 내지 Cbd(P))의 제2 단자에 각각 결합되고, 소스 라인(SL)은 하단 선택 셀(Cbs(1) 내지 Cbs(P))의 제2 단자에 결합될 수 있다. 각각의 스트링(S(p))은 직렬로 결합된 메모리 셀(Cm(p,1) 내지 Cm(p,N))을 포함할 수 있으며, p는 정수이고 1≤p≤P이다.
제어기(12)는 상단 선택 라인(TSL), 상단 더미 워드 라인(TDWL), 워드 라인(WL(1) 내지 WL(N)), 하단 더미 워드 라인(BDWL), 하단 선택 라인(BSL), 소스 라인(SL) 및 비트 라인(BL(1) 내지 BL(P))에 결합되어 상단 선택 셀(Cts(1) 내지 Cts(P)), 상단 더미 셀(Ctd(1) 내지 Ctd(P)), 메모리 셀(Cm(1,1) 내지 Cm(P,N)), 하단 더미 셀(Cbd(1) 내지 Cbd(P)) 및 하단 선택 셀(Cbs(1) 내지 Cbs(P))의 동작을 제어할 수 있다. 프로그램 동작시, 데이터가 소스 라인 측에서 비트 라인 측으로(예를 들어, N 번째 행에서 첫 번째 행으로) 또는 비트 라인 측에서 소스 라인 측으로(예를 들어, 첫 번째 행에서 N 번째 행으로) 메모리 셀(Cm(1,1) 내지 Cm(P,N))에 프로그램될 수 있다. 선택된 행을 프로그래밍할 때, 제어기(12)는 상단 선택 라인(TSL)에 공급 전압(예를 들어, 3.3V)을, 하단 선택 라인(BSL)에 접지 전압(예를 들어, 0V)을, 선택 워드 라인(예를 들어, WL(1))에 프로그램 전압(예를 들어, 20V)을, 비선택 워드 라인(예, WL(2) 내지 WL(N)), 상단 더미 워드 라인(TDWL) 및 하단 더미 워드 라인(BDWL)에 패스 전압(예를 들어, 10V)을, 선택된 비트 라인(예, BL(1) 및 BL(2)))에 프로그래밍을 위한 접지 전압을 및 비선택 비트 라인(예, BL(3) 및 BL(P))에 프로그래밍을 금지하기 위한 공급 전압을 인가할 수 있다. 프로그램 금지 스트링(예, BL(3))에서, 선택 워드 라인(예를 들어, WL(1)) 상의 프로그램 전압과 비선택 워드 라인(예를 들어, WL(2) 내지 WL(N)) 상의 패스 전압은 각각의 셀(예를 들어, 메모리 셀(Cm(3,1) 내지 Cm(3,N)), 상단 더미 셀(Ctd(1)) 및 하단 더미 셀(Ctb(1)))의 채널 영역에 결합되어 셀프-부스팅 전압(예, 6V 내지 8V)을 갖는 셀프-부스팅 채널을 설정하고, 선택 워드 라인에 인가되는 프로그램 전압과 셀프-부스팅 채널의 셀프-부스팅 전압 사이의 전위차를 감소시키며, 프로그램 교란의 감소로 이어진다. 셀프-부스팅 전압의 레벨은 프로그램 교란의 양에 직접적인 영향을 주기 때문에, 프로그램 동작 전에 제어기(12)는 판독 동작에서 복구 프로세스를 적용하여 상단 선택 셀(Cts(1) 내지 Cts(P)), 상단 더미 셀(Ctd(1) 내지 Ctd(P)), 메모리 셀(Cm(1,1) 내지 Cm(P,N)), 하단 더미 셀(Cbd(1) 내지 Cbd(P)) 및 하단 선택 셀(Cbs(1) 내지 Cbs(P))의 채널에서 과잉 전자를 방출시켜, 프로그램 금지 스트링의 셀프-부스팅 채널에서 최대 셀프-부스팅 전압을 보장한다.
도 2는 예시적인 판독 동작을 채택하는 경우에 메모리 디바이스(1)의 선택된 신호의 타이밍도를 도시한다. 선택된 신호는 비선택 비트 라인(BL(p)), 상단 선택 라인(TSL), 상단 더미 워드 라인(TDWL), 선택 워드 라인(WL(n)) 및 비선택 워드 라인 상의 신호를 포함하고, n은 정수이고 1≤n≤N이다. 비선택 워드 라인은 워드 라인(WL(1) 내지 WL(n-1), WL(n+1) 내지 WL(n))일 수 있다. 메모리 디바이스(1)는 프로그램 기간(Tpgm)에, 프로그램 프로세스 이전의 복구 기간(Trcv)에서 복구 프로세스를 수행할 수 있다. 시간 t1부터 t2까지, 제어기(12)는 선택 워드 라인(WL(n)) 및 비선택 워드 라인을 저전압(V1)으로 유지하면서, 비선택 비트 라인(BL(p)), 상단 선택 라인(TSL) 및 상단 더미 워드 라인(TDWL)을 저전압(V1)(예를 들어, 0V)에서 프리펄스 전압(Vpre)(예를 들어, 4V)으로 구동한다. 시간 t2에서, 비선택 비트 라인(BL(p)), 상단 선택 라인(TSL) 및 상단 더미 워드 라인(TDWL)은 프리펄스 전압(Vpre)에 도달하여, 프로그램 금지 스트링에서 상단 선택 셀과 상단 더미 셀의 채널을 설정하고 상단 더미 셀의 드레인과 비선택 워드 라인 사이에 경로를 생성하여 이웃 메모리 셀로부터 전자를 방출시킨다. 시간 t3에서 t4까지, 제어기(12)는 상단 선택 라인(TSL)을 프리펄스 전압(Vpre)에서 저전압(V1)으로 구동한다. 시간 t4에서, 상단 선택 라인(TSL)의 전압이 저전압(V1)에 도달하고, 상단 선택 셀(Cts(p))이 턴 오프되어 전자 방출 경로를 차단하며, 상단 선택 셀(Cts(p))의 채널에서 방출된 전자를 비트 라인(BL(p))을 통해 방출시킬 수 있다. 시간 t5에서 t6까지, 제어기(12)는 비선택 비트 라인(BL(p))을 프리펄스 전압(Vpre)에서 저전압(V1)으로 구동한다. 시간 t6에서, 비선택 비트 라인(BL(p)) 상의 전압은 저전압(V1)에 도달하고 전자 방출을 중지한다. 시간 t3과 t7 사이에, 제어기(12)는 상단 더미 워드 라인(TDWL) 상의 전압을 프리펄스 전압(Vpre)으로 유지하여, 상단 더미 셀(Ctd(p))의 채널에 전자를 축적한다. 시간 t7에서 t8까지, 제어기(12)는 상단 더미 워드 라인(TDWL)을 프리펄스 전압(Vpre)에서 더미 셀 전압(Vdmc)으로 구동하고, 비선택 워드 라인을 저전압(V1)에서 패스 전압(Vpass)으로 구동하며, 선택 워드 라인(WL(n))을 저전압(V1)에서 제1 프로그램 펄스 전압(Vpgm1)으로 구동하여 프로그램 금지 스트링의 셀프-부스팅 채널을 설정한다. 더미 셀 전압(Vdmc) 및 제1 프로그램 펄스 전압(Vpgm1)은 패스 전압(Vpass)과 실질적으로 동일할 수 있다. 시간 t9에서 t10까지, 제어기(12)는 선택 워드 라인(WL(n))을 제1 프로그램 펄스 전압(Vpgm1)에서 제2 프로그램 펄스 전압(Vpgm2)으로 구동한다. 제2 프로그램 펄스 전압(Vpgm2)은 제1 프로그램 펄스 전압(Vpgm1)보다 높을 수 있다. 시간 t7 이후, 선택 워드 라인(WL(n)) 상의 증가하는 전압은 점진적으로 셀프-부스팅 전압을 높일 수 있어, 상단 더미 셀(Ctd(p))의 채널에서 전자를 끌어당겨 셀프-부스팅 전압을 낮추며 프로그램 교란의 결과로서 메모리 셀에 의도하지 않은 프로그램을 발생시킨다.
도 3은 다른 예시적인 판독 동작을 채택하는 경우, 메모리 디바이스(1)의 선택된 신호들의 타이밍도를 도시한다. 선택된 신호들은 비선택 비트 라인(BL(p)), 상단 선택 라인(TSL), 상단 더미 워드 라인(TDWL), 선택 워드 라인(WL(n)) 및 비선택 워드 라인 상의 신호를 포함한다. 메모리 디바이스(1)는 프로그램 기간(Tpgm)에, 프로그램 프로세스 이전의 복구 기간(Trcv)에서 복구 프로세스를 수행할 수 있다. 시간 t1과 t3 및 시간 t7과 t10 사이에, 메모리 디바이스(1)는 도 2와 유사한 방식으로 동작한다. 시간 t3에서 t4까지, 제어기(12)는 프리펄스 전압(Vpre)에서 저전압(V1)으로 상단 선택 라인(TSL) 및 상단 더미 워드 라인(TDWL)을 구동한다. 시간 t4에서, 상단 선택 라인(TSL) 및 상단 더미 워드 라인(TDWL) 상의 전압은 저전압(V1)에 도달하고, 프로그램 금지 스트링의 상단 선택 셀(Cts(p)) 및 상단 더미 셀(Ctd(p))은 턴-오프된다. 상단 선택 셀(Cts(p))과 상단 더미 셀(Ctd(p))의 문턱 전압이 소거 상태에서 메모리 셀의 문턱 전압을 초과하기 때문에, 상단 더미 셀(Ctd(p))의 채널로부터의 전자가 비선택 비트 라인(BL(p))이 아닌 이웃 메모리 셀로 전달될 수 있다. 시간 t4에서 t7까지, 제어기(12)는 상단 더미 워드 라인(TDWL)을 저전압(Vl)으로 유지한다. 시간 t7 이후에는 상단 더미 셀(Ctd(p))로부터의 전자로 인해, 셀프-부스팅 전압이 더 낮은 레벨로 감소하여, 프로그램 교란으로 인한 프로그램 금지 스트링의 메모리 셀의 의도하지 않은 프로그래밍을 발생시킨다.
도 4는 본 발명의 일 실시예에 따른 메모리 디바이스(1)를 동작시키는 방법(400)의 흐름도이다. 방법(400)은 단계 S402 내지 S406을 포함하고, 메모리 디바이스(1)의 프로그램 금지 스트링(S(p))을 동작시켜 프로그램 동작 전에 전자를 과도하게 방출시킨다. 단계 S402 및 S404는 프로그램 금지 스트링(S(p))에서 전자를 제거하는 데 사용되고, 단계 S406은 프로그램 금지 스트링(S(p))을 프로그램 교란으로부터 보호하는 데 사용된다. 임의의 합리적인 단계 변화 또는 조정은 본 개시의 범위 내에 있다. 단계 S402 내지 S406은 다음과 같이 설명된다.
단계 S402: 프로그램 동작 전에, 제어기(12)는 워드 라인(WL(1) 내지 WL(N))에 저전압(V1)을 인가하면서 상단 더미 워드 라인(TDWL), 상단 선택 라인(TSL) 및 비트 라인(BL(p))에 프리펄스 전압(Vpre)을 인가한다;
단계 S404: 프로그램 동작 전에, 제어기(12)는 워드 라인(WL(1) 내지 WL(N))에 저전압(V1)을 인가하면서 상단 더미 워드 라인(TDWL), 상단 선택 라인(TSL) 및 비트 라인(BL(p))에 저전압(V1)을 순차적으로 인가한다;
단계 S406: 프로그램 동작시, 제어기(12)는 선택 워드 라인에 프로그램 펄스를 인가하고 비선택 워드 라인에 패스 전압을 인가하면서, 더미 셀 전압(Vdmc)을 상단 더미 워드 라인(TDWL)에 인가한다.
단계 S402에서 프로그램 금지 스트링(S(p))의 상단 더미 셀(Ctd(p)), 상단 선택 셀(Cts(p)) 및 비트 라인(BL(p))에 프리펄스 전압(Vpre)이 인가되어 메모리 셀(Cm(p,1) 내지 Cm(p,N))로부터, 특히 프로그램 금지 스트링(S(p))의 메모리 셀 Cm(p,1)로부터 전자를 추출하고, 전자를 비트 라인(BL(p))으로 방출한다. 단계 S404에서 상단 선택 셀(Cts(p)) 및 비트 라인(BL(p))에 프리펄스 전압(Vpre)를 인가하면서 상단 더미 셀(Ctd(p))에 저전압(V1)을 인가하면, 상단 더미 셀(Cts(p))에서 방출된 전자가 상단 선택 셀(Cts(p))의 소스에서 비트 라인(BL(p))으로 방출된다. 마찬가지로 비트라인(BL(p))에 프리펄스 전압(Vpre)을 인가하면서 상단 선택 셀(Cts(p))에 저전압(V1)을 인가하면, 상단 선택 셀(Cts(p))에서 방출된 전자는 비트라인(BL(p))으로 방출된다. 이러한 방식으로, S406 단계의 프로그램 동작 동안 매우 제한된 수의 전자가 프로그램 금지 스트링(S(p))의 메모리 셀로 복귀하거나 전혀 복귀하지 않는다. 더미 셀 전압(Vdmc)은 패스 전압(Vpass)과 실질적으로 같거나 다를 수 있다.
도 5는 방법(400)을 채택할 때 메모리 디바이스(1)의 선택된 신호의 타이밍도를 도시한다. 선택된 신호는 비선택 비트 라인(BL(p)), 상단 선택 라인(TSL), 상단 더미 워드 라인(TDWL), 선택 워드 라인(WL(n)) 및 비선택 워드 라인을 포함한다. 메모리 디바이스(1)는 프로그램 기간(Tpgm)에서의 프로그램 프로세스에 앞서 복구 기간(Trcv)에서 복구 프로세스를 수행할 수 있고, 복구 기간(Trcv)은 시간 t1 내지 t9 사이에 발생하고, 프로그램 기간(Tpgm)은 시간 t9 이후에 발생한다. 시간 t1과 t3 사이에서, 메모리 디바이스(1)는 도 2와 유사한 방식으로 동작한다. 시간 t3에서 t5까지, 제어기(12)는 프리펄스 전압(Vpre)에서 저전압(Vl)으로 상단 더미 워드 라인(TDWL)을 구동한다. 시간 t5에서, 상단 더미 워드 라인(TDWL) 상의 전압이 저전압(V1)에 도달하고, 프로그램 금지 스트링의 상단 더미 셀(Ctd(p))이 턴 오프된다. 시간 t4에서 t6까지, 제어기(12)는 프리펄스 전압(Vpre)에서 저전압(V1)으로 상단 선택 라인(TSL)을 구동한다. 시간 t6에서 상단 선택 라인(TSL)의 전압이 저전압(V1)에 도달하고, 프로그램 금지 스트링의 상단 선택 셀(Cts(p))이 턴 오프된다. 시간 t7에서 t8까지, 제어기(12)는 프리펄스 전압(Vpre)에서 저전압(V1)으로 비트 라인(BL(p))을 구동한다. 시간 t8에서, 비트 라인(BL(p))의 전압이 저전압(V1)에 도달하여 프로그램 금지 스트링으로부터 전자 제거가 완료된다. 시간 t9에서 t12까지, 메모리 디바이스(1)는 도 2의 시간 t7 내지 t10에서의 동작과 유사한 방식으로 동작한다. 시간 t9 이후에는, 다량의 전자가 프로그램 금지 스트링에서 제거되기 때문에, 셀프-부스팅 전압이 단계 상향하여 프로그램 동작 중 프로그램 교란을 억제하고 데이터 신뢰성을 향상시킨다.
방법(400)은 상단 더미 워드 라인(TDWL), 상단 선택 라인(TSL) 및 비트 라인(BL(p))의 관점에서 설명되지만, 방법(400)은 또한, 방법(400)의 상단 더미 워드 라인(TDWL), 상단 선택 라인(TSL) 및 비트 라인(BL(p))을 하단 더미 워드 라인(BDWL), 하단 선택 라인(BSL) 및 소스 라인(SL)으로 각각 교체함으로써 하단 더미 워드 라인(BDWL), 하단 선택 라인(BSL), 및 소스 라인(SL)에 적용될 수 있어, 소스 측에서 소스 라인(SL)으로 원치 않는 전자를 방출시킨다.
도 6 내지 도 8은 단계 S402 및 단계 S404가 메모리 디바이스(1)의 스트링(S(p))에 미치는 영향을 단면도로 나타낸다. 스트링(S(p))은 프로그래밍이 금지되고, 상단 선택 셀(Cts(p)), 상단 더미 셀(Ctd(p)), 메모리 셀(Cm(p,1) 내지 Cm(p,N)), 하단 더미 셀(Cbd(p)) 및 하단 선택 셀(Cbs(p))을 포함한다. 도 6에서, 비트 라인(BL(p))과, 소스 라인(SL)과, 상단 선택 셀(Cts(p)), 상단 더미 셀(Ctd(p)), 하단 더미 셀(cbd(p)) 및 하단 선택 셀(Cbs(p))의 제어 단자에 프리펄스 전압(Vpre)이 인가되고, 저전압(V1)이 메모리 셀(Cm(p,1) 내지 Cm(p,N))의 제어 단자에 인가되어, 채널(60 내지 63)을 프리펄스 전압(Vpre)에 의해 유도하고, 메모리 셀(Cm(p,1) 및 Cm(p,N))에서 전자를 끌어 당겨 상단 더미 셀(Ctd(p))의 소스에서 비트 라인(BL(p))으로 그리고 하단 더미 셀(Cbd(p))의 드레인에서 소스 라인(SL)으로 전자를 누출시킨다. 도 7에서 상단 더미 셀(Ctd(p)), 하단 더미 셀(Cbd(p)) 및 메모리 셀(Cm(p,1) 내지 Cm(p,N))의 제어 단자에 저전압(Vl)이 인가되고, 프리펄스 전압(Vpre)이 비트 라인(BL(p)), 소스 라인(SL), 상단 선택 셀(Cts(p))과 하단 선택 셀(Cbs(p))의 제어 단자에 인가되어, 채널(61 및 62)를 제거하고 채널(60, 63)은 유지하며, 상단 더미 셀(Ctd(p))과 하단 더미 셀(Cbd(p))에서 방출된 전자를 끌어 당겨, 상단 선택 셀(Cts(p))의 소스에서 비트라인(BL(p))으로 그리고 하단 선택 셀(Cbs(p))의 드레인에서 소스 라인(SL)으로 전자를 방출시킨다. 도 8에서, 상단 선택 셀(Cts(p)), 상단 더미 셀(Ctd(p)), 메모리 셀(Cm(p,1) 내지 Cm(p,N)), 하단 더미 셀(Cbd(p)) 및 하단 선택 셀(Cbs(p))에 저전압(V1)이 인가되고, 프리펄스 전압(Vpre)이 비트 라인(BL(p)) 및 소스 라인(SL)에 인가되어, 채널(60 내지 63)을 제거하고, 상단 선택 셀(Cts(p)) 및 하단 선택 셀(Cbs(p))에서 전자를 끌어 당겨 비트 라인(BL(p)) 및 소스 라인(SL)으로 전자를 방출시킨다. 도 6 내지 도 8에 도시된 바와 같은 방식으로, 프로그래밍 전에 과잉 전자가 비트 라인(BL(p)) 및 소스 라인(SL)으로 방출되어 셀프-부스팅 채널의 셀프-부스팅 전압을 증가시키고 프로그램 동작 중 프로그램 교란의 레벨을 감소시킨다.
도 9는 각각 도 2, 3 및 5의 방법의 전자 분포(90 내지 92)를 나타내며, 여기서 가로 축은 소스 라인(SL)으로부터의 거리를 나타내고 세로 축은 전자 밀도를 나타낸다. 전자 분포(90)는 도 2의 방법을 채택하는 경우, 상단 선택 셀(Cts(p))에 상당한 양의 전자가 축적됨을 나타내고, 전자 분포(91)는 도 3의 방법을 채택하는 경우 더 많은 양의 전자가 상단 선택 셀(Cts(p)) 및 상단 더미 셀(Ctd(p))에 축적되는 것을 나타내며, 전자 분포(92)는 도 5의 방법을 채택하는 경우 비트 라인(BL(p)) 상의 모든 셀에서 전자의 양이 감소되는 것을 나타낸다.
도 10은 각각 도 2, 3 및 5의 방법의 채널 전압(100 내지 102)을 나타내며, 여기서 가로 축은 소스 라인(SL)으로부터의 거리를 나타내고 세로 축은 채널 전압을 나타낸다. 채널 전압(100 및 101)과 비교하여, 채널 전압(102)은 가장 높은 채널 전압을 가지므로, 프로그램 교란이 도 2, 3 및 5의 방법 중에서 가장 작다.
메모리 디바이스(1) 및 방법(400)은 메모리 회로(14)의 프로그램 금지 스트링에서 과잉 전자를 순차적으로 추출하는데 사용되어, 프로그램 금지 스트링에서 전자를 감소시키고, 셀프-부스팅 전압을 증가시키며, 프로그램 교란의 레벨을 감소시키고, 향상된 데이터 신뢰성을 전달한다.
통상의 기술자는 본 발명의 사상을 유지하면서 디바이스 및 방법의 다양한 수정 및 변경이 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 전술한 개시 내용은 첨부된 청구항들의 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (18)

  1. 메모리 디바이스를 동작시키는 방법으로서,
    상기 메모리 디바이스는, 상단 선택 셀, 상단 더미 셀 및 메모리 셀 스트링을 포함하고, 상기 상단 선택 셀은 비트 라인에 결합된 제1 단자, 상단 선택 라인에 결합된 제어 단자를 갖고, 상기 상단 더미 셀은 상기 상단 선택 셀의 제2 단자에 결합된 제1 단자, 상단 더미 워드 라인에 결합된 제어 단자를 가지며, 상기 메모리 셀 스트링은 상기 상단 더미 셀의 제2 단자에 결합된 제1 단자와 각각의 워드 라인에 결합된 제어 단자를 가지며, 상기 방법은,
    프로그램 동작 전에, 제1 전압을 상기 워드 라인에 인가하고, 프리펄스 전압(pre-pulse voltage)을 상기 메모리 셀 스트링의 비선택 메모리 셀 스트링과 연결된 상기 상단 더미 워드 라인, 상기 상단 선택 라인 및 상기 비트 라인에 인가하며, 이후에 상기 제1 전압을 상기 워드 라인에 인가하고, 상기 제1 전압을 상기 비선택 메모리 셀 스트링과 연결된 상기 상단 더미 워드 라인, 상기 상단 선택 라인 및 상기 비트 라인에 순차적으로 인가하는 단계를 포함하는,
    메모리 디바이스 동작 방법.
  2. 제1항에 있어서,
    상기 프로그램 동작시, 상기 워드 라인 중 선택 워드 라인에 프로그램 전압을 인가하고, 상기 상단 더미 워드 라인에 상단 더미 셀 전압을 인가하는 단계를 더 포함하는,
    메모리 디바이스 동작 방법.
  3. 제2항에 있어서,
    상기 프리펄스 전압은 상기 상단 더미 셀 전압보다 작은,
    메모리 디바이스 동작 방법.
  4. 제2항에 있어서,
    상기 프로그램 동작시, 상기 워드 라인 중 비선택 워드 라인에 패스 전압을 인가하는 단계를 더 포함하는,
    메모리 디바이스 동작 방법.
  5. 제4항에 있어서,
    상기 패스 전압은 상기 프로그램 전압보다 작은,
    메모리 디바이스 동작 방법.
  6. 제2항에 있어서,
    상기 프로그램 동작시, 상기 메모리 셀 스트링을 선택 해제하기 위해 상기 비트 라인 및 상기 상단 선택 라인에 상기 제1 전압을 인가하는 단계를 더 포함하는,
    메모리 디바이스 동작 방법.
  7. 제1항에 있어서,
    상기 제1 전압은 접지 전압인,
    메모리 디바이스 동작 방법.
  8. 제1항에 있어서,
    상기 메모리 디바이스는 3차원 NAND 플래시 메모리 디바이스인,
    메모리 디바이스 동작 방법.
  9. 제1항에 있어서,
    상기 메모리 디바이스는 하단 더미 워드 라인, 하단 선택 라인, 접지 전압을 수신하도록 구성된 소스 라인, 하단 더미 셀, 및 하단 선택 셀을 더 포함하고,
    상기 하단 더미 셀은 상기 메모리 셀 스트링의 제2 단자에 결합된 제1 단자와, 상기 하단 더미 워드 라인에 결합된 제어 단자와, 제2 단자를 가지고, 상기 하단 선택 셀은 상기 하단 더미 셀의 제2 단자에 결합된 제1 단자와, 상기 하단 선택 라인에 결합된 제어 단자와, 상기 소스 라인에 결합된 제2 단자를 가지며,
    상기 방법은, 상기 워드 라인에 제1 전압을 인가하고, 상기 하단 더미 워드 라인, 상기 하단 선택 라인 및 상기 소스 라인에 상기 프리펄스 전압을 인가하며, 상기 워드 라인에 상기 제1 전압을 인가하고, 상기 하단 더미 워드 라인, 상기 하단 선택 라인 및 상기 소스 라인에 순차적으로 상기 제1 전압을 인가하는 단계를 더 포함하는,
    메모리 디바이스 동작 방법.
  10. 비트 라인과,
    상단 선택 라인과,
    상단 더미 워드 라인과,
    워드 라인과,
    상기 비트 라인에 결합된 제1 단자와, 상기 상단 선택 라인에 결합된 제어 단자와, 제2 단자를 포함하는 상단 선택 셀과,
    상기 상단 선택 셀의 상기 제2 단자에 결합된 제1 단자와, 상기 상단 더미 워드 라인에 결합된 제어 단자와, 제2 단자를 포함하는 상단 더미 셀과,
    상단 더미 셀의 제2 단자에 결합된 제1 단자와, 각각의 워드 라인에 연결된 제어 단자와, 제2 단자를 포함하는 메모리 셀 스트링과,
    상기 비트 라인, 상기 상단 선택 라인, 상기 상단 더미 워드 라인 및 상기 워드 라인에 결합된 제어기 - 상기 제어기는, 프로그램 동작 전에, 상기 워드 라인에 제1 전압을 인가하고, 상기 메모리 셀 스트링의 비선택 메모리 셀 스트링과 연결된 상기 상단 더미 워드 라인, 상기 상단 선택 라인 및 상기 비트 라인에 프리펄스 전압을 인가하며, 이후에 상기 워드 라인에 상기 제1 전압을 인가하고, 상기 비선택 메모리 셀 스트링과 연결된 상기 상단 더미 워드 라인, 상기 상단 선택 라인 및 상기 비트 라인에 순차적으로 상기 제1 전압을 인가하도록 구성됨 - 를 포함하는,
    메모리 디바이스.
  11. 제10항에 있어서,
    상기 프로그램 동작시, 상기 제어기는 상기 프로그램 동작시에, 상기 워드 라인 중 선택 워드 라인에 프로그램 전압을 인가하고, 상기 상단 더미 워드 라인에 상단 더미 셀 전압을 인가하도록 더 구성되는,
    메모리 디바이스.
  12. 제11항에 있어서,
    상기 프리펄스 전압은 상기 상단 더미 셀 전압보다 작은,
    메모리 디바이스.
  13. 제11항에 있어서,
    상기 프로그램 동작시, 상기 제어기는 상기 워드 라인 중 비선택 워드 라인에 패스 전압을 인가하도록 더 구성되는,
    메모리 디바이스.
  14. 제13항에 있어서,
    상기 패스 전압은 상기 프로그램 전압보다 작은,
    메모리 디바이스.
  15. 제11항에 있어서,
    상기 프로그램 동작시, 상기 제어기는 상기 메모리 셀 스트링을 선택 해제하기 위해 상기 비트 라인 및 상기 상단 선택 라인에 상기 제1 전압을 인가하도록 더 구성되는,
    메모리 디바이스.
  16. 제10항에 있어서,
    상기 제1 전압은 접지 전압인,
    메모리 디바이스.
  17. 제10항에 있어서,
    상기 메모리 디바이스는 3차원 NAND 플래시 메모리 디바이스인,
    메모리 디바이스.
  18. 제10항에 있어서,
    하단 더미 워드 라인과,
    하단 선택 라인과,
    접지 전압을 수신하도록 구성된 소스 라인과,
    상기 메모리 셀 스트링의 제2 단자에 결합된 제1 단자와, 상기 하단 더미 워드 라인에 결합된 제어 단자와, 제2 단자를 포함하는 하단 더미 셀과,
    상기 하단 더미 셀의 제2 단자에 결합된 제1 단자와, 상기 하단 선택 라인에 결합된 제어 단자와, 상기 소스 라인에 결합된 제2 단자를 포함하는 하단 선택 셀을 더 포함하되,
    상기 제어기는 상기 하단 더미 워드 라인, 상기 하단 선택 라인 및 상기 소스 라인에 추가로 연결되고, 상기 프로그램 동작 전에, 상기 워드 라인에 상기 제1 전압을 인가하고, 상기 하단 더미 워드 라인, 상기 하단 선택 라인 및 상기 소스 라인에 프리펄스 전압을 인가하며, 상기 워드 라인에 상기 제1 전압을 인가하고, 상기 하단 더미 워드 라인, 상기 하단 선택 라인 및 상기 소스 라인에 순차적으로 상기 제1 전압을 인가하도록 구성되는,
    메모리 디바이스.
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