JP2022522439A - メモリデバイスにおけるプログラム撹乱低減方法およびそれを利用するメモリデバイス - Google Patents

メモリデバイスにおけるプログラム撹乱低減方法およびそれを利用するメモリデバイス Download PDF

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Abstract

メモリデバイスを動作させる方法であって、メモリデバイスは、上位選択セル、上位ダミーセルおよびメモリセルのストリングを含む。上位選択セルは、ビット線に結合された第１の端子、および上位選択線に結合された制御端子を有する。上位ダミーセルは、上位ダミーワード線に結合された制御端子を有する。メモリセルのストリングは、それぞれのワード線に結合された制御端子を有し、方法は、ワード線に低電圧を印加しながら、上位ダミーワード線、上位選択線、およびビット線にプリパルス電圧を印加することと、次いで、ワード線に低電圧を印加しながら、上位ダミーワード線、上位選択線、およびビット線に低電圧を順次印加することと、を含む。

Description

本発明は、不揮発性メモリに関し、特に、メモリデバイスにおけるプログラム撹乱を低減する方法およびそれを利用するメモリデバイスに関する。
不揮発性メモリは、パーソナルコンピュータ、電気通信、家電などの分野で広く使用されている。電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュメモリは、最も広く使用されている不揮発性メモリの１つである。
半導体デバイスの小型化が進むにつれて、不揮発性メモリの集積度が高まり、デバイス性能および価格競争力が向上している。しかしながら、集積度の増加はまた、プログラミング中の不揮発性メモリ内のメモリセル間の望ましくない結合および干渉を悪化させ、データ信頼性を低下させる。干渉は、同じワード線上および他のワード線上の他のセルをプログラムすることなく、選択ワード線上の１つの選択メモリセルをプログラムすることが所望されるときに発生する。選択ワード線に電圧が印加されると、選択セルだけでなく、同じワード線沿いのプログラムするために非選択の他のセルにも電圧が印加される。選択ワード線上の非選択セル、特に選択セルに隣接するセルは、不注意にプログラムされる可能性がある。非選択セルの意図しないプログラミングは、「プログラム撹乱」と称される。
一実施形態によれば、メモリデバイスを動作させる方法が提供される。メモリデバイスは、上位選択セル、上位ダミーセルおよびメモリセルのストリングを含む。上位選択セルは、ビット線に結合された第１の端子、および上位選択線に結合された制御端子を有する。上位ダミーセルは、上位選択セルの第２の端子に結合された第１の端子、および上位ダミーワード線に結合された制御端子を有する。メモリセルのストリングは、上位ダミーセルの第２の端子に結合された第１の端子、およびそれぞれのワード線に結合された制御端子を有する。方法は、プログラム動作の前に、ワード線に低電圧を印加しながら、上位ダミーワード線、上位選択線、およびビット線にプリパルス電圧を印加することと、次いで、ワード線に低電圧を印加しながら、上位ダミーワード線、上位選択線、およびビット線に低電圧を順次印加することと、を含む。
別の実施形態によれば、メモリデバイスは、ビット線、上位選択線、上位ダミーワード線、ワード線、上位選択セル、上位ダミーセル、メモリセルのストリング、およびコントローラを含む。上位選択セルは、ビット線に結合された第１の端子、上位選択線に結合された制御端子、および第２の端子を含む。上位ダミーセルは、上位選択セルの第２の端子に結合された第１の端子、上位ダミーワード線に結合された制御端子、および第２の端子を含む。メモリセルのストリングは、上位ダミーセルの第２の端子に結合された第１の端子、それぞれのワード線に結合された制御端子、および第２の端子を含む。コントローラは、ビット線、上位選択線、上位ダミーワード線、およびワード線に結合される。プログラム動作の前に、コントローラは、ワード線に低電圧を印加しながら、上位ダミーワード線、上位選択線、およびビット線にプリパルス電圧を印加し、次いで、ワード線に低電圧を印加しながら、上位ダミーワード線、上位選択線、およびビット線に低電圧を順次印加する。
本発明のこれらおよび他の目的は、様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読めば、当業者には明らかになるであろう。
本発明の一実施形態によるメモリデバイスのブロック図である。 例示的なリカバリ方法を採用する場合の図１のメモリデバイスの選択された信号の波形を示す。 別の例示的なリカバリ方法を採用する場合の図１のメモリデバイスの選択された信号の波形を示す。 本発明の一実施形態による、図１のメモリデバイスを動作させる方法のフローチャートである。 図４の方法を採用する場合の図１のメモリデバイスの選択された信号の波形を示す。 図４の方法の効果を示す。 図４の方法の効果を示す。 図４の方法の効果を示す。 図２、図３および図５の方法から生じる電子分布を示す。 図２、図３および図５の方法から生じるチャネル電位変動を示す。
本明細書では、様々な要素、構成要素、領域、層および／または部分を区別するために序数「第１」、「第２」、「第３」が使用され、これらの要素、構成要素、領域、層および／または部分は、序数によって限定されるべきではないことが理解されよう。「上位（ｔｏｐ）」および「下位（ｂｏｔｔｏｍ）」などの位置に関連する用語は、様々な要素、構成要素、領域、層および／または部分を区別するために本明細書で使用されてもよく、要素、構成要素、領域、層および／または部分の位置を限定するために使用されるべきではない。
本明細書で使用される用語は、特定の実施形態のみを説明するためのものであり、本発明の概念を限定することを意図するものではない。本明細書で使用される場合、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が明らかにそうでないことを示さない限り、複数形も含むことが意図される。「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、本明細書で使用される場合、記載された特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除するものではないことがさらに理解されよう。本明細書で使用される場合、「および／または」という用語は、関連する列挙された項目のうちの１つまたは複数の一切の組み合わせを含む。また、「例示的」という用語は、例または例示を指すことを意図している。
ある要素または層が他の要素または層「の上にある」、「に接続されている」、「に結合されている」、または「に隣接している」と言及される場合、それは他の要素または層に直接、その上にある、接続されている、結合されている、または隣接している可能性があり、あるいは介在する要素または層が存在してもよいことが理解されよう。対照的に、ある要素が別の要素または層「の上に直接ある」、「に直接接続されている」、「に直接結合されている」、または「に直接隣接している」と言及される場合、中間の要素または層は存在しない。
本発明の概念の実施形態をＮＡＮＤフラッシュメモリデバイスを参照して説明するが、本発明の概念の実施形態はこの構成に限定されないことが理解されよう。例えば、本発明の概念は、本発明の概念の範囲から逸脱することなく、電気的消去およびプログラム可能ＲＯＭ（ＥＥＰＲＯＭ）、ＮＯＲフラッシュメモリ、相変化ＲＡＭ（ＰＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、強誘電ＲＡＭ（ＦＲＡＭ（登録商標））などの不揮発性メモリデバイスに適用することができる。
図１は、本発明の一実施形態によるメモリデバイス１のブロック図である。メモリデバイス１は、３次元（３Ｄ）ＮＡＮＤフラッシュデバイスであってもよく、コントローラ１２およびメモリ回路１４を含む。メモリ回路１４は、複数のセルアレイ１４ｍを積層してデータの記憶に用いてもよく、ｍは１以上Ｍ以下の正の整数であり、Ｍは正の整数である。図１は、簡略化のために１つのセルアレイ１４ｍのみを示している。コントローラ１２は、メモリ回路１４の読み出し、プログラミング、および／または消去動作を制御するためにメモリ回路１４に結合することができ、メモリ回路１４に記憶するためのデータを受信し、メモリ回路１４からフェッチされたデータを送信するために外部ホストと通信することができる。また、コントローラ１２は、セルアレイ１４ｍをプログラムする前にリカバリ処理を適用して、プログラム撹乱を低減してもよい。
セルアレイ１４ｍは、上位選択セルＣｔｓ（１）～Ｃｔｓ（Ｐ）、上位ダミーセルＣｔｄ（１）～Ｃｔｄ（Ｐ）、メモリセルＣｍ（１、１）～Ｃｍ（Ｐ、Ｎ）、下位ダミーセルＣｂｄ（１）～Ｃｂｄ（Ｐ）、および下位選択セルＣｂｓ（１）～Ｃｂｓ（Ｐ）、上位選択線ＴＳＬ、上位ダミーワード線ＴＤＷＬ、ワード線ＷＬ（１）～ＷＬ（Ｎ）、下位ダミーワード線ＢＤＷＬ、下位選択線ＢＳＬ、ソース線ＳＬ、ビット線ＢＬ（１）～ＢＬ（Ｐ）を含んでもよく、Ｎ、Ｐは正の整数であり、例えば、Ｎ＝６４およびＰ＝８１９２である。上位選択セルＣｔｓ（１）～Ｃｔｓ（Ｐ）、上位ダミーセルＣｔｄ（１）～Ｃｔｄ（Ｐ）、メモリセルＣｍ（１、１）～Ｃｍ（Ｐ、Ｎ）、下位ダミーセルＣｂｄ（１）～Ｃｂｄ（Ｐ）および下位選択セルＣｂｓ（１）～Ｃｂｓ（Ｐ）は、セルストリングＳ（１）～Ｓ（Ｐ）に配置されてもよい。いくつかの実施形態では、セルアレイ１４ｍは、上位選択セル、上位ダミーセル、下位ダミーセル、または下位選択セルの２つ以上の行を含むことができる。また、いくつかの実施形態では、セルアレイ１４ｍは、下位ダミーセルＣｂｄ（１）～Ｃｂｄ（Ｐ）を省略してもよい。
上位選択セルＣｔｓ（１）～Ｃｔｓ（Ｐ）、上位ダミーセルＣｔｄ（１）～Ｃｔｄ（Ｐ）、メモリセルＣｍ（１、１）～Ｃｍ（Ｐ、Ｎ）、下位ダミーセルＣｂｄ（１）～Ｃｂｄ（Ｐ）および下位選択セルＣｂｓ（１）～Ｃｂｓ（Ｐ）は、制御端子、第１の端子および第２の端子を有するフローティングゲート型のトランジスタまたは電荷トラップ型のトランジスタであってもよく、シングルレベルセル（ＳＬＣ）型、マルチレベルセル（ＭＬＣ）型、トリプルレベルセル（ＴＬＣ）型、クァッドレベルセル（ＱＬＣ）型、またはハイレベル型であってもよい。上位選択セルＣｔｓ（１）～Ｃｔｓ（Ｐ）、上位ダミーセルＣｔｄ（１）～Ｃｔｄ（Ｐ）、下位ダミーセルＣｂｄ（１）～Ｃｂｄ（Ｐ）および下位選択セルＣｂｓ（１）～Ｃｂｓ（Ｐ）は、より高いプログラム状態にプログラムされてもよく、その結果、これらのセルの閾値電圧は、消去状態のメモリセルＣｍ（１、１）～Ｃｍ（Ｐ、Ｎ）の閾値電圧を超える。上位選択線ＴＳＬは、上位選択セルＣｔｓ（１）～Ｃｔｓ（Ｐ）の制御端子に結合されてもよく、ビット線ＢＬ（１）～ＢＬ（Ｐ）は、上位選択セルＣｔｓ（１）～Ｃｔｓ（Ｐ）の第１の端子にそれぞれ結合されてもよい。上位ダミーワード線ＴＤＷＬは、上位ダミーセルＣｔｄ（１）～Ｃｔｄ（Ｐ）の制御端子に接続され、上位ダミーセルＣｔｄ（１）～Ｃｔｄ（Ｐ）の第１の端子は、上位選択セルＣｔｓ（１）～Ｃｔｓ（Ｐ）の第２の端子にそれぞれ接続されてもよい。ワード線ＷＬ（１）～ＷＬ（Ｎ）は、それぞれ、第１の行のメモリセルＣｍ（１、１）～Ｃｍ（Ｐ、１）～第Ｎの行のメモリセルＣｍ（１、Ｎ）～Ｃｍ（Ｐ、Ｎ）に接続され、メモリセルＣｍ（１、１）～Ｃｍ（Ｐ、１）の第１の端子は、それぞれ、上位ダミーセルＣｔｄ（１）～Ｃｔｄ（Ｐ）の第２の端子に接続されてもよい。下位ダミーワード線ＢＤＷＬは、下位ダミーセルＣｂｄ（１）～Ｃｂｄ（Ｐ）の制御端子に接続されてもよく、下位ダミーセルＣｂｄ（１）～Ｃｂｄ（Ｐ）の第１の端子は、メモリセルＣｍ（１、Ｎ）～Ｃｍ（Ｐ、Ｎ）の第２の端子にそれぞれ接続されてもよい。下位選択線ＢＳＬは、下位選択セルＣｂｓ（１）～Ｃｂｓ（Ｐ）の制御端子に接続されてもよく、下位選択セルＣｂｓ（１）～Ｃｂｓ（Ｐ）の第１の端子は、下位ダミーセルＣｂｄ（１）～Ｃｂｄ（Ｐ）の第２の端子にそれぞれ接続されてもよく、ソース線ＳＬは、下位選択セルＣｂｓ（１）～Ｃｂｓ（Ｐ）の第２の端子に接続されてもよい。各ストリングＳ（ｐ）は、直列に結合されたメモリセルＣｍ（ｐ、１）～Ｃｍ（ｐ、Ｎ）を含むことができ、ｐは整数であり、１≦ｐ≦Ｐである。
コントローラ１２は、上位選択セルＣｔｓ（１）～Ｃｔｓ（Ｐ）、上位ダミーセルＣｔｄ（１）～Ｃｔｄ（Ｐ）、メモリセルＣｍ（１、１）～Ｃｍ（Ｐ、Ｎ）、下位ダミーセルＣｂｄ（１）～Ｃｂｄ（Ｐ）および下位選択セルＣｂｓ（１）～Ｃｂｓ（Ｐ）の動作を制御するために、上位選択線ＴＳＬ、上位ダミーワード線ＴＤＷＬ、ワード線ＷＬ（１）～ＷＬ（Ｎ）、下位ダミーワード線ＢＤＷＬ、下位選択線ＢＳＬ、ソース線ＳＬおよびビット線ＢＬ（１）～ＢＬ（Ｐ）に結合されてもよい。プログラム動作において、メモリセルＣｍ（１、１）～Ｃｍ（Ｐ、Ｎ）には、ソース線側からビット線側に向かって（例えば、第Ｎの行から第１の行に向かって）、または、ビット線側からソース線側に向かって（例えば、第１の行から第Ｎの行に向かって）、データがプログラムされてよい。選択行をプログラムするとき、コントローラ１２は、プログラムするために、上位選択線ＴＳＬに供給電圧（例えば、３．３Ｖ）を、下位選択線ＢＳＬに接地電圧（例えば、０Ｖ）を、選択ワード線（例えば、ＷＬ（１））にプログラム電圧（例えば、２０Ｖ）を、非選択ワード線（例えば、ＷＬ（２）～ＷＬ（Ｎ））、上位ダミーワード線ＴＤＷＬおよび下位ダミーワード線ＢＤＷＬにパス電圧（例えば、１０Ｖ）を、選択ビット線（例えば、ＢＬ（１）およびＢＬ（２））に接地電圧を印加し、プログラムを禁止するために、非選択ビット線（例えば、ＢＬ（３）およびＢＬ（Ｐ））に供給電圧を印加することができる。プログラム禁止ストリング（例えば、ＢＬ（３））では、選択ワード線（例えば、ＷＬ（１））上のプログラム電圧および非選択ワード線（例えば、ＷＬ（２）～ＷＬ（Ｎ））上のパス電圧は、それぞれのセル（例えば、メモリセルＣｍ（３、１）～Ｃｍ（３、Ｎ）、上位ダミーセルＣｔｄ（１）および下位ダミーセルＣｔｂ（１））のチャネル領域に結合されて、自己昇圧電圧（例えば、６Ｖ～８Ｖ）を有する自己昇圧チャネルを確立し、選択ワード線に印加されたプログラム電圧と自己昇圧チャネル内の自己昇圧電圧との間の電位差を減少させ、プログラム撹乱を減少させることができる。自己昇圧電圧のレベルはプログラム撹乱量に直接影響するため、プログラム動作の前に、コントローラ１２は、読み出し動作においてリカバリ処理を適用して、上位選択セルＣｔｓ（１）～Ｃｔｓ（Ｐ）、上位ダミーセルＣｔｄ（１）～Ｃｔｄ（Ｐ）、メモリセルＣｍ（１、１）～Ｃｍ（Ｐ、Ｎ）、下位ダミーセルＣｂｄ（１）～Ｃｂｄ（Ｐ）および下位選択セルＣｂｓ（１）～Ｃｂｓ（Ｐ）のチャネルから過剰な電子を放電させて、プログラム禁止ストリングの自己昇圧チャネルにおける最大の自己昇圧電圧を確保してもよい。
図２は、例示的な読み出し動作を採用する場合のメモリデバイス１の選択された信号のタイミング図を示す。選択された信号は、非選択ビット線ＢＬ（ｐ）、上位選択線ＴＳＬ、上位ダミーワード線ＴＤＷＬ、選択ワード線ＷＬ（ｎ）および非選択ワード線上の信号を含み、ｎは整数であり、１≦ｎ≦Ｎである。非選択ワード線は、ワード線ＷＬ（１）～ＷＬ（ｎ－１）、ＷＬ（ｎ＋１）～ＷＬ（ｎ）であってもよい。メモリデバイス１は、プログラム期間Ｔｐｇｍにおけるプログラム処理の前に、リカバリ期間Ｔｒｃｖにおいてリカバリ処理を行ってもよい。時刻ｔ１～ｔ２において、コントローラ１２は、選択ワード線ＷＬ（ｎ）および非選択ワード線を低電圧ＶＩに保持したまま、非選択ビット線ＢＬ（ｐ）、上位選択線ＴＳＬおよび上位ダミーワード線ＴＤＷＬを、低電圧ＶＩ（例えば、０Ｖ）からプリパルス電圧Ｖｐｒｅ（例えば、４Ｖ）まで駆動する。時刻ｔ２において、非選択ビット線ＢＬ（ｐ）、上位選択線ＴＳＬ、および上位ダミーワード線ＴＤＷＬ上の電圧がプリパルス電圧Ｖｐｒｅに達し、プログラム禁止ストリング内に上位選択セルおよび上位ダミーセルのチャネルを確立し、上位ダミーセルのドレインと非選択ワード線との間に経路を生成して隣接メモリセルから電子を放出する。時刻ｔ３～ｔ４において、コントローラ１２は、上位選択線ＴＳＬをプリパルス電圧Ｖｐｒｅから低電圧ＶＩに駆動する。時刻ｔ４において、上位選択線ＴＳＬ上の電圧が低電圧ＶＩに達し、上位選択セルＣｔｓ（ｐ）がオフにされて電子の放出経路が遮断され、上位選択セルＣｔｓ（ｐ）のチャネルから放出された電子がビット線ＢＬ（ｐ）を介して放出され得る。時刻ｔ５～ｔ６において、コントローラ１２は、非選択ビット線ＢＬ（ｐ）をプリパルス電圧Ｖｐｒｅから低電圧ＶＩに駆動する。時刻ｔ６において、非選択ビット線ＢＬ（ｐ）の電圧が低電圧ＶＩに達し、電子の放出を停止する。時刻ｔ３からｔ７の間、コントローラ１２は、上位ダミーワード線ＴＤＷＬの電圧をプリパルス電圧Ｖｐｒｅに維持し、上位ダミーセルＣｔｄ（ｐ）のチャネルに電子を蓄積する。時刻ｔ７～ｔ８において、コントローラ１２は、上位ダミーワード線ＴＤＷＬをプリパルス電圧Ｖｐｒｅからダミーセル電圧Ｖｄｍｃに駆動し、非選択ワード線を低電圧ＶＩからパス電圧Ｖｐａｓｓに駆動し、選択ワード線ＷＬ（ｎ）を低電圧ＶＩから第１のプログラムパルス電圧Ｖｐｇｍ１に駆動し、プログラム禁止ストリングの自己昇圧チャネルを確立する。ダミーセル電圧Ｖｄｍｃおよび第１のプログラムパルス電圧Ｖｐｇｍ１は、パス電圧Ｖｐａｓｓと実質的に等しくてもよい。時刻ｔ９～ｔ１０において、コントローラ１２は、選択ワード線ＷＬ（ｎ）をさらに駆動し、第１のプログラムパルス電圧Ｖｐｇｍ１を第２のプログラムパルス電圧Ｖｐｇｍ２に駆動する。第２のプログラムパルス電圧Ｖｐｇｍ２は、第１のプログラムパルス電圧Ｖｐｇｍ１よりも高くてもよい。時間ｔ７の後、選択ワード線ＷＬ（ｎ）上の上昇する電圧は、自己昇圧電圧を徐々に上昇させ、上位ダミーセルＣｔｄ（ｐ）のチャネルから電子を引き出し、自己昇圧電圧を降下させ、プログラム撹乱の結果としてメモリセルに不注意なプログラムをもたらす可能性がある。
図３は、別の例示的な読み出し動作を採用する場合のメモリデバイス１の選択された信号のタイミング図を示す。選択された信号は、非選択ビット線ＢＬ（ｐ）、上位選択線ＴＳＬ、上位ダミーワード線ＴＤＷＬ、選択ワード線ＷＬ（ｎ）および非選択ワード線上の信号を含む。メモリデバイス１は、プログラム期間Ｔｐｇｍにおけるプログラム処理の前に、リカバリ期間Ｔｒｃｖにおいてリカバリ処理を行ってもよい。時刻ｔ１～ｔ３と時刻ｔ７～ｔ１０との間、メモリデバイス１は、図２と同様に動作する。時刻ｔ３～ｔ４において、コントローラ１２は、上位選択線ＴＳＬおよび上位ダミーワード線ＴＤＷＬをプリパルス電圧Ｖｐｒｅから低電圧ＶＩに駆動する。時刻ｔ４において、上位選択線ＴＳＬおよび上位ダミーワード線ＴＤＷＬの電圧が低電圧ＶＩに達し、プログラム禁止ストリング内の上位選択セルＣｔｓ（ｐ）および上位ダミーセルＣｔｄ（ｐ）がオフになる。上位選択セルＣｔｓ（ｐ）および上位ダミーセルＣｔｄ（ｐ）の閾値電圧が消去状態のメモリセルの閾値電圧を超えているため、上位ダミーセルＣｔｄ（ｐ）のチャネルからの電子は、非選択ビット線ＢＬ（ｐ）ではなく、隣接メモリセルに転送される可能性がある。時刻ｔ４～ｔ７において、コントローラ１２は、上位ダミーワード線ＴＤＷＬを低電圧ＶＩで保持する。時刻ｔ７以降、上位ダミーセルＣｔｄ（ｐ）からの電子により、自己昇圧電圧が低下し、プログラム撹乱によりプログラム禁止ストリングのメモリセルが意図せずプログラムされる。
図４は、本発明の一実施形態による、メモリデバイス１を動作させる方法４００のフローチャートである。方法４００は、プログラム動作の前に過剰な電子を放出するためにメモリデバイス１のプログラム禁止ストリングＳ（ｐ）を動作させるステップＳ４０２～Ｓ４０６を含む。ステップＳ４０２およびＳ４０４は、プログラム禁止ストリングＳ（ｐ）から電子を除去するために使用され、ステップＳ４０６は、プログラム禁止ストリングＳ（ｐ）をプログラム撹乱から保護するために使用される。任意の合理的なステップの変更または調整は、本開示の範囲内である。ステップＳ４０２～Ｓ４０６は以下のように説明される。
ステップＳ４０２：プログラム動作の前に、コントローラ１２は、ワード線ＷＬ（１）～ＷＬ（Ｎ）に低電圧ＶＩを印加しながら、上位ダミーワード線ＴＤＷＬ、上位選択線ＴＳＬおよびビット線ＢＬ（ｐ）にプリパルス電圧Ｖｐｒｅを印加する。
ステップＳ４０４：プログラム動作の前に、コントローラ１２は、ワード線ＷＬ（１）～ＷＬ（Ｎ）に低電圧ＶＩを印加しながら、上位ダミーワード線ＴＤＷＬ、上位選択線ＴＳＬ、およびビット線ＢＬ（ｐ）に低電圧ＶＩを順次印加する。
ステップＳ４０６：プログラム動作において、コントローラ１２は、選択ワード線にプログラムパルスを印加し、非選択ワード線にパス電圧を印加しながら、上位ダミーワード線ＴＤＷＬにダミーセル電圧Ｖｄｍｃを印加する。
ステップＳ４０２において、プログラム禁止ストリングＳ（ｐ）の上位ダミーセルＣｔｄ（ｐ）、上位選択セルＣｔｓ（ｐ）およびビット線ＢＬ（ｐ）にプリパルス電圧Ｖｐｒｅを印加し、メモリセルＣｍ（ｐ、１）～Ｃｍ（ｐ、Ｎ）、特にプログラム禁止ストリングＳ（ｐ）のメモリセルＣｍ（ｐ、１）から電子を取り出して、ビット線ＢＬ（ｐ）に放出する。ステップＳ４０４において、上位選択セルＣｔｓ（ｐ）およびビット線ＢＬ（ｐ）にプリパルス電圧Ｖｐｒｅを印加しながら、上位ダミーセルＣｔｄ（ｐ）に低電圧ＶＩを印加すると、上位ダミーセルＣｔｄ（ｐ）から放出された電子が、上位選択セルＣｔｓ（ｐ）のソースからビット線ＢＬ（ｐ）に放出される。同様に、ビット線ＢＬ（ｐ）にプリパルス電圧Ｖｐｒｅを印加しながら、上位選択セルＣｔｓ（ｐ）に低電圧ＶＩを印加すると、上位選択セルＣｔｓ（ｐ）から放出された電子がビット線ＢＬ（ｐ）に放出される。このようにして、ステップＳ４０６のプログラム動作中にプログラム禁止ストリングＳ（ｐ）のメモリセルに戻る電子はないか、または非常に限られた数の電子しかない。ダミーセル電圧Ｖｄｍｃは、パス電圧Ｖｐａｓｓとほぼ等しくてもよいし、異なっていてもよい。
図５は、方法４００を採用する場合のメモリデバイス１の選択された信号のタイミング図を示す。選択された信号は、非選択ビット線ＢＬ（ｐ）、上位選択線ＴＳＬ、上位ダミーワード線ＴＤＷＬ、選択ワード線ＷＬ（ｎ）および非選択ワード線上の信号を含む。メモリデバイス１は、プログラム期間Ｔｐｇｍにおけるプログラム処理の前に、リカバリ期間Ｔｒｃｖにおいてリカバリ処理を行ってもよく、リカバリ期間Ｔｒｃｖは時刻ｔ１～ｔ９の間に発生し、プログラム期間Ｔｐｇｍは時刻ｔ９以降に発生する。時刻ｔ１～ｔ３の間、メモリデバイス１は、図２と同様に動作する。時刻ｔ３～ｔ５において、コントローラ１２は、上位ダミーワード線ＴＤＷＬをプリパルス電圧Ｖｐｒｅから低電圧ＶＩに駆動する。時刻ｔ５において、上位ダミーワード線ＴＤＷＬ上の電圧が低電圧ＶＩに達し、プログラム禁止ストリング内の上位ダミーセルＣｔｄ（ｐ）がオフになる。時刻ｔ４～ｔ６において、コントローラ１２は、上位選択線ＴＳＬをプリパルス電圧Ｖｐｒｅから低電圧ＶＩに駆動する。時刻ｔ６において、上位選択線ＴＳＬ上の電圧が低電圧ＶＩに達し、プログラム禁止ストリング内の上位選択セルＣｔｓ（ｐ）がオフになる。時刻ｔ７～ｔ８において、コントローラ１２は、ビット線ＢＬ（ｐ）をプリパルス電圧Ｖｐｒｅから低電圧ＶＩに駆動する。時刻ｔ８において、ビット線ＢＬ（ｐ）上の電圧が低電圧ＶＩに達し、プログラム禁止ストリングからの電子の除去が完了する。時刻ｔ９～ｔ１２において、メモリデバイス１は、図２の時刻ｔ７～ｔ１０と同様に動作する。時刻ｔ９以降、プログラム禁止ストリングから大量の電子が除去されるため、自己昇圧電圧が上昇し、プログラム動作中のプログラム撹乱の抑制が容易になり、データの信頼性が向上する。
方法４００は、上位ダミーワード線ＴＤＷＬ、上位選択線ＴＳＬおよびビット線ＢＬ（ｐ）に関して説明されているが、方法４００は、ソース側からソース線ＳＬ内に不要な電子を放出するために、方法４００において上位ダミーワード線ＴＤＷＬ、上位選択線ＴＳＬ、およびビット線ＢＬ（ｐ）をそれぞれ下位ダミーワード線ＢＤＷＬ、下位選択線ＢＳＬおよびソース線ＳＬに置き換えることによって、下位ダミーワード線ＢＤＷＬ、下位選択線ＢＳＬおよびソース線ＳＬにも適用可能である。
図６～図８は、メモリデバイス１のストリングＳ（ｐ）に対するステップＳ４０２およびＳ４０４の効果を断面図で示す。ストリングＳ（ｐ）は、プログラムされることが禁止されており、上位選択セルＣｔｓ（ｐ）、上位ダミーセルＣｔｄ（ｐ）、メモリセルＣｍ（ｐ、１）～Ｃｍ（ｐ、Ｎ）、下位ダミーセルＣｂｄ（ｐ）および下位選択セルＣｂｓ（ｐ）を含む。図６では、ビット線ＢＬ（ｐ）、ソース線ＳＬ、ならびに、上位選択セルＣｔｓ（ｐ）、上位ダミーセルＣｔｄ（ｐ）、下位ダミーセルＣｂｄ（ｐ）および下位選択セルＣｂｓ（ｐ）の制御端子にプリパルス電圧Ｖｐｒｅが印加され、メモリセルＣｍ（ｐ、１）～Ｃｍ（ｐ、Ｎ）の制御端子に低電圧ＶＩが印加され、プリパルス電圧Ｖｐｒｅによりチャネル６０～６３が誘導され、メモリセルＣｍ（ｐ、１）およびＣｍ（ｐ、Ｎ）から電子が引き出され、上位ダミーセルＣｔｄ（ｐ）のソースからビット線ＢＬ（ｐ）に、および下位ダミーセルＣｂｄ（ｐ）のドレインからソース線ＳＬに電子が漏れる。図７では、上位ダミーセルＣｔｄ（ｐ）、下位ダミーセルＣｂｄ（ｐ）およびメモリセルＣｍ（ｐ、１）～Ｃｍ（ｐ、Ｎ）の制御端子に低電圧ＶＩが印加され、ビット線ＢＬ（ｐ）、ソース線ＳＬ、ならびに上位選択セルＣｔｓ（ｐ）および下位選択セルＣｂｓ（ｐ）の制御端子にプリパルス電圧Ｖｐｒｅが印加され、チャネル６０および６３を維持しながらチャネル６１および６２を除去し、上位ダミーセルＣｔｄ（ｐ）および下位ダミーセルＣｂｄ（ｐ）から放出された電子を引き出し、上位選択セルＣｔｓ（ｐ）のソースからビット線ＢＬ（ｐ）に、および下位選択セルＣｂｓ（ｐ）のドレインからソース線ＳＬに電子を放出する。図８では、上位選択セルＣｔｓ（ｐ）、上位ダミーセルＣｔｄ（ｐ）、メモリセルＣｍ（ｐ、１）～Ｃｍ（ｐ、Ｎ）、下位ダミーセルＣｂｄ（ｐ）および下位選択セルＣｂｓ（ｐ）の制御端子に低電圧ＶＩが印加され、ビット線ＢＬ（ｐ）およびソース線ＳＬにプリパルス電圧Ｖｐｒｅが印加され、チャネル６０～６３が除去され、上位選択セルＣｔｓ（ｐ）および下位選択セルＣｂｓ（ｐ）から電子が引き出され、電子がビット線ＢＬ（ｐ）およびソース線ＳＬに放出される。図６～図８に示すように、プログラム前に過剰な電子がビット線ＢＬ（ｐ）およびソース線ＳＬに放出され、自己昇圧チャネル内の自己昇圧電圧が上昇し、プログラム動作中のプログラム撹乱のレベルが減少する。
図９は、それぞれ、図２、図３、および図５の方法の電子分布９０～９２を示し、横軸はソース線ＳＬからの距離を表し、縦軸は電子密度を表す。電子分布９０は、図２の方法を採用した場合、かなりの量の電子が上位選択セルＣｔｓ（ｐ）および上位ダミーセルＣｔｄ（ｐ）に蓄積されることを示し、電子分布９１は、図３の方法を採用した場合、より多くの量の電子が上位選択セルＣｔｓ（ｐ）および上位ダミーセルＣｔｄ（ｐ）に蓄積されることを示し、電子分布９２は、図５の方法を採用した場合、ビット線ＢＬ（ｐ）上のすべてのセルにおいて電子の量が減少していることを示す。
図１０は、それぞれ、図２、図３および図５の方法のチャネル電圧１００～１０２を示し、横軸はソース線ＳＬからの距離を表し、縦軸はチャネル電圧を表す。チャネル電圧１００および１０１と比較して、チャネル電圧１０２は最も高いチャネル電圧を有し、したがって、プログラム撹乱は、図２、図３、および図５の方法の中で最も小さい。
メモリデバイス１および方法４００は、メモリ回路１４のプログラム禁止ストリングから過剰な電子を順次取り出し、プログラム禁止ストリング内の電子を減少させ、自己昇圧電圧を上昇させ、プログラム撹乱のレベルを減少させ、データ信頼性を向上させるために使用される。
当業者は、本発明の教示を保持しながら、装置および方法の多数の修正および変更を行うことができることを容易に理解するであろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ限定されると解釈されるべきである。

Claims (18)

  1. メモリデバイスを動作させる方法であって、前記メモリデバイスは、上位選択セルと、上位ダミーセルと、メモリセルのストリングとを含み、前記上位選択セルは、ビット線に結合された第１の端子と、上位選択線に結合された制御端子とを有し、前記上位ダミーセルは、前記上位選択セルの第２の端子に結合された第１の端子と、上位ダミーワード線に結合された制御端子とを有し、前記メモリセルのストリングは、前記上位ダミーセルの第２の端子に結合された第１の端子と、それぞれのワード線に結合された制御端子とを有し、前記方法は、
    プログラム動作の前に、前記ワード線に低電圧を印加しながら、前記上位ダミーワード線、前記上位選択線および前記ビット線にプリパルス電圧を印加することと、その後、前記ワード線に前記低電圧を印加しながら、前記上位ダミーワード線、前記上位選択線および前記ビット線に前記低電圧を順次印加することと、を含む、方法。
  2. 前記プログラム動作において、前記ワード線の選択ワード線にプログラムパルスを印加しながら、前記上位ダミーワード線に上位ダミーセル電圧を印加することをさらに含む、
    請求項１に記載の方法。
  3. 前記プリパルス電圧は前記上位ダミーセル電圧よりも小さい、請求項２に記載の方法。
  4. 前記プログラム動作において、前記ワード線の非選択ワード線にパス電圧を印加することをさらに含む、
    請求項２に記載の方法。
  5. 前記パス電圧は前記プログラム電圧よりも小さい、請求項４に記載の方法。
  6. 前記プログラム動作において、前記ビット線および前記上位選択線に前記低電圧を印加して、前記メモリセルのストリングを非選択にすることをさらに含む、
    請求項２に記載の方法。
  7. 前記低電圧は接地電圧である、請求項１に記載の方法。
  8. 前記メモリデバイスは、３次元ＮＡＮＤフラッシュメモリデバイスである、請求項１に記載の方法。
  9. 前記メモリデバイスは、下位ダミーワード線と、下位選択線と、接地電圧を受け取るように構成されたソース線と、下位ダミーセルと、下位選択セルとをさらに含み、前記下位ダミーセルは、前記メモリセルのストリングの前記第２の端子に結合された第１の端子と、前記下位ダミーワード線に結合された制御端子と、第２の端子とを有し、前記下位選択セルは、前記下位ダミーセルの前記第２の端子に結合された第１の端子と、前記下位選択線に結合された制御端子と、前記ソース線に結合された第２の端子とを有し、
    前記方法は、前記ワード線に前記低電圧を印加しながら、前記下位ダミーワード線、前記下位選択線および前記ソース線に前記プリパルス電圧を印加することと、前記ワード線に前記低電圧を印加しながら、前記下位ダミーワード線、前記下位選択線および前記ソース線に前記低電圧を順次印加することと、をさらに含む、
    請求項１に記載の方法。
  10. メモリデバイスであって、
    ビット線と、
    上位選択線と、
    上位ダミーワード線と、
    ワード線と、
    前記ビット線に結合された第１の端子、前記上位選択線に結合された制御端子、および第２の端子を含む上位選択セルと、
    前記上位選択セルの前記第２の端子に結合された第１の端子、前記上位ダミーワード線に結合された制御端子、および第２の端子を含む上位ダミーセルと、
    前記上位ダミーセルの前記第２の端子に結合された第１の端子、前記それぞれのワード線に結合された制御端子、および第２の端子を含むメモリセルのストリングと、
    前記ビット線、前記上位選択線、前記上位ダミーワード線および前記ワード線に結合され、プログラム動作の前に、前記ワード線に低電圧を印加しながら、前記上位ダミーワード線、前記上位選択線および前記ビット線にプリパルス電圧を印加し、その後、前記ワード線に前記低電圧を印加しながら、前記上位ダミーワード線、前記上位選択線および前記ビット線に前記低電圧を順次印加するように構成されたコントローラと、を含む、メモリデバイス。
  11. 前記プログラム動作において、前記コントローラは、前記ワード線の選択ワード線にプログラムパルスを印加しながら、前記上位ダミーワード線に上位ダミーセル電圧を印加するようにさらに構成される、請求項１０に記載のメモリデバイス。
  12. 前記プリパルス電圧は前記上位ダミーセル電圧よりも小さい、請求項１１に記載のメモリデバイス。
  13. 前記プログラム動作において、前記コントローラは、前記ワード線の非選択ワード線にパス電圧を印加するようにさらに構成される、請求項１１に記載のメモリデバイス。
  14. 前記パス電圧は前記プログラム電圧よりも小さい、請求項１３に記載のメモリデバイス。
  15. 前記プログラム動作において、前記コントローラは、前記ビット線および前記上位選択線に前記低電圧を印加して、前記メモリセルのストリングを非選択にするようにさらに構成される、請求項１１に記載のメモリデバイス。
  16. 前記低電圧は接地電圧である、請求項１０に記載のメモリデバイス。
  17. 前記メモリデバイスは、３次元ＮＡＮＤフラッシュメモリデバイスである、請求項１０に記載のメモリデバイス。
  18. 下位ダミーワード線と、
    下位選択線と、
    接地電圧を受け取るように構成されたソース線と、
    前記メモリセルのストリングの前記第２の端子に結合された第１の端子、前記下位ダミーワード線に結合された制御端子、および第２の端子を含む下位ダミーセルと、
    前記下位ダミーセルの前記第２の端子に結合された第１の端子、前記下位選択線に結合された制御端子、前記およびソース線に結合された第２の端子を含む下位選択セルと、をさらに含み、
    前記コントローラは、前記下位ダミーワード線、前記下位選択線および前記ソース線にさらに結合され、前記プログラム動作の前に、前記ワード線に前記低電圧を印加しながら、前記下位ダミーワード線、前記下位選択線および前記ソース線に前記プリパルス電圧を印加し、前記ワード線に前記低電圧を印加しながら、前記下位ダミーワード線、前記下位選択線および前記ソース線に前記低電圧を順次印加するように構成される、
    請求項１０に記載のメモリデバイス。
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