KR20170032369A - 멀티-레벨 패스 신호를 이용한 메모리들의 프로그래밍 - Google Patents

멀티-레벨 패스 신호를 이용한 메모리들의 프로그래밍 Download PDF

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KR20170032369A
KR20170032369A KR1020177003814A KR20177003814A KR20170032369A KR 20170032369 A KR20170032369 A KR 20170032369A KR 1020177003814 A KR1020177003814 A KR 1020177003814A KR 20177003814 A KR20177003814 A KR 20177003814A KR 20170032369 A KR20170032369 A KR 20170032369A
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차란 스리니바산
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마이크론 테크놀로지, 인크.
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Abstract

멀티-레벨 패스 신호들을 가지고 메모리들을 프로그래밍하기 위한 방법들 및 메모리들이 제공된다. 하나의 방법은, 메모리의 특정 목표 데이터 상태로 프로그래밍되도록 선택된 메모리의 셀들을 프로그래밍하는 단계, 특정 목표 데이터 상태로 프로그래밍되도록 선택된 메모리의 셀들을 프로그래밍하는 동안 특정 목표 데이터 상태보다 더 낮은 목표 데이터 상태들로 프로그래밍되도록 선택된 메모리의 셀들을 프로그래밍하기 위하여 프로그램 방해를 사용하는 단계, 및 특정 목표 데이터 상태보다 더 낮은 목표 데이터 상태들로 프로그래밍되도록 선택된 메모리의 셀들에 대한 채널 전압을 부스트하는 단계를 포함한다. 부스트하는 단계는 다-단계 패스 신호를 사용하는 것을 포함할 수 있다.

Description

멀티-레벨 패스 신호를 이용한 메모리들의 프로그래밍{PROGRAMMING MEMORIES WITH MULTI-LEVEL PASS SIGNAL}
본 실시예들은 전반적으로 메모리 디바이스들에 관한 것이며, 더 구체적으로는 메모리 디바이스들에서의 프로그래밍에 관한 것이다.
(때때로 본원에서 "메모리들"로 지칭되는) 메모리 장치는 전형적으로, 컴퓨터들 또는 그 밖의 전자 시스템들 내에 내부적, 반도체, 집적 회로들로서 제공된다. 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 및 플래시 메모리를 포함하는 다수의 상이한 유형들의 메모리가 존재한다.
플래시 메모리 디바이스들은 전자 애플리케이션들의 광범위한 범위에 대하여 비-휘발성 메모리의 인기 있는 소스로 발전되었다. 플래시 메모리 디바이스들은 전형적으로 1-트랜지스터 메모리 셀을 사용하며, 이는 높은 메모리 밀도, 높은 신뢰성, 및 낮은 전력 소모를 가능하게 한다. 플로팅 게이트들 또는 트래핑(trapping) 층들 또는 다른 물리적 현상과 같은 전하 저장 구조체의 프로그래밍을 통한 셀들의 문턱 전압의 변화들이 각각의 셀의 데이터 상태를 결정한다. 플래시 메모리 디바이스들을 사용하는 일반적인 전자 시스템들은, 비제한적으로, 개인용 컴퓨터들, 개인용 정보 단말기(PDA)들, 디지털 카메라들, 디지털 매체 플레이어들, 디지털 레코더들, 게임들, 전기기기들, 차량들, 무선 디바이스들, 셀룰러 폰들, 및 착탈가능 메모리 모듈들을 포함하며, 플래시 메모리의 사용이 계속해서 확대되고 있다.
전자 시스템들의 성능 및 복잡도가 증가함에 따라, 시스템 내의 추가적인 메모리에 대한 필요성이 또한 증가한다. 그러나, 시스템의 비용을 계속해서 감소시키기 위하여, 부품들의 수가 최소로 유지되어야만 한다. 이는, 멀티레벨 셀(multilevel cell; MLC)들과 같은 이러한 기술들을 사용하여 집적 회로의 메모리 밀도를 증가시킴으로써 달성될 수 있다. 예를 들어, MLC NAND 플래시 메모리는 매우 비용 효율적인 비-휘발성 메모리이다. 4 레벨 MLC에 있어서, 4개의 가능한 최종 데이터 상태들이 존재한다. NAND 메모리 디바이스의 메모리 용량을 증가시키기 위하여 사용되는 하나의 기술은 메모리 어레이를 3차원(3D) 방식으로 형성하는 것이다. 다시 말해서, 전형적으로 2D 메모리로서 지칭되는 메모리 다이(die) 상에 수평으로 형성되는 직렬 메모리 스트링들 대신에, 직렬 스트링들이 기판 상에 수직으로 형성된다.
메모리들에서의 프로그래밍은 전형적으로, 메모리 셀들의 선택된 그룹(예를 들어, 선택된 페이지)의 각각의 메모리 셀을 개별적인 목표 데이터 상태(이는 임시(interim) 또는 최종 데이터 상태일 수 있음)로 프로그래밍하기 위하여 검증 펄스들에 의해 분리된 복수의 프로그래밍 펄스들을 프로그램 전압(Vpgm)으로 인가함으로써 달성된다. 이러한 기법을 이용하여, 프로그래밍 펄스들이 선택된 셀들에 대한 액세스 라인들(예를 들어, 워드 라인들)에 인가된다. 각각의 프로그래밍 펄스 이후에, 검증 펄스 또는 복수의 검증 펄스들이 선택된 셀들의 프로그래밍을 검증하기 위하여 사용된다. 현재의 프로그래밍은 증분 단계 펄스 프로그래밍 기법으로 다수의 프로그래밍 펄스들을 사용하며, 여기에서 각각의 프로그래밍 펄스는 셀 문턱 전압을 특정한 양만큼 이동시키는 단일 펄스이며, 이와 함께 Vpgm이 각각의 후속 프로그래밍 펄스에 따라 증가한다.
NAND 메모리들은 전형적으로, 선택된 셀의 채널을 기준 전압(예를 들어, 접지)으로 또는 선택적 슬로우 프로그래밍 수렴(selective slow programming convergence; SSPC) 전압으로 프로그래밍되도록 홀딩하고, 이상에서 설명된 프로그래밍 펄스들 및 검증 펄스들을 인가함으로써 프로그래밍된다. 이러한 방법을 사용하는 프로그래밍은 임의의 프로그래밍된 목표 데이터 상태(예를 들어, 셀 당 2 비트의 멀티-레벨 메모리의 경우에서 L1, L2, L3, 여기에서 L0은 "소거된" 목표 데이터 상태일 수 있음)에 대하여 적용이 가능하다. 제 1 프로그래밍 동작은 전형적으로 선택된 셀들의 제 1 프로그래밍된 데이터 상태(예를 들어, L1)로의 프로그래밍을 시작하기에는 충분히 높지만 제 2 프로그래밍된 목표 데이터 상태(예를 들어, L2)로의 이러한 셀들의 프로그래밍을 오버슈팅(overshoot)하지 않기에 충분히 낮은 Vpgm을 사용한다. 프로그램 전압은, 제 3 프로그래밍된 데이터 상태(L3)로 프로그래밍될 셀들의 프로그래밍이 완료되고 프로그래밍 동작이 완료될 때까지, 후속 동작들에서 순차적으로 증가한다.
NAND 밀도가 스케일링에 따라 증가함에 따라, 증가된 액세스 라인 및 데이터 라인(예를 들어, 비트 라인) 커패시턴스들이 증가된 프로그래밍 시간(Tprog)을 초래한다. 이에 더하여, 3차원 NAND와 함께 사용되는 새로운 어레이 아키텍처들이 또한 증가된 커패시턴스들을 야기하며, 이는 Tprog를 추가적으로 증가시킨다. 잘 알려진 프로그램 방해(program disturb) 효과들은 전형적으로, 관리될 수 있는 바와 같은 프로그래밍에서의 최종 문턱 전압들에 대하여 작은 충격을 갖도록 프로그래밍 동안 제어된다.
이상에서 언급된 이유들 때문에 그리고 본 명세서를 읽고 이해할 때 당업자들에게 자명해질 다른 이유들 때문에, 메모리들에서의 개선된 프로그래밍 시간에 대한 필요성이 당업계에 존재한다.
도 1은 NAND 아키텍처 메모리 어레이의 일 부분의 일 실시예의 개략도이다.
도 2는 본 개시의 일 실시예에 따른 전자 시스템의 개략적인 블록도이다.
도 3은 본 개시의 일 실시예에 따른 방법의 순서도이다.
도 4는 도 3의 방법의 동작에 대한 파형도이다.
도 5는 본 개시의 다른 방법의 동작에 대한 파형도이다.
도 6은 본 개시의 실시예들에 대한 프로그래밍 펄스들 대 레벨 프로그래밍을 도시하는 도면이다.
도 7은 본 개시의 다른 실시예에 따른 방법의 순서도이다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하며 예로서 특정 실시예들이 도시된 첨부된 도면들에 대한 참조가 이루어진다. 도면들에서, 유사한 번호들은 몇몇 도면들에 걸쳐 실질적으로 유사한 컴포넌트를 나타낸다. 다른 실시예들이 이용될 수 있으며, 본 개시의 범위로부터 벗어나지 않고 구조적, 논리적, 및 전기적 변화들이 이루어질 수 있다. 따라서, 다음의 상세한 설명은 제한적인 의미로 취해지지 않는다.
도 1은 비-휘발성 메모리 셀들의 직렬 스트링들을 포함하는 NAND 아키텍처 메모리 어레이(101)의 일 부분의 일 실시예의 개략도를 예시한다. 메모리 어레이(101)는 직렬 스트링들(104, 105)과 같은 컬럼들로 배열된 비-휘발성 메모리 셀들(예를 들어, 플로팅 게이트)의 어레이를 포함한다. 복수의 직렬 스트링들(104, 105)에 걸쳐 이어지는 액세스 라인(예를 들어, 워드 라인)(WL0 - WL31)은 로우의 메모리 셀들의 제어 게이트들을 바이어싱하기 위하여 로우 내의 각각의 메모리 셀의 제어 게이트들에 결합된다. 짝수/홀수 비트 라인들(BL_E, BL_O)과 같은 데이터 라인들이 직렬 스트링들에 결합되며, 최종적으로는 선택된 비트 라인 상의 전류 또는 전압을 센싱함으로써 각각의 셀의 상태를 검출하고 저장하는 센싱 회로부에 결합된다.
메모리 셀들의 각각의 직렬 스트링(104, 105)은 소스 선택 게이트(예를 들어, 트랜지스터)(116, 117)에 의해 소스(106)에 결합되며, 드레인 선택 게이트(예를 들어, 트랜지스터)(112, 113)에 의해 개별적인 비트 라인(BL_E, BL_O)에 결합된다. 소스 선택 게이트들(116, 117)은 그들의 제어 게이트들에 결합된 소스 선택 게이트 제어 라인 SG(S)(118)에 의해 제어된다. 드레인 선택 게이트들(112, 113)은 드레인 선택 게이트 제어 라인 SG(D)(114)에 의해 제어된다.
도 2는 본 개시의 대안적인 실시예에 따른, 그리고 본 개시의 다양한 실시예들이 실현될 수 있는 메모리 디바이스(200)의 간략화된 블록도이다. 메모리 디바이스(200)는 로우 및 컬럼으로 배열된 메모리 셀들의 어레이(204)를 포함한다. 다양한 실시예들이 주로 NAND 메모리 어레이들을 참조하여 설명될 것이지만, 다양한 실시예들이 메모리 어레이(204)의 특정 아키텍처에 한정되지 않는다. 본 실시예들에 대해 적절한 다른 어레이 아키텍처들의 일부 예들은 NOR 어레이들, AND 어레이들, 및 가상 접지 어레이들을 포함할 수 있다. 추가로, 본원에서 설명되는 실시예들은 본 개시의 범위로부터 벗어나지 않고 SLC 및 MLC 메모리들과 함께 사용하기 위해 용이할 수 있다. 또한, 방법들은 아날로그 포맷으로 판독/센싱될 수 있는 메모리들에 대하여 적용이 가능하다.
로우 디코딩 회로부(208) 및 컬럼 디코딩 회로부(210)는 메모리 디바이스(200)에 제공되는 어드레스 신호들을 디코딩하기 위하여 제공된다. 메모리 어레이(204)를 액세스하기 위하여 어드레스 신호들이 수신되고 디코딩된다. 메모리 디바이스(200)는 또한, 메모리 디바이스(200)로의 데이터, 어드레스들, 및 명령들의 입력뿐만 아니라 메모리 디바이스(200)로부터의 데이터 및 상태 정보의 출력을 관리하기 위한 입력/출력(I/O) 제어 회로부(212)를 포함한다. 어드레스 레지스터(214)는 디코딩 이전에 어드레스 신호들을 래치(latch)하기 위하여 I/O 제어 회로부(212)와 로우 디코딩 회로부(208) 및 컬럼 디코딩 회로부(210) 사이에 결합된다. 명령 레지스터(224)는 인커밍 명령들을 래치하기 위하여 I/O 제어 회로부(212)와 (호스트(230)의 엘러먼트들 및 코드를 포함할 수 있는) 제어 로직(216) 사이에 결합된다. 일 실시예에 있어서, 제어 로직(216), I/O 제어 회로부(212) 및/또는 펌웨어 또는 다른 회로부는 개별적으로, 또는 조합으로, 또는 다른 엘러먼트들과의 조합으로 내부 제어기를 형성할 수 있다. 그러나, 본원에서 사용되는 제어기가 반드시 이러한 컴포넌트들의 임의의 컴포넌트 또는 전부를 포함해야만 하는 것은 아니다. 일부 실시예들에 있어서, 제어기는 (예를 들어, 메모리 어레이와 동일한 다이 상에 위치된) 내부 제어기 및/또는 외부 제어기를 포함할 수 있다. 제어 로직(216)은 명령들에 응답하여 메모리 어레이(204)에 대한 액세스를 제어하며, 호스트(230)와 같은 외부 호스트에 대하여 상태 정보를 생성한다. 제어 로직(216)은 수신된 어드레스 신호들에 응답하여 로우 디코딩 회로부(208) 및 컬럼 디코딩 회로부(210)를 제어하기 위하여 로우 디코딩 회로부(208) 및 컬럼 디코딩 회로부(210)에 결합된다. 상태 레지스터(222)는 외부 제어기로의 출력을 위하여 상태 정보를 래치하기 위해 I/O 제어 회로부(212)와 제어 로직(216) 사이에 결합된다.
메모리 디바이스(200)는 제어 링크(232)를 통해 제어 로직(216)에서 제어 신호들을 수신한다. 제어 신호들은 칩 인에이블(chip enable) CE#, 명령 래치 인에이블 CLE, 어드레스 래치 인에이블 ALE, 및 기입 인에이블 WE#을 포함할 수 있다. 메모리 디바이스(200)는 다중화된 입력/출력(I/O) 버스(234)를 통해 외부 제어기로부터 (명령 신호들의 형태로) 명령들, (어드레스 신호들의 형태로) 어드레스들, (데이터 신호들의 형태로) 데이터를 수신하고, I/O 버스(234)를 통해 외부 제어기로 데이터를 출력할 수 있다. 일 실시예에 있어서, I/O 버스(234)는 또한 하우스키핑(housekeeping)이 표시된다는 것을 호스트(230)에 물리적으로 시그널링(signal)하기 위해 사용된다.
특정 예에 있어서, 명령들은 I/O 제어 회로부(212)에서 I/O 버스(234)의 입력/출력(I/O) 핀들 [7:0]을 통해 수신되며, 명령 레지스터(224) 내에 기입된다. 어드레스들은 I/O 제어 회로부(212)에서 I/O 버스(234)의 입력/출력(I/O) 핀들 [7:0]을 통해 수신되며, 어드레스 레지스터(214) 내에 기입된다. 데이터는, I/O 제어 회로부(212)에서, 8개의 병렬 신호들을 수신할 수 있는 디바이스에 대하여 입력/출력(I/O) 핀들 [7:0]을 통해 수신될 수 있거나, 또는, 16개의 병렬 신호들을 수신할 수 있는 디바이스에 대해서는 입력/출력(I/O) 핀들 [15:0]을 통해 수신될 수 있으며, 센싱 회로부(예를 들어, 센싱 증폭기들 및 페이지 버퍼들)(218)로 전송된다. 데이터는 또한 8개의 병렬 신호들을 송신할 수 있는 디바이스에 대해서 입력/출력(I/O) 핀들 [7:0]을 통해서 또는 16개의 병렬 신호들을 송신할 수 있는 디바이스에 대해서는 입력/출력(I/O) 핀들 [15:0]을 통해서 출력될 수 있다. 추가적인 회로부 및 신호들이 제공될 수 있으며, 도 2의 메모리 디바이스는 본 개시의 실시예에 초점을 맞추기 위하여 간략화되었다는 것이 당업자들에 의해 인식될 것이다.
추가적으로, 도 2의 메모리 디바이스가 다양한 신호들의 수신 및 출력을 위한 대중적인 관례들에 따라서 설명되었지만, 다양한 실시예들은 설명된 특정 신호들 및 I/O 구성들에 의해 제한되지 않는다는 것을 주의해야 한다. 예를 들어, 명령 및 어드레스 신호들은 데이터 신호들을 수신하는 것들과는 별개의 입력들에서 수신될 수 있거나, 또는 데이터 신호들이 I/O 버스(234)의 단일 I/O 라인을 통해서 직렬적으로 송신될 수 있다. 데이터 신호들이 개별적인 비트들 대신에 비트 패턴들을 나타내기 때문에, 8-비트 데이터 신호의 직렬 통신은 개별적인 비트들을 나타내는 8개의 신호들의 병렬 통신만큼 효율적일 수 있다.
다양한 실시예들에 있어서, 프로그래밍하기 위한 방법들은 메모리 디바이스(200)와 같은 메모리 상에서 수행될 수 있다. 도 3 내지 도 7을 참조하여 이러한 방법들이 본원에서 도시되고 설명된다.
본 개시의 실시예들은, 예컨대 사용되는 프로그래밍 펄스들의 수에 있어서 그리고 프로그래밍하기 위해 소요되는 시간(Tprog)에 있어서 메모리들에서의 프로그래밍의 개선된 성능을 제공한다. 일부 실시예들은, 선택된 셀들이 통상적인 프로그래밍 동작을 사용하여 최고 목표 데이터 상태로 프로그래밍되는 시간 동안 멀티-레벨 메모리에서 셀들을 중간 목표 데이터 상태들로 프로그래밍하기 위하여 프로그램 방해의 개념을 사용한다. 이러한 실시예들은 부스트형 채널 프로그래밍(boosted channel programming; BCP)으로서 지칭될 수 있으며, 이는, 예를 들어, 다른 메모리 셀들을 더 높은(예를 들어, 최고) 최종 데이터 상태들로 프로그래밍하는 동안 더 낮은(예를 들어, 중간) 최종 데이터 상태들로의 메모리 셀들의 프로그래밍을 금지하는 것이 아니라 느리게 하기 위하여 부스트된 채널 전압을 사용한다. 예를 들어, 4 레벨 MLC(즉, 셀 당 2 비트)에 있어서, 4개의 최종 데이터 상태들은 레벨 0(L0), 레벨 1(L1), 레벨 2(L2), 및 레벨 3(L3)이다. L0은 전형적으로, 이것이 전형적으로 최저 문턱 전압 범위(예를 들어, -0.5 내지 -1.5 V)와 연관되기 때문에 최저 (최종) 목표 데이터 상태로 간주된다. 레벨 3은, 이것이 전형적으로 최고 문턱 전압 범위(예를 들어, 3.5 내지 4.5 V)와 연관되기 때문에 전형적으로 최고 (최종) 목표 데이터 상태로 간주된다. L1 및 L2는 전형적으로, 이들이 전형적으로 L3와 연관된 범위보다는 더 낮지만 L0과 연관된 범위들보다는 더 높은 문턱 전압 범위들(예를 들어, L2는 1.5 내지 2.5 V, 및 예를 들어, L1은 0.2 내지 1.0 V)과 연관되기 때문에 중간 (최종) 목표 데이터 상태들로 간주된다.
도 3은 이상에서 도시된 메모리(200)와 같은 메모리를 프로그래밍하는 방법(300)을 도시한다. 일 실시예에 있어서, 방법(300)은, 블록(302)에서 프로그래밍되도록 선택된 메모리의 셀들을 메모리의 특정(예를 들어, 최고) 목표 데이터 상태로 프로그래밍하는 단계, 및 블록(304)에서 프로그래밍되도록 선택된 셀들을 최고 목표 데이터 상태로 프로그래밍하는 동안 프로그래밍되도록 선택된 메모리의 셀들을 더 낮은 목표 데이터 상태들로 프로그래밍하기 위하여 프로그램 방해를 사용하는 단계를 포함한다. 4 레벨 MLC에 있어서, 프로그래밍되도록 선택된 셀들에 대하여, 그들의 제어 게이트들은 Vpgm으로 바이어싱되며, L3으로 프로그래밍되도록 선택된 셀들은 기준 전압(예를 들어, 접지)의 그들의 채널들을 가지고 프로그래밍되고, 동시에 L2 및 L1로 프로그래밍되도록 선택된 셀들은 그들의 프로그래밍을 느리게 하는 적절한 전위로 부스트된 그들의 채널들을 가지고 프로그래밍된다. 이는, L1 프로그래밍 대신에 L3 프로그래밍을 위해 적절한 Vpgm에서 프로그래밍 펄스들을 시작하는 것을 가능하게 한다.
일 실시예에 있어서, 최고 목표 데이터 상태로 프로그래밍될 셀들은 기준 전압(예를 들어, 접지)의 그들의 채널들을 가지고 프로그래밍된다. 일 실시예에 있어서, 최저 목표 데이터 상태들로 프로그래밍될 셀들은 부스트된 채널 전압들을 가지고 프로그래밍된다. 채널들은 더 낮은 목표 데이터 상태들로 프로그래밍될 셀들의 프로그래밍을 느리게 하기 위하여 부스트된다.
일 실시예에 있어서, 부스트된 채널 전압들은 멀티-레벨 패스 신호(Vpass)를 사용하여 인가된다. 4 레벨 MLC에 있어서, 예를 들어, 3개의 부스트된 채널 전압들/3-레벨 패스 전압이 존재할 수 있다. 8 레벨 (셀 당 3 비트) MLC에 있어서, 예를 들어, 7개의 부스트된 채널 전압들/7-레벨 패스 전압이 존재할 수 있다. 적어도 하나의 실시예에 있어서, 멀티-레벨 패스 신호를 인가하는 단계는, 단계적인(stepped) 패스 신호(예를 들어, 패스 신호는 일정한 또는 가변적인 전압 단계들로 증가함)를 인가하는 단계, 점진적인(graduated) 패스 신호(예를 들어, 패스 신호는 증가 또는 감소 레이트(rate)로 증가함)를 인가하는 단계, 또는 램프드(ramped) 패스 신호(예를 들어, 패스 신호는 일정한 레이트로 증가함)를 인가하는 단계를 포함한다.
일 실시예에 있어서, 블록(304)에서와 같이 더 낮은 목표 데이터 상태들로 프로그래밍되도록 선택된 메모리의 셀들을 프로그래밍하기 위하여 프로그램 방해를 사용하는 단계는, 더 낮은 목표 데이터 상태들로 프로그래밍되도록 선택된 메모리의 셀들에 대한 채널 전압을 부스트하는 단계를 포함한다. 적어도 하나의 실시예에 있어서, 부스트하는 단계는, 최고 목표 데이터 상태로 프로그래밍되도록 선택된 메모리의 셀들을 프로그래밍하기 이전에 메모리의 액세스 라인들에 다-단계(multi-step) 패스 전압을 인가하는 단계를 포함한다.
다-단계 패스 전압의 제 1 단계에서, 최저 목표 데이터 상태로 프로그래밍되도록 선택된 셀들에 결합된 데이터 라인들은 다-단계 패스 전압의 제 1 단계의 인가 이전에 (예를 들어, 프로그래밍을 금지하기 위하여) Vcc와 같은 금지 전압까지 상승된다. 다-단계 패스 전압의 각각의 후속 단계에서, 개별적인 다음의 최고 목표 데이터 상태로 프로그래밍되도록 선택된 셀들에 결합된 데이터 라인들은, 최고 목표 데이터 상태로 프로그래밍되도록 선택된 셀들에 결합된 데이터 라인들을 제외한 모든 데이터 라인들이 금지 전압까지 상승될 때까지, 개별적인 다음 단계의 단계적인 패스 전압의 인가 이전에 금지 전압까지 상승된다. 그런 다음, 프로그램 펄스가 프로그래밍되도록 선택된 셀들(예를 들어, 선택된 액세스 라인에 결합된 셀들)에 인가된다. 다-단계 패스 전압이 (프로그래밍되는 블록 내의) 프로그래밍되도록 선택되지 않은 셀들에 인가되지만(예를 들어, 이는 프로그래밍되는 블록의 모든 선택되지 않은 액세스 라인들에 인가될 수 있음), 그런 다음 프로그램 펄스는 오로지 프로그래밍되도록 선택된 셀들(예를 들어, 블록의 선택된 액세스 라인에 결합된 셀들)에만 인가된다.
일 실시예에 있어서, SSPC 프로그래밍은 다-단계 패스 전압을 가지고 구현된다. 전통적인 프로그래밍에 있어서, SSPC는 데이터 라인을 통해 전압을 인가함으로써, 예를 들어, 드레인 선택 게이트 SGD를 통해 데이터 라인 상에 SSPC 전위를 인가함으로써 구현된다. 다-단계 패스 전압을 이용한 구현예는 부스트형 채널 프로그래밍 상의 더 작은 SGD 전압을 가능하게 하며, 이는 SGD 누설에 의해 영향을 받는 프로그램 방해를 추가적으로 개선할 수 있다. 일 실시예에 있어서, SSPC 프로그래밍을 구현하는 단계는, 개별적인 셀이 그것의 목표 데이터 상태에 얼마나 가까운지에 기초하여, 프로그래밍되도록 선택된 셀들에 결합된 데이터 라인들에 복수의 상이한 SSPC 전압들 중 하나를 인가하는 단계를 더 포함한다. 예를 들어, 셀이 그것의 목표 데이터 상태에 가까운 경우, 더 높은 SSPC 전압이 대응하는 단계의 다-단계 Vpass와 함께 대응하는 데이터 라인에 인가될 수 있으며; 반면, 셀이 그것의 목표 데이터 상태에 가깝지 않은 경우, 더 낮은 SSPC 전압이 개별적인 단계의 다-단계 Vpass와 함께 대응하는 데이터 라인에 인가될 수 있다.
4 레벨 (셀 당 2비트) 메모리 디바이스 실시예에 대한 도 3의 방법의 동작에 대한 타이밍도(400)가 도 4에 도시된다. 시간 t0에서, 선택되지 않은 비트 라인들(402)(예를 들어, L0으로 남아 있는 선택된 워드 라인의 셀들에 결합된 비트 라인들)이 금지 전압(예를 들어, Vcc 또는 SSPC 전압)까지 상승된다. 선택되지 않은 액세스 라인들 및 선택된 액세슬 라인 둘 모두에 인가되는 패스 전압 Vpass(404)는 시간 t1에서 제 1 단계(406)로 레벨(408)까지 상승되며, 이는 L0으로 남아 있는 셀들의 채널 전위를 부스트한다. 시간 t2에서, L1(410)로 프로그래밍될 선택된 워드 라인의 셀들에 결합된 비트 라인들이 금지 전압까지 상승된다. 시간 t3에서 패스 전압은 제 2 단계(412)로 레벨(414)까지 상승되며, 이는 L1로 남아 있는 셀들의 채널 전위를 부스트하고, L0으로 남아 있는 셀들의 채널 전위를 추가로 부스트한다. 시간 t4에서, L2(416)로 프로그래밍될 선택된 워드 라인의 셀들에 결합된 비트 라인들이 금지 전압까지 상승된다. 시간 t5에서 패스 전압은 제 3 단계(418)로 레벨(420)까지 상승되며, 이는 L2로 남아 있는 셀들의 채널 전위를 부스트하고, L0 및 L1로 남아 있는 셀들의 채널 전위를 추가로 부스트한다. 레벨들 L0, L1, 및 L2 중 하나로 프로그래밍되도록 선택된 모든 셀들의 채널들이 부스트되면, 시간 t6에서 프로그램 전압 Vpgm이 선택된 셀들 모두를 프로그래밍하기 위하여 선택된 워드 라인에 결합된 셀들에 인가되며, 동시에, 이들은 그들의 개별적인 목표 데이터 상태들로 향한다.
Vpass가 이까지 상승되는 레벨들(408, 414, 및 420)은, L3으로 프로그래밍될 셀들이 정상적으로 프로그래밍되는 것과 동시에 프로그램 방해를 사용하여 L0, L1, 및 L2로 프로그래밍될 셀들의 채널들의 전압들을 그들의 프로그래밍을 가능하게 하기 위한 적절한 전압까지 상승시키도록 선택된다. 일 실시예에 있어서, L3 셀들에 대한 목표 문턱 전압은 PV3으로서 식별되며, L2 셀들에 대한 목표 문턱 전압은 PV2로서 식별되고, L1 셀들에 대한 목표 문턱 전압은 PV1로서 식별된다. L2 셀 채널들은 PV3-PV2까지 부스트될 수 있으며, L1 셀 채널들은 PV3-PV1까지 부스트될 수 있다. 예를 들어, PV3=4 볼트, PV2=2 볼트, 및 PV1=0.5 볼트인 경우, L2 셀들의 채널들은 PV3-PV2=2 볼트까지 부스트되며, L1 셀들의 채널들은 PV3-PV1=3.5 볼트까지 부스트된다. L0 셀 채널들은 금지를 위하여, 대략적으로 7-8 볼트까지 부스트될 수 있다. 프로그래밍 펄스의 인가 이후에, 예를 들어, 셀들의 문턱 수보다 더 많은 셀들이 프로그램 검증되지 않는 상황들에 있어서, 후속 펄스들에서 펄스가 바이어싱되는 동안 선택되지 않은 비트 라인들과 동일하게 프로그램 검증을 패스한 셀들에 대하여 파형이 반복될 수 있다.
도 5는 SSPC가 멀티-레벨 Vpass를 가지고 구현되는 일 실시예를 예시한다. 시간 t0에서, 선택되지 않은 비트 라인들(예를 들어, L0으로 남아 있는 선택된 워드 라인의 셀들에 결합된 비트 라인들)이 금지 전압(예를 들어, Vcc 또는 SSPC 전압)까지 상승되고, 시드 펄스(seed pulse)가 드레인 선택 게이트(SGD)에 인가된다. 시간 t1에서, Vpass가 제 1 레벨(502)까지 상승되며 선택되지 않은 워드 라인들 및 선택된 워드 라인 둘 모두에 인가되고, 이는 L0로 남아 있는 셀들의 채널 전위를 부스트한다. 시간 t2에서, 그들의 최종 목표 데이터 상태들 근처에 있는 L1로 프로그래밍될 선택된 워드 라인의 셀들, 예를 들어, (L0 셀들의 채널들을 추가적으로 부스트할 뿐만 아니라) 그들의 최종 목표 데이터 상태 근처의 임시 목표 데이터 상태(PPV1)에 도달한 선택된 워드 라인에 결합된 이러한 셀들에 결합된 비트 라인들은 금지 전압까지 상승된다. 시간 t3에서, Vpass는 그들의 최종 목표 데이터 상태 근처의 L1로 프로그래밍될 셀들의 채널 전위를 부스트하기 위하여 제 2 레벨(504)까지 상승된다. 시간 t4에서, 아직 그들의 임시 목표 데이터 상태에 도달하지 못한 L1로 프로그래밍될 선택된 워드 라인의 셀들에 결합된 비트 라인들이 금지 전압까지 상승된다. 시간 t5에서, Vpass는 그들의 임시 목표 데이터 상태에 아직 도달하지 못한 L1로 프로그래밍될 셀들의 채널 전위를 부스트하기 위하여 (뿐만 아니라 그들의 임시 목표 데이터 상태에 도달한 L1 셀들의 채널들 및 L0 셀들의 채널들을 추가로 부스트하기 위하여) 제 3 레벨(506)까지 상승된다. 시간 t 6 에서, 그들의 최종 목표 데이터 상태들 근처에 있는 L2로 프로그래밍될 선택된 워드 라인의 셀들, 예를 들어, (L0 및 L1셀들의 채널들을 추가적으로 부스트할 뿐만 아니라) 그들의 최종 목표 데이터 상태 근처의 임시 목표 데이터 상태(PPV2)에 도달한 선택된 워드 라인에 결합된 이러한 셀들에 결합된 비트 라인들은 금지 전압까지 상승된다. 시간 t7에서, Vpass는 그들의 최종 목표 데이터 상태들 근처에 있는 L2로 프로그래밍될 셀들, 예를 들어, (L0 및 L1셀들의 채널들을 추가적으로 부스트할 뿐만 아니라) 임시 목표 데이터 상태(PPV2)에 도달한 선택된 워드 라인에 결합된 이러한 셀들의 채널 전위를 부스트하기 위하여 제 4 레벨(508)까지 상승된다. 시간 t8에서, 아직 그들의 임시 목표 데이터 상태에 도달하지 못한 L2로 프로그래밍될 선택된 워드 라인의 셀들에 결합된 비트 라인들이 금지 전압까지 상승된다. 시간 t9에서, Vpass는 그들의 임시 목표 데이터 상태에 아직 도달하지 못한 L2로 프로그래밍될 셀들의 채널들을 부스트하기 위하여 제 5 레벨(510)까지 상승된다. 시간 t10에서 프로그램 전압 Vpgm이 선택된 셀들 모두를 프로그래밍하기 위하여 선택된 워드 라인에 결합된 셀들에 인가되며, 동시에, 이들은 그들의 개별적인 목표 데이터 상태들로 향한다.
도 6은 4 레벨(셀 당 2 비트) 메모리에 대한 본 개시의 실시예들을 사용하는 프로그래밍과 전통적인 프로그래밍 사이의 차이점을 그래픽적으로 도시한다. 전통적인 프로그래밍 방법에 있어서, 프로그래밍 펄스는 약 16 볼트의 Vpgm에서 시작하며, 각각의 프로그래밍 펄스와 함께 약 23 볼트까지 증분된다. 프로그래밍은 펄스 1에서 시작하며, 여기에서 프로그래밍을 위해 선택된 셀들의 일부가 그들의 목표 데이터 상태 L1에 도달하기 시작할 수 있고, 그리고 약 제 4 펄스에 의해, 예를 들어, 프로그래밍을 위해 선택된 셀들의 일부가 그들의 목표 데이터 상태 L2에 도달하기 시작할 수 있다. 약 펄스 8에서, 약 19 볼트의 Vpgm에서, 선택된 셀들의 일부가 그들의 목표 데이터 상태 L3에 도달하기 시작할 수 있으며, 여기에서 그들의 목표 데이터 상태로 프로그래밍될 수 있는 셀들의 전부는 (약 23 V의 Vpgm을 갖는) 약 제 15 펄스에 의해 아마도 그들의 개별적인 목표 데이터 상태에 도달하였을 것이다. 본 개시의 실시예들에 있어서, 다-단계 Vpass 전압으로부터 부스트된 채널 전압들 때문에, 모든 셀들의 프로그래밍이 L3 프로그래밍을 시작하기 위해 전통적으로 사용되는 Vpgm 레벨에서, 이러한 예에 있어서 약 19 볼트에서 시작할 수 있다. 그런 다음, 레벨들 L1, L2, 및 L3에서의 모든 셀들의 프로그래밍은 약 8개의 프로그래밍 펄스들에서 달성될 수 있으며, 따라서 프로그래밍을 위해 사용되는 프로그래밍 펄스들의 수를 14개로부터 8개로 감소시킨다. 예시적인 프로그래밍 전압들이 논의되었지만, 본 개시의 범위로부터 벗어나지 않고 다른 프로그래밍 전압들이 사용될 수 있으며, 전압들이 특정 프로그래밍 및 디바이스에 의존한다는 것이 이해되어야만 한다.
프로그래밍 동작 시에, 도 5의 파형은 적어도 하나의 프로그램 펄스가 완료된 이후에 인가된다. 제 1 펄스는 SSPC를 사용하지 않는다. 제 1 펄스의 말미에서의 검증 (PPV/PV) 정보는 앞으로 제 2 펄스로부터 SSPC 셀들을 식별하기 위해 사용된다.
4개의 최종 목적 데이터 상태들(L0, L1, L2, 및 L3)을 갖는 4 레벨 MLC들을 가지고 메모리를 프로그래밍하는 것이 도시되었지만, 본원에 개시된 프로그래밍 방법들은 본 개시의 범위로부터 벗어나지 않고 더 적거나 또는 더 많은 수의 임시 및/또는 최종 데이터 상태들을 갖는 멀티-레벨 셀들을 프로그래밍하기에 적합하다는 것이 이해되어야만 한다.
메모리를 프로그래밍하기 위한 다른 방법(700)이 도 7에 순서도 형태로 도시된다. 일 실시예에 있어서, 방법(700)은, 블록(702)에서 메모리의 셀들의 복수의 그룹들에 멀티-레벨 패스 신호를 인가하는 단계, 및 이어서 블록(704)에서 셀들의 복수의 그룹들 중 셀들의 선택된 그룹에 프로그램 펄스를 인가하는 단계를 포함한다. 일 실시예에 있어서, 멀티-레벨 패스 신호를 인가하는 것은, 프로그램 펄스의 후속 인가가 셀들의 선택된 그룹의 제 1 서브세트가, 셀들의 선택된 그룹의 제 2 서브세트가 이를 향해 프로그래밍되는 특정 목표 데이터 상태와는 다른 복수의 목표 데이터 상태들 중 하나를 향해 프로그래밍되게끔 할 수 있도록 셀들의 선택된 그룹의 제 1 서브세트에 대한 채널 전압들을 부스트한다. 멀티-레벨 패스 신호는 전압 신호 또는 전류 신호일 수 있으며, 프로그램 펄스는 전압 펄스 또는 전류 펄스일 수 있다.
결론
정리하면, 본 개시의 하나 이상의 실시예들은, 더 낮은 목표 데이터 상태들로 프로그래밍될 셀들의 채널들이 멀티-레벨 패스 신호를 사용하여 부스트되며, 이와 동시에 더 높은 목표 데이터 상태를 향해 셀들을 프로그래밍하기 위해 전통적으로 사용되는 프로그래밍 펄스가 그들의 개별적인 목표 데이터 상태들로 선택된 셀들을 프로그래밍하기 위하여 선택된 셀들의 전부에 인가되는, 메모리들에 대한 부스트형 채널 프로그래밍을 보여준다.
본원에서 특정 실시예들이 예시되고 설명되었지만, 동일한 목적을 달성하기 위하여 계획된 임의의 배열이 도시된 특정 실시예들을 대체할 수 있다는 것이 당업자들에 의해 이해될 것이다. 본 개시의 다수의 개조들이 당업자들에게 자명해질 것이다. 따라서, 본 출원은 본 개시의 임의의 개조들 또는 변형들을 포괄하도록 의도된다.

Claims (29)

  1. 메모리를 프로그래밍하는 방법으로서,
    상기 메모리의 특정 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 셀들을 프로그래밍하는 단계; 및
    상기 특정 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 셀들을 프로그래밍하는 동안, 상기 특정 목표 데이터 상태보다 더 낮은 목표 데이터 상태들로 프로그래밍되도록 선택된 상기 메모리의 셀들을 프로그래밍하기 위하여 프로그램 방해(program disturb)를 사용하는 단계; 및
    상기 특정 목표 데이터 상태보다 더 낮은 상기 목표 데이터 상태들로 프로그래밍되도록 선택된 상기 메모리의 셀들에 대한 채널 전압을 부스트(boost)하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서, 특정 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 셀들을 프로그래밍하는 단계는, 그들의 채널들이 기준 전압에 있는 동안 최고 목표 데이터 상태로 프로그래밍되도록 상기 메모리의 셀들을 프로그래밍하는 단계를 포함하는, 방법.
  3. 청구항 1에 있어서, 상기 특정 목표 데이터 상태보다 더 낮은 상기 목표 데이터 상태들로 프로그래밍되도록 선택된 상기 메모리의 상기 셀들의 상기 채널들은 상기 셀들을 프로그래밍하기 이전에 부스트되는, 방법.
  4. 청구항 3에 있어서, 상기 특정 목표 데이터 상태보다 더 낮은 상기 목표 데이터 상태들은 제 1 및 제 2 중간 목표 상태들을 포함하며, 추가로, 상기 제 1 중간 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 상기 셀들의 채널들은, 상기 제 2 중간 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 상기 셀들의 상기 채널들이 부스트되는 전압과는 상이한 전압까지 부스트되는, 방법.
  5. 청구항 1에 있어서, 상기 방법은, 상기 특정 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 상기 셀들을 프로그래밍하는 단계 이전에 상기 메모리의 셀들의 블록에 멀티-레벨 패스 신호(multi-level pass signal)를 인가하는 단계를 더 포함하며, 상기 셀들의 블록은 상기 특정 데이터 상태로 프로그래밍되도록 선택된 상기 셀들을 포함하는, 방법.
  6. 청구항 1에 있어서, 부스트하는 단계는, 상기 특정 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 상기 셀들을 프로그래밍하기 이전에 상기 메모리의 액세스 라인들에 다-단계 패스 신호를 인가하는 단계를 포함하는, 방법.
  7. 청구항 6에 있어서, 상기 채널 전압을 부스트하는 단계는,
    제 1 중간 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 셀들에 대한 채널 전압을 제 1 부스트된 전압까지 부스트하는 단계; 및
    제 2 중간 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 셀들에 대한 채널 전압을 상기 제 1 부스트된 전압과는 상이한 제 2 부스트된 전압까지 부스트하는 단계를 포함하는, 방법.
  8. 청구항 7에 있어서, 상기 방법은, 상기 다-단계 패스 신호의 제 1 단계 이전에 최저 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 셀들에 결합된 데이터 라인들에 금지 전압을 인가하는 단계를 더 포함하는, 방법.
  9. 청구항 8에 있어서, 상기 방법은,
    상기 다-단계 패스 신호의 제 2 단계 이전에 상기 제 1 중간 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 셀들에 결합된 데이터 라인들에 상기 금지 전압을 인가하는 단계; 및
    상기 다-단계 패스 신호의 제 3 단계 이전에 상기 제 2 중간 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 셀들에 결합된 데이터 라인들에 상기 금지 전압을 인가하는 단계를 더 포함하는, 방법.
  10. 청구항 9에 있어서, 상기 메모리의 셀들을 프로그래밍하는 단계는, 상기 다-단계 패스 신호가 인가된 이후에 선택된 액세스 라인에 프로그램 펄스를 인가하는 단계를 포함하는, 방법.
  11. 청구항 10에 있어서, 상기 중간 목표 데이터 상태들로 프로그래밍되도록 선택된 상기 메모리의 셀들에 결합된 데이터 라인들에 상기 금지 전압을 인가하는 단계는, 상기 다-단계 패스 신호의 상기 개별적인 단계 이전에 복수의 SSPC 전압들 중 적어도 하나를 상기 개별적인 데이터 라인들에 인가하는 단계를 포함하는, 방법.
  12. 청구항 11에 있어서, 상기 다-단계 패스 신호의 상기 제 2 단계는 복수의 제 2 단계들을 포함하며, 상기 다-단계 패스 신호의 상기 제 3 단계는 복수의 제 3 단계들을 포함하는, 방법.
  13. 청구항 12에 있어서, 상기 다-단계 패스 신호를 인가하는 단계는,
    상기 최저 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리 셀들에 대한 상기 채널 전압을 부스트하기 위하여 상기 패스 신호의 전압을 상기 제 1 단계만큼 상승시키는 단계;
    이미 제 1 임시(interim) 목표 데이터 상태에 도달한 상기 제 1 중간 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리 셀들에 대한 상기 채널 전압을 부스트하기 위하여 상기 패스 신호의 상기 전압을 상기 복수의 제 2 단계들의 제 1 단계만큼 상승시키는 단계; 및
    아직 상기 제 1 임시 목표 데이터 상태에 도달하지 못한 상기 제 1 중간 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리 셀들에 대한 상기 채널 전압을 부스트하기 위하여 상기 패스 신호의 상기 전압을 상기 복수의 제 2 단계들의 제 2 단계만큼 상승시키는 단계를 포함하는, 방법.
  14. 청구항 13에 있어서, 상기 다-단계 패스 신호를 인가하는 단계는,
    이미 제 2 임시 목표 데이터 상태에 도달한 상기 제 2 중간 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리 셀들에 대한 상기 채널 전압을 부스트하기 위하여 상기 패스 신호의 상기 전압을 상기 복수의 제 3 단계들의 제 1 단계만큼 상승시키는 단계; 및
    아직 상기 제 2 임시 목표 데이터 상태에 도달하지 못한 상기 제 2 중간 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리 셀들에 대한 상기 채널 전압을 부스트하기 위하여 상기 패스 신호의 상기 전압을 상기 복수의 제 3 단계들의 제 2 단계만큼 상승시키는 단계를 더 포함하는, 방법.
  15. 메모리 디바이스로서,
    메모리 셀들의 어레이; 및
    선택된 액세스 라인에 결합된 상기 메모리 어레이의 특정 셀들이 특정 목표 데이터 상태를 향해 프로그래밍되게끔 하며, 상기 메모리 어레이의 상기 특정 셀들의 프로그래밍 동안 상기 선택된 액세스 라인에 결합된 상기 메모리 어레이의 다른 셀들이 프로그램 방해를 사용하여 상기 특정 목표 데이터 상태와는 상이한 목표 데이터 상태들을 향해 프로그래밍되게끔 하도록 구성된 제어기를 포함하는, 메모리 디바이스.
  16. 메모리 디바이스로서,
    메모리 셀들의 어레이; 및
    상기 메모리의 특정 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 셀들을 프로그래밍함으로써 상기 메모리 셀들의 어레이의 셀들이 프로그래밍되게끔 하고, 상기 특정 목표 데이터 상태로 프로그래밍되도록 선택된 상기 메모리의 셀들을 프로그래밍하는 동안 프로그램 방해를 사용하여 상기 특정 목표 데이터 상태보다 더 낮은 목표 데이터 상태들로 프로그래밍되도록 선택된 상기 메모리의 셀들을 프로그래밍하며, 상기 특정 목표 데이터 상태보다 더 낮은 상기 목표 데이터 상태들로 프로그래밍되도록 선택된 상기 메모리의 셀들에 대한 채널 전압을 부스트하도록 구성된, 제어기를 포함하는, 메모리 디바이스.
  17. 메모리를 프로그래밍하는 방법으로서,
    상기 메모리의 셀들의 복수의 그룹들에 멀티-레벨 패스 신호를 인가하는 단계; 및
    그 후에 상기 셀들의 복수의 그룹들의 셀들의 선택된 그룹에 프로그램 펄스를 인가하는 단계로서, 상기 멀티-레벨 패스 신호를 인가하는 것은, 상기 프로그램 펄스의 후속 인가가 셀들의 상기 선택된 그룹의 제 1 서브세트로 하여금, 셀들의 상기 선택된 그룹의 제 2 서브세트가 이를 향해 프로그래밍되는 특정 목표 데이터 상태와는 다른 복수의 목표 데이터 상태들 중 하나를 향해 프로그래밍되게끔 할 수 있도록 셀들의 상기 선택된 그룹의 상기 제 1 서브세트에 대한 채널 전압들을 부스트하는, 단계를 포함하는, 방법.
  18. 청구항 17에 있어서, 상기 멀티-레벨 패스 신호를 인가하는 단계는 셀들의 상기 선택된 그룹의 상기 제 2 서브세트에 대한 채널 전압들을 부스트하지 않는, 방법.
  19. 청구항 17에 있어서, 상기 셀들의 복수의 그룹들은 메모리 셀들의 블록을 포함하며, 셀들의 상기 선택된 그룹은 상기 메모리 셀들의 블록의 페이지를 포함하는, 방법.
  20. 청구항 19에 있어서, 상기 방법은, 상기 멀티-레벨 패스 신호를 인가하기 이전에 상기 블록의 드레인 선택 게이트들에 시드 펄스(seed pulse)를 인가하는 단계를 더 포함하는, 방법.
  21. 청구항 17에 있어서, 멀티-레벨 패스 신호를 인가하는 단계는 단계적인(stepped) 패스 신호를 인가하는 단계를 포함하는, 방법.
  22. 청구항 17에 있어서, 멀티-레벨 패스 신호를 인가하는 단계는 점진적인(graduated) 패스 신호를 인가하는 단계를 포함하는, 방법.
  23. 청구항 17에 있어서, 멀티-레벨 패스 신호를 인가하는 단계는 램프드(ramped) 패스 신호를 인가하는 단계를 포함하는, 방법.
  24. 청구항 17에 있어서, 멀티-레벨 패스 신호를 인가하는 단계는 멀티-레벨 전압 신호를 인가하는 단계를 포함하는, 방법.
  25. 장치로서,
    메모리 셀들의 어레이; 및
    멀티-레벨 패스 신호가 상기 메모리 어레이의 셀들의 복수의 그룹들에 인가되게끔 하고, 그 후 프로그램 펄스가 상기 셀들의 복수의 그룹들의 셀들의 선택된 그룹으로 인가되게끔 하도록 구성된 제어기를 포함하며,
    상기 멀티-레벨 패스 신호를 인가하는 것은, 상기 프로그램 펄스의 후속 인가가 셀들의 상기 선택된 그룹의 제 1 서브세트로 하여금 셀들의 상기 선택된 그룹의 제 2 서브세트가 이를 향해 프로그래밍되는 특정 목표 데이터 상태와는 다른 복수의 목표 데이터 상태들 중 하나를 향해 프로그래밍되게끔 할 수 있도록 셀들의 상기 선택된 그룹의 상기 제 1 서브세트에 대한 채널 전압들을 부스트하는, 장치.
  26. 청구항 25에 있어서, 상기 장치는 상기 메모리 어레이 및 상기 제어기를 포함하는 메모리 디바이스를 포함하는, 장치.
  27. 청구항 26에 있어서, 상기 메모리 어레이 및 상기 제어기는 단일 패키지 내에 포함되는, 장치.
  28. 청구항 26에 있어서, 상기 제어기는 상기 메모리 어레이와 동일한 반도체 다이 상에 포함되는, 장치.
  29. 청구항 26에 있어서, 상기 제어기는 상기 메모리 어레이와는 상이한 반도체 다이 상에 포함되는, 장치.
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