KR20120096504A - 메모리에서 채널-플로팅 게이트간 커플링을 감소시키기 위한 데이터 상태에 의존적인 채널 부스팅 - Google Patents

Abstract

프로그래밍 동작에서, 선택 워드라인 상의 선택된 저장소자들이 프로그래밍되는 반면에 선택 워드라인 상의 비선택 저장소자들은 채널 부스팅에 의해서 프로그래밍이 금지된다. 충분하지만 과도하지 않은 부스팅 레벨을 제공하기 위하여, 비선택 저장소자의 데이터 상태에 따라 부스팅의 양이 설정될 수 있다. 더 낮은 임계전압을 나타내며 따라서 프로그램 혼란에 더 취약한 하위 데이터 상태에 대해서는 더 많은 분량의 부스팅이 제공될 수 있다. 복수의 데이터 상태들의 그룹에 대해서 공통 부스팅 기법이 이용될 수 있다. 부스팅의 분량은, 타이밍을 조절하고 그리고 채널 선행-충전 동작에 이용되는 전압들 및 워드라인들에 인가되는 패스 전압들로 이용되는 전압들의 크기를 조절함으로써 세팅될 수 있다. 일실시예에서는, 비선택 워드라인들 상의 스텝핑된(stepped)패스 전압들이 이용되어, 선택된 데이터 상태들에 관련된 채널들에 대한 부스팅을 조절할 수 있다.

Description

메모리에서 채널-플로팅 게이트간 커플링을 감소시키기 위한 데이터 상태에 의존적인 채널 부스팅{DATA STATE-DEPENDENT CHANNEL BOOSTING TO REDUCE CHANNEL-TO-FLOATING GATE COUPLING IN MEMORY}

본 발명은 비휘발성 메모리에 관한 것이다.

반도체 메모리 장치는 다양한 전자 장치에서 점점 더 많이 이용되어 왔다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대정보 단말기(PDA), 휴대용 연산 장치, 비-휴대용 연산 장치 및 기타 장치에서 사용된다. 이중에서도, 전기적으로 소거가능하고 프로그램가능한 읽기 전용 메모리(Electrical Erasable Programmable Read Only Memory : EEPROM)와 플래시 메모리가 가장 인기있는 비휘발성 반도체 메모리이다. EEPROM의 일 유형인 플래시 메모리는 전형적인, 완전한 성능을 갖춘(full-featured) EEPROM과 달리, 전체 메모리 어레이의 내용물 혹은 그 일부를 한번에 소거시킬 수 있다.

전형적인 EEPROM과 플래시 메모리 둘다는 플로팅 게이트를 이용하는데, 플로팅 게이트는 반도체 기판 내의 채널 영역으로부터 절연되어 있으며 채널 영역 위에 위치한다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치한다. 제어 게이트는 플로팅 게이트 위에 위치하며 플로팅 게이트로부터 절연된다. 이와 같이 형성된 트랜지스터의 임계전압(V_TH)은, 플로팅 게이트에 보존된 전하의 양에 의해 제어된다. 즉, 트랜지스터가 턴온되어 소스와 드레인 사이에서 도통을 허용하기 전에 제어 게이트에 인가되어야만 하는 전압의 최소량은, 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.

몇몇 EEPROM과 플래시 메모리 디바이스들은 2개 범위의 전하들을 저장하는데 이용될 수 있는 플로팅 게이트를 구비한 저장소자 혹은 셀을 갖는다. 따라서, 이러한 저장소자는 2개의 상태들(소거 상태와 프로그래밍 상태) 사이에서 프로그래밍/소거될 수 있다. 이러한 플래시 메모리 디바이스는, 각각의 저장소자가 1 비트의 데이터를 저장할 수 있기 때문에, 이진(binary) 메모리 디바이스라고 종종 지칭되기도 한다.

다중-상태(또는, 다중-레벨) 플래시 메모리 디바이스는, 프로그래밍된 다수개의 서로 다른 유효 임계전압 범위들(또는, 허용 임계전압 범위들)을 식별함으로써 구현될 수 있다. 서로 다른 각각의 임계전압 범위들은, 메모리 디바이스에 인코딩된 데이터 비트들의 세트에 대한 소정값에 대응한다. 예를 들어, 각각의 저장소자는 2 비트의 데이터를 저장할 수 있는바, 이 경우 상기 저장소자는 서로 구별되는 4개의 임계전압 범위들에 대응하는 개별적인 4개의 전하 밴드(band) 중 어느 하나에 위치할 수 있다.

통상적으로, 프로그램 동작 동안에 제어 게이트에 인가되는 프로그램 전압 V_PGM 은 시간에 대해서 그 크기가 증가하는 일련의 펄스들로서 인가된다. 프로그램 전압은 선택된 워드라인에 인가될 수 있다. 가능한 일례에서, 펄스들의 크기는 연속되는 각각의 펄스들 마다 소정의 스텝 사이즈(예컨대, 0.2 ~ 0.4 볼트) 만큼 증가한다. V_PGM 은 플래시 메모리 소자의 제어 게이트에 인가될 수 있다. 프로그램 펄스들 사이의 기간들에서 검증 동작들이 수행된다. 즉, 병렬로 프로그래밍되는 저장소자들의 그룹의 각각의 저장소자의 프로그래밍 레벨은 연속적인 프로그래밍 펄스들 사이에서 판독되어, 각 저장소자의 프로그래밍 레벨이 각각의 저장소자가 프로그래밍될 예정인 검증 레벨과 같거나 또는 큰지가 판별된다. 다중 상태 플래시 메모리 소자들의 어레이의 경우에는, 소자의 각각의 상태에 대해서 검증 단계가 수행되어, 상기 소자가 데이터에 관련된 검증 레벨(data-associated verify level)에 도달했는지를 판별할 수 있다. 예를 들어, 4개의 상태로 데이터를 저장할 수 있는 다중 상태 메모리 소자는, 3개의 비교 포인트들에 대해 검증 동작을 수행할 필요가 있을 수 있다.

또한, EEPROM 또는 플래시 메모리 디바이스(가령, 낸드(NAND) 스트링에 있는 낸드 플래시 메모리 디바이스)를 프로그래밍하는 경우, V_PGM 이 제어 게이트에 인가되고 비트라인은 접지되는 것이 전형적인바, 이는 저장소자의 채널로부터 플로팅 게이트로 전자들이 주입되게 한다. 플로팅 게이트에 전자들이 축적되면, 상기 플로팅 게이트는 음으로(negatively) 충전되며 그리고 저장소자의 임계전압은 상승하게 되는바, 따라서 이러한 저장소자는 프로그래밍된 상태에 있다고 간주된다.

하지만, 메모리 디바이스의 치수가 감소함에 따라 메모리 디바이스들의 전자기적 커플링 효과가 점점 더 중요해지고 있다.

본 발명의 일실시예에 따르면, 비휘발성 저장 시스템을 동작시키는 방법이 제공되는바, 상기 방법은, 선택된 워드라인에 프로그램 펄스가 인가되는 적어도 하나의 프로그래밍 이터레이션(iteration)을 수행하는 단계를 포함한다. 선택된 워드라인은 기판 상에 형성된 저장소자들의 세트 중에서 저장소자들의 서브세트와 통신하며, 그리고 상기 선택된 워드라인은 저장소자들의 상기 세트와 통신하는 복수의 워드라인들 중 하나의 워드라인이다. 또한, 상기 방법은, 프로그램 펄스를 인가하기 전에, 저장소자들의 상기 서브세트에 있는 제 1 비선택 저장소자(a first unselected storage element)가 하나 이상의 데이터 상태들의 제 1 그룹에 속하는 데이터 상태를 갖는지를 판별하고, 저장소자들의 상기 서브세트에 있는 제 2 비선택 저장소자가 하나 이상의 데이터 상태들의 제 2 그룹에 속한 데이터 상태를 갖는지를 판별하고, 상기 제 1 비선택 저장소자에 관련된 상기 기판의 제 1 채널 영역을 상기 제 1 그룹에 관련된 제 1 부스팅 기법을 이용하여 부스팅하고, 그리고 상기 제 2 비선택 저장소자에 관련된 상기 기판의 제 2 채널 영역을 상기 제 2 그룹에 관련된 제 2 부스팅 기법을 이용하여 부스팅하는 단계를 포함한다.

본 발명의 다른 실시예에 따르면 비휘발성 저장 시스템이 제공되는바, 상기 비휘발성 저장 시스템은, 기판 상에 형성된 비휘발성 저장소자들의 세트를 포함하며, 저장소자들의 상기 세트 중에서 저장소자들의 서브세트는 제 1 비선택 저장소자와 제 2 비선택 저장소자를 포함하며, 그리고 상기 기판은 상기 제 1 비선택 저장소자와 제 2 비선택 저장소자에 각각 관련된 제 1 채널 영역과 제 2 채널 영역을 포함한다. 또한, 상기 시스템은 비휘발성 저장소자들의 상기 세트와 통신하는 워드라인들의 세트를 포함하며, 워드라인들의 상기 세트는 저장소자들의 상기 서브세트와 통신하는 선택된 워드라인을 포함하고, 그리고 상기 선택된 워드라인은 저장소자들의 상기 세트와 통신하는 복수개의 워드라인들 중 하나의 워드라인이다. 또한, 상기 시스템은 적어도 하나의 제어 회로를 포함한다. 적어도 하나의 제어 회로는, (a) 상기 선택된 워드라인에 프로그램 펄스가 인가되는 적어도 하나의 프로그래밍 이터레이션(iteration)을 수행하고, 그리고 (b) 상기 프로그램 펄스가 인가되기 전에, 상기 제 1 비선택 저장소자가 하나 이상의 데이터 상태들의 제 1 그룹에 속하는 데이터 상태를 갖는지를 판별하고, 상기 제 2 비선택 저장소자가 하나 이상의 데이터 상태들의 제 2 그룹에 속한 데이터 상태를 갖는지를 판별하고, 상기 제 1 비선택 저장소자에 관련된 상기 기판의 제 1 채널 영역을 상기 제 1 그룹에 관련된 제 1 부스팅 기법을 이용하여 부스팅하고, 그리고 상기 제 2 비선택 저장소자에 관련된 상기 기판의 제 2 채널 영역을 상기 제 2 그룹에 관련된 제 2 부스팅 기법을 이용하여 부스팅한다.

본 발명의 다른 실시예에 따르면 비휘발성 저장 시스템이 제공되는바, 상기 비휘발성 저장 시스템은, 기판 상에 형성된 비휘발성 저장소자들의 세트를 포함하며, 저장소자들의 상기 세트 중에서 저장소자들의 서브세트는 제 1 비선택 저장소자와 제 2 비선택 저장소자를 포함하며, 그리고 상기 기판은 상기 제 1 비선택 저장소자와 제 2 비선택 저장소자에 각각 관련된 제 1 채널 영역과 제 2 채널 영역을 포함한다. 또한, 상기 시스템은 비휘발성 저장소자들의 상기 세트와 통신하는 워드라인들의 세트를 포함하며, 워드라인들의 상기 세트는 저장소자들의 상기 서브세트와 통신하는 선택된 워드라인을 포함하고, 그리고 상기 선택된 워드라인은 저장소자들의 상기 세트와 통신하는 복수개의 워드라인들 중 하나의 워드라인이다. 또한, 상기 시스템은 (a) 상기 선택된 워드라인에 프로그램 펄스가 인가되는 적어도 하나의 프로그래밍 이터레이션(iteration)을 수행하기 위한 수단, 그리고 (b) 상기 프로그램 펄스가 인가되기 전에, 상기 제 1 비선택 저장소자가 하나 이상의 데이터 상태들의 제 1 그룹에 속하는 데이터 상태를 갖는지를 판별하고, 상기 제 2 비선택 저장소자가 하나 이상의 데이터 상태들의 제 2 그룹에 속한 데이터 상태를 갖는지를 판별하고, 상기 제 1 비선택 저장소자에 관련된 상기 기판의 제 1 채널 영역을 상기 제 1 그룹에 관련된 제 1 부스팅 기법을 이용하여 부스팅하고, 그리고 상기 제 2 비선택 저장소자에 관련된 상기 기판의 제 2 채널 영역을 상기 제 2 그룹에 관련된 제 2 부스팅 기법을 이용하여 부스팅하기 위한 수단을 포함한다.

본 발명의 다른 실시예에 따르면, 비휘발성 저장 시스템을 동작시키는 방법이 제공되는바, 상기 방법은, 기판 상에 형성된 비휘발성 저장소자들의 그룹에 속한 저장소자들을 복수의 서로 다른 프로그래밍된 상태들로 프로그래밍하기 위한 프로그래밍 동작의 제 1 부분을 수행하는 단계를 포함하는바, 여기서 적어도 제 1 저장소자는 관련된 타겟 프로그램 데이터 상태에 도달하며, 적어도 제 2 저장소자는 소거 상태에 남아있으며, 그리고 적어도 제 3 저장소자는 관련된 타겟 프로그램 데이터 상태를 향해 프로그래밍되지만 이에 도달하지는 못한다. 또한, 상기 방법은 상기 프로그래밍 동작의 후속 부분을 수행하는 단계를 더 포함하며, 이는 프로그래밍 이터레이션을 수행하는 단계를 포함하는바, 프로그래밍 이터레이션에서는, 프로그램 펄스를 비휘발성 저장소자들의 상기 그룹에 인가하기 전에, 상기 적어도 제 1 저장소자는 후속 프로그래밍으로부터 록아웃되며, 상기 적어도 제 1 저장소자에 관련된 상기 기판의 제 1 채널 영역은 제 1 레벨로 부스팅되며, 그리고 상기 적어도 제 2 저장소자에 관련된 상기 기판의 제 2 채널 영역은 상기 제 1 레벨보다 높은 제 2 레벨로 부스팅된다.

본 발명의 다른 실시예에 따르면, 기판 상에 형성된 비휘발성 저장소자들의 그룹과, 그리고 적어도 하나의 제어회로를 포함하는 비휘발성 저장 시스템이 제공된다. 상기 적어도 하나의 제어회로는 상기 저장소자들을 복수의 서로 다른 프로그래밍된 상태들로 프로그래밍하기 위한 프로그래밍 동작의 제 1 부분을 수행하는데, 여기서 적어도 제 1 저장소자는 관련된 타겟 프로그램 데이터 상태에 도달하며, 적어도 제 2 저장소자는 소거 상태에 남아있으며, 그리고 적어도 제 3 저장소자는 관련된 타겟 프로그램 데이터 상태를 향해 프로그래밍되지만 이에 도달하지는 못한다. 또한, 상기 적어도 하나의 제어회로는 상기 프로그래밍 동작의 후속 부분을 수행하는바 상기 후속 부분은, 프로그래밍 이터레이션을 수행하는 것을 포함하며, 프로그래밍 이터레이션에서는, 프로그램 펄스를 비휘발성 저장소자들의 상기 그룹에 인가하기 전에, 상기 적어도 제 1 저장소자는 후속 프로그래밍으로부터 록아웃되며, 상기 적어도 제 1 저장소자에 관련된 상기 기판의 제 1 채널 영역은 제 1 레벨로 부스팅되며, 그리고 상기 적어도 제 2 저장소자에 관련된 상기 기판의 제 2 채널 영역은 상기 제 1 레벨보다 높은 제 2 레벨로 부스팅된다.

본 발명의 다른 실시예에 따르면, 기판 상에 형성된 비휘발성 저장소자들의 그룹과, 그리고 상기 저장소자들을 복수의 서로 다른 프로그래밍된 상태들로 프로그래밍하기 위한 프로그래밍 동작의 제 1 부분을 수행하기 위한 수단을 포함하는 비휘발성 저장 시스템이 제공된다. 상기 프로그래밍 동작의 제 1 부분에서, 적어도 제 1 저장소자는 관련된 타겟 프로그램 데이터 상태에 도달하며, 적어도 제 2 저장소자는 소거 상태에 남아있으며, 그리고 적어도 제 3 저장소자는 관련된 타겟 프로그램 데이터 상태를 향해 프로그래밍되지만 이에 도달하지는 못한다. 또한, 상기 프로그래밍 동작의 후속 부분을 수행하기 위한 수단이 제공되는바, 상기 후속 부분은 프로그래밍 이터레이션을 수행하는 것을 포함하며, 프로그래밍 이터레이션에서는, 프로그램 펄스를 비휘발성 저장소자들의 상기 그룹에 인가하기 전에, 상기 적어도 제 1 저장소자는 후속 프로그래밍으로부터 록아웃되며, 상기 적어도 제 1 저장소자에 관련된 상기 기판의 제 1 채널 영역은 제 1 레벨로 부스팅되며, 그리고 상기 적어도 제 2 저장소자에 관련된 상기 기판의 제 2 채널 영역은 상기 제 1 레벨보다 높은 제 2 레벨로 부스팅된다.

대응 방법들, 시스템들 및 본 명세서에 제공된 방법들을 수행하기 위한 컴퓨터-판독가능 혹은 프로세서-판독가능한 저장 디바이스들이 제공된다.

도1a는 낸드 스트링의 평면도이다.
도1b는 낸드 스트링의 등가 회로도이다.
도2는 낸드 스트링의 단면도이다.
도3은 3개의 낸드 스트링을 도시한 회로도이다.
도4는 낸드 플래시 저장소자들의 어레이에 대한 블록도이다.
도5는 단일 로우/컬럼 디코더들과 판독/기입 회로들을 이용하는 비휘발성 메모리 시스템의 블록도이다.
도6은 감지 블록의 일실시예를 예시한 블록도이다.
도7a는 임계전압 분포들의 예시적인 세트를 도시한다.
도7b는 임계전압 분포들의 예시적인 세트 및 투-패스(two-pass) 프로그래밍을 도시한다.
도8은 프로그래밍 동작 동안에 선택된 워드라인에 인가되는 일련의 프로그래밍 및 검증 펄스들을 도시한다.
도9는 저장소자들의 세트에 대한 다중-패스(multi-pass) 프로그래밍 동작을 도시한다.
도10은 낸드 스트링의 단면도로서 채널-to-플로팅 게이트 커플링 및 플로팅 게이트-to-플로팅 게이트 커플링을 나타낸다.
도11은 그 데이터 상태들에 따라 록 아웃된 저장소자들에 대해 서로 다른 부스팅 체계들을 이용하는 동안 선택된 저장소자들을 프로그래밍하기 위한 프로세스를 도시한다.
도12는 각각의 비트라인들에 대한 데이터 래치들의 사용을 예시한다.
도13a 내지 도13f는 록 아웃된 E-상태 저장소자들을 록 아웃된 A-상태, B-상태, 및 C-상태 저장소자들과 구별될 수 있게 하는 예시적인 래치 값들을 나타낸다.
도14는 제 1 부스팅 기법을 도시한다.
도15a는 패스 전압의 함수로서 채널 부스트 전압을 도시한다.
도15b는 데이터 상태-독립형 부스팅 기법들을 이용하는 경우, 패스 전압의 함수로서 임계 전압 분포의 확장을 도시한다.
도15c는 데이터 상태-독립형 부스팅 기법들을 이용하는 경우, 패스 전압의 함수로서 임계 전압 분포의 폭을 도시한다.
도16a는 전 비트라인 아키텍처의 경우 블록들로 메모리 어레이를 구성하는 일례를 도시한다.
도16b는 제 2 채널 부스팅 기법을 도시한다.
도17은 제 3 채널 부스팅 기법을 도시한다.
도18은 제 4 채널 부스팅 기법을 도시한다.

전자기적 커플링 효과를 중화시키기 위하여 채널 부스팅(channel boosting)이 최적화되는 비휘발성 저장 시스템 및 방법이 제공된다.

프로그래밍 동작 동안, 선택되지 않은(unselected : 이하, '비선택' 이라고도 함) 저장소자들(이들은 타겟 데이터 상태로 이미 프로그래밍을 완료했음)은, 관련된 기판 채널 영역들을 부스팅함에 의해서 추가 프로그래밍이 금지된다. 이 경우, 중요한 점은 적절한 양의 부스팅(boosting)이 사용되어야만 한다는 것이다. 부스팅이 너무 낮다면, 금지된 저장소자들이 프로그램 혼란(program disturb)을 경험할 수도 있는바, 프로그램 혼란에서는 임계전압이 다음번 상위 데이터 상태로 상승하거나 혹은 저장소자가 정확히 판독될 수 없는 소정 레벨로 임계전압이 상승할 수 있다. 다른 한편으로, 부스팅이 너무 높다면, 선택된 저장소자들의 임계전압들이 전자기적 커플링 효과로 인해 과도하게 상승할 수 있는데, 이는 임계전압 분포들을 바람직하지 않게 확장하는 결과를 초래할 수 있다. 하나 이상의 하위 데이터 상태들에 대해서는 높은 레벨의 부스팅이 제공되고 그리고 하나 이상의 상위 데이터 상태들에 대해서는 낮은 레벨의 부스팅이 제공되도록, 선택되지 않은(또는, '비선택') 저장소자의 데이터 상태에 대해서 채널 부스팅 레벨이 조정될 수 있다. 패스 전압이 인가되기 전의 소정 기간 동안 및/또는 패스 전압이 인가될 때의 소정 기간 동안, 비트라인들, 드레인측 선택 게이트들 및/또는 드레인측 더미 저장소자에 대하여 특정한 전압들을 이용하는 다양한 채널 부스팅 기법들이 제공된다.

적절한 메모리 시스템의 일례는 낸드(NAND) 플래시 메모리 구조를 이용하는데, 이 구조에서는 복수개의 트랜지스터들이 2개의 선택 게이트들 사이에 직렬로 배치된다. 직렬인 트랜지스터들과 선택 게이트들은 낸드 스트링이라 지칭된다. 도1a는 하나의 낸드 스트링(90)을 예시하는 평면도이다. 도1b는 그 등가회로도이다. 도시된 낸드 스트링은 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에 직렬로 샌드위치된 4개의 트랜지스터들(100, 102, 104, 106)을 포함한다. 선택 게이트(120)는 낸드 스트링을 비트라인(126)에 연결한다. 선택 게이트(122)는 낸드 스트링을 소스라인(128)에 연결한다. 선택 게이트(120)와 선택 게이트(122)는 제어 게이트(120CG)와 제어 게이트(122CG)에 적절한 전압을 각각 인가함으로써 제어된다. 각각의 트랜지스터들(100, 102, 104, 106)은 제어 게이트와 플로팅 게이트를 갖는다. 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 갖는다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 갖는다. 제어 게이트들(100CG, 102CG, 104CG, 106CG)은 워드라인들(WL3, WL2, WL1, WL0)에 각각 연결된다. 일실시예에서, 트랜지스터들(100, 102, 104, 106) 각각은 메모리 셀이다. 다른 실시예에서, 메모리 셀들은 여러개의 트랜지스터들을 포함할 수도 있으며, 혹은 도면에 도시된 것과 다를 수도 있다. 선택 게이트들(120, 122)은 드레인측 선택라인 SGD와 소스측 선택라인 선택라인 SGS에 각각 연결된다.

도2는 전술한 낸드 스트링의 단면도이다. 낸드 스트링의 트랜지스터들은 p-웰 영역(140)에 형성된다. 또한 p-웰 영역은 p형 기판(144)의 n-웰 영역(142) 내에 있을 수도 있다. 각각의 트랜지스터는 적층된 게이트 구조를 포함하는바, 적층된 게이트 구조는 제어 게이트(100CG, 102CG, 104CG, 106CG) 및 플로팅 게이트(100FG, 102FG, 104FG, 106FG)로 구성된다. 플로팅 게이트들은 p-웰의 표면 상에서, 산화층 또는 다른 유전 필름(dielectric film)의 위에 형성된다. 제어 게이트는 플로팅 게이트 위에 있으며, 인터-폴리실리콘 유전층(inter-polysilicon dielectric layer)에 의해서 제어 게이트와 플로팅 게이트는 분리된다. 메모리 셀들(100, 102, 104, 106)의 제어 게이트들은 워드라인들을 형성한다. N+ 도핑층들(130, 132, 134, 136, 138)은 이웃 셀들 사이에서 공유되며, 이에 의해 상기 셀들이 직렬로 서로 연결되어 낸드 스트링을 형성한다. 이러한 N+ 도핑층들은 각 셀의 소스와 드레인을 형성한다. 예를 들면, N+ 도핑층(130)은 트랜지스터(122)의 드레인에 해당하고 그리고 트랜지스터(106)의 소스에 해당하며, N+ 도핑층(132)은 트랜지스터(106)의 드레인에 해당하고 트랜지스터(104)의 소스에 해당하며, N+ 도핑층(134)은 트랜지스터(104)의 드레인에 해당하고 트랜지스터(102)의 소스에 해당하며, N+ 도핑층(136)은 트랜지스터(102)의 드레인에 해당하고 트랜지스터(100)의 소스에 해당하며, N+ 도핑층(138)은 트랜지스터(100)의 드레인에 해당하고 트랜지스터(120)의 소스에 해당한다. N+ 도핑층(125)은 낸드 스트링의 비트라인(126)에 연결되며, 반면에 N+ 도핑층(128)은 다수개 낸드 스트링들을 위한 공통 소스라인에 연결된다. 일부 낸드 스트링은 8, 26, 32, 64개 혹은 그 이상의 메모리 셀들을 포함할 것이다. 각각의 메모리 셀은 아날로그 혹은 디지털 형태로 표현되는 1 비트 이상의 데이터를 저장할 수 있다.

낸드 플래시 메모리 이외의 다른 유형들의 비휘발성 메모리가 또한 이용될 수도 있다.

프로그래밍 동작의 일부로서, 선택되지 않은 저장소자와 예컨대 선택되지 않은 낸드 스트링(90)에 관계된 기판의 채널 영역의 전위가 부스팅될 수 있다. 선택되지 않은 저장소자 혹은 낸드 스트링은 금지된 혹은 록아웃된(locked out) 저장소자 혹은 낸드 스트링으로 지칭될 수도 있는데, 이는 프로그래밍 동작의 소정의 프로그래밍 이터레이션(iteration)에서 이들 선택되지 않은 저장소자 혹은 낸드 스트링에 대한 프로그래밍이 금지 혹은 록 아웃되기 때문이다. 예를 들어, 제어 게이트들과 플로팅 게이트들(100CG/100FG, 102CG/102FG, 104CG/104FG, 106CG/106FG)이 제공되는 임의의 저장소자들이 프로그래밍 동작에서 비선택(unselected) 저장소자인 경우 즉, 낸드 스트링(90)이 비선택 낸드 스트링인 경우, 채널 영역(141)은 기판(144)의 p-웰(140) 내에 제공될 수 있다. 채널 영역(141)은 도핑된 영역들(130, 132, 134, 136, 138)에 사이에 연장되는 기판 내의 전도성 경로를 나타낸다. 부스팅은 여러 가지 다른 방식으로 달성될 수 있다. 예를 들어, 패스 전압(pass voltage)이 비선택 워드라인에 인가되기 전에 수행되는 선행-충전 동작(pre-charge operation)에서, 비트라인(126) 상에 인가되는 전압은 드레인측 선택 게이트 트랜지스터(120CG)를 통하여 채널 영역(141)에 전달될 수 있다. 가능한 일 시나리오에서, 적절한 비트라인 전압이 인가되는 경우, 드레인측 선택 게이트 트랜지스터는 Vcg - Vth 라는 전압을 채널에 제공하는바, 여기서 Vcg는 드레인측 선택 게이트 트랜지스터의 제어 게이트 전압이며, Vth는 드레인측 선택 게이트 트랜지스터의 임계전압이다. 이후, 드레인측 선택 게이트 트랜지스터는 비도통(non-conductive)될 수 있으며, 따라서 비트라인은 채널(141)로부터 컷오프되며, 그리고 부스팅된 전위는 채널 내에 보존된다. 또한, 패스 전압을 워드라인에 인가하고 그리고 드레인측 선택 게이트 트랜지스터를 비도통으로 유지함에 의해서, 채널 부스팅이 달성될 수 있다. 이러한 패스 전압은 채널에 커플링되며, 채널의 전위를 상승시킨다. 다양한 채널 부스팅 기법들이 다음에 좀더 상세히 설명될 것이다.

도3은 3개의 낸드 스트링을 도시한 회로도이다. 낸드 구조를 이용하는 플래시 메모리 시스템의 통상적인 구조는 여러 개의 낸드 스트링을 포함할 것이다. 예를 들어, 메모리 어레이에는 3개의 낸드 스트링(320, 340, 360)이 도시되어 있지만, 메모리 어레이는 훨씬 많은 낸드 스트링을 갖는다. 각각의 낸드 스트링은 2개의 선택 게이트와 4개의 저장소자들을 갖는다. 비록, 설명의 간략화를 위해서 4개의 저장소자들이 도시되어 있지만, 현대적인 낸드 스트링은 예컨대 32개 또는 64개 까지의 저장소자들을 가질 수 있다.

예를 들어, 낸드 스트링(320)은 선택 게이트들(322, 327) 및 저장소자들(323-326)을 포함하고, 낸드 스트링(340)은 선택 게이트들(342, 347) 및 저장소자들(343-346)을 포함하며, 낸드 스트링(360)은 선택 게이트들(362, 367) 및 저장소자들(363-366)을 포함한다. 각각의 낸드 스트링은 선택 게이트들(예컨대, 선택 게이트 327, 347, 또는 367)에 의해 소스 라인(370)에 연결된다. 선택 라인 SGS는 소스측 선택 게이트들을 제어하는데 이용된다. 다수의 낸드 스트링들(320, 340, 360) 각각은 선택 게이트들 중에서 드레인측 트랜지스터(322, 342, 362 등)에 의해서 비트라인들(321, 341, 361)에 각각 연결된다. 이들 선택 트랜지스터들은 드레인 선택 라인 SGD에 의해서 제어된다. 다른 실시예에서, 선택 라인들은 낸드 스트링들 사이에서 꼭 공통일 필요는 없다. 즉, 서로 다른 낸드 스트링들에 대해서 서로 다른 선택 라인들이 제공될 수도 있다. 낸드 스트링들(320, 340, 360)에 각각 관련된 예시적인 채널 영역들(329, 330, 331)은 기판 내에 형성될 수도 있다. 저장소자들 및 채널 영역들은 이들의 실제 위치에서 90도 회전된 것처럼 도시될 수도 있음을 유의해야 한다.

워드라인들은 저장소자들에 대한 제어 게이트들에 다음과 같이 연결된다. 워드라인 WL3은 저장소자들(323, 343, 363)의 제어 게이트에 연결되고,워드라인 WL2은 저장소자들(324, 344, 364)의 제어 게이트에 연결되고, 워드라인 WL1은 저장소자들(325, 345, 365)의 제어 게이트에 연결되고, 워드라인 WL0은 저장소자들(326, 346, 366)의 제어 게이트에 연결된다.

플래시 저장소자를 프로그래밍하는 경우, 프로그램 전압은 예컨대, 관련 워드라인을 통해서 저장소자의 제어 게이트에 인가되며 그리고 그 저장소자에 관계된 비트라인은 접지된다. 전자들이 채널로부터 플로팅 게이트로 주입된다. 플로팅 게이트에 전자들이 축적되면, 상기 플로팅 게이트는 음으로(negatively) 충전되며 그리고 저장소자의 임계전압이 상승된다.

도4는 도1a 및 도1b에 도시된 바와 같은 낸드 저장소자들의 어레이(400)에 대한 일례를 예시한 도면이다. 각각의 컬럼(column)을 따라, 비트라인(406)은 낸드 스트링(450)에 대한 드레인측 선택 게이트의 드레인 단자(426)에 연결된다. 낸드 스트링의 각각의 로우(row)를 따라, 소스 라인(404)은 낸드 스트링들의 소스 선택 게이트들의 모든 소스 단자들(428)에 연결될 수 있다.

저장소자들의 어레이는 저장소자들의 다수의 블록들로 나뉘어진다. 플래시 EEPROM 시스템에 대해서도 공통적인 바와같이, 상기 블록은 소거의 단위이다. 즉, 각각의 블록은 함께 소거되는 최소 개수의 저장소자들을 포함하고 있다. 통상적으로, 각각의 블록은 다수의 페이지들로 나뉘어진다. 하나의 페이지는 프로그래밍의 최소 단위이다. 한 페이지 이상의 데이터가 저장소자들의 하나의 로우에 저장되는 것이 전형적이다. 예를 들어, 하나의 로우는 복수개의 인터리브된 페이지들(interleaved pages)을 포함하며 혹은, 하나의 페이지를 구성할 수도 있다. 한 페이지의 모든 저장소자들은 함께 판독 혹은 프로그래밍될 것이다. 많은 수의 페이지들이 하나의 블록을 구성하는바, 예를 들면 대략 8 페이지에서 32 페이지, 또는 64 페이지, 128 페이지 혹은 그 이상의 페이지들이 블록을 구성한다. 몇몇 다른 실시예에서는, 낸드 스트링들의 로우(row)가 하나의 블록을 구성한다.

도5는, 하나의(single) 로우/컬럼 디코더들 및 판독/기입 회로를 이용하는 비휘발성 메모리 시스템의 블록도이다. 상기 블록도에는, 본 발명의 일실시예에 따라, 저장소자들의 페이지를 병렬로 판독 및 프로그래밍하기 위한 판독/기입 회로를 갖는 메모리 디바이스(596)가 예시되어 있다. 메모리 디바이스(596)는 하나 이상의 메모리 다이(598)를 포함할 수 있다. 메모리 다이(598)는 저장소자들(400), 제어 회로(510) 및 판독/기입 회로(565)의 2차원 어레이를 포함한다. 몇몇 실시예에서 저장소자들의 어레이는 3차원이 될 수도 있다. 메모리 어레이(400)는, 로우 디코더(530)를 통해 워드라인에 의해 어드레스될 수 있으며 컬럼 디코더(560)를 통해 비트라인들에 의해서 어드레스될 수 있다. 판독/기입 회로(565)는 다수의 감지 블록들(500)을 포함하며 그리고 이는 일 페이지의 저장소자들이 병렬로 판독 또는 프로그래밍될 수 있게 한다. 전형적으로는, 상기 하나 이상의 메모리 다이(598)처럼, 같은 메모리 디바이스(596)(예컨대, 착탈가능한 저장 카드) 내에 제어기(550)가 포함된다. 커맨드 및 데이터가 라인들(520)을 통해서 호스트와 제어기(550) 사이에서 전달되며, 그리고 라인들(518)을 통해서 제어기와 하나 이상의 메모리 다이(598) 사이에서 전달된다.

제어 회로(510)는 판독/기입 회로(565)와 협동하여 메모리 어레이(400)에 대해 메모리 동작을 수행한다. 상기 제어 회로(510)는 상태머신(512), 온-칩 어드레스 디코더(514), 및 전력 제어 모듈(516)을 포함한다. 상태머신(512)은 메모리 동작에 대한 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(514)는, 호스트 혹은 메모리 제어기에 의해 이용되는 어드레스와 디코더들(530, 560)에 의해 이용되는 하드웨어 어드레스 사이에서 어드레스 인터페이스를 제공한다. 전력 제어 모듈(516)은, 메모리 동작 동안에 워드라인들 및 비트라인들에 공급되는 전력 및 전압들을 제어한다.

본 발명의 몇몇 실시예에서 도5의 일부 구성요소들은 조합될 수 있다. 다양한 설계들에서, 저장소자들의 어레이(400)를 제외한 하나 이상의 구성요소들(단독 혹은 조합되어)은 관리 회로 혹은 제어 회로로 간주될 수 있다. 예를 들어, 하나 이상의 관리 혹은 제어 회로는, 제어 회로(510), 상태머신(512), 디코더(514/516), 전력 제어 모듈(516), 감지블록(500), 판독/기입 회로(565), 제어기(550) 등등 중 어느 하나 또는 이들의 조합을 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 비-휘발성 메모리 시스템은 이중(dual) 로우/컬럼 디코더 및 판독/기입 회로를 이용한다. 다양한 주변회로들에 의한 메모리 어레이(400)로의 액세스는, 어레이의 대향 측면들 상에서 대칭적인 방식으로 구현된다.

도6은 감지 블록의 일실시예를 도시한 블록도이다. 각각의 감지 블록(500)은 감지 모듈(580)로 지칭되는 코어부와 그리고 공통부(common portion)(590)로 나뉘어진다. 일실시예에서, 각각의 비트라인에 대해서 별개의 감지 모듈(580)이 존재할 것이며 그리고 다수의 감지 모듈들(580)의 세트에 대해서 하나의 공통부(590)가 존재할 것이다. 일례로서, 하나의 감지 블록은 하나의 공통부(590)와 8개의 감지 모듈(580)을 포함한다. 그룹 내의 각각의 감지 모듈들은 데이터 버스(572)를 통해 해당 공통부와 통신할 것이다.

감지 모듈(580)은 감지회로(570)를 포함하는바, 감지회로(570)는 연결된 비트라인에서의 도통 전류가 소정의 임계레벨보다 위인지 아래인지를 판별한다. 또한, 감지 모듈(580)은 비트라인 래치(582)를 포함하는바, 비트라인 래치(582)는 연결된 비트라인 상의 전압 조건을 설정하는데 이용된다. 예를 들어, 비트라인 래치(582)에 래치된 소정 상태는, 프로그램 금지를 나타내는 소정 상태(예컨대, 1.5 ~ 3 볼트)로 연결된 비트라인을 끌어올리게 할 수 있다.

공통부(590)는 프로세서(592), 데이터 래치(594)들의 세트, 그리고 데이터 래치(594)들의 세트와 데이터 버스(520) 사이에 커플된 I/O 인터페이스(596)를 포함한다. 프로세서(492)는 계산(computation)을 수행한다. 예를 들어, 그 기능들 중 하나는, 감지된 저장소자에 저장된 데이터를 판별하는 것이며 그리고 판별된 데이터를 데이터 래치들의 세트에 저장하는 것이다. 또한, 도12 및 도13a 내지 도13f를 참조하라. 데이터 래치들(594)의 세트는 판독 동작 동안에 프로세서(592)에 의해 판별된 데이터 비트를 저장하는데 이용된다. 또한, 이것은 프로그램 동작 동안에 데이터 버스(520)로부터 입수된 데이터 비트를 저장하는데 이용될 수도 있다. 입수된 상기 데이터 비트는 메모리 내로 프로그래밍될 예정인 기입 데이터를 나타낸다. I/O 인터페이스(596)는 데이터 래치(594)와 데이터 버스(520) 사이의 인터페이스를 제공한다.

판독 또는 다른 감지 동안에, 상태머신(512)은 어드레스된 저장소자에 상이한 제어 게이트 전압들을 공급하는 것을 콘트롤한다. 메모리에 의해 서포트되는 다양한 메모리 상태들에 대응되는 기정의된 다양한 제어 게이트 전압들을 스텝 쓰루(step through)함에 따라, 상기 감지 모듈(580)은 이들 전압들 중 하나를 트립(trip)할 수 있으며 그리고 감지 모듈(580)로부터 프로세서(592)에게로 버스(572)를 통해 출력이 제공될 것이다. 이 시점에서 프로세서(592)는, 감지 모듈의 트립핑 이벤트(들)과 입력라인(593)을 통해 상태머신으로부터 수신되는 인가된 제어 게이트 전압에 관한 정보를 고려함으로써, 결과적인 메모리 상태를 결정한다. 이후, 프로세서는 메모리 상태에 대한 이진 인코딩을 계산하며 그리고 결과적인 데이터 비트들을 데이터 래치(594)에 저장한다. 코어부에 관한 다른 실시예에서는, 비트라인 래치(582)가 이중 임무를 수행하는바, 감지 모듈(580)의 출력을 래치하는 래치로서의 임무와 전술한 바와 같은 비트라인 래치로서의 임무를 또한 수행한다.

프로그램 또는 검증 동안에, 프로그래밍될 데이터는 데이터 버스(520)로부터 데이터 래치들(594)의 세트 내에 저장된다. 프로그래밍 동작은, 상태 머신의 제어하에서, 어드레스된 저장소자들의 제어 게이트들에 인가되는 일련의 프로그래밍 전압 펄스들을 포함한다. 각각의 프로그래밍 펄스에 뒤이어서, 저장소자가 원하는 메모리 상태로 프로그래밍되었는지를 판별하는 리드 백(read back)(verify:검증) 동작이 수반된다. 프로세서(592)는, 원하는 메모리 상태에 대하여, 리드 백 메모리 상태를 모니터링한다. 두개의 상태가 서로 일치하면, 상기 프로세서(592)는 비트라인 래치(582)을 세팅하는바, 이는 프로그램 금지를 나타내는 소정 상태로 그 비트라인을 끌어올리기(pull) 위함이다. 이러한 세팅은, 상기 비트라인에 접속된 저장소자에 대한 후속 프로그래밍을 금지하는데, 심지어 프로그래밍 펄스들이 그 제어 게이트에 인가되더라도, 프로그래밍이 금지된다. 다른 실시예에서, 상기 프로세서는 초기에 비트라인 래치(582)를 로드(load)하며 그리고 감지 회로는 검증 프로세스 동안에 이를 금지 값으로 세팅한다.

데이터 래치 스택(594)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일실시예에서는, 감지 모듈(580) 하나당 3개의 데이터 래치들이 존재한다. 이러한 데이터 래치들은 쉬프트 레지스터로 구현될 수 있는바, 따라서 여기에 저장된 병렬 데이터는 데이터 버스(520)에 대해서 직렬 데이터로 변환되며, 그 반대의 경우도 가능하다. 바람직한 실시예에서, m 개의 저장소자들의 판독/기입 블록에 대응하는 모든 데이터 래치들은 함께 링크되어 블록 쉬프트 레지스터를 형성할 수 있으며, 따라서 일 블록의 데이터가 직렬 전송에 의하여 입력 또는 출력될 수 있다. 특히, 판독/기입 모듈들의 뱅크(bank)가 개조될 수 있는바, 그것의 데이터 래치들의 세트 각각은, 마치 이들이 전체 판독/기입 블록에 대한 쉬프트 레지스터의 일부인 것처럼, 데이터 버스로 또는 데이터 버스로부터 데이터를 차례차례로(in sequence) 쉬프트할 것이다.

도7a는 각각의 저장소자들이 2 비트의 데이터를 저장하는 4개-상태(four-state) 메모리 디바이스를 위한 임계전압 분포들의 예시적인 세트를 도시한다. 제 1 임계전압(Vth) 분포(700)는 소거된(E-상태) 저장소자들을 위해 제공된다. 3개의 임계전압 분포들(702, 704, 706)은 프로그래밍된 상태들 A, B, C를 각각 나타낸다. 일실시예에서, EE-상태에 있는 임계전압들과 A, B 및 C 분포에 있는 임계전압들은 포지티브(positive)이다.

또한, 3개의 판독 기준 전압들, Vra, Vrb 및 Vrc 가 제공되는바, 이는 저장소자들로부터 데이터를 판독하기 위한 것이다. 어떤 저장소자의 임계전압이 Vra, Vrb 및 Vrc 보다 높은지 또는 낮은지를 테스트함으로써, 상기 시스템은 저장소자의 상태, 예컨대, 프로그래밍 조건(condition)을 판별할 수 있다.

또한, 3개의 검증 기준 전압들, Vva, Vvb 및 Vvc 이 제공된다. 저장소자들을 A-상태, B-상태 혹은 C-상태로 프로그래밍하는 경우, 상기 시스템은, 이러한 저장소자들이 Vva, Vvb 혹은 Vvc 각각과 같거나 혹은 더 큰 임계전압을 갖고 있는지를 테스트할 것이다.

풀 시퀀스 프로그래밍(full sequence programming)이라고 알려진 일실시예에서, 저장소자들은 소거 상태인 E-상태로부터, 프로그래밍된 상태들 A, B 또는 C 중 어느 하나로 직접 프로그램될 수 있다. 예를 들면, 프로그래밍될 저장소자들의 모집단(population)은 먼저 소거될 수도 있는바, 따라서 상기 모집단 내의 모든 저장소자들은 E-상태에 있게 된다. 이후, 도8에 도시된 바와 같은 일련의 프로그램 펄스들이 이용되어 저장소자들을 상태 A, B, 혹은 C로 직접 프로그램할 수 있다. 몇몇 저장소자들은 E-상태로부터 A-상태로 프로그래밍되는 반면에, 다른 저장소자들은 E-상태로부터 B-상태로 및/또는 E-상태로부터 C-상태로 프로그래밍된다.

또 다른 옵션은 하나 이상의 데이터 상태들에 대해서 낮은 검증 레벨과 높은 검증 레벨을 이용하는 것이다. 예를 들어, VvaL 및 Vva는 각각 A-상태에 대한 낮은 검증 레벨과 높은 검증 레벨이며, 그리고 VvbL 및 Vvb는 각각 B-상태에 대한 낮은 검증 레벨과 높은 검증 레벨이다. 프로그래밍 동안, 타겟 상태를 A-상태로 하여 A-상태로 프로그래밍되고 있는 저장소자의 Vth가 VvaL를 초과하는 때, 그 저장소자에 대한 프로그래밍 속도는 저속 프로그래밍 모드에서 감속되는바, 관련된 비트라인 전압을 소정 레벨(예컨대, 0.6 ~ 0.8V)로 상승시킴에 의해서 감속되며, 여기서 상기 레벨은 통상적인 프로그램 레벨(혹은 금지되지 않은 레벨)인 예컨대, 0V와 완전 금지 레벨인 예컨대, 4 ~ 6V 사이의 값이다. 이러한 점은, 임계전압의 매우 큰 스텝 증가들을 방지함으로써, 더욱 우수한 정확성을 제공한다. Vth 가 Vva 에 도달하는 때, 저장소자는 후속 프로그래밍으로부터 록아웃된다. 이와 유사하게, 타겟 상태인 B-상태로 프로그래밍되고 있는 저장소자의 Vth 가 VvbL 을 초과하면, 저장소자의 프로그래밍 속도는 감소되며, 그리고 Vth 가 Vvb 에 도달하면 저장소자는 후속 프로그래밍으로부터 록아웃된다. 이러한 프로그래밍 기법은 퀵 패스 기입(quick pass write) 혹은 이중 검증 기법(dual verify technique)이라고 지칭된다. 다음을 유의해야 하는바, 일 접근법에서, 최상위 상태(highest state)에 대해서는 이중 검증 레벨들이 이용되지 않는데, 이는 최상위 상태에 대해서는 일반적으로 소정의 오버슈트가 허용되기 때문이다. 대신에, 이러한 이중 검증 레벨들은, 소거 상태보다 위이며 최상위 상태보다 아래에 있는 프로그래밍된 상태들에 대해 이용될 수 있다.

도7b는, 상위 페이지와 하위 페이지의 2개의 서로 다른 페이지들에 대해서 데이터를 저장하는 다중-상태 저장소자를 프로그래밍하는 투-패스(two-pass) 기법의 일례를 예시한다. 도9에는 도7a로부터의 임계전압 분포들(800, 802, 804, 806)이 다시 도시되어 있다. 이들 상태들, 및 상기 상태들이 나타내는 비트들은, E-상태(11), A-상태(10), B-상태(00), C-상태(01) 이다. E-상태에 대해서, 두개의 페이지들 모두는 "1"을 저장한다. A-상태에 대해서, 하위(lower) 페이지는 "0" 을 저장하고, 상위(upper) 페이지는 "1" 을 저장한다. B-상태에 대해서, 두개의 페이지들 모두는 "0"을 저장한다. C-상태에 대해서, 하위 페이지는 "1" 을 저장하고, 상위 페이지는 "0" 을 저장한다. 비록, 특정한 비트 패턴들이 각각의 상태들에 대해 할당되었지만, 이와 다른 비트 패턴들 역시 할당될 수도 있다.

제 1 프로그래밍 패스(pass)에서 저장소자의 임계전압 레벨은, 하위 논리 페이지에 프로그래밍될 비트에 따라 설정된다. 만일, 그 비트가 논리 "1" 이라면, 임계전압은 변하지 않는데, 이는 앞서 소거되었던 결과로서, 임계전압이 이미 적절한 상태에 있기 때문이다. 하지만, 프로그래밍될 그 비트가 논리 "0" 이라면, 저장소자의 임계전압 레벨은, 화살표(730)로 도시된 바와같이, A-상태로 증가된다. 이는 제 1 프로그래밍 패스를 종료시킨다.

제 2 프로그래밍 패스(pass)에서는, 상위 논리 페이지로 프로그래밍될 비트에 따라서, 저장소자의 임계전압 레벨이 설정된다. 만일, 상위 논리 페이지 비트가 논리 "1"을 저장할 것이라면, 어떤 프로그래밍도 발생하지 않을 것인바, 이는 상기 저장소자가 상태 E 또는 상태 A 중 어느 하나에 있기 때문이다. 상태 E 또는 상태 A는 둘다 모두 상위 논리 페이지 비트 "1" 을 수반하고 있으며, 저장상태 E에 있는지 상태 A에 있는지는, 하위 페이지 비트의 프로그래밍에 좌우된다. 만일, 상위 페이지 비트가 논리 "0"이 될 것이라면, 임계전압은 쉬프트된다. 만일, 제 1 패스의 결과로서 저장소자가 E-상태에 남아있다면, 이후, 제 2 페이즈에서 상기 저장소자가 프로그래밍되어 상기 저장소자의 임계전압은 C-상태 내에 있도록 증가되는바, 이는 화살표(720)에 의해 도시된다. 만일, 제 1 프로그래밍 패스의 결과로서, 저장소자가 A-상태로 프로그래밍되었다면, 상기 저장소자는 제 2 프로그래밍 패스에서 더 프로그래밍되어, 그 임계전압이 B-상태 내에 있도록 증가되는바, 이는 화살표(710)에 의해 도시된 바와 같다. 제 2 프로그래밍 패스의 결과는, 하위 페이지의 데이터를 변화시키지 않고, 상위 페이지에 논리 "0" 을 저장하도록 지정된 상태로 저장소자를 프로그래밍하는 것이다.

일실시예에서 만일, 하나의 페이지 전체를 채우기에 충분한 데이터가 기입된다면, 상기 시스템은 풀 시퀀스 기입(full sequence writing)을 수행하도록 세팅될 수 있다. 만일, 하나의 페이지 전체에 대하여 충분치 못한 데이터가 기입된다면, 상기 프로그래밍 프로세스는, 수신된 데이터로 하위 페이지를 프로그램할 수 있다. 후속 데이터가 수신되면, 상기 시스템은 상위 페이지를 프로그램할 것이다. 본 발명의 또 다른 실시예에 따르면 상기 시스템은, 하위 페이지를 프로그램하는 모드로 기입 동작을 개시하고, 한 워드라인의 모든(또는 대부분의) 저장소자들을 채우기에 충분한 데이터가 후속으로 수신된다면, 풀 시퀀스 프로그래밍 모드로 전환할 수 있다.

또 다른 가능한 프로그래밍 기법에서는, 제 1 단계에서, 하위 페이지가 프로그래밍된다. 만일, 하위 페이지가 데이터 1을 유지할 것이라면, 상기 저장소자의 상태는 E-상태를 유지한다. 만일, 상기 데이터가 0 으로 프로그래밍될 것이라면, 상기 저장소자가 중간 분포로 프로그래밍되도록 상기 저장소자의 임계전압이 상승되는바, 여기서 상기 중간 분포는 상태 A와 상태 B 사이에서 확대된다.

상위 페이지를 프로그래밍함에 있어서, 만일 저장소자가 E-상태에 있고 그리고 상위 페이지가 1을 유지할 것이라면, 저장소자는 E-상태에 남아있을 것이다. 만일 저장소자가 E-상태에 있고 그것의 상위 페이지 데이터가 0 으로 프로그래밍될 것이라면, 상기 저장소자가 A-상태에 있도록 상기 저장소자의 임계전압은 상승할 것이다. 만일, 상기 저장소자가 중간 임계전압 분포에 있었고 그리고 상위 페이지 데이터가 1 로 남아있을 거라면, 상기 저장소자는 타겟 B-상태로 프로그래밍될 것이다. 만일, 상기 저장소자가 중간 임계전압 분포에 있고 그리고 상위 페이지 데이터가 0 이 될 것이라면, 상기 저장소자가 C-상태에 있도록, 상기 저장소자의 임계전압은 상승될 것이다.

비록, 전술한 프로그래밍 일례들은 4개의 데이터 상태들 및 2 페이지의 데이터를 예시하지만, 본 발명의 기술적 사상은 4개보다 더 많거나 적은 데이터 상태들 및 2개보다 더 많거나 적은 데이터 페이지들을 갖는 또 다른 구현예들에도 적용가능하다. 예를 들면, 저장소자 당 8개 혹은 16개 상태를 갖는 메모리 디바이스들이 현재 계획되고 있거나 양산되고 있다.

또한, 전술한 바와 같은 예시적인 프로그래밍 기법들에서, 저장소자가 타겟 데이터로 상태로 프로그래밍됨에 따라 상기 저장소자의 Vth 는 점진적으로 상승된다. 하지만, 저장소자가 타겟 데이터로 상태로 프로그래밍됨에 따라 상기 저장소자의 Vth 가 점진적으로 하강되는 프로그래밍 기법들이 사용될 수도 있다. 또한, 저장소자의 전류를 측정하는 프로그래밍 기법들이 이용될 수도 있다. 본 발명의 개념들은 다양한 프로그래밍 기법들에 적용될 수 있다.

도8은 프로그래밍 동작 동안에, 선택된 워드라인에 인가되는 일련의 프로그램 및 검증 펄스들을 예시한다. 프로그래밍 동작은 다수개의 프로그래밍 이터레이션들(iterations)을 포함할 수도 있는데, 여기서 각각의 이터레이션은 프로그램 전압 및 이에 후속하는 검증 전압을 선택된 워드라인에 인가한다. 가능한 일 접근법에서, 프로그램 전압들은 연속적인 이터레이션들에서 계단적으로 증가(stepped up)된다. 또한, 프로그램 전압들은 예컨대, 6~8 V의 패스 전압 레벨(Vpass)을 갖는 제 1 부분과 이에 후속하여 예컨대, 12~25 V의 프로그램 레벨을 갖는 제 2 부분을 포함할 수 있다. 예를 들어, 제 1, 제 2, 제 3 및 제 4 프로그램 펄스들(800, 802, 804, 806) 등은 각각 Vpgm1, Vpgm2, Vpgm3, 및 Vpgm4 등의 프로그램 전압들을 갖는다. 또한, 가령, 예시적인 검증 전압들 Vva, Vvb, Vvc (808)과 같은 하나 이상의 검증 전압들이 각각의 프로그램 펄스 이후에 제공될 수 있다. 몇몇 경우에 있어서, 하나 이상의 초기 프로그램 펄스들 이후에는 검증 펄스들이 후속되지 않을 수도 있는데, 이는 그 어떤 저장소자들도 최하위 프로그램 상태(예컨대, A-상태)에 도달하였다고 예상되지 않기 때문이다. 이후, 프로그램 이터레이션들은 A-상태에 대한 검증 펄스들을 이용할 수 있으며, 이어서 A-상태 및 B-상태에 대한 검증 펄스들을 이용하는 프로그램 이터레이션들이 후속될 수 있으며, 이어서 B-상태 및 C-상태에 대한 검증 펄스들을 이용하는 프로그램 이터레이션들이 후속될 수 있다.

도9는 저장소자들의 세트에 대한 멀티-패스(multi-pass) 프로그램 동작을 예시한다. 도시된 구성요소들은 저장소자들, 워드라인들 및 비트라인들의 훨씬 더 큰 세트의 서브세트가 될 수도 있다. 프로그램 동작의 일례에서, WLn-1 상의 저장소자들 즉, 저장소자들 902, 904, 및 906이 제 1 프로그래밍 패스에서 프로그래밍된다. 이러한 단계는 원으로 둘러싸인 "1"로 즉, ①로 표시된다. 다음으로 "2"에서, 즉 ②에서, WLn 상의 저장소자들 즉, 저장소자들 912, 914 및 916이 제 1 프로그래밍 패스에서 프로그래밍된다. 이러한 일례에서, 프로그래밍을 위해 워드라인이 선택되는 경우, 각각의 프로그램 펄스 이후에 검증 동작들이 수행된다. WLn 에 대한 검증 동작들 동안에, 하나 이상의 검증 전압들이 WLn에 인가되며, 그리고 WLn-1 및 WLn+1을 포함하는 나머지 워드라인에는 패스 전압들(pass voltages)이 인가된다. 패스 전압들은 비선택 저장소자들을 턴온(즉, 도통되게함)시키는데 이용되며 따라서 선택된 워드라인에 대한 감지 동작이 수행될 수 있다. 다음으로 "3"에서, 즉 ③에서, WLn-1 상의 저장소자들이 제 2 프로그래밍 패스에서 프로그래밍된다. 다음으로 "4"에서, 즉 ④에서, WLn+1 상의 저장소자들이 제 1 프로그래밍 패스에서 프로그래밍된다. 다음으로 "5"에서, 즉 ⑤에서, WLn 상의 저장소자들이 그들 각각의 타겟 상태들로 제 2 프로그래밍 패스에서 프로그래밍된다.

도10은, 채널과 플로팅 게이트 사이의 커플링(channel-to-floating gate coupling)과 플로팅 게이트와 플로팅 게이트 사이의 커플링(floating gate-to-floating gate coupling)을 나타내는 낸드 스트링들의 단면도이다. 비트라인 방향 혹은 낸드 스트링 방향은 페이지(page) 안으로 들어가는 방향이며, 그리고 워드라인 방향은 왼쪽에서 오른쪽으로의 방향이다. 워드라인(1000)은 다수개의 낸드 스트링들에 걸쳐서 연장된다. 제 1 낸드 스트링은 채널 영역(1016)을 포함한다. 제 1 낸드 스트링에 있는 저장소자(1010)는 제어 게이트(1012)와 플로팅 게이트(1014)를 포함하는바, 제어 게이트(1012)는 워드라인(1000)의 일부이다. 제 2 낸드 스트링은 채널 영역(1026)을 포함한다. 제 2 낸드 스트링에 있는 저장소자(1020)는 제어 게이트(1022)와 플로팅 게이트(1024)를 포함하는바, 제어 게이트(1022)는 워드라인(1000)의 일부이다. 제 3 낸드 스트링은 채널 영역(1036)을 포함한다. 제 3 낸드 스트링에 있는 저장소자(1030)는 제어 게이트(1032)와 플로팅 게이트(1034)를 포함하는바, 제어 게이트(1032)는 워드라인(1000)의 일부이다.

메모리 디바이스가 점점 더 축소됨에 따라, 저장소자와 저장소자간의 간섭들(interferences)이 점점 더 중요한 역할을 수행한다. 이러한 간섭들 중 하나는, 프로그래밍 동안의, 채널과 플로팅 게이트 사이의 커플링(channel-to-floating gate coupling)이다. 전-비트라인 프로그래밍(all-bitline programming)에서, 선택된 워드라인의 선택된 저장소자(1020)가 프로그래밍을 경험한다라고 가정하자.

동일 워드라인(1000) 상에 있으며 인접 비트라인의 저장소자(예컨대, 1010 혹은 1030)가 그 타겟 상태에 도달하는 때, 상기 인접 비트라인의 저장소자는 후속 프로그래밍으로부터 록아웃 혹은 금지된다. 후속 프로그래밍 이터레이션에서, 록아웃된 저장소자의 기판 채널 영역(예컨대, 1016 혹은 1036)은 부스팅되는바, 이는 선택된 워드라인에 프로그램 펄스가 인가되는 때에 저장소자의 플로팅 게이트(예컨대, 1014 혹은 1034)가 증가되는 것을 방지하기 위한 것이다. 하지만, 상기 채널 영역의 부스팅된 전위는 선택된 저장소자(1020)의 플로팅 게이트(1024)와 커플링되며, 이는 프로그램 펄스가 인가되는 때에 선택된 저장소자에 의해서 보여지는 유효(effective) 프로그램 전압(Vpgm)의 상승을 야기한다. 이러한 것은, 선택된 저장소자의 Vth에 있어서 요망되는 것보다 훨씬 더 큰 점프를 야기한다. 따라서, 저장소자의 Vth 분포들은 바람직스럽지 못하게 확장된다. 이러한, 채널과 플로팅 게이트 사이의 커플링 이외에도, 플로팅 게이트와 플로팅 게이트 사이의 커플링은 선택된 저장소자에 의해 보여지는 유효 Vpgm을 증가시킬 수 있다. 이러한 것은, 플로팅 게이트(1014 및/또는 1034)로부터 플로팅 게이트(1024)로의 커플링으로 표현된다.

또한, 선택된 저장소자의 인접한 이웃 저장소자들 둘다가 함께 록아웃된다면, 다음번 프로그래밍 이터레이션 동안 이들의 채널들은 둘다 금지될 것이다. 이웃 채널들(예컨대, 1016 및 1036)은 Vchannel 로 부스팅될 것이며, 따라서 이들의 플로팅 게이트들(예컨대, 1014 및 1034)도 역시 고전위로 부스팅된다. 채널이 부스팅될 때마다, Vchannel 의 일부는 플로팅 게이트와 커플링하며 따라서 플로팅 게이트 전위를 상승시킨다. 예를 들면, 이웃 채널들 1016 및 1036의 Vchannel 중 약 15%가 플로팅 게이트들 1014 및 1034 와 각각 커플링될 수 있다. Vchannel과 이웃 플로팅 게이트 전위 둘다는 선택된 저장소자의 플로팅 게이트(1024)에 커플링되며 그리고 유효 Vpgm을 증가시킨다. 커플링의 분량은, Vchannel, 채널(1016 및/또는 1036)로부터 플로팅 게이트(1014 및/또는 1034)로의 커플링, 그리고 플로팅 게이트(1014 및/또는 1034)로부터 플로팅 게이트(1024)로의 커플링에 의존한다.

록아웃된 저장소자들에 대한 프로그램 혼란(program disturb)을 방지하기 위해서는 충분한 양의 부스팅이 필요한 반면에, 너무 많은 부스팅은 Vth 분포를 확장시킨다라는 점에서 충돌이 있을 수 있다. 하지만, 부스팅이 필요한 만큼만 높아지도록, 채널 부스팅은 록아웃된 저장소자들의 데이터 상태들에 따라 설정될 수 있다. 특히, E-상태 저장소자들을 금지시켜서 E->A 실패들(failures)을 감소시키기 위해서는 더 높은 Vchannel 을 필요로 하는바, E->A 실패들은, 프로그램 혼란으로 인해 E-상태 저장소자의 플로팅 게이트가 추가의 전자들을 수신하고 이에 따라 그것의 Vth가 E-상태 분포 위로 상승되어 A-상태 분포 안으로 들어가는 경우에 발생할 수 있다. E-상태 저장소자는 낮은 Vth를 가지며 따라서 상대적으로 높은 플로팅 게이트 전위를 갖기 때문에, 플로팅 게이트와 채널간의 전계를 감소시키기 위해서 상대적으로 높은 Vchannel을 필요로 하는바, 이는 전자들이 플로팅 게이트 안으로 주입되는 것을 방지하기 위한 것이다. 다른 한편으로, 프로그래밍된 상태들(가령, A-상태, B-상태 및 C-상태)의 경우, 플로팅 게이트 전위가 상대적으로 낮기 때문에, 전자들이 플로팅 게이트 안으로 주입되기가 더 힘들며, 따라서 저장소자를 금지시키기 위해서 요구되는 Vchannel 은 실질적으로 더 낮다. 소거 상태 혹은 하위의 프로그래밍된 상태들을 갖는 록아웃된 저장소자에 비하여, 상위의 프로그래밍된 상태들을 갖는 록아웃된 저장소자들의 채널들을 더 낮은 Vchannel 레벨로 선택적으로 부스팅함으로써, 바람직하지 못한 커플링 효과들을 감소시킬 수 있으면서도, 프로그램 혼란을 방지하기에 충분한 양의 부스팅을 여전히 제공할 수 있다. 일반적으로, 프로그램 혼란은 현재 선택된 워드라인의 저장소자들에 대해서 가장 문제가 되고 있는데 왜냐하면, 현재 선택된 워드라인이 높은 프로그램 전압 Vpgm 을 수신하기 때문이다.

커플링을 감소시키기 위한 다른 접근법들은, 각각의 저장소자에 대해서 이웃 저장소자 혹은 이웃 비트라인이 항상 금지 상태에 있도록, 짝수 비트라인 및 홀수 비트라인을 개별적으로 프로그래밍하는 것을 포함한다. 비록, 상기 방법은 효과가 있지만, 프로그래밍 시간이 증가한다라는 상당한 정도의 단점을 갖는다. 또 다른 접근법은 여전히 프로그램 중인(still-programming) 저장소자들에 대한 비트라인들 및 채널들을 플로팅시키는 것이다. 이웃 저장소자가 록아웃되는 경우, 플로팅된 비트라인 및 채널은 저장소자의 프로그래밍을 느리게 하는 높은 값으로 커플링되며 따라서 커플링을 자가-보상(self-compensate)한다. 하지만, 이러한 접근법 역시 프로그래밍 시간을 증가시킨다.

제안된 접근법에서, 현재 선택된 워드라인의 금지된 상위 상태 저장소자들(가령, A-상태, B-상태, 및 C-상태)에 대한 부스트 전위는, 이들 채널들에 대한 선행-충전을 억제 혹은 차단함으로써 감소되거나 및/또는 이들 채널들에 대한 유효 Vpass를 감소시킴으로써 감소된다. 이러한 접근법은 선택된 저장소자들에 의해서 경험되는 커플링을 감소시키며 그리고 더 조밀한 Vth 분포를 야기할 수 있는바, 따라서 더욱 우수한 내구성(endurance) 및/또는 성능을 획득할 수 있다. 일반적인 목표는 프로그램 혼란을 가중시키기 않고, 금지된 저장소자의 데이터 상태에 기초하여 채널 부스트 전압을 가능한한 많이 감소시키는 것이다.

도11은 록아웃된 저장소자들에 대해서 이들의 데이터 상태에 따라 서로 다른 부스팅 체계들을 이용함과 아울러, 선택된 저장소자들을 프로그래밍하기 위한 프로세스를 도시한다. 단계 1100에서, 선택된 워드라인 WLn에 대해서 프로그램 동작이 시작된다. 단계 1102에서, 프로그램 이터레이션이 시작된다. 단계 1104에서, 비선택 비트라인들의 래치들이 판독되는바, 이는 선택된 워드라인의 비선택 저장소자들의 적어도 제 1 및 제 2 그룹을 식별하기 위한 것이다. 비선택 비트라인은, 선택된 워드라인의 비선택 저장소자에 관련된 비트라인이다. 본 명세서에서 비선택 저장소자라 함은, 그 타겟 데이터 상태에 도달하였으며 그리고 후속 프로그래밍이 금지되고 있는 저장소자를 지칭한다. 예를 들어, 저장소자들의 세트는 WLn에 관련될 수 있으며, 저장소자들의 상기 세트 중에서 제 1 서브세트는 선택되지 않은(또는 '비선택') E-상태 저장소자들을 포함할 수 있는바, 이들은 제 1 그룹에 속한다. 일반적으로, E-상태 저장소자는 프로그램의 시작시에 선택되지 않는다는 것을 유의해야 한다. 저장소자들의 상기 세트 중에서 제 2 서브세트는 선택되지 않은 A-상태, B-상태, 및 C-상태 저장소자들을 포함할 수 있다. 이러한 분류는, 프로그램 혼란에 가장 취약한 E-상태 저장소자들을 프로그래밍된 상태의 저장소자들과 별도로 취급하고 있기 때문에 효과가 있다. 또한, 프로그래밍된 상태의 저장소자들을 유사하게 취급하는 것은 양호한 결과를 얻을 수 있다. 3개 이상의 그룹들로 분류하는 것도 또한 가능하다. 가능한 일례에서는, 각각의 데이터 상태에 대해서 채널 부스팅이 조절되도록, 각각의 데이터 상태에 대해서 별도의 그룹이 제공된다.

8개의 데이터 상태들(가령, 상태 E 및 상태 A 내지 상태 G)을 갖는 일례에서, 제 1 그룹은 E-상태를 포함할 수 있으며, 제 2 그룹은 가령, A ~ C 상태와 같은 하위 프로그램 상태를 포함할 수 있으며, 그리고 제 3 그룹은 가령, D ~ G 상태와 같은 상위 프로그램 상태를 포함할 수 있다. 그룹들의 최적화된 개수 및 각각의 그룹에 할당되는 데이터 상태들은, 특정 메모리 디바이스에 대해서 결정될 수 있다. 비록, 많은 수의 그룹을 갖는 것이 상기 방법의 효과를 증대시킬 수 있지만, 이는 곧 전체 비용(overhead cost)을 증가시키며 그리고 프로그래밍 시간을 증가시킨다. 또한, 식별될 수 있는 그룹의 개수는, 각각의 비트라인에 관련된 래치들의 개수에 의해서 제한될 수 있는바, 이에 대해서는 도12를 참조하여 후술한다.

단계 1106 및 1110은 적어도 부분적으로 병렬로 수행될 수 있으며, 단계 1108 및 단계 1112 역시도 적어도 부분적으로 병렬로 수행될 수 있다. 단계 1106에서, 비선택 저장소자들의 제 1 그룹에 대해서 제 1 채널 선행-충전 부스팅 기법이 수행된다. 단계 1110에서, 비선택 저장소자들의 제 2 그룹에 대해서 제 2 채널 선행-충전 부스팅 기법이 수행된다. 다음에 설명될 다양한 기법들이, 서로 다른 채널 선행-충전 부스팅 레벨을 획득하기 위하여 이용될 수 있다. 선행-충전 부스팅은 비트라인을 통해 채널에 전압을 공급함에 의해서 수행되는 부스팅을 포함할 수 있는바, 이러한 부스팅은 전형적으로는 워드라인들에 Vpass 인가하기 전에 수행된다. 단계 1108에서, 제 1 Vpass 채널 부스팅 기법이 수행되며, 그리고 단계 1112에서 제 2 Vpass 채널 부스팅 기법이 수행된다. 이러한 것들은, 패스(pass) 전압들의 사용을 통한 채널 부스팅을 포함하는바, 패스 전압들은 선택된 및 선택되지 않은 워드라인들 즉, 저장소자들의 세트에 관련된 모든 워드라인들에 인가된다.

일례에서는, 비선택 저장소자들의 서로 다른 그룹들에 대해서, 서로 다른 선행-충전 채널 부스팅 기법들이 수행되며 그리고 공통적인 Vpass 부스팅 기법이 수행된다. 다른 일례에서는, 비선택 저장소자들의 서로 다른 그룹들에 대해서, 공통적인 선행-충전 채널 부스팅 기법이 수행되며(혹은, 선행-충전 채널 부스팅 기법이 수행되지 않으며) 그리고 서로 다른 Vpass 부스팅 기법들이 수행된다. Vpass 부스팅은, 선행-충전 레벨들(단계 1106 및 1110에서 획득되었던)을 넘어서는 레벨로 제 1 및 제 2 그룹의 채널 영역들을 부스팅할 수 있다. 단계 1114에서, 비선택 워드라인들 상에서 Vpass가 유지되는 반면에, 선택된 워드라인에는 Vpgm이 인가된다. Vpgm은 소정의 추가적인 부스팅을 채널 영역들에 제공하지만, Vpass 보다는 작은 정도의 부스팅을 제공하는바, 왜냐하면 Vpgm은 오직 하나의 워드라인에 인가되는 반면에 Vpass는 일반적으로 모든 워드라인들에 인가되기 때문이다. 단계 1116에서, 비선택 워드라인들로부터 Vpass가 제거되며 그리고 선택된 워드라인으로부터 Vpgm이 제거된다. 단계 1118에서는, 선택된 저장소자들이 그들의 타겟 데이터 상태에 도달했는지를 판별하기 위해서 하나 이상의 검증 동작들이 수행된다. 결정 단계 1120에서는, 만일, 다음번 프로그램 이터레이션이 수행될 예정이라면, 상기 프로세스는 단계 1102로 진행한다. 다음번 프로그램 이터레이션이 존재하지 않는다면, 프로그램 동작은 단계 1122에서 완료된다.

도12는 각각의 비트라인들에 대한 데이터 래치들의 사용을 예시한다. 일반적으로는, 그 각각이 1 비트의 데이터를 저장하는 하나 이상의 데이터 래치들이 각각의 비트라인에 제공될 수 있다. 상기 래치들은 관련된 저장소자가 프로그래밍 동작에서 소정의 이정표(milepost)에 언제 도달하는지를 식별한다. 예를 들면, 래치들은, 저장소자가 프로그래밍을 아직 완료하지 못했음(즉, 저장소자의 Vth 가 도7a의 Vva, Vvb, Vvc 와 같은 검증 레벨보다 아래에 있음)을 식별할 수 있으며 혹은 프로그래밍을 완료하였음(즉, 저장소자의 Vth 가 검증 레벨보다 위에 있음)을 식별할 수 있다. 또한, 래치들은, 저장소자의 Vth 가 하위 검증 레벨(예컨대, 도7a의 VvaL 혹은 VvbL)보다 아래에 있음을 식별할 수 있으며, 혹은 예컨대, 저속 프로그래밍 모드에서 저장소자의 Vth 가 하위 검증 레벨(즉, VvaL 혹은 VvbL) 보다는 위에 있지만 상위 혹은 타겟 검증 레벨(즉, Vva, Vvb, 혹은 Vvc) 보다 아래에 있음을 식별할 수 있으며, 혹은 저장소자의 Vth 가 상위 혹은 타겟 검증 레벨보다 위에 있음을 식별할 수 있다.

XDL 래치들이라고 지칭되는 제 1 세트의 래치들(1201)은, 래치들(1200, 1202, 1204, 1206, 1208)을 포함한다. XDL 래치들은 예를 들면, 하위 페이지의 데이터를 저장하는데 사용될 수 있다. XDL 래치는 하위 페이지 비트가 관련 저장소자에 저장되는 때에 플립(flip)된다. UDL 래치들이라고 지칭되는 제 2 세트의 래치들(1211)은, 래치들(1210, 1212, 1214, 1216, 1218)을 포함한다. UDL 래치는 관련 저장소자가 저속 프로그래밍 모드에 있을 때, 즉, 관련 저장소자의 Vth 가 하위 검증 레벨과 타겟 검증 레벨 사이에 있을 때, 플립(flip)된다. LDL 래치들이라고 지칭되는 제 3 세트의 래치들(1221)은, 래치들(1220, 1222, 1224, 1226, 1228)을 포함한다. 상기 래치들은 각각의 비트라인들 BLi-2, BLi-1, BLi, BLi+1, BLi+2 에 연결된다. LDL 래치들은 예를 들면, 상위 페이지의 데이터를 저장하는데 사용될 수 있다. LDL 래치는 관련 저장소자가 프로그래밍을 완료하는 때, 즉, 관련 저장소자의 Vth 가 Vva, Vvb, 혹은 Vvc 등과 같은 타겟 검증 레벨을 초과할 때, 플립(flip)된다.

몇몇 검출 체계들(detection schemes)에서는, 일단 임의의 저장소자가 록아웃되면, 그 저장소자에 대한 모든 데이터 래치들(XDL, LDL, UDL)은 "1"로 세팅된다. 하지만, 이러한 것은, 서로 다른 데이터 상태들에서 록아웃된 저장소자들을 구별하지 못한다. 예를 들어, EE-상태 저장소자는 A-상태, B-상태, 혹은 C-상태 저장소자와 구별될 수 없다. 데이터 상태에 의존하는 부스팅 기법(data state-dependent boosting sheme)을 기존의 메모리 디바이스들에 구현하기 위해서, 추가적인(extra) 데이터 래치 혹은 본 명세서에 제공된 바와 같은 수정된 검출 체계가 이용될 수 있다. 또는, 새로운 메모리 디바이스는 시작부터 이러한 능력들을 갖도록 설계될 수 있다.

전술한 바와 같이, 저속 프로그래밍 기술이 이용되는 경우, UDL 래치는, 관련 저장소자가 가령, VvaL 혹은 VvbL 과 같은 하위 검증 레벨을 패스하였는지에 대한 정보를 저장한다. 관련 저장소자의 Vth 가 하위 검증 레벨을 패스하는 때, 해당 UDL 래치는 "1"로 플립되어 저속 프로그래밍 모드에 진입하였음을 알려주며 그리고 상기 페이지가 프로그래밍을 완료할 때까지 그대로 유지된다. 하지만, 특정 저장소자가 하위 검증 레벨 및 상위 검증 레벨 둘다를 패스하면, 그 저장소자에 대응하는 다른 2개의 데이터 래치들(LDL 및 UDL)도 또한 "1"로 플립된다. 이 시점 이후로, 그 저장소자에 대한 UDL 래치는 "1"로 유지될 필요는 없다. 따라서, 저장소자들이 각각의 타겟 검증 레벨을 패스하였고 그리고 저속 프로그래밍 모드를 빠져나왔다면, 우리는 이들 UDL 래치들을 "0"으로 리셋할 수 있다. 또한, 저장소자가 E-상태에 있다면, XDL, LDL 및 UDL 은 "1" 이며, 그리고 저장소자가 금지된 A-상태, B-상태 혹은 C-상태에 있다면, XDL=1, LDL=1 그리고 UDL=0 이 될것이다. 이러한 체계가 기존의 메모리 디바이스에서 작동하기 위해서, 저속 프로그래밍 록아웃 및 프로그램-검증 등식들이 수정될 수 있다.

도13a 내지 도13f는 록아웃된 E-상태 저장소자들이 록아웃된 A-상태, B-상태, 및 C-상태 저장소자들로부터 구분될 수 있게 하는, 예시적인 래치 값들이다. 예시적인 일 구현예가 도시되어 있는바, 그 변형예들도 또한 가능하다. 특정 메모리 디바이스를 위한 구현예는, 이용가능한 래치들의 개수, 저속 프로그래밍이 사용되는지의 여부, 그리고 서로 구별될 수 있는 데이터 상태들의 그룹들의 개수 등과 같은 팩터들을 고려해야 한다.

도13a는 프로그램의 시작시에 관련 저장소자의 타겟 데이터 상태에 따른 각각의 래치에 대한 비트 값들을 도시한다. E-상태 저장소자의 경우, 모든 래치들을 1로 세팅된다. A-상태 저장소자의 경우, XDL, UDL, LDL 래치들을 1, 0, 및 0 으로 각각 세팅된다. B-상태 저장소자의 경우, 모든 래치들을 0으로 세팅된다. C-상태 저장소자의 경우, XDL, UDL, LDL 래치들을 0, 0, 및 1 로 각각 세팅된다.

도13b는 A-상태 저장소자의 Vth 가 하위 검증 레벨 VvaL을 패스한 이후에 관련 저장소자의 타겟 데이터 상태에 따른 각각의 래치에 대한 비트 값들을 도시한다. UDL 비트가 1로 플립된다. 데이터 래치들의 변화들은 검증 동작들이 수행된 이후에, 각각의 프로그래밍 이터레이션의 종료시에 만들어진다.

도13c는 A-상태 저장소자의 Vth 가 타겟 검증 레벨 Vva 를 패스한 이후에 관련 저장소자의 타겟 데이터 상태에 따른 각각의 래치에 대한 비트 값들을 도시한다. UDL 비트는 0으로 플립되며 그리고 LDL 비트는 1로 플립된다.

도13d는 B-상태 저장소자의 Vth 가 하위 검증 레벨 VvbL을 패스한 이후에 관련 저장소자의 타겟 데이터 상태에 따른 각각의 래치에 대한 비트 값들을 도시한다. UDL 비트가 1로 플립된다.

도13e는 B-상태 저장소자의 Vth 가 타겟 검증 레벨 Vvb 를 패스한 이후에 관련 저장소자의 타겟 데이터 상태에 따른 각각의 래치에 대한 비트 값들을 도시한다. XDL 비트는 1로 플립되며, UDL 비트는 0으로 플립되며, 그리고 LDL 비트는 1로 플립된다.

도13f는 C-상태 저장소자의 Vth 가 타겟 검증 레벨 Vvc 를 패스한 이후에 관련 저장소자의 타겟 데이터 상태에 따른 각각의 래치에 대한 비트 값들을 도시한다. XDL 비트가 1로 플립된다. 저장소자에 대한 프로그램 동작의 종료시에, E-상태 저장소자들에 대한 XDL, UDL 및 LDL 비트들의 시퀀스는 1, 1, 1 이며, 그리고 A-상태, B-상태, 및 C-상태 저장소자들에 대한 XDL, UDL 및 LDL 비트들의 시퀀스는 1, 0, 1 이다. 따라서, 메모리 디바이스의 제어 회로는, 각각의 프로그램 이터레이션의 시작시에 래치들을 판독하여 E-상태 저장소자들과 록아웃된 A-상태, B-상태, 및 C-상태 저장소자들을 구별할 수 있으며 그리고 데이터 상태 혹은 데이터 상태들의 그룹에 맞게 적절히 조정된 해당 부스팅 절차를 개시할 수 있다. 이러한 점이, 록아웃 이후에 모든 래치들이 동일하게 표현되며(가령, 1, 1, 1) 그리고 데이터 상태 혹은 데이터 상태들의 그룹을 식별하지 못하는 다른 접근법들과 차별화되는 점이다. 또한, 본 명세서에 제공된 접근법은 UDL 래치가 더 이상 필요없게 되면 UDL 래치를 재사용한다. 즉, 저장소자가 저속 모드에 있게된 이후에 록아웃되면, 그 저장소자에 대응하는 UDL 비트는 더 이상 관련이 없으며, 따라서 다른 목적으로 이용될 수 있다.

도14는 제 1 채널 부스팅 기법을 도시한다. 본 명세서의 도면들에 도시된 파형들은 실제 축적대로 그려진 것이 아닐 수도 있다. 전술한 바와 같이, 프로그램 혼란을 방지 혹은 감소시킬 수 있는 최적의 레벨로 비선택 저장소자들이 부스팅될 수 있게 하며 아울러, 선택된 저장소자들의 Vth 를 상승시킬 수 있는 과도한 커플링을 회피할 수도 있도록, 비선택 저장소자들에 대해서 데이터 상태에 의존적인 채널 부스팅을 제공하는 것이 바람직하다. 일반적으로, 채널 부스팅은, 패스 전압들이 인가되기 전의 소정 기간(선행-충전 기간이라 지칭되기도 함) 동안에, 및/또는 패스 전압들이 인가되는 때의 소정 기간 동안에, 비트라인들, 드레인측 선택 게이트들 및/또는 드레인측 더미 저장소자들에 대해서 특정 전압들을 사용함에 의해서 제공될 수 있다. 이러한 일례에서, 기간 t0 - t2는, 패스 전압들이 인가되기 전의 소정 기간 동안에 비트라인들 및 드레인측 선택 게이트들에 대해서 특정 전압들을 사용함에 의한 부스팅을 나타내며, 그리고 기간 t2 -t4는, 패스 전압이 인가되는 때의 소정 기간 동안의 부스팅을 나타낸다.

채널에 대한 선행-충전(pre-charge)은 비트라인이 상기 채널과 통신하는 때에 수행될 수 있다. 트랜지스터는 게이트 전압, Vsgd 가 소스 및 드레인 전압들 중 낮은 것을 트랜지스터의 Vth 만큼 초과하는 때에 그 소스와 드레인 사이에서 도통된다. 하나의 경우에서, Vsgd = Vsg > Vbl + Vth 이며, 그리고 트랜지스터의 드레인-소스 경로가 도통을 유지하고 있으므로 대부분의 Vbl은 채널로 전달된다. 예를 들어, 채널 전위는 Vbl 보다 0.3 - 0.5V 작은 값이 될 수 있다. 하나의 일례로서, SGD 트랜지스터의 드레인(Vbl 에서)은 비트라인에 연결되며, 그리고 SGD 트랜지스터의 소스(Vchannel 에서)는 저장소자들의 스트링에 연결된다. 설명을 위하여, Vsg = 4V 이며, Vbl = 2.5V 이며, 그리고 초기에 Vchannel = 0V 라고 가정하자. 여기서, Vchannel 은 대략 2.5 - 0.3 = 2.2V 로 상승할 것이다.

두번째 경우에서, Vsgd = Vsgd-nom < Vbl + Vth 이며, 그리고 트랜지스터의 드레인-소스 경로가 처음에(initially) 도통인 때 Vbl 의 일부가 Vsgd의 함수로서 채널에 전달되는바, SGD 트랜지스터를 비-도통되게 하는 소정 지점까지 Vchannel 이 증가할 때까지 전달된다. Vchannel 은 대략 Vsgd-nom ? Vth ? 0.3V 까지 증가할 것이다. Vsgd-nom = 2.5V 이고 그리고 Vth = 1V 인 경우, Vchannel 은 약 2.5 ? 1 ? 0.3 = 1.2V 까지 증가할 것이다. 이 시점에서, Vsgd-nom = Vth + Vchannel 이며, 따라서 SGD 는 비-도통되며 그리고 채널은 플로팅된다.

세번째 경우에서, Vsgd = Vsgd-low < Vbl + Vth 이며, 그리고 또한, 트랜지스터의 드레인-소스 경로가 처음에(initially) 도통인 때 Vbl 의 일부가 Vsgd의 함수로서 채널에 전달되는바, SGD 트랜지스터를 비-도통되게 하는 소정 지점까지 Vchannel 이 증가할 때까지 전달된다. Vchannel 은 대략 Vsgd-low ? Vth ? 0.3V 까지 증가할 것이다. Vsgd-low = 1.5V 이고 그리고 Vth = 1V 인 경우, Vchannel 은 약 1.5 ? 1 ? 0.3 = 0.2V 까지 증가할 것이다. 이 시점에서, Vsgd-low = Vth + Vchannel 이며, 따라서 SGD 는 비-도통되며 그리고 채널은 플로팅된다.

패스 전압들이 워드라인에 인가되는 때, 플로팅된 채널은 패스 전압의 스텝 사이즈의 함수로서 높게 부스팅되는 반면에, 플로팅되지 않은 채널은 높게 부스팅되지 않는다.

프로그래밍 이터레이션의 일부분이 도시되어 있다. 특히, 파형 1400에서, 공통 드레인측 선택 게이트 전압(Vsgd)이 각각의 낸드 스트링의 드레인측 선택 게이트들에 제공된다. t0 - t1에서, Vsgd는 0V 에서 Vsg로 상승한다. 금지된 하위 상태(예컨대, E-상태) 비트라인들 즉, 하위 상태의 비선택 혹은 금지된 저장소자들에 관련된 비트라인들에 대해서, Vbl 는 0V 에서 Vdd 로 상승한다(파형 1402). 그 결과, 대부분의 Vbl 이 채널로 전달되며, 따라서 채널 영역의 선행-충전 부스팅(가령, ~ 2.2V)이 야기되며, 이는 파형 1412로 도시된다.

t1에서, Vsgd 는 Vsg로부터 공칭값(nominal value) 즉, Vsgd-nom 으로 천이하는데, 공칭값 Vsgd-nom 은 Vpgm이 인가되는 때에 바람직한 레벨인바, 채널이 플로팅되게 하며 그리고 선행-충전을 유지한다. 따라서, t0 - t2 는 하위 상태 저장소자들에 대한 선행-충전 기간이다.

금지된 상위 상태(예컨대, A-상태, B-상태, 및 C-상태) 비트라인들의 경우 즉, 상위 상태의 비선택 혹은 금지된 저장소자들에 관련된 비트라인들의 경우, t0 - t1 동안 Vbl은 0V 이다(파형 1404). 그 결과, 금지된 상위 상태 비트라인들에 대한 드레인측 선택 게이트들은 도통 상태에 있으며 그리고 상기 비트라인들은 낸드 스트링의 채널 영역들과 통신하는바, 이는 채널 영역들을 t0 - t1 동안 접지시키고, 따라서 채널 부스팅이 발생되지 않는다(파형 1414).

또한, t0 - t1 동안, 선택된 비트라인들 즉, 선택된 저장소자들에 관련된 비트라인들은, 고속 프로그래밍 모드인 경우에는 0V 이며(파형 1406), 혹은 저속 프로그래밍 모드인 경우에는 가령 0.6V 정도의 상승된 레벨이다(파형 1405). 선택된 워드라인들(파형 1408) 및 선택되지 않은 워드라인들(파형 1410)은 0V 이다.

t1에서, 금지된 상위 상태들에 대한 Vbl은 0V 에서 Vdd로 증가한다. 그 결과, 상위 상태 저장소자들의 채널들은 선행-충전되는바(파형 1414, Vsgd-nom 이 이용되는 경우), 이는 드레인측 선택 게이트들이 컷오프되어 관련 채널들을 플로팅시키기 이전에, 비트라인 전압의 일부분이 상기 채널들에 도달하기 때문이다. Vchannel(상위 상태)은 Vchannel(하위 상태) 보다 작은데, 이는 선택 게이트가 Vsg 보다 낮은 레벨에 있으며 따라서, 비트라인 전압을 하위 상태 채널들의 경우와 동일한 정도 만큼 전달하지 못하기 때문이다. 따라서, t1 - t2는 상위 상태 저장소자들에 대한 선행-충전 기간이다. 대안적인 실시예에서는, Vsgd가 Vsg 로부터 Vsgd-low(파형 1401)로 하강하는바, 여기서 Vsgd-low < Vsgd-nom 이며, 따라서 상기 채널은 ~0.2V 까지 선행-충전되는바(파형 1416), 파형(1414)보다 더 적은 정도까지 선행-충전된다. 이러한 접근법은 상당히 적은 채널 부스팅이 요구되는 경우에 바람직할 수 있다.

t2에서, 선택된 워드라인에 Vpass(예컨대, 6~8V)가 인가되며(파형 1408) 그리고 선택되지 않은 워드라인에도 Vpass가 인가된다(파형 1410). 선택된 채널들이 플로팅이므로, Vpass 전압은 저장소자들의 채널들에 커플링되며 따라서, 상위 상태 저장소자들과 하위 상태 저장소자들의 채널 전압들은 대략 동일한 분량만큼 부스팅된다. 예를 들면, 약 0.5×Vpass가, 채널 영역들에 커플링될 수도 있다. 일례로서, Vpass = 8V 라면, 채널 전압들은 t2에서 약 4V 만큼 증가될 수도 있다. 이는 t2에서, 파형 1412, 1414, 1416 각각에 대해서, 예컨대, ~6.2V, ~5.2V, ~4.2V의 Vchannel 을 제공한다.

t3에서, Vpgm(예컨대, 12 ~ 25V)이 선택된 워드라인에 인가된다(파형 1408). 이러한 후속 전압 증가는 상위 상태 저장소자들(파형 1414 혹은 1416)과 하위 상태 저장소자들(파형 1412)의 채널 전압들을 대략 동일한 분량만큼 다시한번 부스팅하지만, Vpass 가 상승되는 때 보다 일반적으로 더 작은 소정 분량(예컨대, ~1.5V) 만큼 부스팅한다. 이러한 점은, 파형 1412, 1414, 1416 각각에 대해서, 예컨대, ~7.7V, ~6.7V, ~5.7V의 Vchannel 을 제공한다. t1 ~ t3 에서 Vsgd-low가 인가되었던 경우(파형 1401), Vpass 가 램프 업(ramp up)됨에 따라 Vsgd 는 Vsgd-nom 으로 램프 업되며, 따라서 Vpgm이 인가되고 그리고 프로그래밍이 시작되는 때, 드레인측 선택 게이트는 최적의 레벨에 있다. Vsgd-nom 이 너무 낮은 경우, 심지어 프로그래밍 채널들에 대해서도, 드레인측 선택 게이트들은 컷오프될 수 있으며, 이는 프로그래밍을 느리게 할 수 있다. Vsgd 가 Vsgd-nom 인 경우, 선택된 저장소자들에 대한 채널에서, 바람직한 비트라인 전압(예컨대, 0V 혹은 0.6V)이 유지된다.

전술한 바와 같이, Vpgm의 부스팅 효과(예컨대, ~1.5V)는 Vpass의 부스팅 효과(예컨대, ~4.0V)보다 작은데, 왜냐하면 Vpgm은 오직 하나의 워드라인에 인가되는 반면에 Vpass는 거의 모든 워드라인에 인가되기 때문이다. 하지만, 일반적으로, 전체 채널 부스트 전위에서 Vpgm 와 Vpass의 기여도는, 이용되고 있는 부스팅 기법의 종류에 따라 다르다.

t4에서, Vpass 와 Vpgm 이 제거되며, 그리고 비선택 저장소자들의 채널 전압들은 대략 동일한 레벨(예컨대, ~1.0V)로 천이할 것인바, 이는 모든 비선택 비트라인 전압들이 동일한 레벨에 있으며, 그리고 모든 드레인측 선택 게이트 전압들이 동일한 레벨에 있기 때문이다. 또한, t4에서 채널 부스팅 레벨은 일반적으로, t0 ~ t2 에서의 초기 선행-충전 레벨들 보다 작을 것이다. t5 이후에, 프로그래밍 이터레이션의 잔존 부분(하나 이상의 검증 동작들을 포함할 수도 있음)이 수행된다.

결과적으로, Vpgm이 인가되는 때인 t3 ~ t4 의 매우 중요한 기간 동안, 금지된 저장소자들의 데이터 상태들에 기초하여, 최적의 채널 부스팅 레벨들이 제공된다.

하나의 옵션은, 선행-충전의 양을 제어하기 위하여, 금지된 각각의 상태에 대하여 서로 다른 Vsgd-low 값을 이용하는 것인바, 여기서 낮은 값의 Vsgd-low은 더 적은 선행-충전을 야기한다. Vsgd-low 값이 낮으면 낮을수록 적은 비트라인 전압이 드레인측 선택 게이트가 컷오프도기 전에 채널에 전달되며 따라서, 해당 채널에 대한 선행-충전의 양이 그만큼 더 적어진다.

도15a는 패스 전압의 함수로서 채널 부스트 전압을 도시한다. 일반적으로, 채널 전압은 Vpass의 비선형 함수이며 그리고 다양한 인자들에 의존한다. Vpre-charge 는 선행-충전 기간에서 보여지는 부스팅 레벨을 나타낸다.

일반적으로, Vchannel은 Vpass가 증가함에 따라 예컨대 0.6 정도의 기울기로 증가하는바, 포화 전압이 최대 Vpass 값(Vpass-max, 예컨대, 8 ~ 9V)에 도달할 때까지 증가한다. 따라서, 높은 Vpass 값은 높은 채널 부스팅을 야기하지만, 전술한 바와 같이, 충분하지만 과도하지 않는 부스팅을 획득하기 위하여, 데이터 상태에 따라 채널 부스팅의 레벨이 조절되어야만 한다. 대략적인 가이드로서, Vchannel = Vpre-charge + 0.6×Vpass 이다.

도15b는 데이터 상태에 독립적인 부스팅 기법들(data state-independent boosting techniques)을 이용하는 경우에, 패스 전압의 함수로서 임계전압 분포의 확장을 예시한 도면이다. 예를 들어, 예시적인 상태는 B-상태이며, 임계전압 분포들 1502, 1504, 1506은, 프로그래밍 동안에 Vpass의 증가하는 레벨들과 함께 도시된다. Vth 폭은 분포의 폭(distribution width)을 나타낸다. 일반적으로, 상기 분포는, Vpass가 증가함에 따라 상부 말단(upper tail)쪽에서 확장된다. Vpass가 증가함에 따라, 채널 부스팅은 더 높아지며, 그리고 선택된 저장소자들에 대한 채널-to-플로팅 게이트 커플링은 증대된다. 이러한 점은, 데이터 상태에 의존하는 부스팅 기법들을 이용하여, 상위 상태 저장소자들에 대한 Vpass로 인한 채널 부스팅을 감소시킴에 의해서 상기 분포가 조밀(폭이 좁아짐)해 질수 있음을 의미한다.

도15c는 데이터 상태에 독립적인 부스팅 기법들을 이용하는 경우에, 패스 전압의 함수로서 임계전압 분포의 폭을 도시한 도면이다. 곡선 1510은 채널 선행-충전이 이용되는 경우에 보여지는 Vth 폭을 나타내며, 그리고 곡선 1512는 채널 선행-충전이 이용되지 않는 경우에 보여지는 Vth 폭을 나타낸다. Vth 폭은 Vpass 가 증가함에 따라 증가한다. 선행-충전이 이용되지 않는 경우에 Vth 폭이 더 작음을 알 수 있다. 비트라인으로부터 채널로의 선행-충전은, 가령, Vsgd-low를 제어 게이트들에 인가하는 것 등과 같이 드레인측 선택 게이트 전압을 적절한 제어함에 의해서 차단될 수 있다. 대안적으로 혹은 추가적으로, 비트라인으로부터 채널로의 선행-충전은, 드레인측 더미 워드라인들 및 저장소자들을 이용함에 의해서 차단될 수 있는바, 이에 대해서는 도16a, 도16b 및 도19를 참조하여 설명될 것이다.

예컨대, 도16a에는 WLDD가 도시되어 있는데, WLDD는 드레인측 더미 워드라인 1652이며 이는 드레인측 선택 게이트 라인 SGD 1650과 이웃하고 있다. WLDD는 드레인측 더미 저장소자들에 연결되며 드레인측 더미 저장소자들은 각각의 낸드 스트링에서 드레인측 선택 게이트들과 이웃하고 있다. 드레인측 더미 저장소자들은 가령, 소거 동작 이후에 그리고 그 어떤 워드라인도 프로그래밍되기 전에, 예컨대, A-상태와 같은 데이터 상태로 선행-프로그램(pre-program)될 수 있다. 선행-충전을 차단하는 것이 바람직한 경우, 드레인측 더미 저장소자들이 비-도통 상태에 있도록 WLDD는 충분히 낮게 세팅된다. 다른 때에, 채널의 선행-충전이 바람직한 경우, WLDD는 충분히 높게 세팅되며 따라서 드레인측 더미 저장소자들은 도통 상태에 있는다. 드레인측 더미 워드라인 1652와 드레인측 선택 게이트 제어 라인 1650은, 드레인측 선택 게이트들과 드레인측 더미 저장소자들 각각에 공통인 제어 게이트 라인들이라고 간주될 수도 있다. 소스 선택 게이트 라인 SGS에 인접한 소스측 더미 워드라인 1654이 또한 제공될 수 있다.

도16a는 전 비트라인(all bit line) 메모리 구조에 대해 메모리 어레이를 블록들로 구성하는 일례를 도시한다. 메모리 어레이(400)의 예시적인 구조들이 설명된다. 하나의 일례로서, 1024개의 블록들로 구분된 낸드 플래시 EEPROM이 설명된다. 각각의 블록에 저장된 데이터는 동시에 소거될 수 있다. 일실시예에서, 상기 블록은 동시에 소거되는 저장소자들의 최소 단위이다. 상기 일례에서 각각의 블록에는 비트라인 BL0, BL1, BL2,...BL8511 에 대응하는 8512 개의 컬럼들이 존재한다. 전 비트라인(all bit line : ABL) 구조(710)라 지칭되는 실시예에서, 한 블록의 모든 비트라인들은 판독 및 프로그래밍 동작 동안에 동시에 선택될 수 있다. 공통 워드라인을 따라 있으며 그리고 임의의 비트라인에 연결된 저장소자들은 동시에 프로그래밍 또는 감지될 수 있다.

제시된 일례에서는, 64개의 저장소자들과 2개의 더미 저장소자들이 직렬로 연결되어 낸드 스트링을 형성한다. 도16a에는 64개의 데이터 워드라인들과 그리고 드레인측 더미 워드라인 WLDD 및 소스측 더미 워드라인 WLSD를 포함하는 2개의 더미 워드라인들이 도시되어 있으며, 각각의 낸드 스트링은 64개의 데이터 저장소자들과 2개의 더미 저장소자들을 포함한다. 데이터 메모리 셀들은 사용자 데이터 혹은 시스템 데이터를 저장할 수 있는 반면에 더미 메모리 셀은 사용자 데이터 혹은 시스템 데이터를 저장하는데 이용되지 않는 것이 일반적이다. 일반적으로, 더미 메모리 셀은 프로그램 혼란 혹은 내구성 열화를 야기할 수 있는 소정의 어레이-에지 효과들(array-edge effect)로 인해 사용자 데이터가 훼손되는 것을 방지하는데 이용된다.

낸드 스트링의 일 단자는 드레인측 선택 게이트(선택 게이트 드레인 라인들 SGD에 연결된)를 통하여 대응 비트라인에 연결되며, 그리고 다른 하나의 단자는 소스 선택 게이트(선택 게이트 소스 라인 SGS에 연결된)를 통하여 공통 소스에 연결된다.

도16b는 제 2 채널 부스팅 기법을 예시한다. 파형들 1600, 1604, 1606, 1607, 1608, 1610, 1612, 및 1614 각각은 도14의 파형들 1400, 1402, 1404, 1405, 1406, 1408, 1410, 및 1412와 동일하다. 파형 1602는 WLDD에 인가되는 전압 Vwldd 를 나타낸다. t0에서, Vsgd는 0에서 Vsg로 상승되며(파형 1600), 그리고 Vwldd는 0V에서 Vgp(예컨대, ~4.0V)로 상승된다. Vwldd는, 드레인측 더미 저장소자들이 도통 상태에 있을 정도로 충분히 높다. Vsg가 인가되면, 금지된 하위 상태 채널들에 대해서는 예컨대, ~ 2.2V로 선행-충전이 전달되는바(파형 1614), 이는 관련된 Vbl 이 하이(high)이기 때문이다(파형 1604). 하지만, 금지된 상위 상태 채널들에 대해서는 선행-충전이 전달되지 않는데(파형 1616), 이는 관련된 Vbl이 0V 이기 때문이다(파형 1606). 이러한 일례에서, 기간 t0 ~ t3 은 예컨대, 패스 전압들이 인가되기 전의 선행-충전 기간에서 비트라인들, 드레인측 선택 게이트들 그리고 드레인측 더미 저장소자들에 대해서 특정 전압들을 사용함에 의한 부스팅을 나타내며, 그리고 기간 t3 ~ t5 는, 패스 전압이 인가되는 기간 동안의 부스팅을 나타낸다.

t1에서, Vwldd 는 Vgp 에서 ~0V의 레벨로 천이하며, 따라서 드레인측 더미 저장소자들은 비-도통 상태에 있다. 이러한 것은, Vbl(금지된 상위 상태)이 t2에서 상승하기 바로 직전에 수행된다. 금지된 상위 상태들에 대한 Vth 가 t2에서 상승하는 때(파형 1606), 선행-충전은 상위 상태 채너들(파형 1616)에 대해서 여전히 전달되지 않는다. 우리가 t3에서 워드라인을 Vpass 로 램프 업을 시작하기 전에 Vbl은 Vdd 에 있어야 하는바, 이는 채널들이 컷오프되고 그리고 부스팅될 수 있음을 보장하기 위한 것이다.

t3에서, Vwldd 는 Vgp 로 상승되며, 따라서 드레인측 더미 저장소자들은 도통 상태이다. 하지만, 드레인측 선택 게이트들은 비-도통이며, 따라서 채널들은 플로팅되며 그리고 t3에서 또한 인가되는 Vpass 로 인하여 예컨대, ~4V 만큼 부스팅된다. 하위 상태 채널들(1614)의 경우, 상위 상태 채널들(1616)의 경우와 대략 동일한 분량 만큼 부스팅이 증가하지만, 더 낮은 시작 레벨(예컨대, ~0V)로부터 증가한다.

t4에서, Vpgm 이 인가되는 때(1610), 하위 및 상위 상태 채널들의 부스팅이 동일한 정도만큼(예컨대, ~1.5V) 다시한번 증가한다. 이는, 파형 1614 및 1614 각각에 대하여 예컨대, ~7.7V 및 5.5V 의 Vchannel 을 제공한다

대안적인 일례로서, t1 ~ t4에서 Vsgd는 Vsgd-low 로 세팅될 수 있는바, 이는 t1 ~ t4에서 상위 상태 채널들에 대해서 부스팅이 본질적으로 발생하지 않도록 하기 위한 것이다. 이는 Vsgd가 Vsgd-nom 으로 세팅되는 경우보다, 상위 상태 채널들에 대해서 더 낮은 피크 부스팅 레벨을 야기할 수도 있다.

시뮬레이션 결과는 다음을 확인해주는바, 더미 드레인측 저장소자들은, 드레인측 더미 저장소자들이 가령, Vgp=4V 와 같은 Vwldd 를 이용하여 예컨대, A-상태와 같은 충분히 높은 Vth 로 프로그램되는 때에 선행-충전 비트라인 전압이 채널로 전달되는 것을 허용한다.

결과적으로, Vpgm이 인가되는 때인 t4 ~ t5 의 매우 중요한 기간 동안, 금지된 저장소자들의 데이터 상태들에 기초하여, 최적의 채널 부스팅 레벨들이 제공된다.

도17은 제 3 채널 부스팅 기법을 예시한다. 한번의 단계 대신에 여러 개의 단계에서 Vpass 를 상승시킴으로써, 서로 다른 채널 부스팅 레벨들이 서로 다른 채널들에서 획득될 수 있다. 특히, 도14a 및 도16b의 부스팅 기법들에서의 부스팅 레벨 보다 낮은 부스팅 레벨들이 획득될 수 있다. 파형들 1700, 1701, 1702, 1704, 1705, 및 1706 각각은 도14의 파형들 1400, 1401, 1402, 1404, 1405, 및 1406과 동일하다. Vsgd 가 Vsg 로 상승할 때, Vbl = Vdd 인 경우, 금지된 하위 상태 채널들이 t0에서 부스팅된다(파형 1712). Vsgd-nom 이 이용되는 경우(파형 1713 참조) 혹은 Vsgd-low 가 이용되는 경우(파형 1714 참조), 금지된 상위 상태 채널들은 t3 까지 부스팅되지 않는다.

t2에서, Vpass-low 가 인가되는바(파형 1708 및 1710), 이는 Vpass-low ? 0V 라는 스텝(step)의 크기에 대한 함수로서, 금지된 하위 상태 채널들에서 더 높은 부스팅을 야기한다(파형 1712). 금지된 하위 상태 채널들에서 부스팅이 일어날 수 있는데, 왜냐하면 드레인측 선택 게이트들이 비-도통이고(Vbl(금지된 하위 상태)=Vdd 이므로), 따라서 채널들이 플로팅되기 때문이다. 반면에, 금지된 상위 상태 채널들에서는 부스팅이 일어나지 않는데, 왜냐하면, 드레인측 선택 게이트들이 도통 상태이고(Vbl(금지된 상위 상태)=0V 이므로), 따라서 채널들이 접지되기 때문이다.

이러한 일례에서, t0 ~ t2 기간은, 패스 전압들이 인가되기 전의 선행-충전 기간 동안에 비트라인들 및 드레인측 선택 게이트들에 대하여 특정 전압들을 사용함에 의한 부스팅을 나타내며, 그리고 t2 ~ t6 기간은, 패스 전압들이 인가되는 기간 동안의 부스팅을 나타낸다.

t3에서, 금지된 상위 상태 채널들에 대해서 Vbl은 Vdd로 상승되는바, 이는 Vsgd-nom 이 이용되는 경우 ~1.2V의 채널 선행-충전을 야기하거나(파형 1713) 혹은, Vsgd-low 가 이용되는 경우 ~0.2V의 채널 선행-충전을 야기한다(파형 1714). t4에서, Vpass가 인가되는바(파형 1708 및 1710), 이는 금지된 하위 상태 채널들에서 더 높은 부스팅을 야기하며(파형 1712), 그리고 금지된 상위 상태 채널들에서는(파형 1713 혹은 1714), ΔV = Vpass ? Vpass-low 의 크기에 대한 함수로서 부스팅을 야기한다. t5에서, Vpgm이 인가되는바(파형 1708), 이는 금지된 하위 상태 채널들(파형 1712) 및 상위 상태 채널들(파형 1713 및 1714)에서 추가적이며 유사한 부스팅을 야기한다. Vsgd-low 가 이용되는 경우, t5에서, Vsgd 는 Vsgd-low 에서 Vsgd-nom 으로 천이한다.

따라서, 파형 1708 및 1710은 패스 전압들이 다중 단계들에서 계단상승(step up)됨을 나타낸다. 또한, 파형 1702 및 1704 는 금지된 하위 상태 저장소자들에 대한 비트라인 전압들이 패스 전압들이 인가되기 전에 상승됨을 나타내며 그리고 금지된 상위 상태 저장소자들에 대한 비트라인 전압들이 상기 다중 단계들 중 마지막 단계 이전에, 상기 다중 단계들 중 하나의 단계 동안에 상승됨을 나타낸다.

특히, 패스 전압들은 t2에서, 0V 로부터 낮은 레벨로 즉, Vpass-low 로 먼저 계단 상승되며 그리고, t4에서, Vpass-low 로부터 공칭 Vpass 레벨로 다시 한번 계단 상승된다. 따라서, 0 < Vpass-low < Vpass 이다. t2에서의 첫번째 상승 동안, 금지된 상위 상태들에 대한 Vbl은 0V 이며, 따라서 부스팅이 일어나지 않는다. 일단, 워드라인들이 Vpass-low 값으로 램프업되면, 비트라인들은 Vdd까지 충전된다(파형 1704). 금지된 모든 저장소자들의 비트라인 전압들은 Vdd에 남아있으며 반면에 워드라인들은 Vpass-low로부터 Vpass로 상승한다. 이러한 접근법에서는, 금지된 상위 상태 채널들에 대해서는 선행-충전이 감소/제거된다. 또한, 0V 로부터 Vpass-low 로 상승하는 동안에, 이들의 비트라인들은 0V를 유지하기 때문에, 부스팅이 발생하지 않는다. 대신에, 이들 채널들에 대한 유효 Vpass 스윙(swing) 혹은 차이값(difference)은 ΔV = Vpass ? Vpass-low 이다. 따라서, 하위 상태 채널들에 비하여 상위 상태 채널들에 대한 부스팅된 전위가 감소한다. 특히, 도14a 및 도16b의 부스팅 기법들에서의 부스팅 레벨 보다 낮은 부스팅 레벨들이 획득될 수 있다. 상위 상태들에 대한 채널 부스팅을 최적화하기 위하여 Vpass-low가 메모리 디바이스 상에서 최적화될 수 있다. 더 많은 부스팅을 위해서는 Vpass-low가 더 낮게 세팅될 수 있으며, 그리고 더 적은 부스팅을 위해서는 Vpass-low가 더 높게 세팅될 수 있다(주어진 Vpass에 대해서). 유효 Vpass 레벨들의 넓은 범위가 설정될 수 있다. Vpass-low 는 제어부 예컨대, ROM 퓨즈에 세팅되는, 구성가능한 파라미터가 될 수 있다.

하나의 일례로서, Vpass-low = 4V 이고 그리고 Vpass = 8V 인 경우, t2 및 t4 각각의 Vpass 단계들은 ~2V의 채널 부스팅을 야기한다. t5에서의 Vpgm 단계는 ~1.5V의 채널 부스팅을 야기한다. 이러한 일례에서, 파형들 1712, 1713, 및 1714 각각에 대하여 t5에서 Vchannel은 7.7V, 4.7V, 및 3.7V 이다.

t2 - t3 로부터의 지연은, Vbl(파형 1704)이 상승되기 전에, 2~3μsec 동안에 Vpass-low가 의도된 레벨에 도달 및 안정되게 한다

이러한 접근법에 따르면, Vpgm이 인가되는 t5 - t6에서, 금지된 저장소자들의 데이터 상태들에 기초하여 최적의 채널 부스팅 레벨들이 제공될 수 있다.

도18은 제 4 채널 부스팅 기법을 예시한다. 파형 1800은 Vsgd-nom 이 이용되는 경우의 Vsgd 를 나타내며, 파형 1830은 Vsgd-low가 옵션으로서 이용되는 경우의 Vsgd 를 나타내며, 파형 1801은 금지된 하위 상태 저장소자들에 대한 Vbl를 나타내며, 파형 1802는 금지된 A-상태 저장소자들에 대한 Vbl를 나타내며, 파형 1803는 금지된 B-상태 저장소자들에 대한 Vbl를 나타내며, 파형 1804는 금지된 C-상태 저장소자들에 대한 Vbl를 나타내며, 파형 1808은 선택된 워드라인 전압을 나타내며, 파형 1810은 선택되지 않은 워드라인 전압을 나타내며, 파형 1812 및 1822는 하위 상태 채널 부스팅을 동등하게 나타내며, 파형 1814, 1816 및 1818은 Vsgd-nom 이 이용되는 경우에 A-상태, B-상태 및 C-상태 채널 부스팅을 각각 나타내며, 그리고 파형 1824, 1826 및 1828은 Vsgd-low 가 이용되는 경우에 A-상태, B-상태 및 C-상태 채널 부스팅을 각각 나타낸다. 미도시된 Vbl(선택된)은 예컨대, 전술한 바와 같이 0V 혹은 0.6V 이다.

도17의 일례에서, 상위 상태 채널들은 유사하게 취급되는바, 즉 함께 충전되고 그리고 방전되는데 이는 더 간단한 구현예를 제공하기 위한 것이다. 하지만, 서로 다른 상위 상태들 혹은 상위 상태들의 그룹들을 다르게 취급하는 것도 역시 가능하다. 예를 들면, 모든 상위 상태 비트라인들을 Vdd 로 충전(예컨대, 도17의 t3에서 파형 1704에 의해 도시된 바와 같이)하는 대신에, Vpass-low가 상승(ramp up)하면 워드라인 전압은 각각의 데이터 상태에 대해서 하나의 단계씩 4개의 단계들로 상승될 수 있다. 도18에서, 0V에서 VpassA 로의 상승은 t2에서 수행될 수 있으며, VpassA 에서 VpassB 로의 상승은 t4에서 수행될 수 있으며, VpassB 에서 VpassC 로의 상승은 t6에서 수행될 수 있으며, 그리고 VpassC 에서 Vpass 로의 상승은 t8에서 수행될 수 있다. 파형 1808과 1810을 참조하라. t9에서 Vpgm 이 인가된다. 금지된 A-상태 저장소자들에 대한 비트라인들은 워드라인들이 VpassA 에서 안정화되는 때인 t3에서 상승될 수 있으며, 금지된 B-상태 저장소자들에 대한 비트라인들은 워드라인들이 VpassB 에서 안정화되는 때인 t5에서 상승될 수 있으며, 그리고 금지된 C-상태 저장소자들에 대한 비트라인들은 워드라인들이 VpassC 에서 안정화되는 때인 t7에서 상승될 수 있다. 이와 같은 방식으로, 각각의 데이터 상태에 대한 유효 Vpass 스윙 혹은 차이는, VpassA, VpassB, 및 VpassC 를 조절함에 의해서 개별적으로 제어될 수 있다.

대안적으로는, 각각의 프로그래밍된 상태에 대하여 서로 다른 중간 Vpass 값들 갖는 대신에, 2 이상의 상태들을 포함하는 상태들의 그룹에 대하여 하나의 중간 Vpass 값을 갖는 것이 가능하다. 예를 들면, 중간값 Vpass(A, B)는 A-상태 및 B-상태들에 대해서 이용될 수 있으며 그리고 중간값 Vpass(C)는 C-상태를 위해서 이용될 수 있다. 또 다른 일례로서, 중간값 Vpass(A)는 A-상태에 대해서 이용될 수 있으며 그리고 중간값 Vpass(B, C)는 B-상태 및 C-상태를 위해서 이용될 수 있다.따라서, 이러한 개념은 5개 이상의 데이터 상태들이 이용되는 경우, 적절히 수정될 수 있다. 예를 들면, E-상태와 프로그래밍된 A-G 상태들을 갖는 8-상태 메모리 디바이스의 경우, A-상태 및 B-상태들을 위한 중간값 Vpass(A, B), C-상태 및 D-상태들을 위한 중간값 Vpass(C, D), 그리고 E-상태, F-상태 및 G-상태들을 위한 중간값 Vpass(E, F, G)이 제공될 수도 있다.

일반적으로, 경험되는 채널 부스팅의 양은, 채널이 플로팅되는 때의, 예컨대 Vbl이 상승되는 때의 패스 전압 스텝 사이즈들의 합에 대한 함수이다. 따라서, 금지된 A-상태 채널은 Vpass ? VpassA 의 함수에 의해서 부스팅될 것이며, 금지된 B-상태 채널은 Vpass ? VpassB 의 함수에 의해서 부스팅될 것이며, 그리고 금지된 C-상태 채널은 Vpass ? VpassC 의 함수에 의해서 부스팅될 것이다. 다양한 Vpass 전압들에 대해서 스텝 사이즈들은 변할 수도 있으며 그리고 균일한 필요는 없다는 점을 유의해야 한다. 스텝 사이즈들은 데이터 상태들의 Vth 의 간격(spacing)의 함수가 될 수 있다. 또한, VpassA, VpassB, 및 VpassC 는, 메모리 디바이스의 제어부 예컨대, ROM 퓨즈에서 설정가능할 수 있다. 이들은 조절될 수 있으며 그리고 최적화될 수 있다.

Vsgd-nom 이 사용되는 경우, 예컨대, 1.2V의 선행-충전이 A-상태, B-상태, 및 C-상태 저장소자들의 채널들에 대해서 t3, t5, 및 t7에서 각각 경험된다(파형 1814, 1816, 1818). Vsgd-low 가 사용되는 경우, 예컨대, 0.2V의 선행-충전이 A-상태, B-상태, 및 C-상태 저장소자들의 채널들에 대해서 t3, t5, 및 t7에서 각각 경험된다(파형 1824, 1826, 1828).

하나의 일례로서, VpassA = 2V 이고, VpassB ? VpassA = 2V 이고, VpassC ? VpassB = 2V 이고, 그리고 Vpass ? VpassC = 2V 이다. t5에서 Vpgm 스텝은 ~1.5V 의 채널 부스트를 야기한다. 이러한 일례에서, t9에서 Vchannel 은 2.2＋1＋1＋1＋1＋1.5 = 7.7 V(파형 1812 또는 1822), 그리고 Vsgd-nom의 경우, 1.2＋1＋1＋1＋1.5 = 5.7V(파형 1814), 1.2＋1＋1＋1.5 = 4.7V(파형 1816), 1.2＋1＋1.5 = 3.7V(파형 1818)이 얻어진다. Vsgd-low의 경우, 0.2＋1＋1＋1＋1.5 = 4.7V(파형 1824), 0.2＋1＋1＋1.5 = 3.7V(파형 1826), 0.2＋1＋1.5 = 2.7V(파형 1828)이 얻어진다.

서로 다른 부스팅 기법들의 일부가 서로 결합될 수 있음을 유의해야 한다. 예를 들면, 도17 및 도18의 부스팅 기법들에서, 드레인측 더미 저장소자들을 제공하는 것도 가능한바, 드레인측 더미 저장소자들은 도16b의 파형 1602과 관련하여 논의된 바와 같이 제어된다. 이는 선행-충전을 완전히 차단하기 위해서 수행될 수도 있는바, 드레인측 더미 저장소자들을 A-상태의 Vth 와 유사한 소정의 Vth 로 프로그래밍함으로써 수행될 수 있다. 또한, 도14, 도17 및 도18에 도시된 바와 같은 Vsgd-low 의 이용은, 도16b의 부스팅 기법에도 적용될 수 있다.

전술한 바와 같은 상세한 설명은 예시 및 설명을 위한 목적으로 제공되었다. 하지만 이러한 설명은 개시된 바로 그 실시예만으로 본 발명을 제한하고자 의도된 것이 아니며 혹은 개시된 내용을 속속들이 규명하고자 의도된 것도 아니다. 전술한 가르침에 비추어 볼때 수 많은 수정예들 및 변형예들이 가능하다. 본 발명의 기술적 사상과 그의 실제적인 응용을 최적으로 설명하기 위해, 본 발명의 실시예들이 선택되었다. 따라서, 해당 기술분야의 당업자들은 다양한 실시예들을 통해서 본 발명을 가장 잘 활용할 수 있을 것이며, 고려중인 특정한 용도에 적합한 다양한 변형예들을 가장 잘 활용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서 정의되어야 한다.

Claims (16)

1. 비휘발성 저장 시스템을 동작시키는 방법으로서,
   선택된 워드라인에 프로그램 펄스가 인가되는 적어도 하나의 프로그래밍 이터레이션(iteration)을 수행하는 단계 -상기 선택된 워드라인은 기판 상에 형성된 저장소자들의 세트 중에서 저장소자들의 서브세트와 통신하며, 그리고 상기 선택된 워드라인은 저장소자들의 상기 세트와 통신하는 복수의 워드라인들 중 하나의 워드라인이며- 와; 그리고
   상기 프로그램 펄스를 인가하기 전에, 저장소자들의 상기 서브세트에 있는 제 1 비선택 저장소자(a first unselected storage element)가 하나 이상의 데이터 상태들의 제 1 그룹에 속하는 데이터 상태를 갖는지를 판별하고, 저장소자들의 상기 서브세트에 있는 제 2 비선택 저장소자가 하나 이상의 데이터 상태들의 제 2 그룹에 속한 데이터 상태를 갖는지를 판별하고, 상기 제 1 비선택 저장소자에 관련된 상기 기판의 제 1 채널 영역을 상기 제 1 그룹에 관련된 제 1 부스팅 기법을 이용하여 부스팅하고, 그리고 상기 제 2 비선택 저장소자에 관련된 상기 기판의 제 2 채널 영역을 상기 제 2 그룹에 관련된 제 2 부스팅 기법을 이용하여 부스팅하는 단계
   를 포함하는 비휘발성 저장 시스템을 동작시키는 방법.
2. 제1항에 있어서,
   상기 제 1 그룹과 상기 제 2 그룹 중 적어도 하나는 다수개의 데이터 상태들에 관련되는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키는 방법.
3. 제1항 또는 제2항에 있어서,
   상기 제 1 그룹은, 상기 제 2 그룹에 관련된 하나 이상의 검증 레벨들 보다 낮은 하나 이상의 검증 레벨들에 관련되며; 그리고
   상기 제 1 부스팅 기법은, 상기 제 2 부스팅 기법에 의해서 상기 제 2 채널 영역이 부스트되는 레벨 보다 높은 레벨로 상기 제 1 채널 영역을 부스트하는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키는 방법.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,
   상기 제 1 및 제 2 저장소자는 제 1 및 제 2 비트라인과 각각 통신하며;
   상기 제 1 부스팅 기법은 상기 제 1 비트라인에 의해서 상기 제 1 채널 영역을 부스팅하고 그리고 이에 후속하여, 상기 복수의 워드라인들에 인가되는 패스 전압들(pass voltages)에 의해서 상기 제 1 채널 영역을 추가로 부스팅하는 것을 포함하며; 그리고
   상기 제 2 부스팅 기법은 상기 제 2 비트라인에 의해서 상기 제 2 채널 영역을 부스팅하고 그리고 이에 후속하여, 상기 복수의 워드라인들에 인가되는 패스 전압들에 의해서 상기 제 2 채널 영역을 추가로 부스팅하는 것을 포함하며,
   상기 제 2 채널 영역은 상기 제 2 비트라인에 의해서 부스팅되되, 상기 제 1 채널 영역이 상기 제 1 비트라인에 의해서 부스팅되는 것보다 적게 부스팅되는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키는 방법.
5. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 제 1 및 제 2 저장소자는 제 1 및 제 2 비트라인과 각각 통신하며;
   상기 제 1 및 제 2 부스팅 기법은 상기 복수의 워드라인들에 인가되는 패스 전압들에 의해서 상기 제 1 및 제 2 채널 영역을 각각 부스팅하는 것을 포함하며,
   상기 패스 전압들은 다수개의 단계들에서 인가되며, 상기 제 1 비트라인의 전압은 상기 패스 전압들이 인가되기 전에 상승하며, 그리고 상기 제 2 비트라인의 전압은 상기 다수개의 단계들 중 마지막 단계 이전에, 상기 다수개의 단계들 중 하나의 단계 동안에 상승하는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키는 방법.
6. 제1항 내지 제5항 중 어느 한 항에 있어서,
   상기 제 1 저장소자는 드레인측 더미 저장소자 및 비트라인과 통신하며; 그리고
   상기 제 1 부스팅 기법은, 상기 드레인측 더미 저장소자를 도통 상태에 그리고 그 후에 비도통 상태에 있도록 제어함으로써 상기 제 1 비트라인에 의해서 상기 제 1 채널 영역을 부스팅하고 그리고 이에 후속하여, 상기 복수의 워드라인들에 인가되는 패스 전압들에 의해서 상기 제 1 채널 영역을 추가로 부스팅하는 것을 포함하는 비휘발성 저장 시스템을 동작시키는 방법.
7. 제1항 내지 제6항 중 어느 한 항에 있어서,
   상기 제 1 비선택 저장소자가 하나 이상의 데이터 상태들의 제 1 그룹에 속하는 데이터 상태를 갖는지를 판별하는 단계는,
   상기 제 1 비선택 저장소자에 관련된 적어도 하나의 래치에 액세스하는 단계를 포함하는 것을 특징으로 하는 비휘발성 저장 시스템을 동작시키는 방법.
8. 제1항 내지 제3항 중 어느 한 항에 있어서,
   상기 제 1 및 제 2 저장소자는 제 1 및 제 2 비트라인과 각각 통신하며;
   상기 제 1 부스팅 기법은 상기 제 1 비트라인에 의해서 상기 제 1 채널 영역을 부스팅하고 그리고 이에 후속하여, 상기 복수의 워드라인들에 인가되는 패스 전압들에 의해서 상기 제 1 채널 영역을 추가로 부스팅하는 것을 포함하며; 그리고
   상기 제 2 부스팅 기법은, 상기 제 2 비트라인에 의해서 상기 제 2 채널 영역이 부스팅되는 것을 배제하며 그리고 이에 후속하여, 상기 복수의 워드라인들에 인가되는 패스 전압들에 의해서 상기 제 2 채널 영역을 부스팅하는 것을 포함하는 비휘발성 저장 시스템을 동작시키는 방법.
9. 비휘발성 저장 시스템으로서,
   기판 상에 형성된 비휘발성 저장소자들의 세트 -저장소자들의 상기 세트 중에서 저장소자들의 서브세트는 제 1 비선택 저장소자와 제 2 비선택 저장소자를 포함하며, 그리고 상기 기판은 상기 제 1 비선택 저장소자와 제 2 비선택 저장소자에 각각 관련된 제 1 채널 영역과 제 2 채널 영역을 포함하며- 와;
   비휘발성 저장소자들의 상기 세트와 통신하는 워드라인들의 세트 -워드라인들의 상기 세트는 저장소자들의 상기 서브세트와 통신하는 선택된 워드라인을 포함하고, 상기 선택된 워드라인은 저장소자들의 상기 세트와 통신하는 복수개의 워드라인들 중 하나의 워드라인이며- 와; 그리고
   적어도 하나의 제어 회로
   를 포함하며,
   상기 적어도 하나의 제어 회로는,
   (a) 상기 선택된 워드라인에 프로그램 펄스가 인가되는 적어도 하나의 프로그래밍 이터레이션(iteration)을 수행하고, 그리고
   (b) 상기 프로그램 펄스가 인가되기 전에, 상기 제 1 비선택 저장소자가 하나 이상의 데이터 상태들의 제 1 그룹에 속하는 데이터 상태를 갖는지를 판별하고, 상기 제 2 비선택 저장소자가 하나 이상의 데이터 상태들의 제 2 그룹에 속한 데이터 상태를 갖는지를 판별하고, 상기 제 1 비선택 저장소자에 관련된 상기 기판의 제 1 채널 영역을 상기 제 1 그룹에 관련된 제 1 부스팅 기법을 이용하여 부스팅하고, 그리고 상기 제 2 비선택 저장소자에 관련된 상기 기판의 제 2 채널 영역을 상기 제 2 그룹에 관련된 제 2 부스팅 기법을 이용하여 부스팅하는 것을 특징으로 하는 비휘발성 저장 시스템.
10. 제9항에 있어서,
    상기 제 1 그룹과 상기 제 2 그룹 중 적어도 하나는 다수개의 데이터 상태들에 관련되는 것을 특징으로 하는 비휘발성 저장 시스템.
11. 제9항 또는 제10항에 있어서,
    상기 제 1 그룹은, 상기 제 2 그룹에 관련된 하나 이상의 검증 레벨들 보다 낮은 하나 이상의 검증 레벨들에 관련되며; 그리고
    상기 제 1 부스팅 기법은, 상기 제 2 부스팅 기법에 의해서 상기 제 2 채널 영역이 부스트되는 레벨 보다 높은 레벨로 상기 제 1 채널 영역을 부스트하는 것을 특징으로 하는 비휘발성 저장 시스템.
12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 저장소자는 제 1 및 제 2 비트라인과 각각 통신하며;
    상기 제 1 부스팅 기법에서, 상기 적어도 하나의 제어 회로는, 상기 제 1 비트라인에 의해서 상기 제 1 채널 영역을 부스팅하고 그리고 이에 후속하여, 상기 복수의 워드라인들에 인가되는 패스 전압들에 의해서 상기 제 1 채널 영역을 추가로 부스팅하며; 그리고
    상기 제 2 부스팅 기법에서, 상기 적어도 하나의 제어 회로는, 상기 제 2 비트라인에 의해서 상기 제 2 채널 영역을 부스팅하고 그리고 이에 후속하여, 상기 복수의 워드라인들에 인가되는 패스 전압들에 의해서 상기 제 2 채널 영역을 추가로 부스팅하며,
    상기 제 2 채널 영역은 상기 제 2 비트라인에 의해서 부스팅되되, 상기 제 1 채널 영역이 상기 제 1 비트라인에 의해서 부스팅되는 것보다 적게 부스팅되는 것을 특징으로 하는 비휘발성 저장 시스템.
13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 저장소자는 제 1 및 제 2 비트라인과 각각 통신하며;
    상기 제 1 및 제 2 부스팅 기법에서, 상기 적어도 하나의 제어 회로는,
    상기 복수의 워드라인들에 인가되는 패스 전압들에 의해서 상기 제 1 및 제 2 채널 영역을 각각 부스팅하며,
    상기 패스 전압들은 다수개의 단계들에서 인가되며, 상기 제 1 비트라인의 전압은 상기 패스 전압들이 인가되기 전에 상승하며, 그리고 상기 제 2 비트라인의 전압은 상기 다수개의 단계들 중 마지막 단계 이전에, 상기 다수개의 단계들 중 하나의 단계 동안에 상승하는 것을 특징으로 하는 비휘발성 저장 시스템.
14. 제9항 내지 제13항 중 어느 한 항에 있어서,
    상기 제 1 저장소자는 드레인측 더미 저장소자 및 비트라인과 통신하며; 그리고
    상기 제 1 부스팅 기법에서, 상기 적어도 하나의 제어 회로는, 상기 드레인측 더미 저장소자를 도통 상태에 그리고 그 후에 비도통 상태에 있도록 제어함으로써 상기 제 1 비트라인에 의해서 상기 제 1 채널 영역을 부스팅하고 그리고 이에 후속하여, 상기 복수의 워드라인들에 인가되는 패스 전압들에 의해서 상기 제 1 채널 영역을 추가로 부스팅하는 것을 특징으로 하는 비휘발성 저장 시스템.
15. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 저장소자는 제 1 및 제 2 비트라인과 각각 통신하며;
    상기 제 1 부스팅 기법에서, 상기 적어도 하나의 제어 회로는, 상기 제 1 비트라인에 의해서 상기 제 1 채널 영역을 부스팅하고 그리고 이에 후속하여, 상기 복수의 워드라인들에 인가되는 패스 전압들에 의해서 상기 제 1 채널 영역을 추가로 부스팅하며; 그리고
    상기 제 2 부스팅 기법에서, 상기 적어도 하나의 제어 회로는, 상기 제 2 비트라인에 의해서 상기 제 2 채널 영역이 부스팅되는 것을 배제하며 그리고 이에 후속하여, 상기 복수의 워드라인들에 인가되는 패스 전압들에 의해서 상기 제 2 채널 영역을 부스팅하는 것을 특징으로 하는 비휘발성 저장 시스템.
16. 비휘발성 저장 시스템으로서,
    선택된 워드라인에 프로그램 펄스가 인가되는 적어도 하나의 프로그래밍 이터레이션(iteration)을 수행하는 수단 -상기 선택된 워드라인은 기판 상에 형성된 저장소자들의 세트 중에서 저장소자들의 서브세트와 통신하며, 그리고 상기 선택된 워드라인은 저장소자들의 상기 세트와 통신하는 복수의 워드라인들 중 하나의 워드라인이며- 과; 그리고
    상기 프로그램 펄스를 인가하기 전에, 저장소자들의 상기 서브세트에 있는 제 1 비선택 저장소자가 하나 이상의 데이터 상태들의 제 1 그룹에 속하는 데이터 상태를 갖는지를 판별하고, 저장소자들의 상기 서브세트에 있는 제 2 비선택 저장소자가 하나 이상의 데이터 상태들의 제 2 그룹에 속한 데이터 상태를 갖는지를 판별하고, 상기 제 1 비선택 저장소자에 관련된 상기 기판의 제 1 채널 영역을 상기 제 1 그룹에 관련된 제 1 부스팅 기법을 이용하여 부스팅하고, 그리고 상기 제 2 비선택 저장소자에 관련된 상기 기판의 제 2 채널 영역을 상기 제 2 그룹에 관련된 제 2 부스팅 기법을 이용하여 부스팅하기 위한 수단
    을 포함하는 비휘발성 저장 시스템.

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