KR101216876B1 - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

Info

Publication number
KR101216876B1
KR101216876B1 KR1020110094559A KR20110094559A KR101216876B1 KR 101216876 B1 KR101216876 B1 KR 101216876B1 KR 1020110094559 A KR1020110094559 A KR 1020110094559A KR 20110094559 A KR20110094559 A KR 20110094559A KR 101216876 B1 KR101216876 B1 KR 101216876B1
Authority
KR
South Korea
Prior art keywords
dummy
cell
cells
drain
source
Prior art date
Application number
KR1020110094559A
Other languages
English (en)
Inventor
박영수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110094559A priority Critical patent/KR101216876B1/ko
Priority to US13/605,955 priority patent/US9013923B2/en
Application granted granted Critical
Publication of KR101216876B1 publication Critical patent/KR101216876B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은, 셀 스트링에 포함된 드레인 셀렉트 트랜지스터와 메모리 셀 사이에 연결된 드레인 더미 셀 또는 상기 메모리 셀과 소오스 셀렉트 트랜지스터 사이에 연결된 소오스 더미 셀을 프로그램하는 단계; 및 상기 드레인 더미 셀과 상기 소오스 더미 셀의 프로그램 상태 및 상기 드레인 더미 셀의 게이트에 연결된 드레인 더미 라인과 상기 소오스 더미 셀의 게이트에 연결된 소오스 더미 라인에 인가하는 전압에 응답하여 상기 드레인 더미 셀에 연결된 비트라인과 상기 셀 스트링을 연결하는 단계를 포함하는 반도체 장치의 동작 방법으로 이루어진다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operationg method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 특히 더미 셀들을 이용하여 전류 소모를 감소시키기 위한 반도체 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치는 데이터를 저장하는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수의 셀 블럭들을 포함하며, 각각의 셀 블럭은 다수의 셀 스트링들을 포함한다. 각각의 셀 스트링은 서로 직렬로 연결된 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들 및 소오스 셀렉트 트래지스터로 이루어진다. 최근에는, 메모리 셀들과 드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터 사이에 더미 셀들을 연결하여, 프로그램 동작 시 발생할 수 있는 핫 캐리어(hot carrier)에 의한 누설(leakage)을 억제하기도 한다.
각 셀 스트링들에 포함된 더미 셀들을 제어하기 위한 더미 라인들이 추가되므로, 반도체 장치의 동작 시 더미 라인들을 제어하기 위한 전압이 요구된다. 구체적으로, 반도체 장치의 동작 시, 메모리 셀들과 드레인 셀렉트 트랜지스터 사이에 연결된 드레인 더미 셀들을 제어하기 위하여 각각의 셀 스트링들의 드레인 더미 셀들에 연결된 드레인 더미 라인에 동작 전압을 공급해야하며, 메모리 셀들과 소오스 셀렉트 트랜지스터 사이에 연결된 소오스 더미 셀들을 제어하기 위하여 각각 셀 스트링들의 소오스 더미 셀들에 연결된 소오스 더미 라인에도 동작 전압을 공급해야 한다.
상술한 바와 같이, 더미 셀들이 핫 캐리어에 의한 누설 방지 역할을 하기 때문에, 프로그램(program), 리드(read) 또는 소거(erase) 동작과 같은 각종 동작 수행시, 더미 셀들이 해당 동작에 관여하지 않도록 드레인 및 소오스 더미 라인들에는 패스전압을 공급한다. 일반적으로, 패스전압은 리드 동작에서 약 4.5V이고, 프로그램 동작에서는 약 9V이다. 패스전압은 반도체 장치 또는 수행하고자 하는 동작에 따라 다르게 설정될 수 있으나, 일반적으로는 전원전압보다 높은 고전압이 사용된다. 따라서, 프로그램, 리드 또는 소거 동작 시 모든 더미 라인들에 패스전압을 인가하기 위하는 경우 높은 전류가 소모된다.
또한, 최근에는 메모리 셀 어레이에 포함되는 메모리 셀들의 개수가 점차 증가하면서 셀 스트링들의 개수 또한 증가하고 있다. 이로 인해, 서로 인접한 셀 스트링들 간의 간섭으로 인한 오동작이 발생할 수 있다. 이에 따라, 프로그램, 리드 또는 검증 동작 시, 셀 스트링들을 이븐 셀 스트링 그룹 및 오드 셀 스트링 그룹으로 구분하고, 이븐 또는 오드 셀 스트링 그룹 하나를 선택하여 선택된 그룹에 대한 동작을 수행한 후에 나머지 그룹에 대한 동작을 수행한다. 이븐 셀 스트링들이 선택되고 오드 셀 스트링들이 선택되지 않은 경우를 예를 들어 설명하면, 오드 셀 스트링들이 선택되지 않도록 하기 위해서는 오드 셀 스트링들에 각각 연결된 오드 비트라인들의 전류패스를 차단시킨다. 이를 위하여, 페이지 버퍼들과 오드 비트라인들 간의 전류패스를 차단시킨다. 하지만, 이러한 방법은 페이지 버퍼들과 오드 비트라인들을 차단시킴으로써 오드 셀 스트링들이 비선택되도록 하는 것일 뿐이며, 이븐 및 오드 셀 스트링들의 동작을 직접적으로 분리시키는 것은 아니므로 셀 스트링들을 분리하여 동작시키는데 있어서 효율성이 저하될 수 있다.
본 발명이 해결하려는 과제는, 또한, 각각의 셀 스트링들에 포함된 더미 셀들을 제어함으로써 셀 스트링들을 각각 분리시키는 동작을 효율적으로 수행하고자 하며, 더미 셀들과 연결된 일부 더미 라인들에 인가하는 전압을 낮춤으로써 반도체 장치의 동작 시 소모되는 전류를 감소시키고자 한다.
본 발명의 일 실시 예에 따른 반도체 장치의 동작 방법은, 셀 스트링에 포함된 드레인 셀렉트 트랜지스터와 메모리 셀 사이에 연결된 드레인 더미 셀 또는 상기 메모리 셀과 소오스 셀렉트 트랜지스터 사이에 연결된 소오스 더미 셀을 프로그램하는 단계; 및 상기 드레인 더미 셀과 상기 소오스 더미 셀의 프로그램 상태 및 상기 드레인 더미 셀의 게이트에 연결된 드레인 더미 라인과 상기 소오스 더미 셀의 게이트에 연결된 소오스 더미 라인에 인가하는 전압에 응답하여 상기 드레인 더미 셀에 연결된 비트라인과 상기 셀 스트링을 연결하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 장치의 동작 방법은, 이븐 비트라인과 공통 소오스 라인 간에 연결되며, 서로 직렬 접속된 드레인 셀렉트 트랜지스터, 이븐 드레인 더미 셀, 다수의 메모리 셀들, 이븐 소오스 더미 셀 및 소오스 셀렉트 트랜지스터가 포함된 이븐 셀 스트링에서, 상기 이븐 드레인 더미 셀은 프로그램하고, 상기 이븐 소오스 더미 셀은 소거 상태를 유지시키는 단계; 오드 비트라인과 상기 공통 소오스 라인 간에 연결되며, 서로 직렬 접속된 드레인 셀렉트 트랜지스터, 오드 드레인 더미 셀, 다수의 메모리 셀들, 오드 소오스 더미 셀 및 소오스 셀렉트 트랜지스터가 포함된 오드 셀 스트링에서, 상기 오드 드레인 더미 셀은 소거 상태를 유지시키고, 상기 오드 소오스 더미 셀은 소거상를 유지시키는 단계; 및 상기 이븐 및 오드 드레인 더미 셀들에 연결된 드레인 더미 라인 또는 상기 이븐 및 오드 소오스 더미 셀들에 연결된 소오스 더미 라인에 접지전압을 인가하여, 선택된 셀 스트링과 선택된 비트라인들을 서로 연결하고, 비선택된 셀 스트링과 비선택된 비트라인들을 서로 차단시키는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 장치의 동작 방법은, 각 비트라인과 공통 소오스 라인 간에 접속된 셀 스트링들을 포함하며, 상기 셀 스트링들 각각은 서로 직렬 접속된 드레인 셀렉트 트랜지스터, 더미 셀, 다수의 메모리 셀들 및 소오스 셀렉트 트랜지스터를 포함하며, 상기 각 비트라인 중 홀수차 또는 짝수차 비트라인들을 선택하기 위한 비트라인 선택회로를 포함하는 반도체 장치에 있어서; 상기 반도체 장치의 프로그램 또는 리드 동작을 위해, 상기 비트라인 선택부에 의해 홀수차 또는 짝수차 비트라인을 선택하는 단계; 상기 더미 셀들 중, 상기 선택된 비트라인들에 연결된 셀들을 소거상태가 되도록 하고, 비선택된 비트라인들에 연결된 셀들을 프로그램 상태가 되도록 하는 단계; 및 상기 더미 셀들에 연결된 더미 라인에 접지전압을 인가하여, 상기 선택된 비트라인들과 선택된 셀 스트링들을 서로 연결하고, 상기 비선택된 비트라인들과 비선택된 셀 스트링들을 서로 차단하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치는, 명령신호 및 어드레스에 응답하여 프로그램 동작 신호, 리드 동작 신호 또는 소거 동작 신호를 출력하는 제어회로; 서로 직렬로 연결된 드레인 셀렉트 트랜지스터, 드레인 더미 셀, 다수의 메모리 셀들, 소오스 더미 셀 및 소오스 셀렉트 트랜지스터로 구성된 이븐 및 오드 셀 스트링들을 포함하며, 상기 더미 셀들의 일부는 프로그램되고 일부는 소거상태를 유지하는 메모리 셀 블럭들을 포함한다.
본 발명은, 더미 라인들에 인가하는 전압을 낮출 수 있으므로, 반도체 장치의 동작 시 소모되는 전력을 감소시킬 수 있으며, 셀 스트링들의 동작을 직접 분리시켜 동작시킬 수 있으므로 프로그램, 리드 및 검증 동작을 효율적으로 수행할 수 있다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 블럭도이다.
도 2는 도 1에 도시된 셀 블럭 및 페이지 버퍼를 구체적으로 설명하기 위한 회로도이다.
도 3은 본 발명에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 4는 본 발명에 따른 더미 셀들의 문턱전압을 설명하기 위한 그래프이다.
도 5는 본 발명의 실시 예에 따라 더미 셀들의 데이터 및 더미 라인에 인가하는 전압을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 블럭도이다.
도 1을 참조하여 반도체 메모리 장치는 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작, 리드 또는 소거 동작을 수행하도록 구성된 회로들(130, 140, 150, 160, 170, 180) 및 입력되는 데이터에 따라 선택된 메모리 셀들의 문턱전압 레벨들을 설정하기 위해 상기 회로들(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어회로(120)를 포함한다.
NAND 플래시 메모리 장치의 경우, 상기 회로들은 전압 생성 회로(130), 로우 디코더(140), 페이지 버퍼 회로(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 판단회로(180)를 포함한다.
메모리 셀 어레이(110)는 데이터가 저장되는 다수의 메모리 셀들이 포함된 다수의 셀 블럭들(MCA1 내지 MCAi)을 포함하는데, 셀 블럭들(MCA1 내지 MCAi)은 이븐(even) 및 오드(odd) 비트라인들(BLe 및 BLo)을 서로 공유한다. 즉, 이븐 비트라인들(BLe)은 제1 셀 블럭(MCA1)에 접속되지만, 나머지 셀 블럭들(MCA2 내지 MCAi)에도 접속되며, 오드 비트라인들(BLo) 또한 제1 셀 블럭(MCA1) 뿐만 아니라 나머지 셀 블럭들(MCA2 내지 MCAi)에도 접속된다. 이에 따라, 프로그램, 리드 또는 소거 동작 시, 각각의 셀 블럭들(MCA1 내지 MCAi)에 포함된 드레인 셀렉트 트랜지스터(도 2의 DST)가 턴온(turn on) 또는 턴오프(turn off)되는 동작에 따라 이븐 및 오드 비트라인들(BLe 및 BLo)과 선택된 셀 블럭이 연결된다.
제어회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 회로(150)에 포함된 페이지 버퍼들(PB)을 제어하기 위한 페이지 버퍼 신호들(PB SIGNALS)을 출력한다. 또한, 제어회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어회로(120)는 프로그램 검증 동작 시 패스/페일 판단회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 목표레벨까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.
전압 공급 회로(130, 140)는 제어회로(120)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램, 리드 또는 소거 동작에 필요한 전압들을 선택된 셀 블럭의 드레인 셀렉트 라인(DSL), 드레인 더미 라인(DDWL), 워드라인들(WL0 내지 WLn), 소오스 더미 라인(SDWL) 및 소오스 셀렉트 라인(SSL)으로 공급한다. 특히, 전압 공급 회로(130, 140)는 셀 블럭들에 포함된 더미 셀들의 데이터에 따라 드레인 및 소오스 더미 라인들(DDWL 및 SDWL)에 인가하는 패스전압을 결정하고 결정된 패스전압을 해당 더미 라인들에 각각 공급한다. 드레인 및 소오스 더미 라인들(DDWL 및 SDWL)은 셀 블럭들에 포함된 더미 셀들에 연결된 라인들이며, 구체적으로는 도 2에서 설명하도록 한다. 이러한 전압 공급 회로는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.
전압 생성 회로(130)는 제어회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 글로벌 라인들로 출력한다. 또한, 소거하는 경우에는 워드라인들(WL[n:0])에 접지전압을 인가하거나 워드라인들(WL[n:0])을 플로팅(floating) 시킨다.
로우 디코더(140)는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들을 선택된 셀 블럭의 로컬 라인들(DSL, WL[n:0], SSL) 및 더미 라인들(DDWL 및 SDWL)로 전달한다.
페이지 버퍼 회로(150)는 이븐 및 오드 비트라인들(BLe 및 BLo)과 각각 연결되는 페이지 버퍼들(PB)을 포함한다. 각각의 페이지 버퍼(PB)는 쌍을 이루는 두 개의 비트라인들, 즉 이븐 및 오드 비트라인들(BLe 및 BLo)에 각각 대응된다. 제어회로(120)에서 출력된 페이지 버퍼 신호들(PB SIGNALS)에 응답하여 선택된 이븐 또는 오드 비트라인들(BLe 또는 BLo)에 인가한다. 구체적으로, 페이지 버퍼 회로(150)는 메모리 셀들의 프로그램, 리드 또는 소거 동작시 이븐 또는 오드 비트라인들(BLe 또는 BLo)을 프리차지하거나, 이븐 또는 오드 비트라인들(BLe 또는 BLo)의 전압 변화에 따라 검출된 메모리 셀들의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼 회로(150)는 프로그램 동작시에는 래치에 입력된 데이터에 따라 비트라인들에 프로그램 허용전압(예컨대, 접지전압) 또는 프로그램 금지전압(예컨대, 전원전압)을 인가하고, 리드 동작 시에는 메모리 셀들에 저장된 데이터에 따라 이븐 및 오드 비트라인들(BLe 및 BLo)의 전압을 조절하여 메모리 셀들에 저장된 데이터를 검출한다.
컬럼 선택 회로(160)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 회로(150)에 포함된 페이지 버퍼들(PB)을 선택하고, 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 선택된 비트라인으로 출력된다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 페이지 버퍼그룹(150)의 페이지 버퍼들(PB1 내지 PBj)에 각각 입력하기 위하여 제어회로(120)의 제어에 따라 데이터(DATA)를 컬럼 선택 회로(160)에 전달한다. 전달된 데이터를 컬럼 선택 회로(160)가 페이지 버퍼 회로(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 회로(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
패스/페일 판단회로(180)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표레벨보다 낮은 에러 셀들의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 판단회로(180)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다. 제어회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 생성 회로(130)를 제어한다. 이때, 패스/페일 판단회로(180)의 체크 신호(CS)에 따라 제어회로(120)가 전압 생성 회로(130)를 제어할 수도 있다.
도 2는 도 1에 도시된 셀 블럭 및 페이지 버퍼를 구체적으로 설명하기 위한 회로도이다.
도 2를 참조하면, 도 1에 도시된 어느 하나의 셀 블럭(MCA1) 및 이에 대응되는 페이지 버퍼(PB)를 도시하였으며, 각각의 셀 블럭들은 서로 동일한 구조로 구현되고, 각각의 페이지 버퍼들도 서로 동일한 구조로 구현된다.
제1 셀 블럭(MCA1)은 다수의 이븐 셀 스트링들(STe) 및 오드 셀 스트링들(STo)을 포함한다. 도면에서는 한 쌍의 이븐 및 오드 셀 스트링들(STe 및 STo)만 도시되었으나, 각각의 셀 블럭에는 2개 이상의 이븐 및 오드 셀 스트링들(STe 및 STo)이 서로 교호적으로 배열된다. 이븐 셀 스트링(STe)을 구체적으로 설명하면 다음과 같다. 이븐 셀 스트링(STe)은 공통 소오스 라인(CSL)에 연결되는 소오스 셀렉트 트랜지스터(SST), 이븐 소오스 더미 셀(SDCe), 다수의 메모리 셀들(F0 내지 Fn), 이븐 드레인 더미 셀(DDCe) 및 이븐 비트라인(BLe)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 이븐 소오스 더미 셀(SDCe)은 소오스 셀렉트 트랜지스터(SST)와 다수의 메모리 셀들(F0 내지 Fn) 사이에 연결된 하나의 더미 셀로 구현되거나, 서로 직렬로 연결된 다수의 더미 셀들로 구현할 수도 있다. 또한, 이븐 드레인 더미 셀(DDCe)은 드레인 셀렉트 트랜지스터(DDT)와 다수의 메모리 셀들(F0 내지 Fn) 사이에 연결된 하나의 더미 셀로 구현되거나, 서로 직렬로 연결된 다수의 더미 셀들로 구현할 수도 있다. 오드 셀 스트링(STo) 또한 이븐 셀 스트링(STe)과 동일한 구성으로 이루어지며, 설명의 편의를 위하여 더미 셀들의 명칭만 오드 소오스 더미 셀(SDCo) 및 오드 드레인 더미 셀(DDCo)로 정의하기로 한다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 소오스 더미 셀들(SDCe 및 SDCo)의 게이트들은 소오스 더미 라인(SDWL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 각각 연결되고, 드레인 더미 셀들(DDCe 및 DDCo)의 게이트들은 드레인 더미 라인(DDWL)에 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 이븐 및 오드 셀 스트링들(STe 및 STo)은 각각에 대응하는 이븐 및 오드 비트라인들(BLe 및 BLo)과 공통 소오스 라인(CSL) 사이에 연결된다.
페이지 버퍼(PB)는 이븐 또는 오드 비트라인들(BLe 또는 BLo) 중 어느 하나의 비트라인을 선택하기 위한 비트라인 선택회로(210)와, 선택된 비트라인의 전위를 센싱노드(SO)로 전달하거나, 센싱노드(SO)의 전위를 선택된 비트라인에 전달하기 위한 센싱회로(220)와, 센싱노드(SO)를 프리차지하기 위한 프리차지 회로(230), 데이터를 저장하기 위한 제1 래치(240) 및 제2 래치(250)와, 제1 래치(240)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제1 전달회로(260)와, 제2 래치(250)에 저장된 데이터를 센싱노드(SO)로 전달하기 위한 제2 전달회로(270)와, 제1 래치(150)를 셋업(setup) 또는 리셋(reset)하기 위한 제1 셋/리셋 회로(280)와, 제2 래치를 셋업 또는 리셋하기 위한 제2 셋/리셋 회로(290)와, 공통노드(CON)를 디스차지하기 위한 디스차지 회로(300)를 포함한다.
비트라인 선택회로(210)는, 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 프리차지하기 위한 비트라인 프리차지 회로(212)와, 이븐 비트라인(BLe1) 또는 오드 비트라인(BLo)을 선택하기 위한 선택회로(214)를 포함한다.
비트라인 프리차지 회로(212)는 이븐 프리차지 신호(PDE)에 응답하여 이븐 비트라인(BLe)을 프리차지하기 위한 제1 스위치(N01)와, 오드 디스차지 신호(PDO)에 응답하여 오드 비트라인(BLo)을 프리차지하기 위한 제2 스위치(N02)를 포함한다. 제1 스위치(N01)는 이븐 비트라인(BLe)과 버추어전압(VIRPWR)이 인가되는 단자 사이에 연결된 NMOS 트랜지스터로 구현되며, 제2 스위치(N02)는 오드 비트라인(BLo)과 버추어전압(VIRPWR)이 인가되는 단자 사이에 연결된 NMOS 트랜지스터로 구현된다. 버추어전압(VIRPWR)은 전원단자에 연결되지만, 반도체 장치에 따라 전원단자 또는 접지단자에 연결되어, 연결된 비트라인들을 프리차지 또는 디스차지하는데 사용할 수도 있다.
선택회로(214)는 이븐 선택신호(BSLE)에 응답하여 이븐 비트라인(BLe)을 선택하는 제3 스위치(N03)와, 오드 선택신호(BSLO)에 응답하여 오드 비트라인(BLo)을 선택하는 제4 스위치(N04)를 포함한다. 제3 스위치(N03) 및 제4 스위치(N04)는 NMOS 트랜지스터로 각각 구현된다.
센싱회로(220)는 센싱신호(PBSENSE)에 응답하여 선택된 비트라인과 센싱노드(SO)를 연결하는 제5 스위치(N05)로 이루어지며, 제5 스위치(N05)는 NMOS 트랜지스터로 구현된다.
프리차지 회로(230)는 프리차지 신호(PRECHb)에 응답하여 전원전압(Vcc)이 인가되는 전원단자와 센싱노드(SO)를 연결하여 센싱노드(SO)를 프리차지하기 위한 제6 스위치(N06)로 이루어지며, 제6 스위치(N06)는 PMOS 트랜지스터로 구현된다.
제1 래치(240)는 제1 및 제2 인터버들(I1 및 I2)로 이루어진다. 제1 인버터(I1)의 출력단과 제2 인버터(I2)의 입력단이 서로 연결되고, 제2 인버터(I2)의 출력단과 제1 인버터(I1)의 입력단이 서로 연결된다.
제2 래치(250)는 제3 및 제4 인터버들(I3 및 I4)로 이루어진다. 제3 인버터(I3)의 출력단과 제4 인버터(I4)의 입력단이 서로 연결되고, 제4 인버터(I4)의 출력단과 제3 인버터(I3)의 입력단이 서로 연결된다. 도 2에 도시된 페이지 버퍼(PB)에는 두 개의 래치(240 및 250)가 포함되어 있으나, 반도체 장치에 따라 두 개 이상의 래치들이 포함될 수 있다.
제1 전달회로(260)는 제1 전달신호(TRANA_A)에 응답하여 제1 인버터(I1)의 입력단과 센싱노드(SO)를 연결하는 제7 스위치(N07)와, 제2 전달신호(TRANA_B)에 응답하여 제1 인버터(I1)의 출력단과 센싱노드(SO)를 연결하는 제8 스위치(N08)를 포함한다. 제7 및 제8 스위치들(N07 및 N08)은 NMOS 트랜지스터로 구현된다.
제2 전달회로(270)는 제3 전달신호(TRANA_C)에 응답하여 제3 인버터(I3)의 입력단과 센싱노드(SO)를 연결하는 제9 스위치(N09)와, 제4 전달신호(TRANA_D)에 응답하여 제3 인버터(I1)의 출력단과 센싱노드(SO)를 연결하는 제10 스위치(N10)를 포함한다. 제9 및 제10 스위치들(N09 및 N10)은 NMOS 트랜지스터로 구현된다.
제1 셋/리셋 회로(280)는 제1 리셋신호(RESET_A)에 응답하여 제2 인버터(I2)의 출력단과 공통노드(CON)를 연결함으로써 제1 래치(240)를 리셋(reset)하는 제11 스위치(N11)와, 제1 셋신호(SET_A)에 응답하여 제2 인버터(I2)의 입력단과 공통노드(CON)를 연결함으로써 제1 래치(240)를 셋업(setup)하는 제12 스위치(N12)를 포함한다. 제11 및 제12 스위치들(N11 및 N12)은 NMOS 트랜지스터로 구현된다.
제2 셋/리셋 회로(290)는 제2 리셋신호(RESET_B)에 응답하여 제4 인버터(I4)의 출력단과 공통노드(CON)를 연결함으로써 제2 래치(250)를 리셋(reset)하는 제13 스위치(N13)와, 제2 셋신호(SET_B)에 응답하여 제4 인버터(I4)의 입력단과 공통노드(CON)를 연결함으로써 제2 래치(250)를 셋업(setup)하는 제14 스위치(N14)를 포함한다. 제13 및 제14 스위치들(N13 및 N14)은 NMOS 트랜지스터로 구현된다.
디스차지 회로(300)는 센싱노드(SO)에 응답하여 공통노드(CON)와 접지단자(Vss)를 연결함으로써 공통노드(CON)를 디스차지하는 제15 스위치(N15)로 이루어지며, 제15 스위치(N15)는 NMOS 트랜지스터로 구현된다.
상술한 구성 중, 이븐 셀 스트링(STe)과 오드 셀 스트링(STo)을 각각 분리시켜 동작시킬 경우에는, 드레인 더미 라인(DDWL)과 소오스 더미 라인(SDWL)에 각각 서로 다른 전압, 예를 들면 패스전압(Vpass) 또는 접지전압(0V)을 인가한다. 또는, 이븐 셀 스트링(STe)과 오드 셀 스트링(STo)을 동일하게 동작시킬 경우에는, 드레인 및 소오스 더미 라인들(DDWL 및 SDWL)에 모두 패스전압을 인가한다.
상술한 반도체 장치를 이용한 구체적인 동작 방법을 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
( S01 ) 더미 셀들의 프로그램 단계
반도체 장치의 프로그램, 리드 또는 소거 동작을 수행하기 이전에 각각의 셀 블럭들에 포함된 더미 셀들을 프로그램한다. 구체적으로, 더미 셀들을 프로그램하는 동작은 반도체 장치의 파워업(power up) 동작을 완료한 이후, 다른 동작(메모리 셀들의 프로그램, 리드 또는 소거)을 수행하기 이전에 모든 셀 블럭들에 대하여 수행하거나, 셀 블럭의 대한 프로그램 또는 리드 동작을 수행할 때마다 가변적으로 수행할 수 있다. 더미 셀들의 프로그램 동작은, 모든 셀 블럭들에 대하여 수행하거나, 선택된 일부 셀 블럭드에 대하여 수행한다. 구체적으로, 짝수차 비트라인들을 이븐(even) 비트라인이라 하고, 홀수차 비트라인들을 오드(odd) 비트라인이라고 한다. 짝수차 비트라인들에 대응하는 셀 스트링을 이븐 셀 스트링이라 하고, 홀수차 비트라인들에 대응하는 셀 스트링을 오드 셀 스트링이라고 한다. 짝수차 및 홀수차 셀 스트링들에 포함된 더미 셀들 중, 드레인 셀렉트 트랜지스터와 메모리 셀들 사이에 연결된 더미 셀들을 제1 더미 셀들로, 소오스 셀렉트 트랜지스터와 메모리 셀들 사이에 연결된 더미 셀들을 제2 더미 셀들로 구분할 수 있다. 설명의 편의상, 제1 더미 셀들 중에서, 짝수차 셀 스트링에 포함된 셀은 이븐 드레인 더미 셀이라 하고, 홀수차 셀 스트링에 포함된 셀은 오드 드레인 더미 셀이라 하도록 한다. 또한, 제2 더미 셀들 중에서, 짝수차 셀 스트링에 포함된 셀은 이븐 소오스 더미 셀이라 하고, 홀수짝 셀 스트링에 포함된 셀은 오드 소오스 더미 셀이라 하도록 한다.
이븐 드레인 더미 셀들과 오드 소오스 더미 셀들을 하나의 쌍으로 하고, 오드 드레인 더미 셀들과 이븐 소오스 더미 셀들을 하나의 쌍으로 정의한다. 이때, 서로 다른 쌍에 포함된 더미 셀들은 서로 다른 상태가 되도록 하며, 동일한 쌍을 이루는 더미 셀들은 서로 동일한 상태가 되도록 한다. 예를 들면, 이븐 드레인 더미 셀들과 오드 소오스 더미 셀들의 쌍을 소거 상태로 유지시키는 경우, 오드 드레인 더미 셀들과 이븐 소오스 더미 셀들의 쌍은 프로그램 상태가 되도록 프로그램한다.
( S02 ) 더미 라인들에 패스전압 인가 단계
프로그램, 리드, 소거 또는 검증 동작 명령어가 제어회로에 입력되면, 더미 라인들에 접지전압(0V) 또는 패스전압을 인가한다. 구체적으로, 이븐 및 오드 드레인 더미 셀들에 연결된 더미 라인은 드레인 더미 라인으로 정의하고, 이븐 및 오드 소오스 더미 셀들에 연결된 더미 라인은 소오스 더미 라인으로 정의한다. 이븐 또는 오드 셀 스트링들을 분리하여 동작시킬 경우에는 더미 셀들에 저장된 데이터에 따라 드레인 더미 라인에는 접지전압을 인가하고 소오스 더미 라인에는 패스전압을 인가하거나, 드레인 더미 라인에는 패스전압을 인가하고 소오스 더미 라인에는 접지전압을 인가한다. 만약, 이븐 및 오드 셀 스트링들을 분리하지 않고 동시에 동작시킬 경우에는 드레인 및 소오스 더미 라인들 모두에 패스전압을 인가한다.
( S03 ) 선택된 동작 수행 단계
더미 라인들 각각에 해당되는 전압을 인가한 후, S02 단계에서 입력된 명령어에 따라 선택된 동작(프로그램, 리드, 소거 또는 검증 동작)을 수행한다.
상술한 방법에서는, 모든 셀 블럭들에 대한 더미 셀들의 일부를 프로그램한 후 선택된 동작을 수행하였으나, 하나 또는 다수의 특정 셀 블럭들을 선택하고 선택된 셀 블럭들에 대한 더미 셀들의 일부를 프로그램한 후 선택된 동작을 수행할 수도 있다. 구체적으로, 하나의 셀 블럭이 선택된 경우, 선택된 셀 블럭의 소거 동작을 수행한 후, 소거된 셀 블럭에 대한 소프트 프로그램 및 검증 동작을 수행하고, 더미 셀들에 대한 프로그램 동작을 수행할 수 있다. 상술한 방법 외에도, 더미 셀들을 프로그램하는 동작은 다양한 방식으로 수행할 수 있다.
도 4는 본 발명에 따른 더미 셀들의 문턱전압을 설명하기 위한 그래프이다.
더미 셀들의 프로그램 동작 시, 프로그램, 리드, 소거 또는 검증동작에서 사용되는 패스전압보다 낮은 레벨의 문턱전압 분포를 갖도록 더미 셀들을 프로그램하는 것이 바람직하다. 예들 들어, 리드 동작에서는 약 4.5V, 프로그램 동작에서는 약 9V의 패스전압을 사용하는데, 이처럼 각 동작에서의 패스전압이 서로 다르기 때문에 더미 셀들의 문턱전압은 가장 낮은 패스전압을 기준으로 한다. 따라서, 가장 낮은 패스전압이 4.5V인 반도체 소자의 경우, 더미 셀들의 문턱전압은 4.5V보다 낮도록 더미 셀들의 프로그램 동작을 수행한다. 최근에는, 한 개의 메모리 셀을 다양한 레벨의 상태로 프로그램할 수 있는 멀티 레벨 셀(multi level cell; MLC)이 많이 사용되는데, 1개의 소거상태와 3개의 프로그램 상태로 프로그램할 수 있는 멀티 레벨 셀을 예를 들어 설명하면 다음과 같다. 3개의 서로 다른 프로그램 상태들을 각각 제1 프로그램 상태, 제1 프로그램 상태보다 높은 제2 프로그램 상태, 제2 프로그램 상태보다 높은 제3 프로그램 상태로 구분할 경우, 더미 셀들은 제2 프로그램 상태로 프로그램하는 것이 바람직하다. 만약, 더미 셀들을 제1 프로그램 상태로 프로그램한 경우에는, 더미 셀들의 문턱전압이 0V와 너무 근접하기 때문에 신뢰도가 저하될 수 있다. 즉, 더미 라인에 0V를 인가하여 소거된 더미 셀들과 프로그램된 더미 셀들을 구분하고자 할 때, 프로그램된 더미 셀들의 문턱전압이 낮아지거나 소거된 더미 셀들의 문턱전압이 상승한 경우에는 오동작을 유발시킬 수 있으므로 바람직하지 않다. 한편, 더미 셀들을 제3 프로그램 상태로 프로그램하는 경우에는, 높은 레벨로 인해 더미 셀들을 프로그램하는 시간이 길어질 수 있다. 따라서, 제1 프로그램 상태와 제3 프로그램 상태의 중간인 제2 프로그램 상태로 더미 셀들을 프로그램하는 것이 바람직하다. 이때, 제2 프로그램 상태로 프로그램되는 더미 셀들의 문턱전압이 더미 라인에 인가되는 패스전압보다 높아지지 않도록 유의해야 한다.
도 5는 본 발명의 실시 예에 따라 더미 셀들의 데이터 및 더미 라인에 인가하는 전압을 설명하기 위한 도면이다.
더미 셀들의 데이터 설정 및 더미 라인들에 인가하는 전압에 따라 이븐 또는 오드 셀들을 분리시켜 동작시키거나 동시에 동작시킬 수 있다. 각각의 경우를 도 2 및 도 5를 참조하여 구체적으로 설명하면 다음과 같다.
이븐 또는 오드 셀 스트링들을 분리시키는 제1 실시 예
이븐 드레인 더미 셀들(DDCe)과 오드 소오스 더미 셀들(SDCo)은 소거상태를 유지시키고, 오드 드레인 더미 셀들(DDCo)과 이븐 소오스 더미 셀들(SDCe)을 프로그램한다. 소거상태인 더미 셀들의 데이터(DATA)를 "0" 이라 하고, 프로그램된 더미 셀들의 데이터(DATA)를 "1" 이라 정의한다. 따라서, 이븐 드레인 더미 셀들(DDCe)과 오드 소오스 더미 셀들(SDCo)의 데이터는 모두 "0"이 되며, 오드 드레인 더미 셀들(DDCo)과 이븐 소오스 더미 셀들(SDCe)의 데이터는 모두 "1"이 된다.
이븐 셀 스트링들(STe)을 선택하기 위해서는, 드레인 더미 라인(DDWL)에 접지전압(0V)을 인가하고, 소오스 더미 라인(SDWL)에 패스전압(Vpass)을 인가한다. 더미 라인에 인가하는 패스전압(Vpass)은 각 동작에서 비선택된 워드라인들에 인가하는 패스전압과 동일한 전압이 된다. 예를 들면, 리드 동작에서 비선택된 워드라인들에 인가하는 패스전압이 4.5V인 경우, 패스전압이 인가되는 더미 라인에도 4.5V의 패스전압을 인가한다. 또는, 프로그램 동작에서 비선택된 워드라인들에 인가하는 패스전압이 9V인 경우, 패스전압이 인가되는 더미 라인에도 9V의 패스전압을 인가한다. 드레인 더미 라인(DDWL)에 접지전압(0V)을 인가하면, 이븐 드레인 더미 셀(DDCe)은 소거상태("0")이므로 턴온(turn on)되고, 오드 드레인 더미 셀(DDCo)은 프로그램 상태("1")이므로 턴오프(turn off)된다. 턴오프된 오드 드레인 더미 셀(DDCo)에 의해 오드 셀 스트링(STo)과 오드 비트라인(BLo) 간의 전류패스가 차단되므로, 오드 셀 스트링(STo)은 비선택된다. 소오스 더미 라인(SDWL)에 패스전압(Vpass)을 인가하면, 이븐 소오스 더미 셀(SDCe) 및 오드 소오스 더미 셀(SDCo)은 소거 또는 프로그램 상태에 관계없이 모두 턴온(turn on)된다. 이처럼, 이븐 셀 스트링(STe)의 더미 셀들(DDCe 및 SDCe)은 모두 턴온되고, 오드 셀 스트링(STo)의 오드 드레인 더미 셀(DDCo)은 턴오프되므로, 이븐 셀 스트링(STe)을 선택하여 동작시킬 수 있다.
오드 셀 스트링들(STo)을 선택하기 위해서는, 드레인 더미 라인(DDWL)에 패스전압을 인가하고, 소오스 더미 라인(SDWL)에는 접지전압(0V)을 인가한다. 드레인 더미 라인(DDWL)에 패스전압을 인가하면, 이븐 드레인 더미 셀(DDCe) 및 오드 드레인 더미 셀(DDCo)은 소거 또는 프로그램 상태에 관계없이 모두 턴온된다. 소오스 더미 라인(SDWL)에 접지전압이 인가되면, 이븐 소오스 더미 셀(SDCe)은 프로그램 상태("1")이므로 턴오프되고, 오드 소오스 더미 셀(SDCo)은 소거 상태("0")이므로 턴온된다. 턴오프된 이븐 소오스 더미 셀(SDCe)에 의해 이븐 셀 스트링(STe)과 공통 소오스 라인(CSL) 간의 전류패스가 차단된다. 이처럼, 오드 셀 스트링(STo)의 더미 셀들(DDCo 및 SDCo)은 모두 턴온되고, 이븐 셀 스트링(STe)의 이븐 소오스 더미 셀(SDCe)은 턴오프되므로, 오드 셀 스트링(STo)을 선택하여 동작시킬 수 있다.
상술한 제1 실시 예에서는, 드레인 더미 라인(DDWL) 또는 소오스 더미 라인(SDWL) 중 어느 하나에 접지전압(0V)을 인가하여 동작시키므로, 기존과 같이 모든 더미 라인들에 패스전압을 인가하는 방법보다 전류소모를 감소시킬 수 있다. 또한, 제1 실시 예와 같이 더미 셀들(DDCe, DDCo, SDCe 및 SDCo)을 턴온 또는 턴오프한 상태에서 나머지 동작들(프로그램, 리드 또는 소거)은 기존과 동일하게 수행한다.
이븐 또는 오드 셀 스트링들을 분리시키는 제2 실시 예
이븐 드레인 더미 셀들(DDCe)과 오드 소오스 더미 셀들(SDCo)은 프로그램하고, 오드 드레인 더미 셀들(DDCo)과 이븐 소오스 더미 셀들(SDCe)은 소거상태를 유지시킨다. 소거상태인 더미 셀들의 데이터(DATA)를 "0" 이라 하고, 프로그램된 더미 셀들의 데이터(DATA)를 "1" 이라 정의한다. 따라서, 이븐 드레인 더미 셀들(DDCe)과 오드 소오스 더미 셀들(SDCo)의 데이터는 모두 "1"이 되며, 오드 드레인 더미 셀들(DDCo)과 이븐 소오스 더미 셀들(SDCe)의 데이터는 모두 "0"이 된다.
이븐 셀 스트링들(STe)을 선택하기 위해서는, 드레인 더미 라인(DDWL)에 패스전압(Vpass)을 인가하고, 소오스 더미 라인(SDWL)에 접지전압(0V)을 인가한다. 더미 라인에 인가하는 패스전압(Vpass)은 각 동작에서 비선택된 워드라인들에 인가하는 패스전압과 동일한 전압이 된다. 예를 들면, 리드 동작에서 비선택된 워드라인들에 인가하는 패스전압이 4.5V인 경우, 패스전압이 인가되는 더미 라인에도 4.5V의 패스전압을 인가한다. 또는, 프로그램 동작에서 비선택된 워드라인들에 인가하는 패스전압이 9V인 경우, 패스전압이 인가되는 더미 라인에도 9V의 패스전압을 인가한다. 드레인 더미 라인(DDWL)에 패스전압(Vpass)을 인가하면, 이븐 드레인 더미 셀(DDCe)은 소거 또는 프로그램 상태에 관계없이 모두 턴온(turn on)된다. 소오스 더미 라인(SDWL)에 접지전압(0V)을 인가하면, 이븐 소오스 더미 셀(SDCe)은 소거 상태("0")이므로 턴온되고, 오드 소오스 더미 셀(SDCo)은 프로그램 상태("1")이므로 턴오프된다. 턴오프된 오드 소오스 더미 셀(SDCo)에 의해 오드 셀 스트링(STo)과 공통 소오스 라인(CSL) 간의 전류패스가 차단된다. 이처럼, 이븐 셀 스트링(STe)의 더미 셀들(DDCe 및 SDCe)은 모두 턴온되고, 오드 셀 스트링(STo)의 오드 소오스 더미 셀(SDCo)은 턴오프되므로, 이븐 셀 스트링(STe)을 선택하여 동작시킬 수 있다.
오드 셀 스트링들(STo)을 선택하기 위해서는, 드레인 더미 라인(DDWL)에 접지전압(0V)을 인가하고, 소오스 더미 라인(SDWL)에 패스전압(Vpass)을 인가한다. 드레인 더미 라인(DDWL)에 접지전압(0V)을 인가하면, 이븐 드레인 더미 셀(DDCe)은 프로그램 상태("1")이므로 턴오프(turn off)되고, 오드 드레인 더미 셀(DDCo)은 소거 상태("0")이므로 턴온(turn on)된다. 턴오프된 이븐 드레인 더미 셀(DDCe)에 의해 이븐 셀 스트링(STe)과 이븐 비트라인(BLe) 간의 전류패스가 차단되므로, 이븐 셀 스트링(STe)이 비선택된다. 소오스 더미 라인(SDWL)에 패스전압(Vpass)을 인가하면, 이븐 소오스 더미 셀(SDCe) 및 오드 소오스 더미 셀(SDCo)은 소거 또는 프로그램 상태에 관계없이 모두 턴온(turn on)된다. 이처럼, 오드 셀 스트링(STo)의 더미 셀들(DDCo 및 SDCo)은 모두 턴온되고, 이븐 셀 스트링(STe)의 이븐 드레인 더미 셀(DDCe)은 턴오프되므로, 오드 셀 스트링(STo)을 선택하여 동작시킬 수 있다.
상술한 제2 실시 예에서도, 드레인 더미 라인(DDWL) 또는 소오스 더미 라인(SDWL) 중 어느 하나에 접지전압(0V)을 인가하여 동작시키므로, 기존과 같이 모든 더미 라인들에 패스전압을 인가하는 방법보다 전류소모를 감소시킬 수 있다. 또한, 제2 실시 예와 같이 더미 셀들(DDCe, DDCo, SDCe 및 SDCo)을 턴온 또는 턴오프한 상태에서 나머지 동작들(프로그램, 리드 또는 소거)은 기존과 동일하게 수행한다.
이븐 및 오드 셀 스트링들을 분리시키지 않는 제3 실시 예
이븐 및 오드 셀 스트링들(STe 및 STo)을 분리시키지 않고 기존과 같이 동시에 동작하도록 하기 위해서는, 이븐 드레인 더미 셀들(DDCe), 오드 소오스 더미 셀들(SDCo), 오드 드레인 더미 셀들(DDCo) 및 이븐 소오스 더미 셀들(SDCe)의 프로그램 또는 소거 상태에 관계없이 더미 라인들(DDWL 및 SSWL)에 패스전압을 인가하면 된다. 즉, 드레인 더미 라인(DDWL)에 패스전압을 인가하면, 이븐 및 오드 드레인 더미 셀들(DDCe 및 DDCo)은 프로그램 또는 소거 여부에 관계없이 모두 턴온된다. 또한, 소오스 더미 라인(SDWL)에도 패스전압을 인가하면, 이븐 및 오드 소오스 더미 셀들(SDCe 및 SDCo)은 프로그램 또는 소거 여부에 관계없이 모두 턴온된다. 따라서, 더미 셀들에 의한 전류패스 차단 영역이 발생하지 않으므로, 이븐 및 오드 셀 스트링들(STe 및 STo)을 분리시키지 않고 동시에 동작시킬 수 있다. 또한, 제3 실시 예와 같이 더미 셀들(DDCe, DDCo, SDCe 및 SDCo)을 모두 턴온시킨 상태에서 나머지 동작들(프로그램, 리드 또는 소거)은 기존과 동일하게 수행한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 120: 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 페이지 버퍼 회로 160: 컬럼 선택 회로
170: 입출력 회로 180: 패스/페일 판단 회로

Claims (29)

  1. 셀 스트링에 포함된 드레인 셀렉트 트랜지스터와 메모리 셀 사이에 연결된 드레인 더미 셀 또는 상기 메모리 셀과 소오스 셀렉트 트랜지스터 사이에 연결된 소오스 더미 셀을 프로그램하는 단계; 및
    상기 드레인 더미 셀과 상기 소오스 더미 셀의 프로그램 상태 및 상기 드레인 더미 셀의 게이트에 연결된 드레인 더미 라인과 상기 소오스 더미 셀의 게이트에 연결된 소오스 더미 라인에 인가하는 전압에 응답하여 상기 드레인 더미 셀에 연결된 비트라인과 상기 셀 스트링을 연결하는 단계를 포함하는 반도체 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 드레인 더미 셀 및 상기 소오스 더미 셀은 상기 메모리 셀들과 동일한 구조로 구현되는 반도체 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 드레인 더미 셀은 프로그램되고, 상기 소오스 더미 셀은 소거된 경우,
    상기 드레인 더미 라인에 패스전압을 인가하고 상기 소오스 더미 라인을 디스차지하여 상기 셀 스트링과 상기 비트라인을 전기적으로 연결하거나,
    상기 드레인 더미 라인을 디스차지하여 상기 셀 스트링과 상기 비트라인을 전기적으로 차단시키는 반도체 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 드레인 더미 셀은 소거되고, 상기 소오스 더미 셀은 프로그램된 경우,
    상기 소오스 더미 라인을 디스차지하여 상기 셀 스트링과 상기 비트라인을 전기적으로 차단하거나,
    상기 드레인 더미 라인을 디스차지하고, 상기 소오스 더미 라인에 패스전압을 인가하여 상기 셀 스트링과 상기 비트라인을 전기적으로 연결하는 반도체 장치의 동작 방법.
  5. 이븐 비트라인과 공통 소오스 라인 간에 연결되며, 서로 직렬 접속된 드레인 셀렉트 트랜지스터, 이븐 드레인 더미 셀, 다수의 메모리 셀들, 이븐 소오스 더미 셀 및 소오스 셀렉트 트랜지스터가 포함된 이븐 셀 스트링에서, 상기 이븐 드레인 더미 셀은 프로그램하고, 상기 이븐 소오스 더미 셀은 소거 상태를 유지시키는 단계;
    오드 비트라인과 상기 공통 소오스 라인 간에 연결되며, 서로 직렬 접속된 드레인 셀렉트 트랜지스터, 오드 드레인 더미 셀, 다수의 메모리 셀들, 오드 소오스 더미 셀 및 소오스 셀렉트 트랜지스터가 포함된 오드 셀 스트링에서, 상기 오드 드레인 더미 셀은 소거 상태를 유지시키고, 상기 오드 소오스 더미 셀은 소거상를 유지시키는 단계; 및
    상기 이븐 및 오드 드레인 더미 셀들에 연결된 드레인 더미 라인 또는 상기 이븐 및 오드 소오스 더미 셀들에 연결된 소오스 더미 라인에 접지전압을 인가하여, 선택된 셀 스트링과 선택된 비트라인들을 서로 연결하고, 비선택된 셀 스트링과 비선택된 비트라인들을 서로 차단시키는 단계를 포함하는 반도체 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 이븐 드레인 더미 셀 및 상기 오드 소오스 더미 셀을 프로그램하는 단계는, 상기 메모리 셀들에 대한 프로그램, 리드 또는 소거 동작을 수행하기 이전에 수행하는 반도체 장치의 동작 방법.
  7. 제5항에 있어서,
    상기 프로그램되는 이븐 드레인 더미 셀 및 상기 오드 소오스 더미 셀은, 상기 메모리 셀들의 프로그램, 리드 및 소거 동작시 비선택된 워드라인들에 인가하는 패스전압들 중 가장 낮은 패스전압과 0V 사이의 문턱전압을 갖도록 프로그램하는 반도체 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 프로그램되는 이븐 드레인 더미 셀 및 상기 오드 소오스 더미 셀은, 상기 메모리 셀들의 소거상태, 제1 프로그램 상태, 상기 제1 프로그램 상태보다 높은 제2 프로그램 상태, 상기 제2 프로그램 상태보다 높은 제3 프로그램 상태 중에서 상기 제2 프로그램 상태로 프로그램되는 반도체 장치의 동작 방법.
  9. 제5항에 있어서,
    상기 이븐 드레인 더미 셀 및 상기 오드 소오스 더미 셀을 프로그램하는 단계는, 상기 이븐 및 오드 셀 스트링들이 포함된 모든 메모리 셀 블럭들에 대하여 수행하거나, 상기 메모리 셀 블럭들 중 선택된 메모리 셀 블럭에 대하여 수행하는 반도체 장치의 동작 방법.
  10. 제5항에 있어서,
    상기 이븐 드레인 더미 셀 및 상기 오드 소오스 더미 셀을 프로그램하기 이전에, 상기 이븐 및 오드 셀 스트링들 내의 상기 이븐 및 오드 드레인 더미 셀들, 상기 이븐 및 오드 소오스 더미 셀들 및 상기 메모리 셀들을 모두 소거하는 동작을 수행하는 단계를 포함하는 반도체 장치의 동작 방법.
  11. 제5항에 있어서,
    상기 메모리 셀들의 프로그램, 리드 또는 소거 동작 시, 상기 이븐 셀 스트링을 선택하기 위하여, 상기 드레인 더미 라인에 패스전압을 인가하고, 상기 소오스 더미 라인에는 접지전압을 인가하는 반도체 장치의 동작 방법.
  12. 제5항에 있어서,
    상기 메모리 셀들의 프로그램, 리드 또는 소거 동작 시, 상기 오드 셀 스트링을 선택하기 위하여, 상기 드레인 더미 라인에 접지전압을 인가하고, 상기 소오스 더미 라인에는 패스전압을 인가하는 반도체 장치의 동작 방법.
  13. 제5항에 있어서,
    상기 메모리 셀들의 프로그램, 리드 또는 소거 동작 시, 상기 모든 셀 스트링들을 선택하기 위하여, 상기 이븐 및 오드 더미 라인들에 패스전압을 인가하는 반도체 장치의 동작 방법.
  14. 제11항 내지 제13항 중 어느 하나의 항에 있어서,
    상기 패스전압은, 상기 메모리 셀들에 수행되는 각종 동작 시, 비선택된 워드라인들에 인가되는 패스전압과 동일한 전압인 반도체 장치의 동작 방법.
  15. 각 비트라인과 공통 소오스 라인 간에 접속된 셀 스트링들을 포함하며, 상기 셀 스트링들 각각은 서로 직렬 접속된 드레인 셀렉트 트랜지스터, 더미 셀, 다수의 메모리 셀들 및 소오스 셀렉트 트랜지스터를 포함하며, 상기 각 비트라인 중 홀수차 또는 짝수차 비트라인들을 선택하기 위한 비트라인 선택회로를 포함하는 반도체 장치에 있어서;
    상기 반도체 장치의 프로그램 또는 리드 동작을 위해, 상기 비트라인 선택부에 의해 홀수차 또는 짝수차 비트라인을 선택하는 단계;
    상기 더미 셀들 중, 상기 선택된 비트라인들에 연결된 셀들을 소거상태가 되도록 하고, 비선택된 비트라인들에 연결된 셀들을 프로그램 상태가 되도록 하는 단계; 및
    상기 더미 셀들에 연결된 더미 라인에 접지전압을 인가하여, 상기 선택된 비트라인들과 선택된 셀 스트링들을 서로 연결하고, 상기 비선택된 비트라인들과 비선택된 셀 스트링들을 서로 차단하는 단계를 포함하는 반도체 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 더미 셀들의 일부를 프로그램 상태가 되도록 하는 동작은, 상기 반도체 장치의 파워업(power up) 동작을 완료하고 상기 메모리 셀들에 대한 프로그램, 리드 또는 소거 동작을 수행하기 이전에 수행하는 반도체 장치의 동작 방법.
  17. 제15항에 있어서,
    상기 프로그램 상태가 되는 더미 셀들은, 상기 메모리 셀들의 프로그램, 리드 및 소거 동작시 비선택된 워드라인들에 인가하는 패스전압들 중 가장 낮은 패스전압과 0V 사이의 문턱전압을 갖도록 프로그램된 반도체 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 프로그램되는 더미 셀들은, 상기 메모리 셀들의 소거상태, 제1 프로그램 상태, 상기 제1 프로그램 상태보다 높은 제2 프로그램 상태, 상기 제2 프로그램 상태보다 높은 제3 프로그램 상태 중에서 상기 제2 프로그램 상태로 프로그램되는 반도체 장치의 동작 방법.
  19. 제15항에 있어서,
    상기 더미 셀들의 일부를 프로그램하는 동작은, 상기 반도체 장치에 포함된 모든 메모리 셀 블럭들에 대하여 수행하거나, 상기 메모리 셀 블럭들 중 선택된 셀 블럭에 대하여 수행하는 반도체 장치의 동작 방법.
  20. 제15항에 있어서,
    상기 더미 셀들의 일부를 프로그램 상태가 되도록 하기 이전에,
    상기 셀 스트링 내의 상기 더미 셀들과 상기 메모리 셀들을 모두 소거하는 동작을 수행하는 단계를 포함하는 반도체 장치의 동작 방법.
  21. 제15항에 있어서,
    상기 메모리 셀들의 프로그램, 리드 또는 소거 동작 시, 상기 홀수차 비트라인에 대응하는 셀 스트링을 선택하기 위하여,
    상기 홀수차 비트라인에 대응하는 셀 스트링의 더미 셀을 소거상태가 되도록 하고, 상기 짝수차 비트라인에 대응하는 셀 스트링의 더미 셀을 프로그램 상태가 되도록 한 후, 상기 더미 셀들에 연결된 더미 라인에 접지전압을 인가하는 반도체 장치의 동작 방법.
  22. 제15항에 있어서,
    상기 메모리 셀들의 프로그램, 리드 또는 소거 동작 시, 상기 짝수차 비트라인에 대응하는 셀 스트링을 선택하기 위하여,
    상기 홀수차 비트라인에 대응하는 셀 스트링의 더미 셀을 프로그램 상태가 되도록 하고, 상기 짝수차 비트라인에 대응하는 셀 스트링의 더미 셀을 소거상태가 되도록 한 후, 상기 더미 셀들에 연결된 더미 라인에 접지전압을 인가하는 반도체 장치의 동작 방법.
  23. 제21항 또는 제22항에 있어서,
    상기 메모리 셀들의 프로그램, 리드 또는 소거 동작 시, 상기 모든 셀 스트링들을 선택하기 위하여, 상기 더미 라인에 패스전압을 인가하는 반도체 장치의 동작 방법.
  24. 명령신호 및 어드레스에 응답하여 프로그램 동작 신호, 리드 동작 신호 또는 소거 동작 신호를 출력하는 제어회로; 및
    서로 직렬로 연결된 드레인 셀렉트 트랜지스터, 드레인 더미 셀, 다수의 메모리 셀들, 소오스 더미 셀 및 소오스 셀렉트 트랜지스터로 구성된 이븐 및 오드 셀 스트링들을 포함하며, 상기 더미 셀들의 일부는 프로그램되고 일부는 소거상태를 유지하는 메모리 셀 블럭들을 포함하는 반도체 장치.
  25. 제24항에 있어서,
    상기 제어회로의 출력 신호에 응답하여, 상기 드레인 셀렉트 트랜지스터에 연결된 드레인 셀렉트 라인, 상기 소오스 셀렉트 트랜지스터에 연결된 소오스 셀렉트 라인, 상기 메모리 셀들에 연결된 워드라인들 및 상기 더미 셀들에 연결된 더미 라인들에 상기 메모리 셀들의 프로그램, 리드 또는 소거 동작에 필요한 전압들을 공급하되, 상기 더미 셀들의 데이터에 따라 상기 드레인 및 소오스 더미 라인들에 공급할 패스전압을 결정하고, 상기 결정된 패스전압 또는 접지전압을 상기 더미 라인들에 각각 공급하는 전압 공급 회로를 더 포함하는 반도체 장치.
  26. 제25항에 있어서,
    상기 이븐 셀 스트링들에 포함된 상기 더미 셀들 중, 상기 드레인 셀렉트 트랜지스터와 상기 메모리 셀들 사이에 접속된 더미 셀들은 이븐 드레인 더미 셀들이고, 상기 메모리 셀들과 상기 소오스 셀렉트 트랜지스터 사이에 접속된 더미 셀들은 이븐 소오스 더미 셀들이고,
    상기 오드 셀 스트링들에 포함된 상기 더미 셀들 중, 상기 드레인 셀렉트 트랜지스터와 상기 메모리 셀들 사이에 접속된 더미 셀들은 오드 드레인 더미 셀들이고, 상기 메모리 셀들과 상기 소오스 셀렉트 트랜지스터 사이에 접속된 더미 셀들은 오드 소오스 더미 셀들인 반도체 장치.
  27. 제26항에 있어서,
    상기 더미 셀들은,
    상기 이븐 드레인 더미 셀들 및 상기 오드 소오스 더미 셀들이 프로그램되어 있고, 상기 오드 드레인 더미 셀들 및 상기 이븐 소오스 더미 셀들은 소거상태를 유지하는 제1 상태이거나,
    상기 이븐 드레인 더미 셀들 및 상기 오드 소오스 더미 셀들이 소거상태를 유지하고, 상기 오드 드레인 더미 셀들 및 상기 이븐 소오스 더미 셀들은 프로그램되어 있는 제2 상태인 반도체 장치.
  28. 제25항에 있어서,
    상기 더미 라인들에 공급되는 패스전압은, 상기 메모리 셀들의 프로그램, 리드 또는 소거 동작 시 비선택된 워드라인들에 공급되는 패스전압과 동일한 전압인 반도체 장치.
  29. 제28항에 있어서,
    상기 프로그램된 더미 셀들은, 상기 메모리 셀들의 프로그램, 리드 또는 소거 동작 시 비선택된 워드라인들에 공급되는 패스전압들 중 가장 낮은 패스전압과 0V 사이의 문턱전압을 갖는 반도체 장치.
KR1020110094559A 2011-09-20 2011-09-20 반도체 장치 및 이의 동작 방법 KR101216876B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110094559A KR101216876B1 (ko) 2011-09-20 2011-09-20 반도체 장치 및 이의 동작 방법
US13/605,955 US9013923B2 (en) 2011-09-20 2012-09-06 Semiconductor device and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110094559A KR101216876B1 (ko) 2011-09-20 2011-09-20 반도체 장치 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR101216876B1 true KR101216876B1 (ko) 2012-12-28

Family

ID=47880550

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110094559A KR101216876B1 (ko) 2011-09-20 2011-09-20 반도체 장치 및 이의 동작 방법

Country Status (2)

Country Link
US (1) US9013923B2 (ko)
KR (1) KR101216876B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160000503A (ko) * 2014-06-24 2016-01-05 삼성전자주식회사 반도체 장치
CN113724752A (zh) * 2020-05-26 2021-11-30 爱思开海力士有限公司 存储器装置及其操作方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659958B2 (en) * 2011-06-22 2014-02-25 Mediatek Inc. Memory device and related control method
KR20140078988A (ko) * 2012-12-18 2014-06-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102068163B1 (ko) * 2013-02-27 2020-01-20 삼성전자주식회사 불휘발성 메모리 및 불휘발성 메모리의 동작 방법
JP2015060602A (ja) * 2013-09-17 2015-03-30 株式会社東芝 不揮発性半導体記憶装置
KR102197070B1 (ko) * 2014-04-14 2020-12-30 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR102179270B1 (ko) * 2014-07-23 2020-11-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20160058521A (ko) 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102673490B1 (ko) * 2016-11-28 2024-06-11 삼성전자주식회사 부분 읽기 동작을 수행하는 불휘발성 메모리 장치 및 그것의 읽기 방법
KR102677515B1 (ko) 2016-12-14 2024-06-21 삼성전자주식회사 더미 셀을 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR20200104668A (ko) 2019-02-27 2020-09-04 삼성전자주식회사 수직형 메모리 장치 및 이의 동작 방법
JP6876755B2 (ja) * 2019-07-29 2021-05-26 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101133496B1 (ko) 2005-03-21 2012-04-10 매그나칩 반도체 유한회사 플래시 메모리 장치
KR100919362B1 (ko) 2007-02-22 2009-09-25 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 구동 방법
KR101462488B1 (ko) * 2008-03-31 2014-11-18 삼성전자주식회사 더미셀을 이용한 플래시 메모리 장치 및 그것의 동작 방법
JP2009252278A (ja) * 2008-04-04 2009-10-29 Toshiba Corp 不揮発性半導体記憶装置及びメモリシステム
US7983078B2 (en) * 2008-09-24 2011-07-19 Sandisk Technologies Inc. Data retention of last word line of non-volatile memory arrays
US7876618B2 (en) * 2009-03-23 2011-01-25 Sandisk Corporation Non-volatile memory with reduced leakage current for unselected blocks and method for operating same
US8199579B2 (en) * 2009-09-16 2012-06-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8169822B2 (en) * 2009-11-11 2012-05-01 Sandisk Technologies Inc. Data state-dependent channel boosting to reduce channel-to-floating gate coupling in memory
US8514624B2 (en) * 2011-06-21 2013-08-20 Micron Technology, Inc. In-field block retiring

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160000503A (ko) * 2014-06-24 2016-01-05 삼성전자주식회사 반도체 장치
KR102150253B1 (ko) * 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
CN113724752A (zh) * 2020-05-26 2021-11-30 爱思开海力士有限公司 存储器装置及其操作方法

Also Published As

Publication number Publication date
US20130070529A1 (en) 2013-03-21
US9013923B2 (en) 2015-04-21

Similar Documents

Publication Publication Date Title
KR101216876B1 (ko) 반도체 장치 및 이의 동작 방법
US9013924B2 (en) Semiconductor device and operating method thereof
US7061813B2 (en) Page buffer of non-volatile memory device and method of programming and reading non-volatile memory device
US8634251B2 (en) Program method of semiconductor memory device
US9042183B2 (en) Non-volatile semiconductor memory device having non-volatile memory array
US7898872B2 (en) Operating method used in read or verification method of nonvolatile memory device
US7606080B2 (en) Erase verifying method of NAND flash memory device
TWI573144B (zh) 半導體裝置及其操作方法
US8923055B2 (en) Semiconductor device and method of operating the same
US8976598B2 (en) Semiconductor memory device and method of operating the same
US8934303B2 (en) Semiconductor memory device and method of operating the same
US8351274B2 (en) Semiconductor memory device and method of precharging the same with a first and second precharge voltage simultaneously applied to a bit line
US8559233B2 (en) Semiconductor memory device
JP2013122799A (ja) 不揮発性半導体記憶装置
US8111557B2 (en) Nonvolatile memory device and method of programming the device
KR101115242B1 (ko) 반도체 메모리 장치의 프로그램 방법
US7782676B2 (en) Method of operating a nonvolatile memory device
US20120008419A1 (en) Semiconductor memory device and method of operating the same
JP2013161512A (ja) 不揮発性半導体記憶装置
JP2011181131A (ja) 半導体記憶装置
JP2011146088A (ja) 半導体記憶装置
KR20120043514A (ko) 메모리 장치 및 그의 동작 방법
KR20080039107A (ko) 페이지 버퍼를 구비한 낸드 플래시 메모리 소자 및 그의데이터 독출방법
KR20120078839A (ko) 반도체 메모리 장치 및 이를 이용한 소거방법
KR20120069114A (ko) 반도체 장치의 프로그램 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee