JP2011146088A - 半導体記憶装置 - Google Patents

Abstract

【課題】隣接セルの容量結合の影響を抑制でき、消去レベルが変化した場合においても正確な読み出しが可能な半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１は、１つのメモリセルにｋビット（ｋは１以上の自然数）のデータを記憶する第１メモリセル、第２メモリセル、第３メモリセルを有し、第１メモリセルと第２メモリセルは隣接し、第２メモリセルと第３メモリセルは隣接し、第１メモリセル、第２メモリセル、第３メモリセルの順序でデータが記憶される。制御部７は、第２メモリセルからデータを読み出す時、第３メモリセルと第１メモリセルからデータを読み出し、これら読み出されたデータに応じて第２メモリセルの読み出し条件を変更させる。
【選択図】図１

Description

本発明は、例えばＮＡＮＤ型フラッシュメモリに係わり、２値及び多値データを記憶することが可能な半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリは、ロウ方向に並んだ複数のセルの全て、又は半数のセルがそれぞれビット線を介して各書き込み、及び読み出し用のラッチ回路に接続され、このロウ方向に並んだ全てのセル、又は半数のセル（例えば２〜８ｋＢのセル）に対して一括して書き込み、又は読み出し動作が行なわれる。

書き込み、及び読み出し単位をページと言い、複数のページによりブロックが構成される。メモリセルの消去はブロック単位に行われる。消去動作によりメモリセルから電子が引き抜かれて閾値電圧が負とされ、書き込み動作によりメモリセル内に電子を導入することにより閾値電圧が正に設定される。

近時、１つのメモリセルに複数の閾値電圧（以下、閾値レベルとも言う）の１つを設定し、複数ビットのデータを記憶する多値メモリが開発されている。例えば、４つの閾値レベルを設けた場合、１セルに２ビットのデータを記憶でき、８つの閾値レベルを設けた場合１セルに３ビットのデータを記憶できる。さらに、１６個の閾値レベルを設けた場合、１セルに４ビットのデータを記憶することが可能である。

一方、素子の微細化に伴い、隣接セル間の容量結合が増大する傾向にある。このため、先に書き込んだセルの閾値レベルが、隣接セルの書き込みに伴い変動してしまうという問題がある。このため、あるワード線ＷＬｎの読み出し時に、このワード線ＷＬｎの後に書いたワード線ＷＬｎ＋１のデータを読み出し、このレベルに応じて、ワード線ＷＬｎの読み出し電圧を補正することが考案されている（例えば特許文献１参照）。

しかし、ワード線ＷＬｎより前に書き込んだワード線ＷＬｎ−１に接続されたセルのレベルによって、ワード線ＷＬｎに接続されたセルの消去レベルが異なる。このため、ワード線ＷＬｎに接続されたセルの読み出しマージンが減少してしまう問題がある。

特開２００４−３２６８６６号公報

本発明は、隣接セルの容量結合の影響を抑制でき、消去レベルが変化した場合においても正確な読み出しが可能な半導体記憶装置を提供しようとするものである。

本発明の半導体記憶装置の第１の態様は、１つのメモリセルにｋビット（ｋは１以上の自然数）のデータを記憶する第１メモリセル、第２メモリセル、第３メモリセルを有し、前記第１メモリセルと前記第２メモリセルは隣接し、前記第２メモリセルと前記第３メモリセルは隣接し、前記第１メモリセル、第２メモリセル、第３メモリセルの順序でデータが記憶されるメモリセルアレイと、前記第２メモリセルからデータを読み出す時、前記第３メモリセルと前記第１メモリセルからデータを読み出し、これら読み出されたデータに応じて前記第２メモリセルの読み出し条件を変更させる制御部とを具備することを特徴とする。

本発明の半導体記憶装置の第２の態様は、１つのメモリセルにｋビット（ｋは１以上の自然数）のデータを記憶する第１メモリセル、第２メモリセル、第３メモリセルを有し、前記第１メモリセルと前記第２メモリセルは隣接し、前記第２メモリセルと前記第３メモリセルは隣接し、前記第１メモリセル、第２メモリセル、第３メモリセルの順序でデータが記憶されるメモリセルアレイと、前記第２メモリセルからデータを読み出す時、前記第３メモリセルと前記第１メモリセルからデータを読み出し、前記第２メモリセルから読み出し条件を複数回変えてデータを読み出し、前記第３メモリセルと前記第１メモリセルから読み出されたデータに応じて、前記複数の読み出し条件で読み出されたデータのうち適正な読み出し条件で読み出したデータを選択し、第２メモリセルの読み出しデータとする制御部とを具備することを特徴とする。

本発明は、隣接セルの容量結合の影響を抑制でき、消去レベルが変化した場合においても正確な読み出しが可能な半導体記憶装置を提供できる。

本発明の実施形態に適用される半導体記憶装置としてのＮＡＮＤ型フラッシュメモリを示す構成図。 図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示す回路図。 図１に示すメモリセルアレイ１及びビット線制御回路２の構成の他の例を示す回路図。 図４（ａ）はメモリセルの断面図、図４（ｂ）は選択ゲートの断面図。 半導体記憶装置の構成を示す断面図。 半導体記憶装置の消去、プログラム、リード時における各部の電圧を示す図。 図２、図３に示すデータ記憶回路の一部を示すものであり、センスアンプユニットを示す回路図。 図２、図３に示すデータ記憶回路の一部を示すものであり、データ制御ユニットを示す回路図。 ２値データの閾値電圧と読み出しレベルを示す図。 図１０（ａ）はセルアレイの一部を示す回路図、図１０（ｂ）はセルアレイの一部を示す構成図。 メモリセルの閾値電圧の遷移を示す図。 隣接セルの書き込みに伴うメモリセルの閾値電圧の遷移を示す図。 メモリセルの閾値電圧の遷移を示す図。 従来の読み出しレベルを示す図。 第１の実施形態に係る読み出しレベルを示す図。 第１の実施形態に係る読み出し動作を示す波形図。 第１の実施形態に係る読み出しレベルと読み出しデータの関係を示す図。 第２の実施形態に係る読み出し動作を示す波形図。 図１８の変形例を示す波形図。 ４値のデータの書き込み動作を示す図。 隣接セルの書き込みに伴う消去状態のセルの閾値電圧の変化を示す図。 第３の実施形態に係る読み出しレベルを示す図。 図２０（ａ）〜（ｇ）に対する書き込み順序を概略的に示す図。 第１ページの書き込み動作を概略的に示すフローチャート。 第２ページの書き込み動作を概略的に示すフローチャート。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は、メモリセルに例えば４値（２ビット）を記憶する半導体記憶装置としてのＮＡＮＤ型フラッシュメモリの構成を示している。しかし、２ビットに限定されるものではなく、２ビット以上のデータを記憶することも可能である。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、メモリチップ外部の図示せぬホストに接続される。このホストは例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＥ（リード・イネーブル）によって制御される。この制御信号及び制御電圧発生回路７は、データの書き込み時にワード線やビット線の電圧を発生するとともに、消去時にウェルに供給される電圧を発生する。制御信号及び制御電圧発生回路７は、例えばチャージポンプ回路のような昇圧回路を含み、プログラム電圧や読み出し電圧、消去電圧、及びその他の電圧を生成可能とされている。

例えばビット線制御回路２、ワード線制御回路６、制御信号及び制御電圧発生回路７は、書き込み動作、及び読み出し動作を制御する制御部を構成している。

図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤユニットが配置されている。１つのＮＡＮＤユニットは、例えば直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。

ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬｎｅ、ＢＬｎｏ）が接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤユニットにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。

また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡｎ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、破線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。

１セルに２ビット記憶する場合は２ページであるが、１セルに１ビット記憶する場合は１ページ、１セルに３ビット記憶する場合は３ページ、１セルに４ビット記憶する場合は４ページとなる。

図３は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の他の例を示している。図２に示す構成の場合、データ記憶回路１０に２本のビット線（ＢＬｉｅ、ＢＬｉｏ）が接続されていた。これに対して、図３に示す構成の場合、各ビット線にデータ記憶回路１０が接続され、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。

尚、以下の説明は、図２に示す構成、及び図３に示す構成のいずれも適用することが可能であるが、図３を使用する場合について説明する。

図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４（ｂ）は選択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

図５は、ＮＡＮＤ型フラッシュメモリの断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成する低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

図６は、図５に示す各領域に供給される電圧の例を示している。消去、プログラム、リードにおいて、各領域に図６に示すような電圧が供給される。ここで、Ｖｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧である。ＶＸはＶｄｄより高い昇圧電圧又は降圧した電圧、Ｖｐｇｍｈはデータの書き込み時に、ローデコーダ内のＮチャネルＭＯＳトランジスタのゲートに印加される電圧であり、ＮチャネルＭＯＳトランジスタの閾値電圧分低下せずに、ワード線の書き込み電圧Ｖｐｇｍを通すための電位である。つまり、ワード線に供給される電圧Ｖｐｇｍ＋Ｖｔｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタの閾値電圧）である。Ｖｒｅａｄｈは読み出し時に、ローデコーダ内のＮチャネルＭＯＳトランジスタのゲートに印加される電圧であり、ＮチャネルＭＯＳトランジスタの閾値電圧分低下せずに、Ｖｒｅａｄを通すための電位である。つまり、ワード線に供給される電圧であり、読み出し時にＶｒｅａｄ＋Ｖｔｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタの閾値電圧）である。

その他、データの書き込み時、非選択セルのワード線の供給される電圧としてＶｐａｓｓ、データの読み出し時に非選択ワード線に供給される電圧としてＶｒｅａｄがある。

図７、図８は、図２、図３に示すデータ記憶回路１０の一例を示している。データ記憶回路１０は、図７に示すセンスアンプユニット（ＳＡＵ）１０ａと、図８に示すデータ制御ユニット（ＤＣＵ）１０ｂと、により構成されている。

図７において、センスアンプユニット１０ａは、複数のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）２１〜２７と、複数のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）２８、２９と、トランスファーゲート３０、３１、ラッチ回路３２、及びキャパシタ３３とにより構成されている。ラッチ回路３２は例えばクロックドインバータ回路３２ａ、３２ｂにより構成されている。

ＮＭＯＳ２１の電流通路の一端は、電源Ｖｄｄが供給されるノードに接続され、他端はトランスファーゲート３０、ＮＭＯＳ２４、トランスファーゲート３１を介して接地されている。ＮＭＯＳ２４とトランスファーゲート３１の接続ノードにはＮＭＯＳ２５の電流通路の一端が接続されている。このＮＭＯＳ２５の他端は、メモリセルアレイに配置されたビット線ＢＬに接続されている。ＮＭＯＳ２１には、ＮＭＯＳ２２、２３の直列回路が並列接続されている。

また、ＰＭＯＳ２８の電流通路の一端は、電源Ｖｄｄが供給されるノードに接続され、他端はＰＭＯＳ２９を介してラッチ回路３２を構成するインバータ回路３２ａの入力端に接続されるとともに、ＮＭＯＳ２６を介して接地されている。このインバータ回路３２ａと交差接続されたクロックドインバータ回路３２ｂの入力端は、ＮＭＯＳ２７を介してデータ制御ユニット（ＤＣＵ）１０ｂに接続されている。また、ＰＭＯＳ２９のゲートは、ＮＭＯＳ２２，２３の接続ノードに接続され、この接続ノードにキャパシタ３３の一端が接続されている。このキャパシタ３３の他端にはクロック信号ＣＬＫが供給されている。

ＮＭＯＳ２１のゲートには信号ＢＬＸが供給されている。トランスファーゲート３０を構成するＮＭＯＳのゲートにはラッチ回路３２を構成するインバータ回路３２ａの出力端の信号ＬＡＴが供給され、ＰＭＯＳトランジスタのゲートには、インバータ回路３２ａの入力端の信号ＩＮＶが供給されている。ＮＭＯＳ２４のゲートには、信号ＢＬＣが供給され、ＮＭＯＳ２５のゲートには信号ＢＬＳが供給されている。トランスファーゲート３１を構成するＮＭＯＳのゲートにはラッチ回路３２を構成するインバータ回路３２ａの入力端の信号ＩＮＶが供給され、ＰＭＯＳトランジスタのゲートには、インバータ回路３２ａの出力端の信号ＬＡＴが供給されている。

ＮＭＯＳ２２のゲートには信号ＨＬＬが供給され、ＮＭＯＳ２３のゲートには、信号ＸＸＬが供給されている。

ＰＭＯＳ２８のゲートには信号ＳＴＢが供給され、ＮＭＯＳ２６のゲートにはリセット信号ＲＳＴが供給されている。ＮＭＯＳ２７のゲートには信号ＮＣＯが供給されている。

上記センスアンプユニットの動作について概略的に説明する。

（書き込み動作）
メモリセルにデータを書き込む場合、先ず、信号ＳＴＢがハイレベル（以下、Ｈレベルと記す）、リセット信号ＲＳＴが一旦Ｈレベルとされ、ラッチ回路３２がリセットされてＬＡＴがＨレベル、信号ＩＮＶがローレベル（以下、Ｌレベルと記す）とされる。

この後、信号ＮＣＯがＨレベルとされ、データ制御ユニット１０ｂからデータが取り込まれる。このデータが書き込みを示すＬレベル（“０”）である場合、信号ＬＡＴがＬレベル，信号ＩＮＶがＨレベルとなる。また、データが非書き込みを示すＨレベル（“１”）である場合、ラッチ回路３２のデータは変わらず、ＬＡＴがＨレベル、信号ＩＮＶがＬレベルに保持される。

次いで、信号ＢＬＸ、ＢＬＣ、ＢＬＳをＨレベルとすると、ラッチ回路の信号ＬＡＴがＬレベル、信号ＩＮＶがＨレベル（書き込み）の場合、トランスファーゲート３０がオフ、トランスファーゲート３１がオンしてビット線ＢＬはＶｓｓとなる。この状態において、ワード線がプログラム電圧Ｖｐｇｍとなると、メモリセルにデータが書き込まれる。

一方、ラッチ回路３２において、信号ＬＡＴがＨレベル、信号ＩＮＶがＬレベル（非書き込み）の場合、トランスファーゲート３０がオン、トランスファーゲート３１がオフであるため、ビット線ＢＬはＶｄｄに充電される。このため、ワード線がＶｐｇｍとなった場合、セルのチャネルが高い電位にブーストされるため、メモリセルにデータが書き込まれない。

（読み出し動作、プログラムベリファイ読み出し動作）
メモリセルからデータを読み出す場合、先ず、セット信号ＲＳＴが一旦Ｈレベルとされ、ラッチ回路３２がリセットされ、信号ＬＡＴがＨレベル、信号ＩＮＶがＬレベルとされる。この後、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、ＨＬＬ、ＸＸＬが所定の電圧とされ、ビット線ＢＬが充電される。これとともに、キャパシタ３３のＮｏｄｅがＶｄｄに充電される。ここで、メモリセルの閾値電圧が読み出しレベル（読み出し電圧）より高い場合、メモリセルはオフ状態であり、ビット線はＨレベルに保持される。つまり、ＮｏｄｅはＨレベルに保持される。また、メモリセルの閾値電圧が読み出しレベルより低い場合、メモリセルはオン状態となり、ビット線ＢＬの電荷が放電される。このため、ビット線ＢＬはＬレベルとなる。このため、ＮｏｄｅはＬレベルとなる。

次いで、信号ＳＴＢがＬレベルされると、メモリセルがオンしている場合、ＮｏｄｅはＬレベルであるため、ＰＭＯＳ２９がオンし、ラッチ回路３２の信号ＩＮＶがＨレベル、信号ＬＡＴがＬレベルとなる。一方、メモリセルがオフしている場合、ラッチ回路３２の信号ＩＮＶがＬレベル、信号ＬＡＴがＨレベルに保持される。

この後、信号ＮＣＯがＨレベルとされると、ＮＭＯＳ２７がオンし、ラッチ回路３２のデータがデータ制御ユニット１０ｂへ転送される。

書き込み動作後、メモリセルの閾値電圧を検証するプログラムベリファイ動作は、上記読み出し動作とほぼ同様である。

図８は、データ制御ユニット（ＤＣＵ）１０ｂの一例を示している。

図８に示すデータ制御ユニット１０ｂは、演算回路４０と複数のデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬ、及びＮＭＯＳ４１により構成されている。

演算回路４０は、バス（以下、ＩＢＵＳと記す）と、ＩＢＵＳの両端に接続され、相補的に動作するトランスファーゲート４２、４３と、ＩＢＵＳのデータをラッチするラッチ回路４４、このラッチ回路４４のデータに応じてデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬのレベルを設定する設定回路４５とにより構成されている。

トランスファーゲート４２は、相補的な信号ＣＯＮＤと信号ＣＯＮＳにより動作し、センスアンプユニットＳＡＵ１０ａのバス（ＳＢＵＳと記す）とＩＢＵＳを接続する。トランスファーゲート４３は、相補的な信号ＣＯＮＳと信号ＣＯＮＤにより動作し、ＩＢＵＳとデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬが接続されたバス（以下、ＤＢＵＳと記す）とを接続する。トランスファーゲート４２がオンのとき、トランスファーゲート４３はオフであり、トランスファーゲート４２のオフのとき、トランスファーゲート４３がオンである。

ラッチ回路４４は、複数のＰＭＯＳ４６〜４９と、複数のＮＭＯＳ５０〜５６及びインバータ回路６８により構成されている。ＰＭＯＳ４６とＮＭＯＳ５０のゲートにはセット信号ＳＥＴが供給され、ＰＭＯＳ４８のゲートにはリセット信号ＲＥＳＴが供給されている。ＮＭＯＳ５３のゲートには信号ＩＦＨが供給され、ＮＭＯＳ５５のゲートには信号ＩＦＬが供給されている。ＮＭＯＳ５４のゲートはインバータ回路６８を介してＩＢＵＳに接続され、ＮＭＯＳ５６のゲートはＩＢＵＳに接続されている。

設定回路４５は、ＰＭＯＳ５７〜６０と、ＮＭＯＳ６１〜６４により構成されている。ＰＭＯＳ５７のゲート及びＮＭＯＳ６１のゲートには、信号ＦＡＩＬが供給されている。この信号ＦＡＩＬは、ラッチ回路４４の一方の出力端としてのＰＭＯＳ４７とＮＭＯＳ５１の接続ノードの信号である。ＰＭＯＳ５９とＮＭＯＳ６３のゲートには、信号ＭＴＣＨが供給されている。この信号ＭＴＣＨは、ラッチ回路４４の他方の出力端としてのＰＭＯＳ４９とＮＭＯＳ５２の接続ノードの信号である。さらに、ＰＭＯＳ５８のゲートには信号Ｍ２ＨＢが供給され、ＰＭＯＳ６０のゲートには信号Ｆ２ＨＢが供給されている。ＮＭＯＳ６２のゲートにはＦ２Ｌが供給され、ＮＭＯＳ６４のゲートには信号Ｍ２Ｌが供給されている。

データラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬは、同一の構成であり、ラッチ回路６６と、このラッチ回路６６をＤＢＵＳに接続するトランスファーゲート６５と、により構成されている。各トランスファーゲート６５は、信号ＢＬＣＡ、ＢＬＣＢ、ＢＬＣＸにより制御されている。データラッチ回路ＸＤＬは、ＮＭＯＳ４１を介して外部のＩＯに接続される。ＮＭＯＳ４１のゲートには信号ＣＳＬが供給されている。

データ制御ユニット１０ｂは、前述したように、書き込みデータを保持するとともに読み出し時に、メモリセルから読み出されたデータを保持する。

データ入出力バッファ６から供給された２ビットの書き込みデータは、データラッチ回路ＸＤＬを介して、例えばデータラッチ回路ＡＤＬ、ＢＤＬに１ビットずつラッチされる。

図８に示す演算回路４０は、データラッチ回路ＡＤＬ、ＢＤＬのデータに対してＡＮＤやＯＲ、排他的ＮＯＲ等の演算を実行することが可能である。例えばＡＮＤの場合、データラッチ回路ＡＤＬ、ＢＤＬに保持されたデータがＤＢＵＳ及びＩＢＵＳに出力される。この場合、データラッチ回路ＡＤＬ、ＢＤＬに保持されたデータが共に“１”である場合のみ、ＩＢＵＳがＨレベルとなり、その他の場合、Ｌレベルとなる。すなわち、非書き込み時だけＩＢＵＳが“１”となり、書き込み時、ＩＢＵＳが“０”となる。このデータを、ＳＢＵＳを介し、図７に示すセンスアンプユニット１０ａに転送することで、書き込みが行われる。

図８に示す演算回路４０は、複数の図７に示すセンスアンプユニット（ＳＡＵ）１０ａ及び、複数の図８に示すデータ制御ユニット（ＤＣＵ）１０ｂに対し、１つの割合で配置することも可能である。これにより、回路面積を削減することが出来る。

演算回路４０の動作は種々変形可能であり、例えば１つの論理演算も種々の制御方法が適用可能であり、必要に応じて制御方法を変えることが可能である。

本実施形態において、データラッチ回路は、ＡＤＬ、ＢＤＬ、ＸＤＬの３つにより構成したが、書き込み中に、次のデータを入力する書き込みキャッシュが不要の場合、ＸＤＬは省略することも可能である。

また、２値の場合は１つのデータラッチを省略することが可能である。データラッチを省略することでチップサイズを小さくすることが可能である。

本ＮＡＮＤ型フラッシュメモリは、多値メモリである。ため、１セルに２ビットのデータを記憶することができる。この２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なわれる。１セルに２ビット記憶する場合、２ページであるが、１セルに３ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ）によって各ビットが切り替えられる。さらに、１セルに４ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ、第４ページ）によってビットが切り替えられる。

（書き込み動作、読み出し動作）
次に、ロウ方向に並んだ全てのセルを一括して書き込み、又は読み出す場合の動作について、２値データの場合で説明する。

図９は、２値データのメモリセルの閾値電圧分布（以下、閾値電圧と言う）と読み出しレベルを示している。消去動作によりメモリセルのデータは、“１”の閾値電圧となり、データ“０”が書き込まれることにより、“０”の閾値電圧となる。

２値データの読み出しは、データ“１”と“０”の間の閾値電圧に対応した読み出しレベル“Ｒ”を用いて実行される。書き込み時のベリファイレベル“Ｖ”は、データリテンションマージンを持たせるため、読み出しレベル“Ｒ”より若干高いレベルに設定されている。

（プログラム）
図３、図８及び図１０に示すように、先ず、１ページ分のデータが外部より供給され、各データ記憶回路のラッチ回路ＸＤＬに保持される。この後、選択された１本のワード線に、２値のデータが書き込まれる。１ブロック内の複数のワード線は、ソース側のワード線ＷＬ０から順に選択され、選択されたワード線に接続されたメモリセルにデータが書き込まれる。

ここで、図１０（ａ）（ｂ）に示すワード線ＷＬｎに接続されたメモリセルＭＣｎについて注目する。

図１１乃至図１３は、メモリセルＭＣｎの閾値電圧の遷移を示している。図１１は、ワード線ＷＬｎに隣接し、ワード線ＷＬｎより先に選択されるワード線ＷＬｎ−１に接続されたメモリセルＭＣｎ−１にデータが書き込まれる前の閾値電圧を示している。

図１２は、メモリセルＭＣｎ−１にデータが書き込まれた後における、セルＭＣｎの閾値電圧を示している。図１２に示すように、セルＭＣｎ−１のデータが“１”（非書き込み）である場合、セルＭＣｎ−１の閾値電圧は、図１１と同様の閾値電圧である。しかし、セルＭＣｎ−１のデータが“０”（書き込み）である場合、セル間のカップリング容量により、セルＭＣｎの閾値電圧が、破線で示すように上昇してしまう。

次に、セルＭＣｎをベリファイレベルまで書き込むと、セルＭＣｎの閾値電圧は、図１３に示すようになる。

この後、ワード線ＷＬｎ＋１に接続されたセルＭＣｎ＋１にデータが書き込まれると、セルＭＣｎ＋１とセルＭＣｎ−１のデータに応じて、セルＭＣｎの閾値分布は、図１４、図１５に示すようになる。

（リード）
ワード線ＷＬｎに接続されたセルＭＣｎと、隣接するワード線ＷＬｎ−１、ＷＬｎ＋１にそれぞれ接続されたセルＭＣｎ−１、ＭＣｎ＋１のフロティングゲート間の容量結合により、セルＭＣｎの閾値電圧は、図１４、図１５に示すようになっている。このため、例えば図１４に示すように、ワード線ＷＬｎに接続されたメモリセルのデータを読み出すとき、ＷＬｎ＋１に接続されたメモリセルの閾値電圧を読み出し、ワード線ＷＬｎ＋１に接続されたメモリセルのデータが“１”の場合、読み出しレベルを“ＡＲ”とし、ワード線ＷＬｎ＋１に接続されたメモリセルのデータが“０”の場合、読み出しレベルを“ＢＲ”として読み出すことが考えられる。

但し、図３に示すように、１つのワード線に接続された複数メモリセルのデータを同時に読み出す場合、読み出しレベル“ＡＲ”と“ＢＲ”の両方で読み出し動作が行われる。この後、ワード線ＷＬｎ＋１のデータに応じて、読み出しレベル“ＡＲ”と“ＢＲ”で読み出されたデータのうち、正しい読み出し結果がワード線ＷＬｎの読み出しデータとされる。

しかし、図１４、図１５に示すように、ワード線ＷＬｎに接続されたメモリセルにおいて、データ“１”の閾値レベルは、ワード線ＷＬｎ＋１及びＷＬｎ−１のデータによって異なる。このため、図１４の読み出し動作では十分ではない。

そこで、第１の実施形態は、図１５に示すように、ワード線ＷＬｎのデータを読み出すとき、ＷＬｎ＋１に接続されたメモリセルのデータと、ＷＬｎ−１に接続されたメモリセルのデータを読み出し、これらのデータに基づきＷＬｎに接続されたメモリセルの読み出しレベルを決定する。すなわち、
ＷＬｎ＋１が“１”で且つ、ＷＬｎ−１が“１”の場合、ＷＬｎの読み出しレベルを“ＡＲ”とし、
ＷＬｎ＋１が“１”で且つ、ＷＬｎ−１が“０”の場合、ＷＬｎの読み出しレベルを“ＢＲ”とし、
ＷＬｎ＋１が“０”で且つ、ＷＬｎ−１が“１”の場合、ＷＬｎの読み出しレベルを“ＣＲ”とし、
ＷＬｎ＋１が“０”で且つ、ＷＬｎ−１が“０”の場合、ＷＬｎの読み出しレベルを“ＤＲ”として読み出す。

但し、図３に示すように、１つのワード線に接続された複数セルのデータを同時に読み出すため、“ＡＲ”、“ＢＲ”、“ＣＲ”、“ＤＲ”の読み出しを行い、ＷＬｎ＋１とＷＬｎ−１のデータに応じて正しいデータの読み出し結果をＷＬｎの読み出しデータとする。

尚、“ＢＲ”と“ＣＲ”のレベルが近い場合、“ＢＲ”と“ＣＲ”の内、１つの読み出しのみ行っても良い。

また、“ＡＲ”、“ＢＲ”、“ＣＲ”、“ＤＲ”の内、任意のレベルが近い場合、近いレベルの内の１つのレベルの読み出しだけに省略することも可能である。

図１６は、図１５に対応する読み出し動作の波形図を示している。先ず、ワード線ＷＬｎ＋１に読み出しレベルＶＣＧＲＶが印加され、ワード線ＷＬｎとＷＬｎ−１に、セルが必ずオンするような電圧Ｖｒｅａｄが印加されて、ＷＬｎ＋１に接続されたセルのデータが読み出される。

次に、ワード線ＷＬｎ−１に読み出しレベルＶＣＧＲＶが印加され、ワード線ＷＬｎとＷＬｎ＋１に、セルが必ずオンするような電圧Ｖｒｅａｄが印加され、ワード線ＷＬｎ−１に接続されたメモリセルのデータが読み出される。

この後、ワード線ＷＬｎ＋１とＷＬｎ−１にセルが必ずオンするような電圧Ｖｒｅａｄが印加され、ワード線ＷＬｎに読み出しレベル“ＡＲ”、“ＢＲ”、“ＣＲ”、“ＤＲ”が順次印加されて、ワード線ＷＬｎのデータが読み出される。この後、ワード線ＷＬｎ＋１とＷＬｎ−１に接続されたメモリセルから読み出されたデータに応じて、読み出しレベル“ＡＲ”、“ＢＲ”、“ＣＲ”、“ＤＲ”の読み出し結果から、ワード線ＷＬｎの読み出しデータが選択される。ワード線ＷＬｎのメモリセルの閾値電圧が、読み出しレベルより高い場合、データ“０”となり、読み出しレベルより低い場合、データ“１”となり出力される。

図１７は、ワード線ＷＬｎ＋１とＷＬｎ−１に接続されたメモリセルから読み出されたデータと、読み出しレベル“ＡＲ”、“ＢＲ”、“ＣＲ”、“ＤＲ”の読み出し結果の関係を示している。このように、ワード線ＷＬｎ＋１とＷＬｎ−１に接続されたメモリセルから読み出されたデータに応じて、読み出しレベル“ＡＲ”、“ＢＲ”、“ＣＲ”、“ＤＲ”により読み出されたデータのうちの１つがワード線ＷＬｎの読み出しデータとして出力される。

上記第１の実施形態によれば、ワード線ＷＬｎより先に書き込み動作が行われるワード線ＷＬｎ−１と、ワード線ＷＬｎの次に書き込み動作が行われるワード線ＷＬｎ＋１に接続されるメモリセルのデータを読み出し、これらの読み出しデータに基づき、読み出しレベル“ＡＲ”、“ＢＲ”、“ＣＲ”、“ＤＲ”によりワード線ＷＬｎから読み出されたデータのうちから１つを読み出しデータとして出力している。このため、ワード線ＷＬｎに接続された消去セルの閾値電圧が、隣接するワード線ＷＬｎ−１と、ＷＬｎ＋１に接続されたメモリセルの書き込みデータにより上昇した場合においても、ワード線ＷＬｎに接続されたメモリセルから正確にデータを読み出すことが可能である。

（第２の実施形態）
図１８は、図１６の第２の実施形態を示している。図１６に示す動作は、ワード線ＷＬｎの読み出し時、ワード線ＷＬｎに読み出しレベル“ＡＲ”、“ＢＲ”、“ＣＲ”、“ＤＲ”を印加した。

これに対して、図１８に示す第２の実施形態の場合、ワード線ＷＬｎの読み出し時、ワード線ＷＬｎの電位を一定とし、隣接ワード線ＷＬｎ−１及び／又はＷＬｎ＋１の電圧をＶｒｅａｄ及びＶｒｅａｄより更に高い電位に設定している。

隣接セルにデータ“０”が書き込まれると、ワード線ＷＬｎに接続されたセルの閾値レベルは、フロティングゲート間の容量結合により上昇する。これは隣接セルのフロティングゲートに電子が注入されたためである。このため、隣接セルがデータ“０”に書き込まれた場合、隣接セルに注入された電子の電荷を打ち消すように、隣接セルのワード線に供給される電圧ＶｒｅａｄをＶｒｅａｄより高い電圧Ｖｒｅａｄ＋αに設定して読み出す。ここで、αは、隣接セルに注入された電子による容量結合による閾値レベルの上昇を相殺することが可能な電圧であればよい。

また、Ｖｒｅａｄ＋αが高い電圧となり、リードディスターブが問題になる場合は、書き込み時のベリファイ読み出しの時、隣接ワード線のＶｒｅａｄを下げておき、読み出し時の隣接ワード線のＶｒｅａｄをベリファイ読み出し時の電圧より高い値にする。とりわけワード線ＷＬｎの書き込み時は、ワード線ＷＬｎ＋１のセルの閾値電圧は低いため、Ｖｒｅａｄを下げることが可能である。この場合、例えばベリファイ時のワード線ＷＬｎ−１とＷＬｎ＋１のＶｒｅａｄをそれぞれＶｒｅａｄ１、Ｖｒｅａｄ２とすると、図１９に示すようになる。Ｖｒｅａｄ１、Ｖｒｅａｄ２はそれぞれ、例えばＶｒｅａｄ１＜＝Ｖｒｅａｄ、Ｖｒｅａｄ２＜＝Ｖｒｅａｄである。

先ず、図１８、図１９に示すように、ワード線ＷＬｎ＋１に読み出しレベルＶＣＧＲＶが印加され、ワード線ＷＬｎとＷＬｎ−１に、セルが必ずオンするような電圧Ｖｒｅａｄが印加されてワード線ＷＬｎ＋１に接続されたメモリセルからデータが読み出される。

次に、ワード線ＷＬｎ−１に読み出しレベルＶＣＧＲＶが印加され、ワード線ＷＬｎとＷＬｎ＋１にセルが必ずオンするような電圧Ｖｒｅａｄが印加されてワード線ＷＬｎ−１に接続されたメモリセルのデータが読み出される。

この後、ワード線ＷＬｎに読み出しレベルＶＣＧＲＶ（ほぼ“ＡＲ”）が印加され、ワード線ＷＬｎ＋１とＷＬｎ−１に、電圧Ｖｒｅａｄが印加される。この電位の関係は、第１の実施形態において、ワード線ＷＬｎ＋１が“１”で且つ、ワード線ＷＬｎ−１が“１”の場合において、読み出しレベルを“ＡＲ”として読み出した場合に相当する。

次に、ワード線ＷＬｎ＋１は電圧Ｖｒｅａｄのままとし、ワード線ＷＬｎ−１の電圧をＶｒｅａｄ＋αにする。この電位の関係は、ワード線ＷＬｎ＋１が“１”で、ワード線ＷＬｎ−１が“０”の場合において、読み出しレベルを“ＢＲ”として読み出した場合に相当する。

さらに、ワード線ＷＬｎ＋１の電圧がＶｒｅａｄ＋αに上昇され、ワード線ＷＬｎ−１の電圧がＶｒｅａｄ＋αに保持される。この電位の関係は、ワード線ＷＬｎ＋１が“０”で、ワード線ＷＬｎ−１が“０”の場合において、読み出しレベルを“ＤＲ”にして読み出した場合に相当する。

次に、ワード線ＷＬｎ＋１の電圧がＶｒｅａｄ＋αに保持され、ワード線ＷＬｎ−１の電圧がＶｒｅａｄに設定される。この電位の関係は、ワード線ＷＬｎ＋１が“０”で、ワード線ＷＬｎ−１が“１”の場合において、読み出しレベルを“ＣＲ”にして読み出した場合に相当する。

このような電位の関係により読み出された各データからワード線ＷＬｎ−１とＷＬｎ＋１のデータに基づき、１つのデータが選択されワード線ＷＬｎのデータとされる。

図１９に示す例の場合、ワード線ＷＬｎに接続されたメモリセルの読出し時に、ワード線ＷＬｎ＋１とＷＬｎ−１に、電圧Ｖｒｅａｄ２、Ｖｒｅａｄ１をそれぞれ印加し、Ｖｒｅａｄの電圧をＶｒｅａｄ＋αとする場合、Ｖｒｅａｄ２、Ｖｒｅａｄ１からそれぞれ高い電圧に上げた電圧を与える。

第２の実施形態において、ワード線ＷＬｎ−１とＷＬｎ＋１に供給する電位の順序は変形可能であり、読み出し順位は変更しても良い。

尚、“ＢＲ”と“ＣＲ”のレベルが近い場合、“ＢＲ”と“ＣＲ”の内、１つの読み出しのみ行っても良い。また、“ＡＲ”、“ＢＲ”、“ＣＲ”、“ＤＲ”の内、任意のレベルが近い場合は、近いレベルの内の１つのレベルの読み出しだけに省略することも可能である。

上記第２の実施形態によれば、ワード線ＷＬｎに一定の読み出しレベルＶＣＧＲＶ（ほぼ“ＡＲ”）を印加した状態において、ワード線ＷＬｎ−１及びＷＬｎ＋１に読み出しレベルＶｒｅａｄ及びＶｒｅａｄ＋αを順次印加することにより、ワード線接続されたＷＬｎ−１及びＷＬｎ＋１に接続されたメモリセルの閾値電圧の影響を抑制して、ワード線ＷＬｎに接続されたメモリセルのデータを正確に読み出すことができる。

しかも、複数の読み出しレベル“ＡＲ”、“ＢＲ”、“ＣＲ”、“ＤＲ”を生成する必要がないため、回路構成を簡単化できる。しかも、複数の読み出しレベル“ＡＲ”、“ＢＲ”、“ＣＲ”、“ＤＲ”を用いた読み出し動作が不要であるため、読み出し動作を高速化することが可能な場合もある。

（第３の実施形態）
図２０乃至図２５は、第３の実施形態を示している。

図２０（ａ）乃至（ｇ）は、ＮＡＮＤ型フラッシュメモリに４値のデータを書き込む場合の様子を示している。また、図２３は、図２０（ａ）〜（ｇ）に対する書き込み順序を概略的に示しており、図２４は、第１ページの書き込み動作を概略的に示し、図２５は、第２ページの書き込み動作を概略的に示している。各メモリセルへの書き込み順序は図２３に示す通りである。以下、図２３乃至図２５を参照して４値のデータの書き込み動作について説明する。

先ず、図２４に示す第１ページ（ロワーページ）の書き込みシーケンスに基づき、１つのメモリセルに２ビットのデータの内の１ビットが書き込まれる（図２０（ｂ））。すなわち、外部より第１ページのデータがデータ記憶回路１０のデータラッチ回路にロードされる（Ｓ１１）。この後、データラッチ回路のデータに基づき第１ページの書き込み動作、ベリファイ動作が実行される（Ｓ１２，Ｓ１３）。このような動作が１ページ分のデータ全てが書き込まれるまで繰り返される（Ｓ１４−Ｓ１１）。

この後、隣接セルが図２３に示す書き込みシーケンスと同様にして書き込まれる。隣接セルの書き込みにより、先に書き込まれたメモリセルの閾値電圧がセル間のカップリングの影響によってシフトする（図２０（ｃ））。

次いで、図２５に示す第２ページ（アッパーページ）の書き込みシーケンスに基づき、２ビットのデータの内の残りの１ビットのデータが書き込まれる。すなわち、第２ページのデータがデータラッチ回路にロードされる（Ｓ２１）。この後、内部データリードにより、先に書き込んだ第１ページのデータが読み出される（Ｓ２２）。この読み出し動作は、２値データを読み出しである。このため、特許文献１に記載された読み出し動作、又は、第１、第２の実施形態に記載した読み出し動作を適用することが可能である。特に、内部データリードで読み出したデータを、ＥＣＣ等で訂正せず、第２ページの書き込みデータとする場合、高い精度の読出しが必要であり、都合が良い。このような読み出し動作により、読み出し精度を向上することが可能である。この読み出されたデータとデータラッチ回路にロードされたデータとに基づき、データラッチ回路のデータが操作され、第２ページの書き込みデータが設定される（Ｓ２３）。この設定されたデータに基づき第２ページの書き込み動作が実行される（Ｓ２４）。この後、書き込みデータに対応した３つのベリファイレベルを用いてベリファイ動作が実行される（Ｓ２５−Ｓ２７）。このベリファイレベルは、本来のベリファイレベルより若干低いレベルに設定されている。このような動作が全てのデータが書き込まれるまで繰り返される（Ｓ２８−Ｓ２４）。このようにして４値のデータがラフに書き込まれる（図２０（ｄ））。

次いで、隣接セルに第２ページのデータが上記と同様に書き込まれることにより、先に書き込まれた閾値電圧がセル間のカップリングの影響によってシフトする（図２０（ｅ））。

この後、再度、１つのメモリセルに記憶される２ビットのデータが本来のベリファイレベルを用いて書き込まれる（図２０（ｆ））。書き込まれる２ビットのデータは外部より供給してもよいが、図２０（ｄ）（ｅ）に示すラフに書き込まれた４値の閾値分布から、２ビットの書き込みデータを復元することが可能である。この２ビットの書き込みデータの復元時の読み出し動作も、特許文献１に記載された読み出し動作、又は、第１、第２の実施形態に記載した読み出し動作を用いることも可能である。

次いで、隣接セルが同様に書き込まれることにより、セル間のカップリングの影響により若干シフトする（図２０（ｇ））。

上記のようにして、図２０（ａ）乃至（ｇ）に示すデータ“１”“２”“３”が書き込まれるメモリセルにおいて、データ“１”“２”“３”に対応する閾値電圧は、セル間のカップリングの影響を抑制するため、十分なマージンが確保されている。しかし、消去状態のセル、すなわち、データ“０”が書き込まれたセルの閾値電圧は、隣接セルの書き込みに従って閾値電圧が上昇してしまう。

図２１（ａ）（ｂ）（ｃ）（ｄ）は、隣接セルの書き込みに応じて消去セルの閾値電圧が上昇する様子を具体的に示している。すなわち、ワード線ＷＬｎ−１に接続されたセルにデータ“０”“１”“２”“３”が書き込まれるに従って、ワード線ＷＬｎに接続された消去状態のセルの閾値電圧が上昇する。さらに、ワード線ＷＬｎ＋１に接続されたセルにデータ“０”“１”“２”“３”が書き込まれるに従って、ワード線ＷＬｎに接続された消去状態のセルの閾値電圧が上昇する。図２１（ａ）（ｂ）（ｃ）（ｄ）は、ワード線ＷＬｎ＋１に接続されたセルにデータ“０”“１”“２”“３がそれぞれ書き込まれた場合におけるワード線ＷＬｎに接続された消去セルの閾値電圧が上昇する様子をそれぞれ示している。このように、ワード線ＷＬｎより前に選択されるワード線ＷＬｎ−１と、ワード線ＷＬｎより後に選択されるワード線ＷＬｎ＋１とに接続されるセルのデータに応じて閾値電圧が上昇することが分かる。

図２２は、ワード線ＷＬｎに接続された消去セルの閾値電圧の変化の様子を示すものであり、ワード線ＷＬｎ−１とワード線ＷＬｎ＋１に接続されたセルにデータ“０”“１”“２”“３”がそれぞれ書き込まれた場合の例を示している。例えばワード線ＷＬｎ−１とワード線ＷＬｎ＋１に接続されたセルにデータ“０”がそれぞれ書き込まれた場合、ワード線ＷＬｎに接続された消去セルの閾値電圧は変化しない。すなわち、閾値電圧の上昇は０Ｖである。一方、ワード線ＷＬｎ−１とワード線ＷＬｎ＋１に接続されたセルにデータ“３”がそれぞれ書き込まれた場合、ワード線ＷＬｎに接続された消去セルの閾値電圧は０．７Ｖに上昇する。このように、ワード線ＷＬｎ−１とワード線ＷＬｎ＋１に接続されたセルに書き込まれるデータにより、ワード線ＷＬｎに接続された消去セルの閾値電圧は変化する。

そこで、第３の実施形態は、ワード線ＷＬｎに接続された消去セルの閾値電圧の変化範囲に応じて読み出しレベルを設定する。すなわち、図２２に破線矢印で示すように、ワード線ＷＬｎに接続された消去セルの閾値電圧の変化が０Ｖである場合、読み出しレベルが“ＡＲ”に設定され、閾値電圧の変化が０．１５Ｖ〜０．３Ｖの範囲である場合、読み出しレベルが“ＢＲ”に設定される。また、閾値電圧の変化が０．３５Ｖ〜０．５Ｖの範囲である場合、読み出しレベルが“ＣＲ”に設定され、閾値電圧の変化が０．６Ｖ以上である場合、読み出しレベルが“ＤＲ”に設定される。

例えばワード線ＷＬｎ−１に接続されたセルにデータ“０”が書き込まれ、ワード線ＷＬｎ＋１に接続されたセルにデータ“２”が書き込まれている場合、読み出しレベルが“ＢＲ”に設定され、ワード線ＷＬｎ−１に接続されたセルにデータ“３”が書き込まれ、ワード線ＷＬｎ＋１に接続されたセルにデータ“１”が書き込まれている場合、読み出しレベルが“ＣＲ”に設定される。

上記第３の実施形態によれば、ワード線ＷＬｎ−１、ＷＬｎ＋１により選択される隣接セルに書き込まれたデータに基づき、消去状態のセルの読み出しレベルを変化させている。このため、隣接セルの書込みにより消去状態のセルの閾値電圧が上昇した場合においても、確実にデータを読み出すことが可能である。

また、ここでは、ワード線ＷＬｎの読み出し時にワード線ＷＬｎの読み出し電位を変えたが、第２の実施形態のように、ワード線ＷＬｎの読み出し電位は変えずに、隣接ワード線ＷＬｎ＋１とＷＬｎ−１のＶｒｅａｄのレベルを変えても良い。

さらに、図３に示すように、１つのワード線に接続された複数セルのデータを同時に読み出すため、“ＡＲ”、“ＢＲ”、“ＣＲ”、“ＤＲ”の読み出しを行い、ワード線ＷＬｎ＋１とＷＬｎ−１のデータに応じて正しいデータの読み出し結果をワード線ＷＬｎの読み出しデータとすることも可能である。

尚、上記各実施形態は、２値、４値のデータを読み出す場合について説明したが、２値及び４値に限定されるもではなく、３値、８値、１６値などのデータを読み出す場合にも適用可能である。

その他、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

１…メモリセルアレイ、７…制御信号及び制御電圧発生回路、１０…データ記憶回路、ＡＲ，ＢＲ，ＣＲ，ＤＲ…読み出しレベル、Ｖｒｅａｄ…非選択ワード線の電圧。

Claims (7)

1. １つのメモリセルにｋビット（ｋは１以上の自然数）のデータを記憶する第１メモリセル、第２メモリセル、第３メモリセルを有し、前記第１メモリセルと前記第２メモリセルは隣接し、前記第２メモリセルと前記第３メモリセルは隣接し、前記第１メモリセル、第２メモリセル、第３メモリセルの順序でデータが記憶されるメモリセルアレイと、
   前記第２メモリセルからデータを読み出す時、前記第３メモリセルと前記第１メモリセルからデータを読み出し、これら読み出されたデータに応じて前記第２メモリセルの読み出し条件を変更させる制御部と
   を具備することを特徴とする半導体記憶装置。
2. １つのメモリセルにｋビット（ｋは１以上の自然数）のデータを記憶する第１メモリセル、第２メモリセル、第３メモリセルを有し、前記第１メモリセルと前記第２メモリセルは隣接し、前記第２メモリセルと前記第３メモリセルは隣接し、前記第１メモリセル、第２メモリセル、第３メモリセルの順序でデータが記憶されるメモリセルアレイと、
   前記第２メモリセルからデータを読み出す時、前記第３メモリセルと前記第１メモリセルからデータを読み出し、前記第２メモリセルから読み出し条件を複数回変えてデータを読み出し、前記第３メモリセルと前記第１メモリセルから読み出されたデータに応じて、前記複数の読み出し条件で読み出されたデータのうち適正な読み出し条件で読み出したデータを選択し、第２メモリセルの読み出しデータとする制御部と
   を具備することを特徴とする半導体記憶装置。
3. 前記読み出し条件は、前記第２メモリセルからデータを読み出すための異なる複数の読み出し電圧であることを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記読み出し条件は、前記第１メモリセルと第３メモリセルに印加される異なる複数の電圧であることを特徴とする前記請求項１又は２記載の半導体記憶装置。
5. 前記複数の電圧は、非選択のメモリセルをオンさせるための第１の電圧と、前記第１の電圧より隣接セルの書き込みデータに基づく閾値電圧の上昇を相殺する電圧だけ高い第２の電圧であることを特徴とする請求項４記載の半導体記憶装置。
6. 前記複数の電圧は、書き込みベリファイ読み出し時の非選択のメモリセルをオンさせるための第１の電圧と、前記第１の電圧より隣接セルの書き込みデータに基づく閾値電圧の上昇を相殺する電圧だけ高い第２の電圧であることを特徴とする請求項４記載の半導体記憶装置。
7. 前記読み出し条件は、前記第１メモリセルと前記第３メモリセルの読み出しデータに基づき設定される消去状態の前記第２メモリセルを読み出すための読み出し電圧であることを特徴とする請求項１又は２記載の半導体記憶装置。

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