JP2007133995A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 強くプログラムしたいビット、及び弱くプログラムしたいビットの双方を高速に充電できる不揮発性半導体メモリを有する半導体集積回路装置を提供すること。
【解決手段】 メモリセルへのプログラムデータを保持し、メモリセルからのベリファイ結果に応じて保持するデータを変更するデータ回路１１と、異なる電圧が印加されるビット線印加電圧端子群２９と、を具備する。データ回路１１は、保持したデータに基づいて、ビット線印加電圧端子群２９を選択し、選択したビット線印加電圧端子群の電圧を、ビット線ＢＬｅ、又はＢＬｏに与える。
【選択図】 図６

Description

本発明は、半導体集積回路装置に関し、特に、電気的に書き換えが可能な不揮発性半導体メモリを備えた半導体集積回路装置に関する。

プログラムの高速化を図りつつ、狭いしきい値分布を実現する方法として、クイックパスライト方式（特許文献１）が知られている。クイックパスライト方式では、プログラム時にビット線に与える電圧を、ＶＤＤ、０．５Ｖ、０Ｖの３値とする。

即ち、強くプログラムしたいビットに対しては電圧０Ｖを与え、メモリセルのしきい値シフトを大きくする。弱くプログラムしたいビットに対しては電圧０．５Ｖを与え、しきい値シフトを小さくする。プログラムしないビットに対して電圧ＶＤＤを与える。これにより、プログラムの高速化を図りつつ、狭いしきい値分布を実現できる。

しかしながら、クイックパスライト方式は、ビット線の充電が、ＶＤＤの充電と、０．５Ｖの充電との２段階充電である。例えば、ＶＤＤに充電するビット線に対して電圧ＶＤＤを印加した後に、０．５Ｖに充電するビット線に対して電圧０．５Ｖを印加する。このため、ビット線の充電に時間を要する。
特開２００３−１９６９８８号公報

この発明は、強くプログラムしたいビット、及び弱くプログラムしたいビットの双方を高速に充電できる不揮発性半導体メモリを有する半導体集積回路装置を提供する。

この発明の一態様に係る半導体集積回路装置は、メモリセルが接続されるビット線と、前記メモリセルへのプログラムデータを保持し、前記メモリセルからのベリファイ結果に応じて保持するデータを変更するデータ回路と、異なる電圧が印加されるビット線印加電圧端子群と、を具備し、前記データ回路は、保持したデータに基づいて、前記ビット線印加電圧端子群を選択し、選択したビット線印加電圧端子群に印加される電圧を、前記ビット線に与える。

この発明によれば、強くプログラムしたいビット、及び弱くプログラムしたいビットの双方を高速に充電できる不揮発性半導体メモリを有する半導体集積回路装置を提供できる。

以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

図１は、この発明の一実施形態に係る半導体集積回路装置の一例を示すブロック図である。一実施形態は、半導体集積回路装置の一例とし、ＮＡＮＤ型フラッシュメモリを示すが、この発明はＮＡＮＤ型フラッシュメモリ以外のメモリにも適用することができる。

メモリセルアレイ１には、不揮発性半導体メモリセルがマトリクス状に配置される。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。

カラム制御回路２は、メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。カラム制御回路２は、メモリセルアレイ１に隣接して設けられる。

ロウ制御回路３は、メモリセルアレイ１のワード線を選択し、消去、書き込み、及び読み出しに必要な電位を印加する。

ソース線制御回路４は、メモリセルアレイ１のソース線を制御する。

Ｐウェル制御回路５は、メモリセルアレイ１が形成されるＰ型セルウェルの電位を制御する。

データ入出力バッファ６は、カラム制御回路２にＩＯ線対ＩＯ、ＩＯｎを介して電気的に接続され、外部のホスト（図示せず）に外部Ｉ／Ｏ線を介して電気的に接続される。データ入出力バッファ６には、例えば、入出力バッファ回路が配置される。データ入出力バッファ６は、書き込みデータの受け取り、読み出しデータの出力、及びアドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、受け取った書き込みデータをＩＯ線対ＩＯ、ＩＯｎを介してカラム制御回路２に送り、また、カラム制御回路２から読み出したデータをＩＯ線対ＩＯ、ＩＯｎを介して受け取る。さらに、メモリセルアレイ１のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路２やロウ制御回路３に、ステートマシン８を介して送る。また、外部ホストからのコマンドデータを、コマンドインターフェイス７に送る。

コマンドインターフェイス７は、外部制御信号線を介して外部ホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータなのか、あるいはコマンドデータなのか、あるいはアドレスデータなのかを判断し、コマンドデータであれば、コマンドデータとしてステートマシン８に転送する。

ステートマシン８は、フラッシュメモリ全体の管理を行う。外部ホストからのコマンドデータを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。

図２は、図１に示すメモリセルアレイ１の一例を示す図である。

図２に示すように、メモリセルアレイ１は複数のブロック、例えば、１０２４個のブロックBLOCK0〜BLOCK1023に分割される。ブロックは、例えば、消去の最小単位である。各ブロックBLOCKiは複数のＮＡＮＤ型メモリユニット、例えば、８５１２個のＮＡＮＤ型メモリユニットを含む。この例では、各ＮＡＮＤ型メモリユニットは２つの選択トランジスタＳＴＤ、ＳＴＳと、これらの間に、直列に接続された複数のメモリセルＭ（本例では４つ）を含む。ＮＡＮＤ型メモリユニットの一端は選択ゲート線ＳＧＤに繋がる選択トランジスタＳＴＤを介してビット線ＢＬに接続され、その他端は選択ゲート線ＳＧＳに繋がる選択ゲートＳＴＳを介して共通ソース線Ｃ-sourceに接続される。各メモリセルＭはワード線ＷＬに繋がる。０から数えて偶数番目のビット線ＢＬｅと、奇数番目のビット線ＢＬｏとは、互いに独立してデータの書き込みと読み出しとが行われる。１本のワード線ＷＬに繋がる８５１２個のメモリセルのうち、例えば、ビット線ＢＬｅに接続される４２５６個のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。各メモリセルＭが記憶する１ビットのデータが４２５６個のメモリセル分集まって、ページという単位を構成する。ページは、例えば、読み出しの最小単位である。１つのメモリセルＭで２ビットのデータを記憶する場合、４２５６個のメモリセルは２ページ分のデータを記憶する。同様に、ビット線ＢＬｏに接続される４２５６個のメモリセルで別の２ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。

図３は、チップレイアウトの一例を示す平面図である。

図３に示すように、半導体チップ１００には、メモリセルアレイ領域１０２、ロウデコーダ領域１０４、ページバッファ領域１０６、周辺回路領域１０８、チャージポンプ回路領域１１０、及びパッド領域１１２が設けられる。

本例では、メモリセルアレイ領域１０２は二箇所有り、それぞれにメモリセルアレイ１がレイアウトされる。

ロウデコーダ領域１０４は、メモリセルアレイ領域１００の、ロウ方向に沿った両端に配置され、それぞれにロウ制御回路３がレイアウトされる。

ページバッファ領域１０６、周辺回路領域１０８、チャージポンプ回路領域１１０、及びパッド領域１１２は、メモリセルアレイ領域１００の、カラム方向に沿った一端に順次配置される。

ページバッファ領域１０６には、カラム制御回路、例えば、ページバッファがレイアウトされる。ページバッファはデータ回路の一種であり、メモリセルアレイ１へ書き込む、例えば、１ページ分の書き込みデータを一時的に記憶したり、メモリセルアレイ１から読み出した、例えば、１ページ分の読み出しデータを一時的に記憶したりする。

周辺回路領域１０８には、カラム系制御回路２、データ入出力バッファ６、コマンドインターフェイス７、及びステートマシン８がレイアウトされる。

チャージポンプ回路１１０には、チャージポンプ回路がレイアウトされる。チャージポンプ回路は昇圧回路の一種であり、書き込み、消去に必要とされる電源電位、例えば、外部電源電位よりも高い電位や、チップ内部で使用されるチップ内電源電位を発生させる。

本例では、パッド領域１１２は一箇所有り、チップの一つの辺に沿って配置される。パッド領域１１２には、パッドがレイアウトされる。パッドは、半導体チップ１００と、外部との接続点である。パッドは、例えば、データ入出力バッファ６、及びコマンドインターフェイス７に接続される。

（しきい値電圧Ｖｔｈの分布）
図４は、多値記憶ＮＡＮＤ型フラッシュメモリのメモリセルのしきい値電圧Ｖｔｈの分布の一例を示す図である。本例では４値記憶を示す。

図４に示すように、１つのメモリセルは、２ビットデータ(４値データ)を記憶する。本例では、２ビットデータを、しきい値電圧Ｖｔｈが低いほうから順に、“１１”、“０１”、“１０”、“００”とする。２ビットデータのうち、１ビットは論理下位ページデータ(□で示す)として、また、他の１ビットは論理上位ページデータ(○で示す)として、同一のメモリセルに記憶される。

“１１”はイレーズ状態である。イレーズ状態のメモリセルは、負のしきい値電圧Ｖｔｈを有する。

“０１”、“１０”、“００”はライト状態である。ライト状態のメモリセルは、正のしきい値電圧Ｖｔｈを有する。

このように、２ビットデータは、論理下位ページデータ、及び論理上位ページデータからなる。２ビットデータは、メモリセルに、２回の書き込み動作（論理下位ページデータの書き込み、及び論理上位ページデータの書き込み）によって書き込まれる。

（クイックパスライト方式）
次に、クイックパスライト方式を説明する。

図５Ａは論理下位ページデータの書き込みにおけるしきい値電圧Ｖｔｈの分布の変化を示す図、図５Ｂは論理上位ページデータの書き込みにおけるしきい値電圧Ｖｔｈの分布の変化を示す図である。

＜論理下位ページデータの書き込み＞
当初、全てのメモリセルのしきい値電圧Ｖｔｈはイレーズ状態、即ち、“１１”状態にある。この後、論理下位ページデータをメモリセルに書き込むと、しきい値電圧Ｖｔｈの分布は、図５Ａに示すように、書き込みデータが“１”か“０”かに応じて、“１１”、及び“Ｌ０”の２つに分かれる。

＜論理下位ページデータ“１”の書き込み＞
論理下位ページデータが“１”の場合には、しきい値電圧Ｖｔｈをシフトさせない。このための一例は、ビット線の電位を“Ｈ”(チップ内電源電位ＶＤＤ、例えば、２．５Ｖ)とする。メモリセルのトンネル酸化膜には高電界がかからなくなり、しきい値電圧Ｖｔｈの上昇が抑制される。この結果、メモリセルのしきい値電圧Ｖｔｈは、イレーズ状態（“１１”状態)を維持する。

＜論理下位ページデータ“０”の書き込み＞
論理下位ページデータが“０”の場合には、しきい値電圧Ｖｔｈをシフトさせる。このための一例は、ビット線の電位を、１^ＳＴ Ｐａｓｓと２^ＮＤ Ｐａｓｓとの２つの書き込み段階に応じて異なる電位とする。

(1) １^ＳＴ Ｐａｓｓ
しきい値電圧Ｖｔｈが図５Ａに示す“Verify L0 Low レベル”よりも低いメモリセル、即ち、１^ＳＴ Ｐａｓｓを行うメモリセルに対しては、ビット線の電位を“Ｌ”(チップ内接地電位ＶＳＳ、例えば、０Ｖ)とする。トンネル酸化膜には高電界がかかり、浮遊ゲートに電子が注入され、しきい値電圧Ｖｔｈが上昇する。

(2) ２^ＮＤ Ｐａｓｓ
しきい値電圧Ｖｔｈが図５Ａに示す“Verify L0 Low レベル”と“Verify L0 レベル”との間にあるメモリセル、即ち、２^ＮＤ Ｐａｓｓを行うメモリセルに対しては、ビット線の電位を、１^ＳＴ Ｐａｓｓ時よりも高い電位、例えば、０．５Ｖとする。トンネル酸化膜には、１^ＳＴ Ｐａｓｓ時よりも小さい電界がかかるようになり、１^ＳＴ Ｐａｓｓ時よりも小さい、しきい値電圧Ｖｔｈの上昇を得る。

＜論理上位ページデータの書き込み＞
次に、論理上位ページデータをメモリセルに書き込むと、図５Ｂに示すように、しきい値電圧Ｖｔｈの分布は、書き込みデータが“１”か“０”かに応じて、“１１”、“０１”、“１０”、及び“００”の４つに分かれる。

＜論理上位ページデータ“１”の書き込み＞
論理上位ページデータが“１”の場合には、しきい値電圧Ｖｔｈをシフトさせない。このための一例は、論理下位ページデータの“１”の書き込みと同様に、ビット線の電位を、例えば、ＶＤＤとする。

＜論理上位ページデータ“０”の書き込み＞
論理上位ページデータが“０”の場合には、しきい値電圧Ｖｔｈをシフトさせる。このための一例は、論理下位ページデータの“０”の書き込みと同様に、ビット線の電位を、１^ＳＴ Ｐａｓｓと２^ＮＤ Ｐａｓｓとの２つの書き込み段階に応じて異なる電位とする。

(1) １^ＳＴ Ｐａｓｓ
しきい値電圧Ｖｔｈが図５Ｂに示す“Verify 01 Low レベル”よりも低いメモリセル、及び“Verify 00 Low レベル”よりも低いメモリセルには、論理下位ページデータの１^ＳＴ Ｐａｓｓと同様に、ビット線の電位を、例えば、ＶＳＳとする。

(2) ２^ＮＤ Ｐａｓｓ
しきい値電圧Ｖｔｈが図５Ｂに示す“Verify 01 Low レベル”と“Verify 01 レベル”との間にあるメモリセル、及び“Verify 00 Low レベル”と“Verify 00 レベル”との間にあるメモリセルには、論理下位ページデータの２^ＮＤ Ｐａｓｓと同様に、ビット線の電位を、例えば、０．５Ｖとする。

なお、本例では、しきい値電圧Ｖｔｈを“Ｌ０”から“１０”にシフトする。この場合には、しきい値電圧Ｖｔｈが図５Ｂに示す“Verify 10 レベル”よりも低いメモリセルに対しては、ビット線の電位を、例えば、０．５Ｖとすれば良い。

このように、クイックパスライト方式は、データ“０”を書き込むメモリセルにおいては、“Verify L0 Low レベル”、“Verify 01 Low レベル”、及び“Verify 00 Low レベル”
までは、書き込み動作１回あたりのしきい値シフトを大きくする（強くプログラムする）。その後、“Verify L0 レベル”、“Verify 01 レベル”、及び“Verify 00 レベル”を超えるまで、書き込み動作１回あたりのしきい値シフトを小さくする（弱くプログラムする）。

ビット線に与える電位は、ビット線に接続されるデータ回路（例えば、ページバッファ）によって制御される。

（データ回路）
図６は、一実施形態に係る半導体集積回路装置が有するデータ回路の一例を示す回路図である。このデータ回路は、４値記憶に対応する例である。

図６に示すように、データ回路１１は、複数のデータキャッシュ回路ＤＤＣ（Dynamic Data Cache）、ＰＤＣ（Primary Data Cache）、ＳＤＣ（Secondary Data Cache）、ＴＤＣ（Temporary Data Cache））と、選択回路１３とを含む。

データキャッシュ回路ＤＤＣは、選択回路１３に接続される。選択回路１３は、データ転送回路１５を介してノードＮ１に接続される。データキャッシュ回路ＰＤＣは、データキャッシュ回路ＤＤＣ、及び選択回路１３に接続されるとともに、データ転送回路１７を介してノードＮ１に接続される。データキャッシュ回路ＳＤＣは、データ転送回路１９を介してノードＮ１に接続されるとともに、カラム選択回路２１を介してＩＯ線対ＩＯ、ＩＯｎに接続される。ノードＮ１は、ビット線プリチャージ回路２３に接続され、さらに、ビット線クランプ回路２５、及びビット線選択回路２７を介してビット線ＢＬｅ、及びＢＬｏに接続される。データキャッシュ回路ＴＤＣは、ノードＮ１に接続される。

データキャッシュ回路ＴＤＣは、ノードＮ１に転送されたデータを一時的に保持する回路である。データキャッシュ回路ＴＤＣは、例えば、メモリセル（図示せず）からビット線ＢＬｏ、又はＢＬｅを通じてノードＮ１に転送されたデータ、あるいは、他のデータキャッシュ回路ＰＤＣ、ＳＤＣから転送されたデータ、及びデータキャッシュ回路ＤＤＣから選択回路１３を介して転送されたデータを一時的に保持する。

データキャッシュ回路ＳＤＣは、読み出し動作時にメモリセルからノードＮ１を介して読み出された読み出しデータを保持する。また、書き込み動作時にＩＯ線対ＩＯ、ＩＯｎから転送された書き込みデータを保持する。本例のデータキャッシュ回路ＳＤＣは、スタティック型データキャッシュ回路である。スタティック型データキャッシュ回路の一例は、２個のクロックトインバータ回路を、互いにクロスカップル接続したラッチ回路である。

データキャッシュ回路ＰＤＣは、メモリセルをプログラムするか否かを制御する。本例では、書き込み動作時に書き込みデータを保持し、保持したデータが“１”ならばメモリセルをプログラムしない。反対に“０”ならばメモリセルをプログラムする。さらに、“０”を保持したとき、データキャッシュ回路ＰＤＣは、メモリセルから読み出したベリファイ読み出しデータに応じて、保持したデータを変更する。保持したデータが“０”から“１”に変化すれば、メモリセルをプログラムしない。つまり、プログラム完了である。本例のデータキャッシュ回路ＰＤＣは、スタティック型データキャッシュ回路であり、正相入出力端子と逆相入出力端子を有する。そのようなラッチ回路の一例は、２個のクロックトインバータ回路を、互いにクロスカップル接続したラッチ回路である。その一回路例を図７に示す。

なお、本例のデータキャッシュ回路ＰＤＣは、メモリセルに４値を記憶させたとき、その論理上位ページの書き込みの際に、メモリセルからノードＮ１を介して読み出した読み出しデータを保持する。

データキャッシュ回路ＤＤＣは、メモリセルをプログラムする強さを制御する。本例では、書き込み動作時に書き込みデータを保持し、保持したデータが“０”ならばメモリセルを強くプログラムする（１^ＳＴ Ｐａｓｓ）。反対に保持したデータが“１”ならばメモリセルを弱くプログラムする（２^ＮＤ Ｐａｓｓ）。さらに、“０”を保持したとき、データキャッシュ回路ＤＤＣは、メモリセルから読み出したベリファイ読み出しデータに応じて、保持したデータを変更する。保持したデータが“０”から“１”に変化すれば、メモリセルを強くプログラムする動作から、弱くプログラムする動作に変更する。つまり、１^ＳＴ Ｐａｓｓから、２^ＮＤ Ｐａｓｓに移行する。本例のデータキャッシュ回路ＤＤＣは、ダイナミック型データキャッシュ回路である。ダイナミック型データキャッシュ回路の一例は、ゲート配線Ｇと、ゲート配線Ｇの導通、及び遮断を制御するゲート回路ＴＧを含むダイナミック型データ保持回路である。例えば、ゲート回路ＴＧは、データキャッシュ回路ＰＤＣの正相入出力端子Ｎ２とゲート配線Ｇとの間に接続される。ゲート回路ＴＧは、制御信号ＤＴＧによって制御される。ゲート回路ＴＧは、ゲート配線Ｇを導通させ、正相入出力端子Ｎ２のデータをゲート配線Ｇに転送した後、ゲート配線Ｇを遮断し、転送したデータをゲート配線Ｇに閉じ込める。このようにしてデータをゲート配線Ｇの配線容量に保持する。さらに、本例のデータキャッシュ回路ＤＤＣは、データをゲート配線Ｇに閉じ込めた状態で、ビット線印加電圧端子群２９の電圧を上げる。すると、ゲート配線Ｇに閉じ込められたデータの電位が、容量結合によって上昇する。いわゆるブートストラップ回路である。これにより、例えば、選択回路１３は、ビット線電圧を、Ｎチャネル型トランジスタのしきい値落ちを生ずることなく、転送することを可能にする。

ビット線印加電圧端子群２９は、複数のビット線印加電圧端子を含み、例えば、それぞれ異なる電圧が印加される。異なる電圧は、メモリセルをプログラムする強さを段階的に分けた状態に対応する。本例は、一例として、ＶＳＳ、ＶＲＥＧ２、ＶＲＥＧ１の３種類の電圧を持つ。３種類の電圧は、ＶＳＳ＝強くプログラムする、ＶＲＥＧ２＝弱くプログラムする、ＶＲＥＧ１＝プログラムしない、に対応する。電圧の一例は、ＶＳＳ＝０Ｖ、ＶＲＥＧ２＝０．５Ｖ、ＶＲＥＧ１＝ＶＤＤ＝２．５Ｖである。電圧の値は０Ｖ、０．５Ｖ、２．５Ｖに限られるものではなく、適宜変更することが可能である。

選択回路１３は、データキャッシュ回路ＰＤＣ、及びデータキャッシュ回路ＤＤＣからの制御に基づいて、ビット線印加電圧端子群の電圧ＶＳＳ、ＶＲＥＧ２、ＶＲＥＧ１のいずれか一つを、対応するビット線ＢＬｅ、又はＢＬｏに与える。本例では、ノードＮ１、ビット線クランプ回路２５、ビット線選択回路２７を介して与える。

本例の選択回路１３は、第１〜第５ゲート３１、３３、３５、３７、及び３９を含む。第１ゲート３１は、ビット線印加電圧端子群のうち、電圧ＶＲＥＧ１が供給される端子４１を選択する。第２ゲート３３は、電圧ＶＲＥＧ２が供給される端子４３を選択する。第３ゲート３５は、第１ゲート３１と端子４１との間に設けられる。第４ゲート３７は、第２ゲート３３と端子４３との間に設けられる。第５ゲート３９は、電圧ＶＳＳが供給される端子４５を選択する。

第１、第２ゲート３１、及び３３は、データキャッシュ回路ＰＤＣが保持するデータによって制御される。第３〜第５ゲート３５、３７、及び３９は、データキャッシュ回路ＤＤＣが保持するデータによって制御される。本例の第１〜第５ゲート３１、３３、３５、３７、及び３９は、Ｎチャネル型ＭＯＳＦＥＴである。そして、第１ゲート３１は、データキャッシュ回路ＰＤＣの正相入出力端子Ｎ２の電位によって制御され、第２ゲート３３は、データキャッシュ回路ＰＤＣの逆相入出力端子Ｎ２ｎの電位によって制御される。第３ゲート３５、及び第４ゲート３７は、データキャッシュ回路ＤＤＣのゲート配線Ｇの電位によって制御され、第５ゲート３９は、データキャッシュ回路ＤＤＣのゲート配線Ｇの電位と逆相の電位によって制御される。データキャッシュ回路ＰＤＣ、ＤＤＣが選択回路１３を制御する状態を図８に示す。

（データ回路の動作例）
次に、データ回路１１の動作の一例を説明する。本例においては、書き込み動作以外の動作については、従来知られている動作と同じで良い。従って、本明細書においては、書き込み動作のみを説明する。

本動作の一例は、４値記憶の場合で、クイックパスライトを用いる例である。書き込み動作は、論理下位ページのデータキャッシュセット、論理下位ページデータの書き込み、論理上位ページのデータキャッシュセット、論理上位ページデータの書き込みの順で行われる。

＜論理下位ページのデータキャッシュセット＞
まず、論理下位ページデータの書き込みに先立って、書き込むべき論理下位ページデータを、データキャッシュ回路ＳＤＣにＩＯ線対ＩＯ、ＩＯｎを介して記憶する。本明細書では、これを外部データロード（External Data Load）と呼ぶ。

外部データロードの後、データキャッシュセットと呼ばれるデータキャッシュ回路ＤＤＣ、ＰＤＣ、ＳＤＣへのデータ記憶が行われる。これらについては、図９Ａ〜図９Ｄ、及び図１０Ａ〜図１０Ｃにその様子の一例を示すことで、データキャッシュセットの流れの説明については省略する。

データキャッシュセットの後、論理下位ページデータをメモリセルに書き込む。

＜論理下位ページデータの書き込み＞
データキャッシュセット時に、データキャッシュ回路ＤＤＣに“０”が記憶された場合には強くプログラムする。反対に、“１”が記憶された場合には弱くプログラムする、又はプログラムしない。

本例では、データキャッシュ回路ＤＤＣに“０”が記憶された場合、図６に示すゲート配線Ｇの電位は“Ｌ”レベル、例えば、接地電位ＶＳＳ（例えば、０Ｖ）で浮遊状態となる。第３ゲート３５、第４ゲート３７は遮断状態となって電圧ＶＲＥＧ１、ＶＲＥＧ２の転送が禁止される。同時に、第５ゲート３９は導通状態となって電圧ＶＳＳの転送が許可される。よって、強くプログラムすることが可能な状態とされる。

反対に、データキャッシュ回路ＤＤＣに“１”が記憶された場合、図６に示すゲート配線Ｇの電位は“Ｈ”レベル、例えば、電源電位ＶＤＤ（例えば、２．５Ｖ）で浮遊状態となる。第３ゲート３５、第４ゲート３７は導通状態となって電圧ＶＲＥＧ１、ＶＲＥＧ２の転送が許可される。同時に、第５ゲート３９は遮断状態となって電圧ＶＳＳの転送が禁止される。故に、弱くプログラムすることが可能な状態、又はプログラムしないことが可能な状態とされる。

データキャッシュセット時に、データキャッシュ回路ＰＤＣに“０”が記憶された場合にはプログラムする。反対に、“１”が記憶された場合にはプログラムしない。

本例では、データキャッシュ回路ＰＤＣに“０”が記憶された場合、図６に示す正相入出力端子Ｎ２の電位は“Ｌ”レベル、例えば、接地電位ＶＳＳ（例えば、０Ｖ）となり、逆相入出力端子Ｎ２ｎの電位は“Ｈ”レベル、例えば、電源電位ＶＤＤ（例えば、２．５Ｖ）となる。第１ゲート３１は遮断状態となって電圧ＶＲＥＧ１の転送が禁止される。同時に、第２ゲート３３は導通状態となって電圧ＶＲＥＧ２の転送が許可される。よって、プログラムすることが可能な状態（本例では弱くプログラムすることが可能な状態）とされる。

反対に、データキャッシュ回路ＰＤＣに“１”が記憶された場合、図６に示す正相入出力端子Ｎ２の電位は“Ｈ”レベル、例えば、電源電位ＶＤＤ（例えば、２．５Ｖ）となる。第１ゲート３１は導通状態となって電圧ＶＲＥＧ１の転送が許可される。同時に、第２ゲート３３は遮断状態となって電圧ＶＲＥＧ２の転送が禁止される。よって、プログラムしないことが可能な状態とされる。

このように、本例のデータキャッシュ回路ＤＤＣ、及びＰＤＣは、選択回路１３の第１〜第５ゲート３１、３３、３５、３７、及び３９による選択状態を確定させる。

図１１は、一実施形態に係る半導体集積回路装置の動作の一例を示す動作波形図である。

選択回路１３の選択状態が確定した後、図１１に示すように、時刻ｔ１において、電圧ＶＲＥＧ１、ＶＲＥＧ２を上げる（本例ではＶＳＳは固定とする）。さらに、転送回路１５を制御する信号ＲＥＧ、ビット線クランプ回路２５を制御する信号ＢＬＣＬＡＭＰを、それぞれ電源電位ＶＤＤ＋Ｖｔｎに上げる（Ｖｔｎは、Ｎチャネル型ＭＯＳＦＥＴのしきい値電圧である）。これにより、電圧ＶＲＥＧ１、ＶＲＥＧ２が端子４１、４３に印加されるに従って、選択回路１３が選択した電圧が、データ転送回路１５、ノードＮ１、ビット線クランプ回路２５、ビット線選択回路２７を介して選択されたビット線ＢＬｅ、又はＢＬｏに与えられる。図１１中、ＢＬ（ｓｅｌｅｃｔ）は、ビット線ＢＬｅ、又はＢＬｏのうち、ビット線選択回路２７が選択したビット線であり、ＢＬ（ｓｈｉｅｌｄ）は非選択のビット線である。

選択したビット線ＢＬｅ、又はＢＬｏに電圧ＶＳＳ、ＶＲＥＧ１、ＶＲＥＧ２を与えた後、時刻ｔ２において、選択したワード線（Ｓｅｌｅｃｔｅｄ ＷＬ）の電位をＶｐｇｍとし、非選択のワード線（ＷＬｓ）の電位をＶｐａｓｓとする。これにより、選択したワード線と選択したビット線との交点にあるメモリセルに、“１”、又は“０”のデータが書き込まれる。

この後、“Verify L0 Lowレベル”、及び“Verify L0 レベル”のベリファイ読み出しを行う。

まず、“Verify L0 Lowレベル”のベリファイ読み出しを行う。ビット線プリチャージ回路２３からプリチャージ電位ＶＰＲＥを、選択したビット線に与える。次いで、選択したワード線（Ｓｅｌｅｃｔｅｄ ＷＬ）の電位を“Verify L0 Lowレベル”とし、非選択のワード線（ＷＬｓ）の電位をＶｐａｓｓとする。メモリセルがオフする、即ち、選択したビット線の電位が、例えば、プリチャージ電位ＶＰＲＥを維持したら、“Verify L0 Lowレベル”の書き込みが完了したことを示す（Pass）。反対に、メモリセルがオンする、即ち、選択したビット線の電位が、例えば、プリチャージ電位ＶＰＲＥから低下したら、“Verify L0 Lowレベル”の書き込みが未完了であることを示す（Fail）。

本例のデータキャッシュ回路ＤＤＣは、“０”が記憶されたとき、“Verify L0 Low レベル”のベリファイ結果に応じて、フェイル（Fail）の場合“０”が維持され、パス（Pass）の場合“１”に変更される。“０”から“１”に変化した場合は、１^ＳＴ Ｐａｓｓ完了であり、弱くプログラムすることが可能な状態、又はプログラムしないことが可能な状態とされる。

引き続き、“Verify L0 レベル”のベリファイ読み出しを行う。ビット線プリチャージ回路２３からプリチャージ電位ＶＰＲＥを、選択したビット線に与える。次いで、選択したワード線（Ｓｅｌｅｃｔｅｄ ＷＬ）の電位を“Verify L0 レベル”とし、非選択のワード線（ＷＬｓ）の電位をＶｐａｓｓとする。同様に、メモリセルがオフする、即ち、選択したビット線の電位が、例えば、プリチャージ電位ＶＰＲＥを維持したら、“Verify L0 レベル”の書き込みが完了したことを示す（Pass）。反対に、メモリセルがオンする、即ち、選択したビット線の電位が、例えば、プリチャージ電位ＶＰＲＥから低下したら、“Verify L0 レベル”の書き込みが未完了であることを示す（Fail）。

本例のデータキャッシュ回路ＰＤＣは、“０”が記憶されたとき、“Verify L0 レベルのベリファイ結果に応じて、パス（Pass）の場合“１”が記憶され、フェイル（Fail）の場合“０”が記憶される。“０”から“１”に変化した場合は、プログラム完了である。

このような書き込み、及びベリファイ読み出しを、制限された回数を限度として繰り返しながら、論理下位ページデータをメモリセルに書き込んでいく。

論理下位ページデータの書き込み時におけるデータキャッシュの変化の様子を図１２に示しておく。

＜論理上位ページのデータキャッシュセット＞
論理上位ページデータの書き込みに先立って、書き込むべき論理上位ページデータを、データキャッシュ回路ＳＤＣにＩＯ線対ＩＯ、ＩＯｎを介して記憶する（外部データロード）。さらに、既に書き込んだ論理下位ページデータを読み出し、データキャッシュ回路ＰＤＣにノードＮ１を介して記憶する。これを本明細書では、内部データロード（Internal Data Load）と呼ぶ。外部データロード、及び内部データロードの後、データキャッシュセットを行う。これらについては、図１３Ａ〜図１３Ｄ、及び図１４Ａ〜図１４Ｄにその様子の一例を示すことで、その説明は省略する。

データキャッシュセットの後、論理上位ページデータをメモリセルに書き込む。

＜論理上位ページデータの書き込み＞
論理上位ページデータの書き込みも、論理下位ページデータの書き込みと同じである。

即ち、データキャッシュセット時に、データキャッシュ回路ＤＤＣに“０”が記憶された場合には強くプログラムする。反対に、“１”が記憶された場合には弱くプログラムする、又はプログラムしない。

また、データキャッシュセット時に、データキャッシュ回路ＰＤＣに“０”が記憶された場合にはプログラムする。反対に、“１”が記憶された場合にはプログラムしない。

選択回路１３の選択状態は、論理下位ページデータの書き込みと同様に、本例のデータキャッシュ回路ＤＤＣ、及びＰＤＣが保持したデータに従って確定される。選択状態が確定した後の動作波形は、上述の図１１と同様であり、ベリファイ読み出しも、選択したワード線に与える電圧が、“Verify 01 Low レベル”、“Verify 01 レベル”、“Verify10 レベル”、“Verify 00 Low レベル”、及び“Verify 00 レベル”と変化することが異なるだけで、それ以外は、論理下位ページデータのベリファイ読み出しと同様である。

そして、本例のデータキャッシュ回路ＤＤＣは、“０”が記憶されたとき、“Verify 01 Low レベル”、又は“Verify 00 Low レベル”のベリファイ結果に応じて、フェイル（Fail）の場合“０”が維持され、パス（Pass）の場合“１”に変更される。“０”から“１”に変化した場合は、１^ＳＴ Ｐａｓｓ完了であり、弱くプログラムすることが可能な状態、又はプログラムしないことが可能な状態とされる。

また、本例のデータキャッシュ回路ＰＤＣは、“０”が記憶されたとき、“Verify 01 レベル”、“Verify10 レベル”、又は“Verify 00 レベル”のベリファイ結果に応じて、パス（Pass）の場合“１”が記憶され、フェイル（Fail）の場合“０”が記憶される。“０”から“１”に変化した場合は、プログラム完了である。

このような書き込み、及びベリファイ読み出しを、制限された回数を限度として繰り返しながら、論理上位ページデータをメモリセルに書き込んでいく。

論理上位ページデータの書き込み時におけるデータキャッシュの変化の様子を図１５Ａ〜図１５Ｃに示しておく。

このように、本例のデータ回路１１は、データ書き込み時に、ビット線に与える電圧ＶＳＳ（強くプログラムする）、ＶＲＥＧ２（弱くプログラムする）、ＶＲＥＧ１（プログラムしない）を、選択回路１３によって選択してビット線に与える。選択回路１３の選択状態は、データキャッシュ回路ＰＤＣ、ＤＤＣが保持したデータによって制御する。このようにすることで、特に、電圧ＶＲＥＧ１、及びＶＲＥＧ２を、タイムラグを生じさせること無く、ビット線ＢＬｅ、又はＢＬｏに与えることができる。

参考例に係るデータ回路を図１６に示す。参考例に係るデータ回路は、４値記憶で、クイックパスライト方式に対応可能なデータ回路である。

図１６に示すデータ回路は、データ書き込み時に、ビット線に与える電圧ＶＳＳ（強くプログラムする）、ＶＤＤ（プログラムしない）を、データキャッシュ回路ＰＤＣからビット線に与える。なお、ＶＤＤ及びＶＳＳはデータキャッシュ回路ＰＤＣ内のクロックトインバータの出力から与えられる。また、０．５Ｖ（弱くプログラムする）は、データキャッシュ回路ＤＤＣに保持されたデータを利用してゲート回路１３５をオンさせ、電圧ＶＲＥＧ（＝ＶＤＤ）をデータ転送回路１１５のゲート電圧で０．５Ｖに制限することでビット線に与える。データキャッシュ回路ＰＤＣと、ＤＤＣの保持データとビット線印加電圧との関係を図１７に示す。

参考例は、電圧ＶＳＳ、ＶＤＤを、データキャッシュ回路ＰＤＣからビット線に与える。この構成であると、電圧ＶＳＳ、ＶＤＤが与えられているとき、０．５Ｖを、ノードＮ１に与えることはできない。データキャッシュ回路ＰＤＣがノードＮ１に接続された状態で、０．５ＶをノードＮ１に与えると、データキャッシュ回路ＰＤＣが保持したデータ“０”が“１”に変化したり、又は“１”が“０”に変化したりする可能性があるためである。

このような不具合がおきないように、図１８に示す動作波形のように、信号ＢＬＣ１を“Ｈ”レベル（ＶＤＤ）としてデータキャッシュ回路ＰＤＣからノードＮ１に電圧ＶＳＳ、又はＶＤＤを転送した後、信号ＢＬＣ１を“Ｌ”レベル（ＶＳＳ）としてデータキャッシュ回路ＰＤＣをノードＮ１から切断する。この後、信号ＲＥＧを、０．５Ｖ＋ＶｎとしてノードＮ１に０．５Ｖを転送する。このように、ビット線の充電を２段階充電とする。

しかしながら、２段階充電では、ＶＤＤ、ＶＳＳの充電と、０．５Ｖの充電との間にタイムラグ（本例では６μｓ）を生じ、結果としてビット線の充電に時間を要する。ビット線の充電に時間を要すれば、書き込み動作の時間短縮を阻害する。

対して、本例に係るデータ回路１１は、図１１に示したように、信号ＢＬＣ１を“Ｌ”レベルとしてデータキャッシュ回路ＰＤＣをノードＮ１から切断した状態で、電圧ＶＲＥＧ１（ＶＤＤ）、ＶＲＥＧ２（０．５Ｖ）、ＶＳＳのいずれか一つを選択回路１３で選択してノードＮ１に転送する。このようにすることで、ビット線の充電を２段階充電とせずに済み、ＶＲＥＧ１（ＶＤＤ）、ＶＳＳの充電と、ＶＲＥＧ２（０．５Ｖ）の充電との間にタイムラグを生じない。よって、本例に係るデータ回路１１は、参考例に比較して、ビット線の充電を短時間で行える。

このように、一実施形態によれば、強くプログラムしたいビット、及び弱くプログラムしたいビットの双方を、高速に充電できる不揮発性半導体メモリを有する半導体集積回路装置を得ることができる。このような半導体集積回路装置は、書き込み動作の時間短縮の促進に有利である。

また、本例に係るデータ回路１１は、参考例に比較してプログラムしやすい、という利点も得ることができる。例えば、参考例では、ビット線に対して０．５Ｖを与えている間、０Ｖを与えるノードＮ１は電気的に浮遊な状態となる。電気的に浮遊となったノード０Ｖの電位は、隣接するノードＮ１や、隣々接するノードＮ１の電位の影響を受け、本来の０Ｖよりも高い電位に浮き上がる可能性がある。これは、強くプログラムすべきメモリセルが、プログラムし難くなることを意味する。

対して、本例に係るデータ回路１１は、電圧ＶＲＥＧ１（ＶＤＤ）、ＶＲＥＧ２（０．５Ｖ）、ＶＳＳ（０Ｖ）をノードＮ１に同時に与えることができるから、これら電圧が与えられている間、ビット線が電気的に浮遊な状態となることはない。

即ち、ビット線印加電圧端子群４１、４３、４５から、ビット線ＢＬｅ、又はＢＬｏに異なる電圧ＶＲＥＧ１（ＶＤＤ）、ＶＲＥＧ２（０．５Ｖ）、ＶＳＳ（０Ｖ）を印加している間、対応するビット線ＢＬｅ、又はＢＬｏは電気的に浮遊な状態にしないことで、強くプログラムすべきメモリセルを、プログラムし易くすることができる。

以上、この発明を一実施形態により説明したが、この発明は一実施形態に限定されるものではない。そして、この発明の実施形態は、上記一実施形態が唯一でもない。その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。

また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。

また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＡＮＤ型、ＮＯＲ型等、ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。

図１はこの発明の一実施形態に係る半導体集積回路装置の一例を示すブロック図 図２は図１に示すメモリセルアレイ１の一例を示す図 図３はチップレイアウトの一例を示す平面図 図４は４値記憶ＮＡＮＤ型フラッシュメモリのメモリセルのしきい値電圧の分布を示す図 図５Ａ、及び図５Ｂはしきい値電圧の分布の変化を示す図 図６はデータ回路１１の一例を示す回路図 図７はデータキャッシュ回路ＰＤＣの一例を示す回路図 図８はデータキャッシュ回路ＰＤＣ、ＤＤＣが選択回路１３を制御する状態を示す図 図９Ａ〜図９Ｄはデータキャッシュセットの様子の一例を示す図 図１０Ａ〜図１０Ｃはデータキャッシュセットの様子の一例を示す図 図１１はこの発明の一実施形態に係る半導体集積回路装置の動作の一例を示す動作波形図 図１２は論理下位ページデータの書き込み時におけるデータキャッシュの変化の様子の一例を示す図 図１３Ａ〜図１３Ｄはデータキャッシュセットの様子の一例を示す図 図１４Ａ〜図１４Ｄはデータキャッシュセットの様子の一例を示す図 図１５Ａ〜図１５Ｃは論理上位ページの書き込み時におけるデータキャッシュの変化の様子の一例を示す図 図１６は参考例に係るデータ回路を示す回路図 図１７は参考例に係るデータキャッシュ回路ＰＤＣ、ＤＤＣの保持データとビット線印加電圧との関係を示す図 図１８は参考例に係る半導体集積回路装置の動を示す動作波形図

符号の説明

ＢＬｅ、ＢＬｏ…ビット線、１１…データ回路、２９…ビット線印加電圧端子群、ＰＤＣ、ＤＤＣ…データキャッシュ回路、１３…選択回路、３１、３３、３５、３７、３９…ゲート、Ｎ２…正相入出力端子、Ｎ２ｎ…逆相入出力端子、Ｇ…ゲート配線。

Claims (5)

1. メモリセルが接続されるビット線と、
   前記メモリセルへのプログラムデータを保持し、前記メモリセルからのベリファイ結果に応じて保持するデータを変更するデータ回路と、
   異なる電圧が印加されるビット線印加電圧端子群と、を具備し、
   前記データ回路は、保持したデータに基づいて、前記ビット線印加電圧端子群を選択し、選択したビット線印加電圧端子群に印加される電圧を、前記ビット線に与えることを特徴とする半導体集積回路装置。
2. 前記データ回路は、
   前記メモリセルをプログラムするか否かを制御する第１データキャッシュ回路と、
   前記メモリセルをプログラムする強さを制御する第２データキャッシュ回路と、
   前記ビット線印加電圧端子群を選択する選択回路と、を含み、
   前記選択回路は、前記第１データキャッシュ回路、及び前記第２データキャッシュ回路からの制御に基づいて、前記ビット線印加電圧端子群を選択することを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記選択回路の選択状態は、前記ビット線印加電圧端子群に電圧が印加される前に確定され、
   前記ビット線印加電圧端子群のいずれか一つの電圧は、前記ビット線印加電圧端子群に電圧が印加されるに従って前記ビット線に与えられることを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記ビット線印加電圧端子群には、異なる電圧が同時に印加されることを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記ビット線印加電圧端子群の電圧は、前記メモリセルをプログラムする強さを段階的に分けた状態に対応することを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置。

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