JP2007133995A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】 強くプログラムしたいビット、及び弱くプログラムしたいビットの双方を高速に充電できる不揮発性半導体メモリを有する半導体集積回路装置を提供すること。
【解決手段】 メモリセルへのプログラムデータを保持し、メモリセルからのベリファイ結果に応じて保持するデータを変更するデータ回路11と、異なる電圧が印加されるビット線印加電圧端子群29と、を具備する。データ回路11は、保持したデータに基づいて、ビット線印加電圧端子群29を選択し、選択したビット線印加電圧端子群の電圧を、ビット線BLe、又はBLoに与える。
【選択図】 図6

Description

本発明は、半導体集積回路装置に関し、特に、電気的に書き換えが可能な不揮発性半導体メモリを備えた半導体集積回路装置に関する。
プログラムの高速化を図りつつ、狭いしきい値分布を実現する方法として、クイックパスライト方式(特許文献1)が知られている。クイックパスライト方式では、プログラム時にビット線に与える電圧を、VDD、0.5V、0Vの3値とする。
即ち、強くプログラムしたいビットに対しては電圧0Vを与え、メモリセルのしきい値シフトを大きくする。弱くプログラムしたいビットに対しては電圧0.5Vを与え、しきい値シフトを小さくする。プログラムしないビットに対して電圧VDDを与える。これにより、プログラムの高速化を図りつつ、狭いしきい値分布を実現できる。
しかしながら、クイックパスライト方式は、ビット線の充電が、VDDの充電と、0.5Vの充電との2段階充電である。例えば、VDDに充電するビット線に対して電圧VDDを印加した後に、0.5Vに充電するビット線に対して電圧0.5Vを印加する。このため、ビット線の充電に時間を要する。
特開2003−196988号公報
この発明は、強くプログラムしたいビット、及び弱くプログラムしたいビットの双方を高速に充電できる不揮発性半導体メモリを有する半導体集積回路装置を提供する。
この発明の一態様に係る半導体集積回路装置は、メモリセルが接続されるビット線と、前記メモリセルへのプログラムデータを保持し、前記メモリセルからのベリファイ結果に応じて保持するデータを変更するデータ回路と、異なる電圧が印加されるビット線印加電圧端子群と、を具備し、前記データ回路は、保持したデータに基づいて、前記ビット線印加電圧端子群を選択し、選択したビット線印加電圧端子群に印加される電圧を、前記ビット線に与える。
この発明によれば、強くプログラムしたいビット、及び弱くプログラムしたいビットの双方を高速に充電できる不揮発性半導体メモリを有する半導体集積回路装置を提供できる。
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
図1は、この発明の一実施形態に係る半導体集積回路装置の一例を示すブロック図である。一実施形態は、半導体集積回路装置の一例とし、NAND型フラッシュメモリを示すが、この発明はNAND型フラッシュメモリ以外のメモリにも適用することができる。
メモリセルアレイ1には、不揮発性半導体メモリセルがマトリクス状に配置される。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。
カラム制御回路2は、メモリセルアレイ1のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。カラム制御回路2は、メモリセルアレイ1に隣接して設けられる。
ロウ制御回路3は、メモリセルアレイ1のワード線を選択し、消去、書き込み、及び読み出しに必要な電位を印加する。
ソース線制御回路4は、メモリセルアレイ1のソース線を制御する。
Pウェル制御回路5は、メモリセルアレイ1が形成されるP型セルウェルの電位を制御する。
データ入出力バッファ6は、カラム制御回路2にIO線対IO、IOnを介して電気的に接続され、外部のホスト(図示せず)に外部I/O線を介して電気的に接続される。データ入出力バッファ6には、例えば、入出力バッファ回路が配置される。データ入出力バッファ6は、書き込みデータの受け取り、読み出しデータの出力、及びアドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ6は、受け取った書き込みデータをIO線対IO、IOnを介してカラム制御回路2に送り、また、カラム制御回路2から読み出したデータをIO線対IO、IOnを介して受け取る。さらに、メモリセルアレイ1のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路2やロウ制御回路3に、ステートマシン8を介して送る。また、外部ホストからのコマンドデータを、コマンドインターフェイス7に送る。
コマンドインターフェイス7は、外部制御信号線を介して外部ホストからの制御信号を受け、データ入出力バッファ6に入力されたデータが書き込みデータなのか、あるいはコマンドデータなのか、あるいはアドレスデータなのかを判断し、コマンドデータであれば、コマンドデータとしてステートマシン8に転送する。
ステートマシン8は、フラッシュメモリ全体の管理を行う。外部ホストからのコマンドデータを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。
図2は、図1に示すメモリセルアレイ1の一例を示す図である。
図2に示すように、メモリセルアレイ1は複数のブロック、例えば、1024個のブロックBLOCK0〜BLOCK1023に分割される。ブロックは、例えば、消去の最小単位である。各ブロックBLOCKiは複数のNAND型メモリユニット、例えば、8512個のNAND型メモリユニットを含む。この例では、各NAND型メモリユニットは2つの選択トランジスタSTD、STSと、これらの間に、直列に接続された複数のメモリセルM(本例では4つ)を含む。NAND型メモリユニットの一端は選択ゲート線SGDに繋がる選択トランジスタSTDを介してビット線BLに接続され、その他端は選択ゲート線SGSに繋がる選択ゲートSTSを介して共通ソース線C-sourceに接続される。各メモリセルMはワード線WLに繋がる。0から数えて偶数番目のビット線BLeと、奇数番目のビット線BLoとは、互いに独立してデータの書き込みと読み出しとが行われる。1本のワード線WLに繋がる8512個のメモリセルのうち、例えば、ビット線BLeに接続される4256個のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。各メモリセルMが記憶する1ビットのデータが4256個のメモリセル分集まって、ページという単位を構成する。ページは、例えば、読み出しの最小単位である。1つのメモリセルMで2ビットのデータを記憶する場合、4256個のメモリセルは2ページ分のデータを記憶する。同様に、ビット線BLoに接続される4256個のメモリセルで別の2ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。
図3は、チップレイアウトの一例を示す平面図である。
図3に示すように、半導体チップ100には、メモリセルアレイ領域102、ロウデコーダ領域104、ページバッファ領域106、周辺回路領域108、チャージポンプ回路領域110、及びパッド領域112が設けられる。
本例では、メモリセルアレイ領域102は二箇所有り、それぞれにメモリセルアレイ1がレイアウトされる。
ロウデコーダ領域104は、メモリセルアレイ領域100の、ロウ方向に沿った両端に配置され、それぞれにロウ制御回路3がレイアウトされる。
ページバッファ領域106、周辺回路領域108、チャージポンプ回路領域110、及びパッド領域112は、メモリセルアレイ領域100の、カラム方向に沿った一端に順次配置される。
ページバッファ領域106には、カラム制御回路、例えば、ページバッファがレイアウトされる。ページバッファはデータ回路の一種であり、メモリセルアレイ1へ書き込む、例えば、1ページ分の書き込みデータを一時的に記憶したり、メモリセルアレイ1から読み出した、例えば、1ページ分の読み出しデータを一時的に記憶したりする。
周辺回路領域108には、カラム系制御回路2、データ入出力バッファ6、コマンドインターフェイス7、及びステートマシン8がレイアウトされる。
チャージポンプ回路110には、チャージポンプ回路がレイアウトされる。チャージポンプ回路は昇圧回路の一種であり、書き込み、消去に必要とされる電源電位、例えば、外部電源電位よりも高い電位や、チップ内部で使用されるチップ内電源電位を発生させる。
本例では、パッド領域112は一箇所有り、チップの一つの辺に沿って配置される。パッド領域112には、パッドがレイアウトされる。パッドは、半導体チップ100と、外部との接続点である。パッドは、例えば、データ入出力バッファ6、及びコマンドインターフェイス7に接続される。
(しきい値電圧Vthの分布)
図4は、多値記憶NAND型フラッシュメモリのメモリセルのしきい値電圧Vthの分布の一例を示す図である。本例では4値記憶を示す。
図4に示すように、1つのメモリセルは、2ビットデータ(4値データ)を記憶する。本例では、2ビットデータを、しきい値電圧Vthが低いほうから順に、“11”、“01”、“10”、“00”とする。2ビットデータのうち、1ビットは論理下位ページデータ(□で示す)として、また、他の1ビットは論理上位ページデータ(○で示す)として、同一のメモリセルに記憶される。
“11”はイレーズ状態である。イレーズ状態のメモリセルは、負のしきい値電圧Vthを有する。
“01”、“10”、“00”はライト状態である。ライト状態のメモリセルは、正のしきい値電圧Vthを有する。
このように、2ビットデータは、論理下位ページデータ、及び論理上位ページデータからなる。2ビットデータは、メモリセルに、2回の書き込み動作(論理下位ページデータの書き込み、及び論理上位ページデータの書き込み)によって書き込まれる。
(クイックパスライト方式)
次に、クイックパスライト方式を説明する。
図5Aは論理下位ページデータの書き込みにおけるしきい値電圧Vthの分布の変化を示す図、図5Bは論理上位ページデータの書き込みにおけるしきい値電圧Vthの分布の変化を示す図である。
<論理下位ページデータの書き込み>
当初、全てのメモリセルのしきい値電圧Vthはイレーズ状態、即ち、“11”状態にある。この後、論理下位ページデータをメモリセルに書き込むと、しきい値電圧Vthの分布は、図5Aに示すように、書き込みデータが“1”か“0”かに応じて、“11”、及び“L0”の2つに分かれる。
<論理下位ページデータ“1”の書き込み>
論理下位ページデータが“1”の場合には、しきい値電圧Vthをシフトさせない。このための一例は、ビット線の電位を“H”(チップ内電源電位VDD、例えば、2.5V)とする。メモリセルのトンネル酸化膜には高電界がかからなくなり、しきい値電圧Vthの上昇が抑制される。この結果、メモリセルのしきい値電圧Vthは、イレーズ状態(“11”状態)を維持する。
<論理下位ページデータ“0”の書き込み>
論理下位ページデータが“0”の場合には、しきい値電圧Vthをシフトさせる。このための一例は、ビット線の電位を、1ST Passと2ND Passとの2つの書き込み段階に応じて異なる電位とする。
(1) 1ST Pass
しきい値電圧Vthが図5Aに示す“Verify L0 Low レベル”よりも低いメモリセル、即ち、1ST Passを行うメモリセルに対しては、ビット線の電位を“L”(チップ内接地電位VSS、例えば、0V)とする。トンネル酸化膜には高電界がかかり、浮遊ゲートに電子が注入され、しきい値電圧Vthが上昇する。
(2) 2ND Pass
しきい値電圧Vthが図5Aに示す“Verify L0 Low レベル”と“Verify L0 レベル”との間にあるメモリセル、即ち、2ND Passを行うメモリセルに対しては、ビット線の電位を、1ST Pass時よりも高い電位、例えば、0.5Vとする。トンネル酸化膜には、1ST Pass時よりも小さい電界がかかるようになり、1ST Pass時よりも小さい、しきい値電圧Vthの上昇を得る。
<論理上位ページデータの書き込み>
次に、論理上位ページデータをメモリセルに書き込むと、図5Bに示すように、しきい値電圧Vthの分布は、書き込みデータが“1”か“0”かに応じて、“11”、“01”、“10”、及び“00”の4つに分かれる。
<論理上位ページデータ“1”の書き込み>
論理上位ページデータが“1”の場合には、しきい値電圧Vthをシフトさせない。このための一例は、論理下位ページデータの“1”の書き込みと同様に、ビット線の電位を、例えば、VDDとする。
<論理上位ページデータ“0”の書き込み>
論理上位ページデータが“0”の場合には、しきい値電圧Vthをシフトさせる。このための一例は、論理下位ページデータの“0”の書き込みと同様に、ビット線の電位を、1ST Passと2ND Passとの2つの書き込み段階に応じて異なる電位とする。
(1) 1ST Pass
しきい値電圧Vthが図5Bに示す“Verify 01 Low レベル”よりも低いメモリセル、及び“Verify 00 Low レベル”よりも低いメモリセルには、論理下位ページデータの1ST Passと同様に、ビット線の電位を、例えば、VSSとする。
(2) 2ND Pass
しきい値電圧Vthが図5Bに示す“Verify 01 Low レベル”と“Verify 01 レベル”との間にあるメモリセル、及び“Verify 00 Low レベル”と“Verify 00 レベル”との間にあるメモリセルには、論理下位ページデータの2ND Passと同様に、ビット線の電位を、例えば、0.5Vとする。
なお、本例では、しきい値電圧Vthを“L0”から“10”にシフトする。この場合には、しきい値電圧Vthが図5Bに示す“Verify 10 レベル”よりも低いメモリセルに対しては、ビット線の電位を、例えば、0.5Vとすれば良い。
このように、クイックパスライト方式は、データ“0”を書き込むメモリセルにおいては、“Verify L0 Low レベル”、“Verify 01 Low レベル”、及び“Verify 00 Low レベル”
までは、書き込み動作1回あたりのしきい値シフトを大きくする(強くプログラムする)。その後、“Verify L0 レベル”、“Verify 01 レベル”、及び“Verify 00 レベル”を超えるまで、書き込み動作1回あたりのしきい値シフトを小さくする(弱くプログラムする)。
ビット線に与える電位は、ビット線に接続されるデータ回路(例えば、ページバッファ)によって制御される。
(データ回路)
図6は、一実施形態に係る半導体集積回路装置が有するデータ回路の一例を示す回路図である。このデータ回路は、4値記憶に対応する例である。
図6に示すように、データ回路11は、複数のデータキャッシュ回路DDC(Dynamic Data Cache)、PDC(Primary Data Cache)、SDC(Secondary Data Cache)、TDC(Temporary Data Cache))と、選択回路13とを含む。
データキャッシュ回路DDCは、選択回路13に接続される。選択回路13は、データ転送回路15を介してノードN1に接続される。データキャッシュ回路PDCは、データキャッシュ回路DDC、及び選択回路13に接続されるとともに、データ転送回路17を介してノードN1に接続される。データキャッシュ回路SDCは、データ転送回路19を介してノードN1に接続されるとともに、カラム選択回路21を介してIO線対IO、IOnに接続される。ノードN1は、ビット線プリチャージ回路23に接続され、さらに、ビット線クランプ回路25、及びビット線選択回路27を介してビット線BLe、及びBLoに接続される。データキャッシュ回路TDCは、ノードN1に接続される。
データキャッシュ回路TDCは、ノードN1に転送されたデータを一時的に保持する回路である。データキャッシュ回路TDCは、例えば、メモリセル(図示せず)からビット線BLo、又はBLeを通じてノードN1に転送されたデータ、あるいは、他のデータキャッシュ回路PDC、SDCから転送されたデータ、及びデータキャッシュ回路DDCから選択回路13を介して転送されたデータを一時的に保持する。
データキャッシュ回路SDCは、読み出し動作時にメモリセルからノードN1を介して読み出された読み出しデータを保持する。また、書き込み動作時にIO線対IO、IOnから転送された書き込みデータを保持する。本例のデータキャッシュ回路SDCは、スタティック型データキャッシュ回路である。スタティック型データキャッシュ回路の一例は、2個のクロックトインバータ回路を、互いにクロスカップル接続したラッチ回路である。
データキャッシュ回路PDCは、メモリセルをプログラムするか否かを制御する。本例では、書き込み動作時に書き込みデータを保持し、保持したデータが“1”ならばメモリセルをプログラムしない。反対に“0”ならばメモリセルをプログラムする。さらに、“0”を保持したとき、データキャッシュ回路PDCは、メモリセルから読み出したベリファイ読み出しデータに応じて、保持したデータを変更する。保持したデータが“0”から“1”に変化すれば、メモリセルをプログラムしない。つまり、プログラム完了である。本例のデータキャッシュ回路PDCは、スタティック型データキャッシュ回路であり、正相入出力端子と逆相入出力端子を有する。そのようなラッチ回路の一例は、2個のクロックトインバータ回路を、互いにクロスカップル接続したラッチ回路である。その一回路例を図7に示す。
なお、本例のデータキャッシュ回路PDCは、メモリセルに4値を記憶させたとき、その論理上位ページの書き込みの際に、メモリセルからノードN1を介して読み出した読み出しデータを保持する。
データキャッシュ回路DDCは、メモリセルをプログラムする強さを制御する。本例では、書き込み動作時に書き込みデータを保持し、保持したデータが“0”ならばメモリセルを強くプログラムする(1ST Pass)。反対に保持したデータが“1”ならばメモリセルを弱くプログラムする(2ND Pass)。さらに、“0”を保持したとき、データキャッシュ回路DDCは、メモリセルから読み出したベリファイ読み出しデータに応じて、保持したデータを変更する。保持したデータが“0”から“1”に変化すれば、メモリセルを強くプログラムする動作から、弱くプログラムする動作に変更する。つまり、1ST Passから、2ND Passに移行する。本例のデータキャッシュ回路DDCは、ダイナミック型データキャッシュ回路である。ダイナミック型データキャッシュ回路の一例は、ゲート配線Gと、ゲート配線Gの導通、及び遮断を制御するゲート回路TGを含むダイナミック型データ保持回路である。例えば、ゲート回路TGは、データキャッシュ回路PDCの正相入出力端子N2とゲート配線Gとの間に接続される。ゲート回路TGは、制御信号DTGによって制御される。ゲート回路TGは、ゲート配線Gを導通させ、正相入出力端子N2のデータをゲート配線Gに転送した後、ゲート配線Gを遮断し、転送したデータをゲート配線Gに閉じ込める。このようにしてデータをゲート配線Gの配線容量に保持する。さらに、本例のデータキャッシュ回路DDCは、データをゲート配線Gに閉じ込めた状態で、ビット線印加電圧端子群29の電圧を上げる。すると、ゲート配線Gに閉じ込められたデータの電位が、容量結合によって上昇する。いわゆるブートストラップ回路である。これにより、例えば、選択回路13は、ビット線電圧を、Nチャネル型トランジスタのしきい値落ちを生ずることなく、転送することを可能にする。
ビット線印加電圧端子群29は、複数のビット線印加電圧端子を含み、例えば、それぞれ異なる電圧が印加される。異なる電圧は、メモリセルをプログラムする強さを段階的に分けた状態に対応する。本例は、一例として、VSS、VREG2、VREG1の3種類の電圧を持つ。3種類の電圧は、VSS=強くプログラムする、VREG2=弱くプログラムする、VREG1=プログラムしない、に対応する。電圧の一例は、VSS=0V、VREG2=0.5V、VREG1=VDD=2.5Vである。電圧の値は0V、0.5V、2.5Vに限られるものではなく、適宜変更することが可能である。
選択回路13は、データキャッシュ回路PDC、及びデータキャッシュ回路DDCからの制御に基づいて、ビット線印加電圧端子群の電圧VSS、VREG2、VREG1のいずれか一つを、対応するビット線BLe、又はBLoに与える。本例では、ノードN1、ビット線クランプ回路25、ビット線選択回路27を介して与える。
本例の選択回路13は、第1〜第5ゲート31、33、35、37、及び39を含む。第1ゲート31は、ビット線印加電圧端子群のうち、電圧VREG1が供給される端子41を選択する。第2ゲート33は、電圧VREG2が供給される端子43を選択する。第3ゲート35は、第1ゲート31と端子41との間に設けられる。第4ゲート37は、第2ゲート33と端子43との間に設けられる。第5ゲート39は、電圧VSSが供給される端子45を選択する。
第1、第2ゲート31、及び33は、データキャッシュ回路PDCが保持するデータによって制御される。第3〜第5ゲート35、37、及び39は、データキャッシュ回路DDCが保持するデータによって制御される。本例の第1〜第5ゲート31、33、35、37、及び39は、Nチャネル型MOSFETである。そして、第1ゲート31は、データキャッシュ回路PDCの正相入出力端子N2の電位によって制御され、第2ゲート33は、データキャッシュ回路PDCの逆相入出力端子N2nの電位によって制御される。第3ゲート35、及び第4ゲート37は、データキャッシュ回路DDCのゲート配線Gの電位によって制御され、第5ゲート39は、データキャッシュ回路DDCのゲート配線Gの電位と逆相の電位によって制御される。データキャッシュ回路PDC、DDCが選択回路13を制御する状態を図8に示す。
(データ回路の動作例)
次に、データ回路11の動作の一例を説明する。本例においては、書き込み動作以外の動作については、従来知られている動作と同じで良い。従って、本明細書においては、書き込み動作のみを説明する。
本動作の一例は、4値記憶の場合で、クイックパスライトを用いる例である。書き込み動作は、論理下位ページのデータキャッシュセット、論理下位ページデータの書き込み、論理上位ページのデータキャッシュセット、論理上位ページデータの書き込みの順で行われる。
<論理下位ページのデータキャッシュセット>
まず、論理下位ページデータの書き込みに先立って、書き込むべき論理下位ページデータを、データキャッシュ回路SDCにIO線対IO、IOnを介して記憶する。本明細書では、これを外部データロード(External Data Load)と呼ぶ。
外部データロードの後、データキャッシュセットと呼ばれるデータキャッシュ回路DDC、PDC、SDCへのデータ記憶が行われる。これらについては、図9A〜図9D、及び図10A〜図10Cにその様子の一例を示すことで、データキャッシュセットの流れの説明については省略する。
データキャッシュセットの後、論理下位ページデータをメモリセルに書き込む。
<論理下位ページデータの書き込み>
データキャッシュセット時に、データキャッシュ回路DDCに“0”が記憶された場合には強くプログラムする。反対に、“1”が記憶された場合には弱くプログラムする、又はプログラムしない。
本例では、データキャッシュ回路DDCに“0”が記憶された場合、図6に示すゲート配線Gの電位は“L”レベル、例えば、接地電位VSS(例えば、0V)で浮遊状態となる。第3ゲート35、第4ゲート37は遮断状態となって電圧VREG1、VREG2の転送が禁止される。同時に、第5ゲート39は導通状態となって電圧VSSの転送が許可される。よって、強くプログラムすることが可能な状態とされる。
反対に、データキャッシュ回路DDCに“1”が記憶された場合、図6に示すゲート配線Gの電位は“H”レベル、例えば、電源電位VDD(例えば、2.5V)で浮遊状態となる。第3ゲート35、第4ゲート37は導通状態となって電圧VREG1、VREG2の転送が許可される。同時に、第5ゲート39は遮断状態となって電圧VSSの転送が禁止される。故に、弱くプログラムすることが可能な状態、又はプログラムしないことが可能な状態とされる。
データキャッシュセット時に、データキャッシュ回路PDCに“0”が記憶された場合にはプログラムする。反対に、“1”が記憶された場合にはプログラムしない。
本例では、データキャッシュ回路PDCに“0”が記憶された場合、図6に示す正相入出力端子N2の電位は“L”レベル、例えば、接地電位VSS(例えば、0V)となり、逆相入出力端子N2nの電位は“H”レベル、例えば、電源電位VDD(例えば、2.5V)となる。第1ゲート31は遮断状態となって電圧VREG1の転送が禁止される。同時に、第2ゲート33は導通状態となって電圧VREG2の転送が許可される。よって、プログラムすることが可能な状態(本例では弱くプログラムすることが可能な状態)とされる。
反対に、データキャッシュ回路PDCに“1”が記憶された場合、図6に示す正相入出力端子N2の電位は“H”レベル、例えば、電源電位VDD(例えば、2.5V)となる。第1ゲート31は導通状態となって電圧VREG1の転送が許可される。同時に、第2ゲート33は遮断状態となって電圧VREG2の転送が禁止される。よって、プログラムしないことが可能な状態とされる。
このように、本例のデータキャッシュ回路DDC、及びPDCは、選択回路13の第1〜第5ゲート31、33、35、37、及び39による選択状態を確定させる。
図11は、一実施形態に係る半導体集積回路装置の動作の一例を示す動作波形図である。
選択回路13の選択状態が確定した後、図11に示すように、時刻t1において、電圧VREG1、VREG2を上げる(本例ではVSSは固定とする)。さらに、転送回路15を制御する信号REG、ビット線クランプ回路25を制御する信号BLCLAMPを、それぞれ電源電位VDD+Vtnに上げる(Vtnは、Nチャネル型MOSFETのしきい値電圧である)。これにより、電圧VREG1、VREG2が端子41、43に印加されるに従って、選択回路13が選択した電圧が、データ転送回路15、ノードN1、ビット線クランプ回路25、ビット線選択回路27を介して選択されたビット線BLe、又はBLoに与えられる。図11中、BL(select)は、ビット線BLe、又はBLoのうち、ビット線選択回路27が選択したビット線であり、BL(shield)は非選択のビット線である。
選択したビット線BLe、又はBLoに電圧VSS、VREG1、VREG2を与えた後、時刻t2において、選択したワード線(Selected WL)の電位をVpgmとし、非選択のワード線(WLs)の電位をVpassとする。これにより、選択したワード線と選択したビット線との交点にあるメモリセルに、“1”、又は“0”のデータが書き込まれる。
この後、“Verify L0 Lowレベル”、及び“Verify L0 レベル”のベリファイ読み出しを行う。
まず、“Verify L0 Lowレベル”のベリファイ読み出しを行う。ビット線プリチャージ回路23からプリチャージ電位VPREを、選択したビット線に与える。次いで、選択したワード線(Selected WL)の電位を“Verify L0 Lowレベル”とし、非選択のワード線(WLs)の電位をVpassとする。メモリセルがオフする、即ち、選択したビット線の電位が、例えば、プリチャージ電位VPREを維持したら、“Verify L0 Lowレベル”の書き込みが完了したことを示す(Pass)。反対に、メモリセルがオンする、即ち、選択したビット線の電位が、例えば、プリチャージ電位VPREから低下したら、“Verify L0 Lowレベル”の書き込みが未完了であることを示す(Fail)。
本例のデータキャッシュ回路DDCは、“0”が記憶されたとき、“Verify L0 Low レベル”のベリファイ結果に応じて、フェイル(Fail)の場合“0”が維持され、パス(Pass)の場合“1”に変更される。“0”から“1”に変化した場合は、1ST Pass完了であり、弱くプログラムすることが可能な状態、又はプログラムしないことが可能な状態とされる。
引き続き、“Verify L0 レベル”のベリファイ読み出しを行う。ビット線プリチャージ回路23からプリチャージ電位VPREを、選択したビット線に与える。次いで、選択したワード線(Selected WL)の電位を“Verify L0 レベル”とし、非選択のワード線(WLs)の電位をVpassとする。同様に、メモリセルがオフする、即ち、選択したビット線の電位が、例えば、プリチャージ電位VPREを維持したら、“Verify L0 レベル”の書き込みが完了したことを示す(Pass)。反対に、メモリセルがオンする、即ち、選択したビット線の電位が、例えば、プリチャージ電位VPREから低下したら、“Verify L0 レベル”の書き込みが未完了であることを示す(Fail)。
本例のデータキャッシュ回路PDCは、“0”が記憶されたとき、“Verify L0 レベルのベリファイ結果に応じて、パス(Pass)の場合“1”が記憶され、フェイル(Fail)の場合“0”が記憶される。“0”から“1”に変化した場合は、プログラム完了である。
このような書き込み、及びベリファイ読み出しを、制限された回数を限度として繰り返しながら、論理下位ページデータをメモリセルに書き込んでいく。
論理下位ページデータの書き込み時におけるデータキャッシュの変化の様子を図12に示しておく。
<論理上位ページのデータキャッシュセット>
論理上位ページデータの書き込みに先立って、書き込むべき論理上位ページデータを、データキャッシュ回路SDCにIO線対IO、IOnを介して記憶する(外部データロード)。さらに、既に書き込んだ論理下位ページデータを読み出し、データキャッシュ回路PDCにノードN1を介して記憶する。これを本明細書では、内部データロード(Internal Data Load)と呼ぶ。外部データロード、及び内部データロードの後、データキャッシュセットを行う。これらについては、図13A〜図13D、及び図14A〜図14Dにその様子の一例を示すことで、その説明は省略する。
データキャッシュセットの後、論理上位ページデータをメモリセルに書き込む。
<論理上位ページデータの書き込み>
論理上位ページデータの書き込みも、論理下位ページデータの書き込みと同じである。
即ち、データキャッシュセット時に、データキャッシュ回路DDCに“0”が記憶された場合には強くプログラムする。反対に、“1”が記憶された場合には弱くプログラムする、又はプログラムしない。
また、データキャッシュセット時に、データキャッシュ回路PDCに“0”が記憶された場合にはプログラムする。反対に、“1”が記憶された場合にはプログラムしない。
選択回路13の選択状態は、論理下位ページデータの書き込みと同様に、本例のデータキャッシュ回路DDC、及びPDCが保持したデータに従って確定される。選択状態が確定した後の動作波形は、上述の図11と同様であり、ベリファイ読み出しも、選択したワード線に与える電圧が、“Verify 01 Low レベル”、“Verify 01 レベル”、“Verify10 レベル”、“Verify 00 Low レベル”、及び“Verify 00 レベル”と変化することが異なるだけで、それ以外は、論理下位ページデータのベリファイ読み出しと同様である。
そして、本例のデータキャッシュ回路DDCは、“0”が記憶されたとき、“Verify 01 Low レベル”、又は“Verify 00 Low レベル”のベリファイ結果に応じて、フェイル(Fail)の場合“0”が維持され、パス(Pass)の場合“1”に変更される。“0”から“1”に変化した場合は、1ST Pass完了であり、弱くプログラムすることが可能な状態、又はプログラムしないことが可能な状態とされる。
また、本例のデータキャッシュ回路PDCは、“0”が記憶されたとき、“Verify 01 レベル”、“Verify10 レベル”、又は“Verify 00 レベル”のベリファイ結果に応じて、パス(Pass)の場合“1”が記憶され、フェイル(Fail)の場合“0”が記憶される。“0”から“1”に変化した場合は、プログラム完了である。
このような書き込み、及びベリファイ読み出しを、制限された回数を限度として繰り返しながら、論理上位ページデータをメモリセルに書き込んでいく。
論理上位ページデータの書き込み時におけるデータキャッシュの変化の様子を図15A〜図15Cに示しておく。
このように、本例のデータ回路11は、データ書き込み時に、ビット線に与える電圧VSS(強くプログラムする)、VREG2(弱くプログラムする)、VREG1(プログラムしない)を、選択回路13によって選択してビット線に与える。選択回路13の選択状態は、データキャッシュ回路PDC、DDCが保持したデータによって制御する。このようにすることで、特に、電圧VREG1、及びVREG2を、タイムラグを生じさせること無く、ビット線BLe、又はBLoに与えることができる。
参考例に係るデータ回路を図16に示す。参考例に係るデータ回路は、4値記憶で、クイックパスライト方式に対応可能なデータ回路である。
図16に示すデータ回路は、データ書き込み時に、ビット線に与える電圧VSS(強くプログラムする)、VDD(プログラムしない)を、データキャッシュ回路PDCからビット線に与える。なお、VDD及びVSSはデータキャッシュ回路PDC内のクロックトインバータの出力から与えられる。また、0.5V(弱くプログラムする)は、データキャッシュ回路DDCに保持されたデータを利用してゲート回路135をオンさせ、電圧VREG(=VDD)をデータ転送回路115のゲート電圧で0.5Vに制限することでビット線に与える。データキャッシュ回路PDCと、DDCの保持データとビット線印加電圧との関係を図17に示す。
参考例は、電圧VSS、VDDを、データキャッシュ回路PDCからビット線に与える。この構成であると、電圧VSS、VDDが与えられているとき、0.5Vを、ノードN1に与えることはできない。データキャッシュ回路PDCがノードN1に接続された状態で、0.5VをノードN1に与えると、データキャッシュ回路PDCが保持したデータ“0”が“1”に変化したり、又は“1”が“0”に変化したりする可能性があるためである。
このような不具合がおきないように、図18に示す動作波形のように、信号BLC1を“H”レベル(VDD)としてデータキャッシュ回路PDCからノードN1に電圧VSS、又はVDDを転送した後、信号BLC1を“L”レベル(VSS)としてデータキャッシュ回路PDCをノードN1から切断する。この後、信号REGを、0.5V+VnとしてノードN1に0.5Vを転送する。このように、ビット線の充電を2段階充電とする。
しかしながら、2段階充電では、VDD、VSSの充電と、0.5Vの充電との間にタイムラグ(本例では6μs)を生じ、結果としてビット線の充電に時間を要する。ビット線の充電に時間を要すれば、書き込み動作の時間短縮を阻害する。
対して、本例に係るデータ回路11は、図11に示したように、信号BLC1を“L”レベルとしてデータキャッシュ回路PDCをノードN1から切断した状態で、電圧VREG1(VDD)、VREG2(0.5V)、VSSのいずれか一つを選択回路13で選択してノードN1に転送する。このようにすることで、ビット線の充電を2段階充電とせずに済み、VREG1(VDD)、VSSの充電と、VREG2(0.5V)の充電との間にタイムラグを生じない。よって、本例に係るデータ回路11は、参考例に比較して、ビット線の充電を短時間で行える。
このように、一実施形態によれば、強くプログラムしたいビット、及び弱くプログラムしたいビットの双方を、高速に充電できる不揮発性半導体メモリを有する半導体集積回路装置を得ることができる。このような半導体集積回路装置は、書き込み動作の時間短縮の促進に有利である。
また、本例に係るデータ回路11は、参考例に比較してプログラムしやすい、という利点も得ることができる。例えば、参考例では、ビット線に対して0.5Vを与えている間、0Vを与えるノードN1は電気的に浮遊な状態となる。電気的に浮遊となったノード0Vの電位は、隣接するノードN1や、隣々接するノードN1の電位の影響を受け、本来の0Vよりも高い電位に浮き上がる可能性がある。これは、強くプログラムすべきメモリセルが、プログラムし難くなることを意味する。
対して、本例に係るデータ回路11は、電圧VREG1(VDD)、VREG2(0.5V)、VSS(0V)をノードN1に同時に与えることができるから、これら電圧が与えられている間、ビット線が電気的に浮遊な状態となることはない。
即ち、ビット線印加電圧端子群41、43、45から、ビット線BLe、又はBLoに異なる電圧VREG1(VDD)、VREG2(0.5V)、VSS(0V)を印加している間、対応するビット線BLe、又はBLoは電気的に浮遊な状態にしないことで、強くプログラムすべきメモリセルを、プログラムし易くすることができる。
以上、この発明を一実施形態により説明したが、この発明は一実施形態に限定されるものではない。そして、この発明の実施形態は、上記一実施形態が唯一でもない。その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
また、実施形態は、この発明をNAND型フラッシュメモリに適用した例に基づき説明したが、この発明はNAND型フラッシュメモリに限られるものではなく、AND型、NOR型等、NAND型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムLSI等もまた、この発明の範疇である。
図1はこの発明の一実施形態に係る半導体集積回路装置の一例を示すブロック図 図2は図1に示すメモリセルアレイ1の一例を示す図 図3はチップレイアウトの一例を示す平面図 図4は4値記憶NAND型フラッシュメモリのメモリセルのしきい値電圧の分布を示す図 図5A、及び図5Bはしきい値電圧の分布の変化を示す図 図6はデータ回路11の一例を示す回路図 図7はデータキャッシュ回路PDCの一例を示す回路図 図8はデータキャッシュ回路PDC、DDCが選択回路13を制御する状態を示す図 図9A〜図9Dはデータキャッシュセットの様子の一例を示す図 図10A〜図10Cはデータキャッシュセットの様子の一例を示す図 図11はこの発明の一実施形態に係る半導体集積回路装置の動作の一例を示す動作波形図 図12は論理下位ページデータの書き込み時におけるデータキャッシュの変化の様子の一例を示す図 図13A〜図13Dはデータキャッシュセットの様子の一例を示す図 図14A〜図14Dはデータキャッシュセットの様子の一例を示す図 図15A〜図15Cは論理上位ページの書き込み時におけるデータキャッシュの変化の様子の一例を示す図 図16は参考例に係るデータ回路を示す回路図 図17は参考例に係るデータキャッシュ回路PDC、DDCの保持データとビット線印加電圧との関係を示す図 図18は参考例に係る半導体集積回路装置の動を示す動作波形図
符号の説明
BLe、BLo…ビット線、11…データ回路、29…ビット線印加電圧端子群、PDC、DDC…データキャッシュ回路、13…選択回路、31、33、35、37、39…ゲート、N2…正相入出力端子、N2n…逆相入出力端子、G…ゲート配線。

Claims (5)

  1. メモリセルが接続されるビット線と、
    前記メモリセルへのプログラムデータを保持し、前記メモリセルからのベリファイ結果に応じて保持するデータを変更するデータ回路と、
    異なる電圧が印加されるビット線印加電圧端子群と、を具備し、
    前記データ回路は、保持したデータに基づいて、前記ビット線印加電圧端子群を選択し、選択したビット線印加電圧端子群に印加される電圧を、前記ビット線に与えることを特徴とする半導体集積回路装置。
  2. 前記データ回路は、
    前記メモリセルをプログラムするか否かを制御する第1データキャッシュ回路と、
    前記メモリセルをプログラムする強さを制御する第2データキャッシュ回路と、
    前記ビット線印加電圧端子群を選択する選択回路と、を含み、
    前記選択回路は、前記第1データキャッシュ回路、及び前記第2データキャッシュ回路からの制御に基づいて、前記ビット線印加電圧端子群を選択することを特徴とする請求項1に記載の半導体集積回路装置。
  3. 前記選択回路の選択状態は、前記ビット線印加電圧端子群に電圧が印加される前に確定され、
    前記ビット線印加電圧端子群のいずれか一つの電圧は、前記ビット線印加電圧端子群に電圧が印加されるに従って前記ビット線に与えられることを特徴とする請求項2に記載の半導体集積回路装置。
  4. 前記ビット線印加電圧端子群には、異なる電圧が同時に印加されることを特徴とする請求項3に記載の半導体集積回路装置。
  5. 前記ビット線印加電圧端子群の電圧は、前記メモリセルをプログラムする強さを段階的に分けた状態に対応することを特徴とする請求項1乃至請求項4いずれか一項に記載の半導体集積回路装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8385129B2 (en) 2010-05-31 2013-02-26 Kabushiki Kaisha Toshiba Semiconductor memory device and control method thereof
JP2018513516A (ja) * 2015-05-28 2018-05-24 サンディスク テクノロジーズ エルエルシー 不揮発性メモリのための多状態プログラミング

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4836548B2 (ja) * 2005-11-11 2011-12-14 株式会社東芝 半導体集積回路装置
KR100885912B1 (ko) * 2007-01-23 2009-02-26 삼성전자주식회사 기입된 데이터 값에 기초하여 데이터를 선택적으로검증하는 데이터 검증 방법 및 반도체 메모리 장치
JP2011008838A (ja) * 2009-06-23 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法
JP5514158B2 (ja) 2011-06-16 2014-06-04 株式会社東芝 不揮発性半導体記憶装置
US8705293B2 (en) 2011-10-20 2014-04-22 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory suitable for quick pass write
US9293195B2 (en) 2012-06-28 2016-03-22 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory
US20140003176A1 (en) * 2012-06-28 2014-01-02 Man Lung Mui Compact High Speed Sense Amplifier for Non-Volatile Memory with Reduced layout Area and Power Consumption
US8971141B2 (en) 2012-06-28 2015-03-03 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory and hybrid lockout
US9208895B1 (en) 2014-08-14 2015-12-08 Sandisk Technologies Inc. Cell current control through power supply
US9349468B2 (en) 2014-08-25 2016-05-24 SanDisk Technologies, Inc. Operational amplifier methods for charging of sense amplifier internal nodes
JP7239719B2 (ja) 2019-08-28 2023-03-14 長江存儲科技有限責任公司 フラッシュメモリデバイス

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000163977A (ja) * 1998-11-20 2000-06-16 Sony Corp 不揮発性半導体記憶装置及びそのデータ書き込み方法
JP2003196988A (ja) * 2001-12-27 2003-07-11 Toshiba Corp 不揮発性半導体記憶装置
JP2005267821A (ja) * 2004-03-22 2005-09-29 Toshiba Corp 不揮発性半導体メモリ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5327392A (en) * 1989-01-13 1994-07-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise
US6781895B1 (en) 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
JPH07320488A (ja) * 1994-05-19 1995-12-08 Hitachi Ltd 一括消去型不揮発性記憶装置とその消去方法
JP3199989B2 (ja) 1994-09-30 2001-08-20 株式会社東芝 不揮発性半導体記憶装置とその過書込み救済方法
JP3940544B2 (ja) * 2000-04-27 2007-07-04 株式会社東芝 不揮発性半導体メモリのベリファイ方法
JP4170952B2 (ja) * 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
JP4786171B2 (ja) * 2004-12-10 2011-10-05 株式会社東芝 半導体記憶装置
JP4836548B2 (ja) * 2005-11-11 2011-12-14 株式会社東芝 半導体集積回路装置
KR100885912B1 (ko) * 2007-01-23 2009-02-26 삼성전자주식회사 기입된 데이터 값에 기초하여 데이터를 선택적으로검증하는 데이터 검증 방법 및 반도체 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000163977A (ja) * 1998-11-20 2000-06-16 Sony Corp 不揮発性半導体記憶装置及びそのデータ書き込み方法
JP2003196988A (ja) * 2001-12-27 2003-07-11 Toshiba Corp 不揮発性半導体記憶装置
JP2005267821A (ja) * 2004-03-22 2005-09-29 Toshiba Corp 不揮発性半導体メモリ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8385129B2 (en) 2010-05-31 2013-02-26 Kabushiki Kaisha Toshiba Semiconductor memory device and control method thereof
JP2018513516A (ja) * 2015-05-28 2018-05-24 サンディスク テクノロジーズ エルエルシー 不揮発性メモリのための多状態プログラミング

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