JP2003196988A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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Abstract

(57)【要約】 【課題】書き込み時間の増加を抑えつつ、書き込み後の
しきい値の分布幅を狭めることを特徴とする。 【解決手段】電気的にデータの書き換えが可能な不揮発
性半導体メモリセルと、メモリセルにデータを書き込む
書き込み回路であり、メモリセルに書き込み電圧Vpgmと
書き込み制御電圧VBLとを供給してメモリセルに書き込
みを行い、メモリセルが第１の書き込み状態に達したら
書き込み制御電圧VBLの値を変えてメモリセルに書き込
みを行い、メモリセルが第２の書き込み状態に達したら
書き込み制御電圧VBLの値をVddに変えてメモリセルＭの
書き込みを禁止する書き込み回路とを具備している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電気的にデータ
の書替えが可能な不揮発性半導体記憶装置に係り、特に
１つのメモリセルに対して２値以上の多値データを記憶
する多値フラッシュメモリに関する。
【０００２】
【従来の技術】フラッシュメモリでは、消去、書き込み
が行われることでメモリセルトランジスタの浮遊ゲート
の蓄積電荷量を変え、これによりしきい値を変えてデー
タが記憶される。例えば、負のしきい値を“１”デー
タ、正のしきい値を“０”データに対応させる。
【０００３】近年、ビット単価を下げるため、あるいは
記憶容量を増やすために、１つのメモリセルに複数ビッ
トのデータを記憶させる多値フラッシュメモリが開発さ
れている。２ビットのデータを１つのメモリセルに記憶
させるものでは、そのメモリセルは４つのしきい値帯を
データに応じて持つ。
【０００４】精度よくしきい値をメモリセルに持たせる
ことで信頼性の高いデバイスが得られる。しきい値の制
御を精度よく行うため、書き込み電圧Vpgmを一定の割合
で高めながらデータ書き込みを行う方法が例えば、"Fas
t and Accurate ProgrammingMethod for Multi-level N
AND EEPROMs, pp129-130, Digest of 1995 Symposium o
n VLSI Technology"で提案されている。
【０００５】この方法では、書き込み電圧Vpgmを、例え
ば、0.2V/10μsecの割合で高めながら書き込むことで、
原理的に１つのしきい値分布幅を0.2Vに制御できる。通
常、書き込み電圧Vpgmは複数の書き込みパルスに分割さ
れ、各パルスの電圧Vpgmを一定の割合でステップアップ
させる。これにより同等の効果が得られる。各パルスの
メモリセルへの印加後にしきい値を確認し、所定のベリ
ファイレベルに達したら、書き込みを終了する。
【０００６】一方、加工寸法の微細化も進んでいる。こ
のため、メモリセル間の距離が縮まり、多値フラッシュ
メモリにおいても、様々な問題を引き起こしている。す
なわち、微細化が進むにつれて浮遊ゲート間の距離が縮
まり、以下のような問題を引き起こしている。
【０００７】２つの隣り合うメモリセルＡとＢを考え
る。まず、２つとも同時に消去され、それぞれ-3Vのし
きい値を持つとする。先にＡのメモリセルにあるデータ
を書き込む。これによってそのしきい値が例えば0.5V〜
1Vにされる。その後、Ｂのメモリセルに異なるデータを
書き込む。Ｂのメモリセルのしきい値が例えば1.5V〜2V
にされると、浮遊ゲート間相互の容量結合により、Ａの
メモリセルの浮遊ゲートの電位が下がり、そのしきい値
が上昇する。例えば、1V〜1.5Vへ上昇する。
【０００８】この例では、本来ＡとＢのメモリセルのし
きい値差（読み出しマージン）は最小で0.5Vであるはず
であるが、浮遊ゲート間相互の容量結合により0Vに縮ま
る。つまり異なるデータを区別するためのしきい値差が
縮まり、読み出しマージンが消滅する。
【０００９】図１８を用いて、上記のように予めデータ
が書き込まれたメモリセルのしきい値が、他のメモリセ
ルに対する書き込みの影響を受けて変化することを説明
する。
【００１０】図１８（ａ）は、消去後のあるメモリセル
に対して書き込みが行われた後の浮遊ゲートFG1の電荷
の様子を示している。書き込みが行われたメモリセルの
浮遊ゲートFG1には電子が蓄積されている。図では電子
を「−」の記号で示している。その後、その両側に位置
する浮遊ゲートFG2、FG3を有する他のメモリセルに対し
て書き込みが行われると、図１８（ｂ）に示すように、
始めに書き込まれたメモリセルの浮遊ゲートFG1に変化
が起きる。隣接した浮遊ゲートFG2、FG3間の静電容量結
合により、始めに書き込まれたメモリセルの電位が下が
り、しきい値が図１８（ｃ）に示されるように上昇す
る。この結果、浮遊ゲートFG1を有するメモリセルのし
きい値は広く分布する。なお、図１８（ａ）、（ｂ）
中、WLは浮遊ゲートFG1、FG2、FG3を持つメモリセルに
共通に設けられたワード線（制御ゲート）である。
【００１１】こういった問題に対して、しきい値分布幅
を狭くする技術は今後非常に重要になっていく。
【００１２】このような問題を回避するために、書き込
み電圧Vpgmのステップアップ量Dvpgmを減らすことが考
えられる。例えば、ステップアップ量Dvpgmを0.5Vから
0.1Vにすることで、しきい値分布幅が0.5Vから0.1Vとな
り、読み出しマージンが0.4V増加する。
【００１３】しかしながら、ステップアップ量が1/5と
なることで書き込みパルスの数が５倍必要となり、書き
込み時間が５倍となる問題が新たに生じる。
【００１４】
【発明が解決しようとする課題】このように従来では、
読み出しマージンを確保して信頼性を高めようとすると
書き込み時間が増加するという問題があった。
【００１５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、書き込み時間の増加を
抑えつつ、しきい値分布幅を縮め、信頼性の高い不揮発
性半導体記憶装置を提供することである。
【００１６】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、電気的にデータの書き換えが可能な不揮
発性半導体メモリセルと、前記メモリセルにデータを書
き込む書き込み回路であり、前記メモリセルに書き込み
電圧と書き込み制御電圧とを供給して前記メモリセルに
書き込みを行い、前記メモリセルが第１の書き込み状態
に達したら前記書き込み制御電圧の供給状態を変えて前
記メモリセルに書き込みを行い、前記メモリセルが第２
の書き込み状態に達したら前記書き込み制御電圧の供給
状態をさらに変えて前記メモリセルの書き込みを禁止す
る書き込み回路とを具備したことを特徴とする。
【００１７】この発明の不揮発性半導体記憶装置は、電
気的にデータの書き換えが可能な不揮発性半導体メモリ
セルと、前記メモリセルにデータを書き込む書き込み回
路であり、前記メモリセルに書き込み電圧と第１の値を
有する書き込み制御電圧とを供給して前記メモリセルに
書き込みを行い、前記メモリセルが第１の書き込み状態
に達したら前記書き込み制御電圧の値を前記第１の値と
は異なる第２の値に変えて前記メモリセルに書き込みを
行い、前記メモリセルが第２の書き込み状態に達したら
前記書き込み制御電圧の値を前記第１及び第２の値とは
それぞれ異なる第３の値に変えて前記メモリセルの書き
込みを禁止する書き込み回路とを具備したことを特徴と
する。
【００１８】この発明の不揮発性半導体記憶装置は、電
気的にデータの書き換えが可能な不揮発性半導体メモリ
セルと、前記メモリセルにデータを書き込む書き込み回
路であり、前記メモリセルに書き込み電圧を供給した状
態で第１の値を有する書き込み制御電圧を第１の期間だ
け供給して前記メモリセルに書き込みを行い、前記メモ
リセルが第１の書き込み状態に達したら前記メモリセル
に前記書き込み電圧を供給した状態で前記第１の値を有
する書き込み制御電圧を前記第１の期間とは異なる第２
の期間だけ供給して前記メモリセルに書き込みを行い、
前記メモリセルが第２の書き込み状態に達したら前記書
き込み制御電圧の値を前記第１の値とは異なる第２の値
に変えて前記メモリセルの書き込みを禁止する書き込み
回路とを具備したことを特徴とする。
【００１９】この発明の不揮発性半導体記憶装置は、そ
れぞれ電気的にデータの書き換えが可能な複数の不揮発
性半導体メモリセルと、前記複数のメモリセルに共通に
接続されたワード線と、前記複数のメモリセルのそれぞ
れに接続された複数のビット線と、前記複数のメモリセ
ルにデータを書き込む書き込み回路とを具備し、前記書
き込み回路は、前記複数のビット線のそれぞれに対応し
て設けられ、第１及び第２の制御データを記憶するデー
タ記憶回路を有し、前記書き込み回路は、対応するメモ
リセルに書き込むべきデータに応じて前記データ記憶回
路に第１の制御データを設定し、前記ワード線に書き込
み電圧を供給すると共に前記第１の制御データとして書
き込みが必要なデータが記憶されている前記データ記憶
回路に対応するビット線に書き込み制御電圧を供給して
対応するメモリセルに書き込みを行い、書き込みが行わ
れている前記メモリセルのうち第１の書き込み状態に達
したメモリセルに対応する前記データ記憶回路に前記第
２の制御データとして第１の書き込み状態が終了したこ
とを表すデータを設定した後、前記書き込み制御電圧の
供給状態を変えて前記第１の書き込み状態に達した前記
メモリセルに書き込みを行い、書き込みが行われている
メモリセルのうち第２の書き込み状態に達したメモリセ
ルに対応する前記データ記憶回路に第１の制御データと
して第２の書き込み状態が終了したことを表すデータを
設定した後、前記書き込み制御電圧の供給状態をさらに
変えて前記第２の書き込み状態に達した前記メモリセル
の書き込みを禁止することを特徴とする。
【００２０】この発明の不揮発性半導体記憶装置は、電
気的にデータの書き換えが可能な不揮発性半導体メモリ
セルと、前記メモリセルにデータを書き込む書き込み回
路であり、前記メモリセルにその値が順次増加する書き
込み電圧と第１の実効電圧を有する書き込み制御電圧と
を供給して前記メモリセルに書き込みを行い、前記メモ
リセルが第１の書き込み状態に達したら前記書き込み制
御電圧を前記第１の実効電圧とは異なる第２の実効電圧
に変えて前記メモリセルに供給して前記メモリセルに書
き込みを行い、前記メモリセルが第２の書き込み状態に
達したら前記メモリセルの書き込みを禁止する書き込み
回路とを具備したことを特徴とする。
【００２１】この発明の不揮発性半導体記憶装置は、電
気的にデータの書き換えが可能な不揮発性半導体メモリ
セルと、前記メモリセルにデータを書き込む書き込み回
路であり、前記メモリセルに一定値ずつ値が順次増加す
るような書き込み電圧と第１の実効電圧を有する書き込
み制御電圧とを供給して前記メモリセルに書き込みを行
い、前記メモリセルが第１の書き込み状態に達したら前
記書き込み制御電圧を前記第１の実効電圧とは異なる第
２の実効電圧に変えて前記メモリセルに供給して前記メ
モリセルに書き込みを行い、前記メモリセルが第２の書
き込み状態に達したら前記メモリセルの書き込みを禁止
する書き込み回路とを具備し、前記第２の実効電圧と前
記第１の実効電圧との差が、前記書き込み電圧の値を増
加させる一定値よりも大きく設定されていることを特徴
とする。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明を実
施の形態により説明する。
【００２３】図１は、本発明の第１の実施の形態に係わ
る多値フラッシュメモリの全体の構成を示すブロック図
である。
【００２４】メモリセルアレイ１内には複数のフラッシ
ュメモリセル、複数のビット線及びワード線が設けられ
ている。複数のフラッシュメモリセルはマトリクス状に
配置されている。
【００２５】カラム制御回路２及びロウ制御回路３が、
メモリセルアレイ１に隣接して設けられている。上記カ
ラム制御回路２は、メモリセルアレイ１内のビット線を
制御し、メモリセルのデータ消去、メモリセルへのデー
タ書き込み、さらには、メモリセルからのデータ読み出
しを行う。
【００２６】上記ロウ制御回路３は、メモリセルアレイ
１内のワード線を選択し、消去、書き込み、読み出しに
必要な電圧を供給する。
【００２７】また、メモリセルアレイ１のソース線を制
御するソース線制御回路４と、メモリセルアレイ１が形
成されるｐ型ウェルを制御するＰウェル制御回路５とが
設けられている。
【００２８】データ入出力バッファ６は、外部Ｉ／Ｏ線
を介してホストに接続されている。このデータ入出力バ
ッファ６は、書き込みデータの受け取り、読み出しデー
タの出力、アドレスデータやコマンドデータの受け取り
を行う。データ入出力バッファ６で受け取られた書き込
みデータはカラム制御回路２に送られる。また、データ
入出力バッファ６は、カラム制御回路２から読み出され
たデータを受け取る。
【００２９】メモリセルアレイ１内のメモリセルの選択
を行うために、外部からのアドレスデータがステートマ
シン８を介してカラム制御回路２及びロウ制御回路３に
送られる。
【００３０】また、ホストからのコマンドデータがコマ
ンド・インターフェイス７に送られる。コマンド・イン
ターフェイス７は、ホストからの制御信号を受け、デー
タ入出力バッファ６に入力されたデータが書き込みデー
タかコマンドデータかアドレスデータかを判断し、コマ
ンドデータであれば受け取りコマンド信号としてステー
トマシン８に転送する。
【００３１】ステートマシン８は、フラッシュメモリ全
体の管理を行うものであり、ホストからのコマンドを受
け、読み出し、書き込み、消去の各動作及びデータの入
出力管理を行う。なお、ステートマシン８内には各メモ
リセルに対するデータの書き込み回数をカウントするた
めの書き込みカウンタPCが設けられている。
【００３２】図２（ａ）は、図１中のメモリセルアレイ
１の内部構成を示すブロック図である。メモリセルアレ
イ１内の複数のメモリセルは複数のブロックBLOCK0〜BL
OCK1023に分割されている。ブロックは消去の最小単位
である。各ブロックBLOCKi（i=0〜1023内にはそれぞ
れ、図２（ｂ）に示すように8512個のNAND型メモリユニ
ットが設けられている。
【００３３】この例では、各NAND型メモリユニットには
直列に接続された４個のメモリセルＭが設けられてお
り、その一端は選択ゲート線SGD iに共通に接続された
選択ゲートＳ１を介してビット線BLeまたはBLoに接続さ
れ、他端は選択ゲート線SGS iに共通に接続された選択
ゲートＳ２を介して共通ソース線C-sourceに接続されて
いる。
【００３４】それぞれのメモリセルＭは制御ゲート、浮
遊ゲート、ソース及びドレインを有し、各４個のメモリ
セルＭの制御ゲートはワード線WL0 i〜WL3 iのうち対応
するものに共通に接続されている。
【００３５】０から数えて偶数番目のビット線BLeと奇
数番目のビット線BLoに対し、互いに独立にデータの書
き込みと読み出しが行われる。１本のワード線WLに制御
ゲートが接続されている8512個のメモリセルのうち、偶
数番目のビット線BLeに接続される4256個のメモリセル
に対して同時にデータの書き込みと読み出しが行われ
る。
【００３６】各メモリセルがそれぞれ１ビットのデータ
を記憶する場合、4256個のメモリセルに記憶される4256
ビットのデータがページという単位を構成する。１つの
メモリセルが２ビットのデータを記憶する場合、4256個
のメモリセルは２ページ分のデータを記憶する。奇数番
目のビット線BLoに接続される4256個のメモリセルで別
の２ページが構成され、同一ページ内のメモリセルに対
して同時にデータの書き込みと読み出しが行われる。
【００３７】図３は、図１中のメモリセルアレイ１のカ
ラム方向の素子構造を示す断面図である。ｐ型基板１０
上にｎ型ウェル１１が形成され、ｎ型ウェル１１内にｐ
型ウェル１２１１が形成されている。各メモリセルＭ
は、ｎ型拡散層１３で形成されたソース、ドレインと、
ソース・ドレイン間のチャネル領域上にトンネル酸化膜
を介して設けられた浮遊ゲートFGと、この浮遊ゲートFG
上に絶縁膜を介して設けられワード線WLとなる制御ゲー
トCGとから構成されている。
【００３８】各選択ゲートS1、S2は、ｎ型拡散層１３で
形成されたソース、ドレインと、積層された２重構造の
選択ゲート線SGとからそれぞれ構成されている。ワード
線WLと選択ゲート線SGは、共に図１中のロウ制御回路３
に接続され、ロウ制御回路３からの出力信号によって制
御される。
【００３９】４個のメモリセルＭと選択ゲートS1、S2と
からなるNAND型メモリユニットの一端は、コンタクトホ
ールCB1を介して第１層のメタル配線層M0に接続され
る。このメタル配線層M0は、ヴイアホールV1を介して、
ビット線BLとなる第２層のメタル配線層M1に接続されて
いる。ビット線BLは図２中のカラム制御回路２に接続さ
れている。
【００４０】NAND型メモリユニットの他端はコンタクト
ホールCB2を介して、共通ソース線C-sourceとなる第１
層のメタル配線層M2に接続されている。共通ソース線C-
sourceは図１中のソース線制御回路４に接続されてい
る。
【００４１】ｎ型ウェル１１の表面にはｎ型拡散層１４
が、ｐ型ウェル１２の表面にはｐ型拡散層１５がそれぞ
れ形成され、ｎ型拡散層１４及びｐ型拡散層１５はコン
タクトホールCB3、CB4を介して、ウェル線C-p-wellとな
る第１層のメタル配線層M3に共に接続されている。ウェ
ル線C-p-wellは図１中のＰウェル制御回路５に接続され
ている。
【００４２】図４（ａ）、（ｂ）は、メモリセルアレイ
１のロウ方向の素子構造を示す断面図である。図４
（ａ）、（ｂ）に示すように、各メモリセルは素子分離
STIによって互いに分離されている。
【００４３】図４（ａ）に示すように、各メモリセルで
は、トンネル酸化膜１６を介して浮遊ゲートFGがチャネ
ル領域上に積層されている。浮遊ゲートFG上にはONO膜
からなる絶縁膜１７を介してワード線WLが積層されてい
る。
【００４４】図４（ｂ）に示すように、選択ゲート線SG
は２重構造にされている。そして、メモリセルアレイ１
の端あるいは一定数のビット線毎に上下の選択ゲート線
SGが接続されている。
【００４５】図５は、図１中のカラム制御回路２の主要
部の構成を抽出して示している。
【００４６】カラム制御回路２には、同一カラム番号の
偶数番目のビット線BLeと奇数番目のビット線BLoからな
る２本のビット線毎にデータ記憶回路２０がそれぞれ設
けられている。また、カラム制御回路２には、上記各デ
ータ記憶回路２０に対応して、メモリセルにデータを書
き込みかつメモリセルからデータを読み出すセンスアン
プが設けられている。
【００４７】上記データ記憶回路２０と偶数番目のビッ
ト線BLeとの間にはカラム選択用のｎチャネルMOSトラン
ジスタQn1が接続され、奇数番目のビット線BLoとの間に
はカラム選択用のｎチャネルMOSトランジスタQn2が接続
されている。
【００４８】各データ記憶回路２０に接続された偶数番
目及び奇数番目のビット線BLe、BLoは、いずれか一方が
選択されてデータ記憶回路２０に接続され、データ書き
込みあるいは読み出しのため制御される。すなわち、信
号EVENBLがHレベル、信号ODDBLがLレベルのときは、MOS
トランジスタQn1が導通して偶数番目のビット線BLeが選
択され、このビット線BLeがデータ記憶回路２０に接続
される。信号EVENBLがLレベル、信号ODDBLがHレベルの
ときは、MOSトランジスタQn2が導通して奇数番目のビッ
ト線BLoが選択され、このビット線BLoがデータ記憶回路
２０に接続される。なお、上記信号EVENBLは偶数番目の
ビット線BLeに接続されている全てのカラム選択用のｎ
チャネルMOSトランジスタに共通に供給され、信号ODDBL
は奇数番目のビット線BLoに接続されている全てのカラ
ム選択用のｎチャネルMOSトランジスタに共通に供給さ
れる。なお、非選択のビット線BLについては、図示しな
い他の回路で制御される。
【００４９】上記各データ記憶回路２０内には３つのバ
イナリデータ記憶部DS1、DS2、DS3が設けられている。
データ記憶部DS1は内部のデータ入出力線（I/O線）を介
してデータ入出力バッファ６と接続され、外部から入力
された書き込みデータや外部へ出力する読み出しデータ
を記憶する。データ記憶部DS2は、書き込み後にメモリ
セルのしきい値を確認する（書き込みベリファイ）時の
検出結果を記憶する。データ記憶部DS3は、メモリセル
のデータを書き込みと読み出しの時に一時的に記憶す
る。
【００５０】図６は、第１の実施の形態に係わる多値フ
ラッシュメモリの多値データとメモリセルのしきい値と
の関係を示す図である。
【００５１】次に、図６を参照して、上記構成でなる多
値フラッシュメモリの動作を説明する。なお、本例で
は、２ビット、つまり４値のデータを１つのメモリセル
に記憶する場合を説明する。この２ビットのデータとし
ては“11”、“10”、“01”、“00”が全てである。こ
の２つのビットは異なるロウアドレス（異なるページ）
に属する。
【００５２】また、上記４値のデータはしきい値の違い
としてメモリセルに記憶され、図６に示すように、例え
ばしきい値が最も低い状態（例えばしきい値電圧が負の
状態）をデータ“11”とし、メモリセルのしきい値が２
番目に低い状態（例えばしきい値電圧が正の状態を）デ
ータ“10”とし、メモリセルのしきい値が３番目に低い
状態（例えばしきい値電圧が正の状態を）データ“01”
とし、メモリセルのしきい値が最も高い状態（例えばし
きい値電圧が正の状態を）データ“00”とする。
【００５３】消去後、メモリセルのデータは“11”とな
っている。このメモリセルへの下位ページの書き込みデ
ータが“０”であれば、書き込みにより“11”の状態か
ら“10”に移る。“１”データ書き込みの場合は“11”
のままである。
【００５４】次に、上位ページのデータが書き込まれ
る。もし書き込みデータが“１”であれば、“11”ある
いは“10”の状態がそのまま維持される。もし書き込み
データが“０”であれば、“11”の状態は“01”に、
“10”の状態は“00”にそれぞれ移される。
【００５５】書き込み動作中に、書き込みが行われたメ
モリセルからデータを読み出して、十分に書き込みが行
われたか否かが検証されるいわゆる書き込みベリファイ
が行われる。
【００５６】センスアンプによる読出しデータは、しき
い値が0V以下であれば“11”とみなされ、しきい値が0V
以上1V以下なら“10”とみなされる。また、しきい値が
1V以上2V以下なら“01”とみなされ、しきい値が2V以上
なら“00”とみなされる。
【００５７】このように、１つのメモリセルに２ビット
のデータを記憶させるために、４値のしきい値が用いら
れる。実際のデバイスでは、メモリセルの特性にばらつ
きが生じるため、そのしきい値もばらつく。このばらつ
きが大きいと、データの区別ができなくなり間違ったデ
ータを読み出してしまう。
【００５８】本実施の形態の多値フラッシュメモリで
は、図６中に破線で示すように、従来の多値フラッシュ
メモリで生じていたしきい値の大きなばらつきを実線の
ように抑えることができる。この点については後で説明
する。
【００５９】表１は、第１の実施の形態に係る多値フラ
ッシュメモリの消去、書き込み、読み出し、書き込みベ
リファイ時における各部の電圧値を一例を示している。
なお、表１では、書き込みと読み出し時にワード線WL2
と偶数番目のビット線BLeが選択された場合の例を示し
ている。
【００６０】
【表１】
【００６１】消去は、ｐ型ウェル１２（ウェル線C-p-we
ll）に20Vが、選択されたブロックの全ワード線WL0に0V
が供給される。これにより、ブロック内の全てのメモリ
セルＭの浮遊ゲートFGから電子が放出されてしきい値が
負となり、“11”状態になる。ここで非選択ブロックの
ワード線及びビット線BLなどは電位的にフローティング
状態にされるが、ｐ型ウェル１２との容量結合により20
V近くとなっている。
【００６２】書き込みは、第１段階、第２段階及び書き
込み禁止の順で行われる。まず、選択されたワード線WL
2に14V〜20Vの値を持つプログラム電圧（書き込み電
圧）Vpgmが供給される。非選択のワード線のうち選択メ
モリセルよりもビット線側に配置されたメモリセルの各
ワード線、例えばワード線WL3には、このワード線WL3が
接続されたメモリセルが導通するような高い電圧、例え
ば10Vが供給される。他方、非選択のワード線のうち選
択メモリセルよりもウェル線C-p-well側に配置されたメ
モリセルの各ワード線、例えばワード線WL1には、この
ワード線WL1が接続されたメモリセルが非導通となるよ
うな低い電圧、例えば0Vが供給される。また、選択され
たビット線BLeには0Vの電圧が供給される。すると、ビ
ット線BLeに供給された0Vの電圧が、選択されたメモリ
セルのドレインまで伝わり、かつ制御ゲートCGと浮遊ゲ
ートFGとの間の容量結合によって浮遊ゲートFGの電位が
上昇し、トンネル酸化膜（図４（ａ）中のトンネル酸化
膜１６）を介し、トンネル現象によって電子がドレイン
から浮遊ゲートFGに注入され、しきい値が高速に上昇す
る（第１段階書き込み）。書き込み時に、しきい値の上
昇速度を抑えるには、ビット線BLeの電圧が0.4Vに上げ
られる（第２段階書き込み）。しきい値の上昇を禁止す
るにはビット線BLeを十分に高い電圧、例えば電源電圧V
dd（〜3V)にされる（書き込み禁止）。
【００６３】読み出しは、選択されたワード線WL2に異
なる値の読み出し電圧（0V、1V、2V)が順次供給される
ことで行われる。非選択の残りのワード線には、非選択
のメモリセルが導通するような値の電圧、例えば4.5Vが
供給される。選択メモリセルのしきい値が読み出し電圧
以下なら、ビット線BLeと共通ソース線C-sourceとの間
が導通して電流が流れ、ビット線BLeの電位は比較的低
いレベルＬとなる。選択メモリセルのしきい値が読み出
し電圧以上なら、ビット線BLeと共通ソース線C-source
との間は非導通となり、ビット線BLeの電位は比較的高
いレベルＨとなる。メモリセルが“10”状態のしきい値
より高いか否かを検出するには、読み出し電圧が例えば
0Vにされて読み出しが行われる（“10”読み出し）。メ
モリセルが“01”状態のしきい値より高いか否かを検出
するには、読み出し電圧が例えば1Vにされて読み出しが
行われる（“01”読み出し）。また、メモリセルが“0
0”状態のしきい値より高いか否かを検出するには、読
み出し電圧が例えば2Vにされて読み出しが行われる
（“00”読み出し）。
【００６４】“10”状態のメモリセルは、読み出し電圧
0Vに対して0.4Vの読み出しマージンを持たせるため、し
きい値が0.4V以上となるように書き込まれる。このた
め、“10”に書き込む場合、書き込みベリファイにより
メモリセルのしきい値が0.4Vに達したと検出されたら、
書き込みが禁止される。
【００６５】従来では、しきい値が0.4Vに達したか否か
しか検出されないので、図６に示すように、しきい値は
比較的幅広い分布を持つ。
【００６６】本実施の形態では、しきい値が目標のしき
い値より若干低いレベルに達したか否かを検出して、し
きい値の上昇速度が第２段階書き込みにより抑制され
る。このため、しきい値の分布幅は図６中の実線で示す
ように従来よりも狭めることができる。他の“01”、
“00”状態に関しても同様である。
【００６７】書き込みベリファイは、選択されたワード
線WL2に異なる値のベリファイ電圧、例えば、0.2V、0.4
V、1.2V、1.4V、2.2V、2.4Vが順次供給されることで行
われる。メモリセルのしきい値がベリファイ電圧以下な
ら、ビット線BLeと共通ソース線C-sourceとの間が導通
して、ビット線BLeの電位は比較的低いレベルＬとな
る。メモリセルのしきい値がベリファイ電圧以上なら、
ビット線BLeと共通ソース線C-sourceとの間は非導通と
なり、ビット線BLeの電位は比較的高いレベルＨとな
る。
【００６８】メモリセルの目標のしきい値が0.4Vの場
合、その目標のしきい値よりも若干低いレベルのしきい
値、本例では例えば0.2Vより高いか否かを検出するに
は、ベリファイ電圧が0.2Vにされて書き込みベリファイ
が行われる（“10”第１段階書き込みベリファイ）。メ
モリセルのしきい値が目標のしきい値0.4Vより高いか否
かを検出するには、ベリファイ電圧が0.4Vにされて書き
込みベリファイが行われる（“10”第２段階書き込みベ
リファイ）。
【００６９】メモリセルの目標のしきい値が1.4Vの場
合、その目標のしきい値よりも若干低いレベルのしきい
値、本例では例えば1.2Vより高いか否かを検出するに
は、ベリファイ電圧が1.2Vにされて書き込みベリファイ
が行われる（“01”第１段階書き込みベリファイ）。メ
モリセルのしきい値が目標のしきい値1.4Vより高いか否
かを検出するには、ベリファイ電圧が1.4Vにされて書き
込みベリファイが行われる（“01”第２段階書き込みベ
リファイ）。
【００７０】メモリセルの目標のしきい値が2.4Vの場
合、その目標のしきい値よりも若干低いレベルのしきい
値、本例では例えば2.2Vより高いか否かを検出するに
は、ベリファイ電圧が2.2Vにされて書き込みベリファイ
が行われる（“00”第１段階書き込みベリファイ）。メ
モリセルのしきい値が目標のしきい値2.4Vより高いか否
かを検出するには、ベリファイ電圧が2.4Vにされて書き
込みベリファイが行われる（“00”第２段階書き込みベ
リファイ）。
【００７１】図７は、従来の書き込み方法としきい値の
変化状態を示している。図中、白抜きの四角は書き込み
易いメモリセルのしきい値及びこのメモリセルに供給さ
れる書き込み制御電圧（ビット線BLの電圧）を示し、黒
の四角は書き込み難いメモリセルのしきい値及びこのメ
モリセルに供給される書き込み制御電圧（ビット線BLの
電圧）を示している。この２つのメモリセルは同一ペー
ジのデータを記憶する。どちらも初期状態では消去され
ており、負のしきい値を持っているとする。
【００７２】書き込み電圧Vpgmは複数のパルスに分割さ
れており、１パルス毎に例えば0.2Vづつ上昇する。すな
わち、書き込み電圧Vpgmの１パルス当たりの増加分Dvpg
mは0.2Vである。
【００７３】書き込み制御電圧であるビット線BLの電圧
が0Vにされると、数パルス後に、しきい値は書き込み電
圧Vpgmの電圧増加分と同じ0.2V/パルスの速度で上がっ
ていく。各書き込みパルス印加後に書き込みベリファイ
が行われ、書き込みベリファイ電圧にしきい値が達した
と検出されたメモリセルのビット線電圧がVddにされ、
メモリセル毎に書き込みが禁止されていく。従って、し
きい値は0.2Vの分布幅を持つ。
【００７４】図８は、第１の実施の形態に係わる多値フ
ラッシュメモリにおけるデータの書き込み方法と、しき
い値の変化状態を示している。図７の場合と同様に、白
抜きの四角は書き込み易いメモリセルのしきい値及びこ
のメモリセルに供給される書き込み制御電圧（ビット線
BLの電圧）を示し、黒の四角は書き込み難いメモリセル
のしきい値及びこのメモリセルに供給される書き込み制
御電圧（ビット線BLの電圧）を示している。この２つの
メモリセルは同一ページのそれぞれのカラムのデータを
記憶する。どちらも初期状態では消去されており、負の
しきい値を持っている。
【００７５】書き込み電圧Vpgmは複数のパルスに分割さ
れており、１パルス毎に例えば0.2Vづつ上昇する。すな
わち、書き込み電圧Vpgmの１パルス当たりの増加分Dvpg
mは0.2Vである。
【００７６】書き込み制御電圧であるビット線BLの電圧
が0Vにされて第１段階書き込みが行われる。そして、第
１段階書き込みにおいて、書き込み電圧Vpgmが数パルス
分供給された後に、しきい値は書き込み電圧Vpgmの電圧
増加分と同じ0.2V/パルスの速度で上がっていく。書き
込みパルスを１回印加した後毎に第１段階書き込みベリ
ファイあるいは第２段階書き込みベリファイが行われ
る。
【００７７】第１段階書き込みベリファイ電圧にしきい
値が達したと検出されたメモリセルのビット線電圧は、
その後、0.4Vにされ、メモリセル毎に第２段階書き込み
に移る。第２段階書き込みベリファイ電圧にしきい値が
達したと検出されたメモリセルのビット線電圧はVddに
され、メモリセル毎に書き込みが禁止されていく。
【００７８】第２段階書き込みになって、数パルスの間
はしきい値の上昇率が第１段階書き込み時における0.2V
/パルスよりも低く抑制される。すなわち、ビット線BL
の電圧つまり書き込み制御電圧は、第１段階書き込み時
では0Vであるが、第２段階書き込みになると0.4Vに増加
する。このため、第２段階書き込みでは第１段階書き込
みと比べてより書き込み難くなる。第２段階書き込み時
におけるしきい値の上昇率は、例えばほぼ0V/パルスか
ら0.05V/パルスの範囲の値に抑制される。すなわち、第
２段階書き込み時では、しきい値は高々0.05Vの分布幅
しか持たない。
【００７９】書き込みパルス幅を20μsec、書き込みベ
リファイに要する時間を5μsecとすると、従来では書き
込み時間は(20μsec+5μsec)×18パルス＝450μsecとな
る。
【００８０】従来において、0.05Vのしきい値分布を実
現させるためには、書き込み電圧Vpgmの電圧増加分Dvpg
mを0.05V、つまり0.2Vの４分の１の値にする必要がある
ので、450μsec×4 ＝1800μsecとなる。
【００８１】一方、本実施の形態によれば、図８に示す
ように、0.2V/パルスの電圧増加分Dvpgmで0.05Vのしき
い値分布幅が実現でき、その書き込み時間は、(20μsec
+5μsec+5μsec)×20パルス＝600μsecとなる。
【００８２】つまり、従来に比べて同じ0.05Vのしきい
値分布を実現するために要する書き込み時間は３分の１
に短縮される。
【００８３】第１段階書き込みベリファイ電圧を“10”
第１段階書き込みベリファイ電圧とし、第２段階書き込
みベリファイ電圧を“10”第２段階書き込みベリファイ
電圧とすることで、“10”書き込みが行われる。
【００８４】図９は、本実施の形態における同一メモリ
セルへの上位ページデータの書き込み方法としきい値の
変化状態を示している。図７、図８の場合と同様に、白
抜きの四角は書き込み易いメモリセルのしきい値及びこ
のメモリセルに供給される書き込み制御電圧（ビット線
BLの電圧）を示し、黒の四角は書き込み難いメモリセル
のしきい値及びこのメモリセルに供給される書き込み制
御電圧（ビット線BLの電圧）を示している。この２つの
メモリセルは同一ページのそれぞれのカラムのデータを
記憶する。
【００８５】白抜きの四角で示される書き込み易いメモ
リセルは、初期状態では消去されており負のしきい値を
持っており、このメモリセルは“01”状態に書き込まれ
るとする。黒の四角で示されるメモリセルは、初期状態
では“10”の状態に既に書き込まれており、このメモリ
セルは“00”状態に書き込まれるとする。
【００８６】書き込み電圧Vpgmは複数のパルスに分割さ
れており、１パルス毎に例えば0.2Vづつ上昇する。すな
わち、書き込み電圧Vpgmの１パルス当たりの増加分Dvpg
mは0.2Vである。
【００８７】書き込み制御電圧であるビット線BLの電圧
が0Vにされて第１段階書き込みが行われる。そして、数
パルス後には、しきい値は書き込み電圧Vpgmの電圧増加
分と同じ0.2V/パルスの速度で上がっていく。書き込み
パルスが印加された後毎に“01”第１段階書き込みベリ
ファイが行われる。目標のしきい値よりも若干低いしき
い値に書き込まれた後は、書き込みパルスが印加された
後毎に“01”第２段階書き込みベリファイが行われる。
その後、“00”第１段階書き込みベリファイと“00”第
２段階書き込みベリファイが行われる。
【００８８】白抜きの四角で示されるメモリセルのしき
い値が“01”第１段階書き込みベリファイ電圧に達した
と検出されたら、その後、ビット線電圧が0.4Vにされ、
第２段階書き込みに移る。黒の四角で示されるメモリセ
ルのしきい値が“00”第１段階書き込みベリファイ電圧
に達したと検出されたら、その後、ビット線電圧が0.4V
にされ、第２段階書き込みに移る。
【００８９】また、白抜きの四角で示されるメモリセル
のしきい値が“01”第２段階書き込みベリファイ電圧に
達したと検出されたら、その後、ビット線電圧がVddに
され、書き込みが禁止される。さらに、黒の四角で示さ
れるメモリセルのしきい値が“00”第２段階書き込みベ
リファイ電圧に達したと検出されたら、その後、ビット
線電圧がVddにされ、書き込みが禁止される。
【００９０】データ“01”及び“00”の両方に関し、第
２段階書き込みになってから、書き込み電圧の数パルス
の間は、しきい値の増加分が例えばほぼ0V/パルスから
0.05V/パルスの範囲の値に抑制されるため、しきい値は
0.05Vの分布幅しか持たない。
【００９１】図１０は、本実施の形態において、１つの
メモリセルに下位ページのデータを書き込む際の各部の
信号波形を示している。
【００９２】時間tp0からtp7までが書き込みステップで
あり、この期間にメモリセルに書き込みパルスが与えら
れる。時間tfv0からtfv6までが“10”第１段階書き込み
ベリファイ期間であり、時間tsv0からtsv6までが“10”
第２段階書き込みベリファイ期間である。本例ではワー
ド線WL2と偶数番目のビット線BLeが選択される場合を示
している。
【００９３】書き込みステップで、書き込み制御電圧で
あるビット線BLeは、第１段階書き込みならば0Vに、第
２段階書き込みならば0.4Vにそれぞれされ、書き込み禁
止ならVdd（例えば2.5V）にされる。
【００９４】各書き込みベリファイ期間には、まずビッ
ト線BLeが例えば0.7Vに充電される。その後、選択ワー
ド線WL2が各書き込みベリファイ電圧に達すると、もし
メモリセルのしきい値が書き込みベリファイ電圧に達し
ていればビット線BLeは0.7Vに維持される。メモリセル
のしきい値が書き込みベリファイ電圧に達していなけれ
ば、ビット線BLeは0Vに向かって下がる。時間tfv4ある
いはtsv4のタイミングでビット線BLeの電圧をセンスア
ンプで検出すれば、メモリセルのしきい値が書き込みベ
リファイ電圧に達しているか否か検出できる。メモリセ
ルのしきい値が書き込みベリファイ電圧に達していれば
検出結果はパスである。
【００９５】図１１は、第１の実施の形態における、１
つのメモリセルに対する下位ページのデータ書き込み時
の制御アルゴリズムを示している。
【００９６】まず、ホストからのデータ入力コマンドを
受け取り、ステートマシン８にデータ入力コマンドを設
定する（Ｓ１）。ホストからのアドレスデータを受け取
り、ステートマシン８に書き込みページを選択するため
のアドレスを設定する（Ｓ２）。次に、１ページ分の書
き込みデータを受け取り、それぞれの対応するデータ記
憶部DS1に書き込みデータを設定する（Ｓ３）。ホスト
が発行した書き込みコマンドを受け取り、ステートマシ
ン８に書き込みコマンドを設定する（Ｓ４）。書き込み
コマンドが設定されて、Ｓ５からＳ１６のステップが自
動的に内部でステートマシン８によって起動される。
【００９７】各データ記憶部DS1のデータは対応するデ
ータ記憶部DS2にコピーされる（Ｓ５）。その後、書き
込み電圧Vpgmの初期値を12Vに設定し、また、書き込み
カウンタPCを０に設定する（Ｓ６）。データ記憶部DS1
のデータが“０”でかつデータ記憶部DS2のデータが
“０”なら第１段階書き込みであるので、書き込み制御
電圧であるビット線BLの電圧を0Vにする。データ記憶部
DS1のデータが“０”かつデータ記憶部DS2のデータが
“１”なら第２段階書き込みであるので、書き込み制御
電圧であるビット線BLの電圧を0.4Vにする。データ記憶
部DS1のデータが“１”かつデータ記憶部DS2のデータが
“１”なら書き込み禁止であるので、書き込み制御電圧
であるビット線BLの電圧をVddに設定する（Ｓ７）。
【００９８】設定された書き込み電圧Vpgmと書き込み制
御電圧とを用いて１ページ分のメモリセルに対して書き
込みパルスを与える書き込みステップを実行する（Ｓ
８）。全てのデータ記憶部DS2のデータが“１”か否か
を検出し、全て“１”なら第１段階ステータスをパスと
判断し、そうでなければパスでないと判断する（Ｓ
９）。後述するが、全てのデータ記憶部DS2のデータが
“１”であれば、前段の書き込みステップ（Ｓ８）で第
１段階書き込みされたメモリセルは無い。
【００９９】第１段階ステータスがパスでなければ、
“10”第１段階書き込みベリファイが起動され（Ｓ１
０）、１ページ分のメモリセルのうち検出結果がパスと
なったメモリセルに対応するデータ記憶部DS2のデータ
を“０”から“１”に変える。データ記憶部DS2のデー
タが“１”であるものは、その“１”状態を保持する。
【０１００】第１段階ステータスがパスの場合、あるい
は“10”第１段階書き込みベリファイが終了すると、
“10”第２段階書き込みベリファイが起動される（Ｓ１
１）。１ページ分のメモリセルのうち検出結果がパスと
なったメモリセルに対応するデータ記憶部DS1のデータ
を“０”から“１”に変える。データ記憶部DS1のデー
タが“１”であるものは、その“１”状態を保持する。
【０１０１】“10”第２段階書き込みベリファイ後、全
てのデータ記憶部DS1のデータが“１”か否かを検出
し、全て“１”なら第２段階ステータスをパスと判断
し、そうでなければパスでないと判断する（Ｓ１２）。
第２段階ステータスがパスであれば、正常に書き込みが
終了したとして、書きこみステータスをパスに設定して
書き込み終了となる（Ｓ１３）。
【０１０２】第２段階ステータスがパスでなければ書き
込みカウンタPCを調べ（Ｓ１４）、その値が20以上であ
れば正常に書き込めなかったとして、書きこみステータ
スをフェイルに設定して書き込み終了となる（Ｓ１
５）。書き込みカウンタPCの値が20より少なければ、書
き込みカウンタPCの値を１だけ増やし、さらに、書き込
み電圧Vpgmの設定値を0.2V増やし（Ｓ１６）、再度ステ
ップＳ７を経て書き込みステップＳ８となる。なお、上
記書き込み回数は20回に限定されるではなく、適宜変更
してもよい。
【０１０３】表２は、図１１に示される書き込みアルゴ
リズムにおいて、データ記憶部DS1とDS2の“10”第１段
階書き込みベリファイ前後のデータと、対応するメモリ
セルのしきい値（Vt）との関係を示している。
【０１０４】
【表２】
【０１０５】ｎ番目の“10”第１段階書き込みベリファ
イ前のデータ記憶部DS1とDS2の取り得る値は0/0、0/1、
1/1のいずれかである。0/0は、n-1番目の書き込みステ
ップまでにメモリセルのしきい値が“10”第１段階書き
込みベリファイ電圧にも達していないことを示してい
る。0/1は、n-1番目の書き込みステップまでにメモリセ
ルのしきい値が“10”第１段階書き込みベリファイ電圧
には達したが、“10”第２段階書き込みベリファイ電圧
には達していないことを示している。1/1は、n-1番目の
書き込みステップまでにメモリセルのしきい値が“10”
第２段階書き込みベリファイ電圧に達したことを示して
いる。n-1番目の書き込みステップまでにメモリセルの
しきい値が“10”第２段階書き込みベリファイ電圧には
達したが、“10”第１段階書き込みベリファイ電圧には
達していないということはあり得ないので、1/0という
状態はこの実施の形態では存在しない。
【０１０６】１番目の“10”第１段階書き込みベリファ
イ前のデータ記憶部DS1とDS2の取り得る値は0/0か1/1で
ある。
【０１０７】メモリセルのしきい値がｎ番目の書き込み
ステップで“10”第１段階書き込みベリファイ電圧であ
る0.2Vに達していなければ、“10”第１段階書き込みベ
リファイでの検出結果はパスではないので、データ記憶
部DS2のデータは変更されない。メモリセルのしきい値
がｎ番目の書き込みステップで“10”第１段階書き込み
ベリファイ電圧である0.2Vに達していれば、“10”第１
段階書き込みベリファイでの検出結果はパスなので、デ
ータ記憶部DS2のデータは“１”に変更される。既に
“１”であるデータ記憶部DS2のデータはメモリセルの
しきい値によらず変更されない。
【０１０８】表３は、図１１に示されるアルゴリズムに
おいて、データ記憶部DS1とDS2の“10”第２段階書き込
みベリファイ前後のデータと、対応するメモリセルのし
きい値との関係を示している。
【０１０９】
【表３】
【０１１０】ｎ番目の“10”第２段階書き込みベリファ
イ前のデータ記憶部DS1とDS2の取り得る値は0/0、0/1、
1/1のいずれかである。0/0は、ｎ番目の書き込みステッ
プ後にメモリセルのしきい値が“10”第１段階書き込み
ベリファイ電圧にも達していないことを示している。0/
1は、ｎ番目の書き込みステップまでにメモリセルのし
きい値が“10”第１段階書き込みベリファイ電圧には達
したが、n-1番目の書き込みステップまではメモリセル
のしきい値が“10”第２段階書き込みベリファイ電圧に
は達していないことを示している。1/1は、n-1番目の書
き込みステップまでにメモリセルのしきい値が“10”第
２段階書き込みベリファイ電圧に達したことを示してい
る。
【０１１１】n-1番目の書き込みステップまでにメモリ
セルのしきい値が“10”第２段階書き込みベリファイ電
圧には達したが、ｎ番目の書き込みステップまでにメモ
リセルのしきい値が“10”第１段階書き込みベリファイ
電圧には達していないことはあり得ないので、1/0とい
う状態はこの実施の形態では存在しない。
【０１１２】メモリセルのしきい値が、ｎ番目の書き込
みステップで“10”第２段階書き込みベリファイ電圧で
ある0.4Vに達していなければ、“10”第２段階書き込み
ベリファイでの検出結果はパスではないので、データ記
憶部DS1のデータは変更されない。メモリセルのしきい
値が、ｎ番目の書き込みステップで“10”第２段階書き
込みベリファイ電圧である0.4Vに達していれば、“10”
第２段階書き込みベリファイでの検出結果はパスなの
で、データ記憶部DS1のデータは“１”に変更される。
既に“１”であるデータ記憶部DS1のデータはメモリセ
ルのしきい値によらず変更されない。0/0は、“10”第
２段階書き込みベリファイによって変更されることはな
い。
【０１１３】図１２は、上記実施の形態における、メモ
リセルに対する上位ページのデータ書き込み時の制御ア
ルゴリズムを示している。
【０１１４】まず、ホストからのデータ入力コマンドを
受け取りステートマシン８にデータ入力コマンドを設定
する（Ｓ１）。ホストからのアドレスデータを受け取
り、ステートマシン８に書き込みページを選択するため
のアドレスを設定する（Ｓ２）。次に、１ページ分の書
き込みデータを受け取り、それぞれのデータ記憶部DS1
に対応する書き込みデータを設定する（Ｓ３）。ホスト
が発行した書き込みコマンドを受け取りステートマシン
８に書き込みコマンドを設定する（Ｓ４）。書き込みコ
マンドが設定されて、Ｓ５〜Ｓ２０のステップが自動的
に内部でステートマシン８によって起動される。
【０１１５】まず、“10”読み出しが起動され（Ｓ
５）、パス（メモリセルのデータが“10”）の場合は、
対応するデータ記憶部DS3に“０”を設定する。パスで
なければ対応するデータ記憶部DS3に“１”を設定す
る。次に、各データ記憶部DS1のデータを対応するデー
タ記憶部DS2にコピーする（Ｓ６）。その後、書き込み
電圧Vpgmの初期値を14Vに設定し、また、書き込みカウ
ンタPCを０に設定する（Ｓ７）。データ記憶部DS1のデ
ータが“０”かつデータ記憶部DS2のデータが“０”な
ら第１段階書き込みであるので、書き込み制御電圧であ
るビット線BLの電圧を0Vにし、データ記憶部DS1のデー
タが“０”かつデータ記憶部DS2のデータが“１”なら
第２段階書き込みであるので、書き込み制御電圧である
ビット線BLの電圧を0.4Vにし、データ記憶部DS1のデー
タが“１”かつデータ記憶部DS2のデータが“１”なら
書き込み禁止であるので、書き込み制御電圧であるビッ
ト線BLの電圧をVddに設定する（Ｓ８）。この後は、設
定された書き込み電圧Vpgmと書き込み制御電圧とを用い
て１ページ分のメモリセルに対して書き込みパルスを与
える書き込みステップとなる（Ｓ９）。
【０１１６】データ記憶部DS3に“０”が記憶されてい
る全てのデータ記憶回路２０で、その全てのデータ記憶
部DS2のデータが“１”か否かを検出し、全て“１”な
ら“00”第１段階ステータスをパスと判断し、そうでな
ければパスでないと判断する（Ｓ１０）。後ほど説明す
るが、その全てのデータ記憶部DS2のデータが“１”で
あれば、前段の書き込みステップ（Ｓ９）で“00”第１
段階書き込みされたメモリセルは無い。
【０１１７】“00”第１段階ステータスがパスでなけれ
ば、“00”第１段階書き込みベリファイが起動され（Ｓ
１１）、１ページ分のメモリセルのうち検出結果がパス
となったメモリセルに対応しかつデータ記憶部DS3のデ
ータが“０”であるデータ記憶回路２０内のデータ記憶
部DS2のデータを“０”から“１”に変える。データ記
憶部DS2のデータが既に“１”であるものは、その
“１”状態を保持する。
【０１１８】“00”第１段階ステータスがパスの場合、
あるいは“00”第１段階書き込みベリファイが終了する
と、“00”第２段階書き込みベリファイが起動される
（Ｓ１２）。１ページ分のメモリセルのうち検出結果が
パスとなったメモリセルに対応しかつデータ記憶部DS3
のデータが“０”であるデータ記憶回路２０中のデータ
記憶部DS1のデータを“０”から“１”に変える。既に
データ記憶部DS1のデータが“１”であるものは、その
“１”状態を保持する。
【０１１９】次に、データ記憶部DS3に“１”を記憶し
ている全てのデータ記憶回路２０で、その全てのデータ
記憶部DS2のデータが“１”か否かを検出し、全て
“１”なら“01”第１段階ステータスをパスと判断し、
そうでなければパスでないと判断する（Ｓ１３）。後ほ
ど説明するが、その全てのデータ記憶部DS2のデータが
“１”であれば、前段の書き込みステップ（Ｓ９）で
“01”第１段階書き込みされたメモリセルは無い。
【０１２０】“01”第１段階ステータスがパスでなけれ
ば、“01”第１段階書き込みベリファイが起動され（Ｓ
１４）、１ページ分のメモリセルのうち検出結果がパス
となったメモリセルに対応しかつデータ記憶部DS3のデ
ータが“１”であるデータ記憶回路２０内のデータ記憶
部DS2のデータを“０”から“１”に変える。既にデー
タ記憶部DS2のデータが“１”であるものは、その
“１”状態を保持する。
【０１２１】“01”第１段階ステータスがパスの場合、
あるいは“01”第１段階書き込みベリファイが終了する
と、“01”第２段階書き込みベリファイが起動される
（Ｓ１５）。１ページ分のメモリセルのうち検出結果が
パスとなったメモリセルに対応しかつデータ記憶部DS3
のデータが“１”であるデータ記憶回路２０内のデータ
記憶部DS1のデータを“０”から“１”に変える。既に
データ記憶部DS1のデータが“１”であるものは、その
“１”状態を保持する。
【０１２２】“01”第２段階書き込みベリファイ後、全
てのデータ記憶部DS1のデータが“１”か否かを検出
し、全て“１”なら第２段階ステータスをパスと判断
し、そうでなければパスでないと判断する（Ｓ１６）。
第２段階ステータスがパスであれば、正常に書き込みが
終了したとして、書きこみステータスをパスに設定して
書き込み終了となる（Ｓ１７）。第２段階ステータスが
パスでなければ書き込みカウンタPCを調べ（Ｓ１８）、
その値が20以上であれば正常に書き込めなかったとし
て、書き込みステータスをフェイルに設定して書き込み
終了となる（Ｓ１９）。書き込みカウンタPCの値が20よ
り少なければ、書き込みカウンタPCの値を１だけ増や
し、さらに、書き込み電圧Vpgmの設定値を0.2V増加し
（Ｓ２０）、再度ステップＳ８を経て書き込みステップ
Ｓ９となる。この場合にも、上記書き込み回数は20回に
限定されるではなく、適宜変更してもよい。
【０１２３】表４は、図１１に示されるアルゴリズムに
おいて、データ記憶部DS1、DS2、DS3の“01”第１段階
書き込みベリファイ前後のデータと、対応するメモリセ
ルのしきい値（Vt）との関係を示している。
【０１２４】
【表４】
【０１２５】ｎ番目の“01”第１段階書き込みベリファ
イ前のデータ記憶部DS1、DS2、DS3の取り得る値は、0/0
/1、0/1/1、1/1/1、0/0/0、0/1/0、1/1/0のいずれかで
ある。0/0/1は、n-1番目の書き込みステップまでにメモ
リセルのしきい値が“01”第１段階書き込みベリファイ
電圧にも達していないことを示している。0/1/1は、n-1
番目の書き込みステップまでにメモリセルのしきい値が
“01”第１段階書き込みベリファイ電圧には達したが、
“01”第２段階書き込みベリファイ電圧には達していな
いことを示している。1/1/1は、n-1番目の書き込みステ
ップまでにメモリセルのしきい値が“01”第２段階書き
込みベリファイ電圧に達したことを示している。n-1番
目の書き込みステップまでにメモリセルのしきい値が
“01”第２段階書き込みベリファイ電圧には達したが、
“01”第１段階書き込みベリファイ電圧には達していな
いということはあり得ないので、1/0/1という状態はこ
の実施の形態では存在しない。
【０１２６】メモリセルのしきい値が、ｎ番目の書き込
みステップで“01”第１段階書き込みベリファイ電圧で
ある1.2Vに達していなければ、“01”第１段階書き込み
ベリファイでの検出結果はパスではないので、データ記
憶部DS2のデータは変更されない。メモリセルのしきい
値が、ｎ番目の書き込みステップで“01”第１段階書き
込みベリファイ電圧である1.2Vに達していれば“01”第
１段階書き込みベリファイでの検出結果はパスなので、
データ記憶部DS2のデータは“１”に変更される。既に
“１”であるデータ記憶部DS2のデータはメモリセルの
しきい値によらず変更されない。また、0/0/0、0/1/0、
1/1/0は“01”第１段階書き込みベリファイ対象ではな
いので変更されない。
【０１２７】表５は、図１２に示されるアルゴリズムに
おいて、データ記憶部DS1、DS2、DS3の“01”第２段階
書き込みベリファイ前後のデータと、対応するメモリセ
ルのしきい値（Vt）との関係を示している。
【０１２８】
【表５】
【０１２９】ｎ番目の“01”第２段階書き込みベリファ
イ前のデータ記憶部DS1、DS2、DS3の取り得る値は、0/0
/1、0/1/1、1/1/1、0/0/0、0/1/0、1/1/0のいずれかで
ある。0/0/1は、ｎ番目の書き込みステップ後にメモリ
セルのしきい値が“01”第１段階書き込みベリファイ電
圧にも達していないことを示している。0/1/1は、ｎ番
目の書き込みステップまでにメモリセルのしきい値が
“01”第１段階書き込みベリファイ電圧には達したが、
n-1番目の書き込みステップまではメモリセルのしきい
値が“01”第２段階書き込みベリファイ電圧には達して
いないことを示している。1/1/1は、n-1番目の書き込み
ステップまでにメモリセルのしきい値が“01”第２段階
書き込みベリファイ電圧に達したことを示している。n-
1番目の書き込みステップまでにメモリセルのしきい値
が“01”第２段階書き込みベリファイ電圧には達した
が、ｎ番目の書き込みステップまでにメモリセルのしき
い値が“01”第１段階書き込みベリファイ電圧には達し
ていないということはあり得ないので、1/0/1という状
態はこの実施の形態では存在しない。
【０１３０】メモリセルのしきい値が、ｎ番目の書き込
みステップで“01”第２段階書き込みベリファイ電圧で
ある1.4Vに達していなければ、“01”第２段階書き込み
ベリファイでの検出結果はパスではないので、データ記
憶部DS1のデータは変更されない。メモリセルのしきい
値が、ｎ番目の書き込みステップで“01”第２段階書き
込みベリファイ電圧である1.4Vに達していれば、“01”
第２段階書き込みベリファイでの検出結果はパスなの
で、データ記憶部DS1のデータは“１”に変更される。
既に“１”であるデータ記憶部DS1のデータはメモリセ
ルのしきい値によらず変更されない。0/0/1は、“01”
第２段階書き込みベリファイによって変更されることは
ない。また、0/0/0、0/1/0、1/1/0は“01”第２段階書
き込みベリファイ対象ではないので変更されない。
【０１３１】表６は、図１２に示されるアルゴリズムに
おいて、データ記憶部DS1、DS2、DS3の“00”第１段階
書き込みベリファイ前後のデータと、対応するメモリセ
ルのしきい値（Vt）との関係を示している。
【０１３２】
【表６】
【０１３３】ｎ番目の“00”第１段階書き込みベリファ
イ前のデータ記憶部DS1、DS2、DS3の取り得る値は、0/0
/1、0/1/1、1/1/1、0/0/0、0/1/0、1/1/0のいずれかで
ある。0/0/0は、n-1番目の書き込みステップまでにメモ
リセルのしきい値が“00”第１段階書き込みベリファイ
電圧にも達していないことを示している。0/1/0は、n-1
番目の書き込みステップまでにメモリセルのしきい値が
“00”第１段階書き込みベリファイ電圧には達したが、
“00”第２段階書き込みベリファイ電圧には達していな
いことを示している。1/1/0は、n-1番目の書き込みステ
ップまでにメモリセルのしきい値が“00”第２段階書き
込みベリファイ電圧に達したことを示している。n-1番
目の書き込みステップまでにメモリセルのしきい値が
“00”第２段階書き込みベリファイ電圧には達したが、
“00”第１段階書き込みベリファイ電圧には達していな
いということはあり得ないので、1/0/0という状態はこ
の実施の形態では存在しない。
【０１３４】メモリセルのしきい値が、ｎ番目の書き込
みステップで“00”第１段階書き込みベリファイ電圧で
ある2.2Vに達していなければ、“00”第１段階書き込み
ベリファイでの検出結果はパスではないので、データ記
憶部DS2のデータは変更されない。メモリセルのしきい
値が、ｎ番目の書き込みステップで“00”第１段階書き
込みベリファイ電圧である2.2Vに達していれば、“00”
第１段階書き込みベリファイでの検出結果はパスなの
で、データ記憶部DS2のデータは“１”に変更される。
既に“１”であるデータ記憶部DS2のデータはメモリセ
ルのしきい値によらず変更されない。また、0/0/1、0/1
/1、1/1/1は“01”第１段階書き込みベリファイ対象で
はないので変更されない。
【０１３５】表７は、図１２に示されるアルゴリズムに
おいて、データ記憶部DS1、DS2、DS3の“00”第２段階
書き込みベリファイ前後のデータと、対応するメモリセ
ルのしきい値（Vt）との関係を示している。
【０１３６】
【表７】
【０１３７】ｎ番目の“00”第２段階書き込みベリファ
イ前のデータ記憶部DS1、DS2、DS3の取り得る値は、0/0
/1、0/1/1、1/1/1、0/0/0、0/1/0、1/1/0のいずれかで
ある。0/0/0は、ｎ番目の書き込みステップ後にメモリ
セルのしきい値が“00”第１段階書き込みベリファイ電
圧にも達していないことを示している。0/1/0は、ｎ番
目の書き込みステップまでにメモリセルのしきい値が
“00”第１段階書き込みベリファイ電圧には達したが、
n-1番目の書き込みステップまではメモリセルのしきい
値が“00”第２段階書き込みベリファイ電圧には達して
いないことを示している。1/1/0は、n-1番目の書き込み
ステップまでにメモリセルのしきい値が“00”第２段階
書き込みベリファイ電圧に達したことを示している。n-
1番目の書き込みステップまでにメモリセルのしきい値
が“00”第２段階書き込みベリファイ電圧には達した
が、ｎ番目の書き込みステップまでにメモリセルのしき
い値が“00”第１段階書き込みベリファイ電圧には達し
ていないということはあり得ないので、1/0/0という状
態はこの実施の形態では存在しない。
【０１３８】メモリセルのしきい値が、ｎ番目の書き込
みステップで“00”第２段階書き込みベリファイ電圧で
ある2.4Vに達していなければ、“00”第２段階書き込み
ベリファイでの検出結果はパスではないので、データ記
憶部DS1のデータは変更されない。メモリセルのしきい
値が、ｎ番目の書き込みステップで“00”第２段階書き
込みベリファイ電圧である2.4Vに達していれば、“00”
第２段階書き込みベリファイでの検出結果はパスなの
で、データ記憶部DS1のデータは“１”に変更される。
既に“１”であるデータ記憶部DS1のデータはメモリセ
ルのしきい値によらず変更されない。0/0/0は、“00”
第２段階書き込みベリファイによって変更されることは
ない。また、0/0/1、0/1/1、1/1/1は、“00”第２段階
書き込みベリファイ対象ではないので変更されない。
【０１３９】図１３は、ブロック内の書き込み順を制御
するための制御アルゴリズムを示す。
【０１４０】まず始めにワード線WL0を選択し、偶数番
目のビット線に接続された複数のメモリセルで構成され
る１つのページに下位のデータを書き込む。その後、奇
数番目のビット線に接続された複数のメモリセルで構成
される１つのページに下位のデータを書き込む。３番目
に、偶数番目のビット線に接続された複数のメモリセル
で構成される１つのページに上位のデータを書き込ん
で、最後に奇数番目のビット線に接続された複数のメモ
リセルで構成される１つのページに上位のデータを書き
込む。以下、同様に他のワード線WL1、WL2、WL3…につ
いても上記同様の順番でデータを書き込んで行く。
【０１４１】これにより、隣接するメモリセルの浮遊ゲ
ート相互間の干渉を最小に抑えることができる。つま
り、後で書き込まれるメモリセルは、その状態が“11”
から“10”、“11”から“01”、あるいは“10”から
“00”に遷移しても、“11”から“00”に遷移すること
は無い。“11”から“00”への遷移は隣接するメモリセ
ルのしきい値を最も上昇させる。
【０１４２】図１４は、メモリセルの下位ページのデー
タの読み出しを行う際の制御アルゴリズムを示してい
る。
【０１４３】まず、ホストからの読み出しコマンドを受
け取り、ステートマシン８に読み出しコマンドを設定す
る（Ｓ１）。ホストからのアドレスデータを受け取り、
ステートマシン８に読み出しページを選択するためのア
ドレスを設定する（Ｓ２）。アドレスが設定されて、Ｓ
３〜Ｓ５のステップが自動的に内部でステートマシン８
によって起動される。
【０１４４】まず始めに“01”読み出しが起動される
（Ｓ３）。“01”読み出しの際にはワード線WLには1Vが
供給される。メモリセルのしきい値が“01”データより
も低ければ、センスアンプによる読み出し結果は“１”
となり、“01”データよりも高ければ読み出し結果は
“０”となる。読み出した結果は対応するデータ記憶部
DS3に記憶される。次に“10”読み出しが起動される
（Ｓ４）。“10”読み出しの際にはワード線WLには0Vが
供給される。メモリセルのしきい値が“10”データより
も低ければ、センスアンプによる読み出し結果は“１”
となり、“10”データよりも高ければ読み出し結果は
“０”となる。読み出した結果は対応するデータ記憶部
DS2に記憶される。最後に“00”読み出しが起動される
（Ｓ５）。“00”読み出しの際にはワード線WLには2Vが
供給される。メモリセルのしきい値が“00”データより
も低ければ、センスアンプによる読み出し結果は“１”
となり、“00”データよりも高ければ読み出し結果は
“０”となる。“00”読み出しで得られた結果と、対応
するデータ記憶部DS2とDS3のデータとから下位のページ
のデータが論理演算され、それが対応するデータ記憶部
DS1に記憶される。そして、データ記憶部DS1に記憶され
たデータが下位のページのデータとして外部に出力され
る。
【０１４５】例えば、データ記憶部DS3に記憶されてい
る“01”読み出しの結果が“１”でかつデータ記憶部DS
2に記憶されている“10”読み出しの結果も“１”であ
れば、下位のページのデータの論理演算結果は“１”と
なる。データ記憶部DS3に記憶されている“01”読み出
しの結果が“１”でかつデータ記憶部DS2に記憶されて
いる“10”読み出しの結果が“０”であれば、下位のペ
ージのデータの論理演算結果は“０”となる。データ記
憶部DS3に記憶されている“01”読み出しの結果が
“０”でかつ“00”読み出し結果も“０”であれば、下
位のページのデータの論理演算結果は“０”となる。デ
ータ記憶部DS3に記憶されている“01”読み出しの結果
が“０”でかつ“00”読み出し結果が“１”であれば、
下位のページのデータの論理演算結果は“１”となる。
【０１４６】つまり、上記のような論理演算を行う演算
回路は、DS3が“１”のときはDS2の値を下位のページの
データとしてデータ記憶部DS1に記憶し、かつDS3が
“０”のときは“01”読み出しの結果の値を下位のペー
ジのデータとしてデータ記憶部DS1に記憶するように構
成されていればよい。
【０１４７】図１５は、メモリセルの上位ページのデー
タの読み出しを行う際の制御アルゴリズムを示してい
る。
【０１４８】まず、ホストからの読み出しコマンドを受
け取り、ステートマシン８に読み出しコマンドを設定す
る（Ｓ１）。ホストからのアドレスデータを受け取り、
ステートマシン８に読み出しページを選択するためのア
ドレスを設定する（Ｓ２）。アドレスが設定されて、Ｓ
３のステップが自動的に内部でステートマシン８によっ
て起動される。
【０１４９】ステップＳ３では“01”読み出しが起動さ
れる。読み出した結果は上位ページのデータであり、対
応するデータ記憶部DS1に記憶される。すなわち、“0
1”読み出しの結果がそのまま上位のページのデータと
なる。そして、データ記憶部DS1のデータが外部に出力
される。
【０１５０】以上のように、第１の実施の形態の多値フ
ラッシュメモリによれば、書き込み時間の増加を抑えつ
つ、しきい値分布幅を縮めることができて信頼性の向上
を図ることができる。
【０１５１】次にこの発明の第２の実施の形態について
説明する。
【０１５２】図１６（ａ）は、図１０に示された信号波
形図から書き込みステップの部分を抽出したものであ
る。なお、ここでは例えばビット線BLeの電圧が0.4Vに
されており、第２段階書き込みの場合が示されている。
第１の実施の形態では、書き込みステップの際、ワード
線WLに所定の書き込み電圧（図では例えば18.0V）が印
加されている間中、書き込み制御電圧であるビット線BL
の電圧を一定電圧、例えば0.4Vに保ったままで書き込み
を行っている。
【０１５３】これに対し、第２の実施の形態では、図１
６（ｂ）に示すように、選択されたワード線WL2に書き
込み電圧Vpgmが印加されている期間のうちの一定期間中
（図中のＴwr）のみ書き込み制御電圧であるビット線BL
の電圧を0Vとし、その後、書き込みを禁止するようにVd
dとする。
【０１５４】なお、ビット線BLの電圧を0Vにする上記一
定期間Ｔwrの長さは、第１段階書き込み時に比べ第２段
階書き込み時の方が短くなるようにすることで、第１の
実施の形態と同等に、第２段階書き込み時におけるしき
い値の増加分を第１段階書き込み時のそれよりも抑制で
きる。
【０１５５】すなわち、第２の実施の形態によれば、書
き込み制御電圧の実効電圧を、書き込み制御電圧である
ビット線BLの電圧を書き込みステップの期間中一定にす
る第１の実施の形態の場合と同等にすることができ、第
１の実施の形態の場合と同様の効果が得られる。
【０１５６】次にこの発明の第３の実施の形態について
説明する。
【０１５７】図１７は、図１０に示された信号波形図に
対応する信号波形図を示している。
【０１５８】図１０に示されるように、第１の実施の形
態では、第１段階書き込みベリファイが終了した後は、
ビット線の電圧が充電後の電圧を維持している場合でも
いったんビット線の電圧を0Vにリセットし、第２段階書
き込みベリファイを行うためにビット線を再度充電する
ようにしている。
【０１５９】これに対し、第３の実施の形態の場合に
は、以下のようにして書き込みベリファイを行う。
【０１６０】第１段階書き込みベリファイ時には、まず
ビット線BLeが例えば0.7Vに充電される。その後、選択
ワード線WL2が第１段階書き込みベリファイ電圧に達す
ると、もしメモリセルのしきい値が第１段階書き込みベ
リファイ電圧に達していれば、ビット線BLeは0.7Vは維
持する。もしメモリセルのしきい値が第１段階書き込み
ベリファイ電圧に達していなければ、ビット線BLeは0V
に向かって下がる。図１８中のtfv4のタイミングでビッ
ト線BLeの電圧を検出すれば、メモリセルのしきい値が
第１段階書き込みベリファイ電圧に達しているか否か検
出できる。メモリセルのしきい値が書き込みベリファイ
電圧に達していれば検出結果はパスである。
【０１６１】その後、タイミングtfv5あるいは同タイミ
ングのtsv3で、選択ワード線WL2の電圧を第１段階書き
込みベリファイ電圧から第２段階書き込みベリファイ電
圧にスイッチする。例えば、図１７に示すように選択ワ
ード線WL2の電圧を0.2Vから0.4Vに上昇させる。もし、
メモリセルのしきい値が第２段階書き込みベリファイ電
圧に達していれば、ビット線BLeは0.7Vは維持する。メ
モリセルのしきい値が第２段階書き込みベリファイ電圧
に達していなければ、ビット線BLeは0Vに向かって下が
る。そして、tsv4のタイミングでビット線BLeの電圧を
検出すれば、メモリセルのしきい値が第２段階書き込み
ベリファイ電圧に達しているか否か検出できる。メモリ
セルのしきい値が書き込みベリファイ電圧に達していれ
ば検出結果はパスである。
【０１６２】第３の実施の形態では、第１の実施の形態
と同様の効果が得られる上に、第２段階書き込みベリフ
ァイ時のビット線の充電時間が省略でき、より高速に書
き込みが行えるという効果がさらに得られる。なお、デ
ータ“01”やデータ“00”の第１あるいは第２段階書き
込みベリファイの場合も書き込みベリファイ電圧の値を
変えるだけで同様に実施できる。
【０１６３】なお、上記各実施の形態では、１つのメモ
リセルに対し２ビットのデータ、つまりそれぞれ４値の
データを記憶させる場合について説明したが、これは１
つのメモリセルに対し４値以上のデータを記憶させる場
合にも容易に実施することができることはもちろんであ
る。
【０１６４】
【発明の効果】以上説明したようにこの発明によれば、
書き込み時間の増加を抑えつつ、しきい値分布幅を縮め
ることができて、信頼性の高い不揮発性半導体記憶装置
を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わるフラッシュ
メモリの全体の構成を示すブロック図。
【図２】図１中のメモリセルアレイの内部構成を示すブ
ロック図及びメモリセルアレイ内に設けられるNAND型メ
モリユニットの回路図。
【図３】図１中のメモリセルアレイのカラム方向の素子
構造を示す断面図。
【図４】図１中のメモリセルアレイのロウ方向の素子構
造を示す断面図。
【図５】図１中のカラム制御回路の主要部の構成を抽出
して示すブロック図。
【図６】第１の実施の形態に係わる多値フラッシュメモ
リの多値データとメモリセルのしきい値の関係を示す
図。
【図７】従来の書き込み方法としきい値の変化状態を示
す図。
【図８】第１の実施の形態に係わる多値フラッシュメモ
リにおけるデータの書き込み方法としきい値の変化状態
を示す図。
【図９】第１の実施の形態における同一メモリセルへの
上位ページデータの書き込み方法としきい値の変化状態
を示す図。
【図１０】第１の実施の形態において１つのメモリセル
に下位ページのデータを書き込む際の各部の信号波形を
示す図。
【図１１】第１の実施の形態における１つのメモリセル
に対する下位ページのデータ書き込み時の制御アルゴリ
ズムを示す図。
【図１２】第１の実施の形態におけるメモリセルに対す
る上位ページのデータ書き込み時の制御アルゴリズムを
示す図。
【図１３】第１の実施の形態においてブロック内の書き
込み順を制御するための制御アルゴリズムを示す図。
【図１４】第１の実施の形態においてメモリセルの下位
ページのデータの読み出しを行う際の制御アルゴリズム
を示す図。
【図１５】第１の実施の形態においてメモリセルの上位
ページのデータの読み出しを行う際の制御アルゴリズム
を示す図。
【図１６】第１及び第２の実施の形態による書き込みス
テップの信号波形図。
【図１７】第３の実施の形態において１つのメモリセル
データを書き込む際の各部の信号波形を示す図。
【図１８】従来の問題点を説明するための断面図及びし
きい値の分布状態を示す図。
【符号の説明】
１…メモリセルアレイ、 ２…カラム制御回路、 ３…ロウ制御回路、 ４…ソース線制御回路、 ５…Ｐウェル制御回路、 ６…データ入出力バッファ、 ７…コマンド・インターフェイス、 ８…ステートマシン、 １０…ｐ型半導体基板、 １１…ｎ型ウェル、 １２…ｐ型ウェル、 １３…ｎ型拡散層、 １４…ｐ型拡散層、 １５…ｎ型拡散層、 １６…トンネル酸化膜、 １７…ONO膜、 ２０…データ記憶回路。 BLOCK…メモリセルブロック、 BL…ビット線、 WL…ワード線、 SG…選択ゲート線、 C-source…共通ソース線、 Ｍ…メモリセル、 S1、S2…選択ゲート、 C-p-well…ウェル線、 STI…素子分離、 CG…制御ゲート、 FG…浮遊ゲート、 DS1、DS2、DS3…データ記憶部、 Qn1、Qn2…ｎチャネルMOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 ジアン・チェン アメリカ合衆国、 94089、 カリフォル ニア州、 サニーベール、 カスピアン コート 140 Ｆターム(参考） 5B025 AA01 AD04 AD14 AE08 5F083 EP02 EP23 EP33 EP34 EP42 EP55 EP56 EP76 ER03 ER05 ER22 GA11 GA15 MA06 MA16 MA19 NA01 ZA20 ZA21 5F101 BA01 BA29 BA36 BB05 BC01 BD22 BD35 BD36 BE02 BE05 BE07 BF05 BH26

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 電気的にデータの書き換えが可能な不揮
    発性半導体メモリセルと、 前記メモリセルにデータを書き込む書き込み回路であ
    り、前記メモリセルに書き込み電圧と書き込み制御電圧
    とを供給して前記メモリセルに書き込みを行い、前記メ
    モリセルが第１の書き込み状態に達したら前記書き込み
    制御電圧の供給状態を変えて前記メモリセルに書き込み
    を行い、前記メモリセルが第２の書き込み状態に達した
    ら前記書き込み制御電圧の供給状態をさらに変えて前記
    メモリセルの書き込みを禁止する書き込み回路とを具備
    したことを特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 電気的にデータの書き換えが可能な不揮
    発性半導体メモリセルと、 前記メモリセルにデータを書き込む書き込み回路であ
    り、前記メモリセルに書き込み電圧と第１の値を有する
    書き込み制御電圧とを供給して前記メモリセルに書き込
    みを行い、前記メモリセルが第１の書き込み状態に達し
    たら前記書き込み制御電圧の値を前記第１の値とは異な
    る第２の値に変えて前記メモリセルに書き込みを行い、
    前記メモリセルが第２の書き込み状態に達したら前記書
    き込み制御電圧の値を前記第１及び第２の値とはそれぞ
    れ異なる第３の値に変えて前記メモリセルの書き込みを
    禁止する書き込み回路とを具備したことを特徴とする不
    揮発性半導体記憶装置。
  3. 【請求項３】 前記第２の値が前記第１の値よりも大き
    く、前記第３の値が前記第２の値よりも大きいことを特
    徴とする請求項２記載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記第３の値が電源電圧の値であること
    を特徴とする請求項３記載の不揮発性半導体記憶装置。
  5. 【請求項５】 電気的にデータの書き換えが可能な不揮
    発性半導体メモリセルと、 前記メモリセルにデータを書き込む書き込み回路であ
    り、前記メモリセルに書き込み電圧を供給した状態で第
    １の値を有する書き込み制御電圧を第１の期間だけ供給
    して前記メモリセルに書き込みを行い、前記メモリセル
    が第１の書き込み状態に達したら前記メモリセルに前記
    書き込み電圧を供給した状態で前記第１の値を有する書
    き込み制御電圧を前記第１の期間とは異なる第２の期間
    だけ供給して前記メモリセルに書き込みを行い、前記メ
    モリセルが第２の書き込み状態に達したら前記書き込み
    制御電圧の値を前記第１の値とは異なる第２の値に変え
    て前記メモリセルの書き込みを禁止する書き込み回路と
    を具備したことを特徴とする不揮発性半導体記憶装置。
  6. 【請求項６】 前記第２の期間が前記第１の期間よりも
    短く、前記第２の値が前記第１の値よりも大きいことを
    特徴とする請求項５記載の不揮発性半導体記憶装置。
  7. 【請求項７】 前記第２の値が電源電圧の値であること
    を特徴とする請求項６記載の不揮発性半導体記憶装置。
  8. 【請求項８】 前記不揮発性半導体メモリセルはｎ値
    （ｎは３以上の正の整数）のデータを記憶する請求項
    １、２、５のいずれか１項記載の不揮発性半導体記憶装
    置。
  9. 【請求項９】 前記書き込み回路は、前記不揮発性半導
    体メモリセルに対して書き込みを行う際に前記書き込み
    電圧の値を変化させて書き込みを行うことを特徴とする
    請求項１、２、５のいずれか１項記載の不揮発性半導体
    記憶装置。
  10. 【請求項１０】 前記書き込み回路は、前記不揮発性半
    導体メモリセルに対して書き込みを行う際に前記書き込
    み電圧の値が順次増加するように変化させて書き込みを
    行うことを特徴とする請求項１、２、５のいずれか１項
    記載の不揮発性半導体記憶装置。
  11. 【請求項１１】 前記書き込み回路は、前記不揮発性半
    導体メモリセルに対して書き込みを行う際に前記書き込
    み電圧の値が一定の割合で順次増加するように変化させ
    て書き込みを行うことを特徴とする請求項１、２、５の
    いずれか１項記載の不揮発性半導体記憶装置。
  12. 【請求項１２】 前記不揮発性半導体メモリセルが浮遊
    ゲート、制御ゲート、ソース、及びドレインを有する不
    揮発性トランジスタであり、前記書き込み回路は前記書
    き込み電圧を前記不揮発性トランジスタの制御ゲートに
    供給し、前記書き込み制御電圧を前記不揮発性トランジ
    スタのドレインに供給することを特徴とする請求項１、
    ２、５のいずれか１項記載の不揮発性半導体記憶装置。
  13. 【請求項１３】 それぞれ電気的にデータの書き換えが
    可能な複数の不揮発性半導体メモリセルと、 前記複数のメモリセルに共通に接続された複数のワード
    線と、 前記複数のメモリセルのそれぞれに接続された複数のビ
    ット線と、 前記複数のメモリセルにデータを書き込む書き込み回路
    とを具備し、 前記書き込み回路は、前記複数のビット線のそれぞれに
    対応して設けられ、第１及び第２の制御データを記憶す
    るデータ記憶回路を有し、 前記書き込み回路は、 対応するメモリセルに書き込むべきデータに応じて前記
    データ記憶回路に第１の制御データを設定し、 前記ワード線に書き込み電圧を供給すると共に前記第１
    の制御データとして書き込みが必要なデータが記憶され
    ている前記データ記憶回路に対応するビット線に書き込
    み制御電圧を供給して対応するメモリセルに書き込みを
    行い、 書き込みが行われている前記メモリセルのうち第１の書
    き込み状態に達したメモリセルに対応する前記データ記
    憶回路に前記第２の制御データとして第１の書き込み状
    態が終了したことを表すデータを設定した後、前記書き
    込み制御電圧の供給状態を変えて前記第１の書き込み状
    態に達した前記メモリセルに書き込みを行い、 書き込みが行われているメモリセルのうち第２の書き込
    み状態に達したメモリセルに対応する前記データ記憶回
    路に第１の制御データとして第２の書き込み状態が終了
    したことを表すデータを設定した後、前記書き込み制御
    電圧の供給状態をさらに変えて前記第２の書き込み状態
    に達した前記メモリセルの書き込みを禁止することを特
    徴とする不揮発性半導体記憶装置。
  14. 【請求項１４】 前記書き込み回路は、前記データ記憶
    回路に第２の制御データとして第１の書き込み状態が終
    了したことを表すデータを設定した後はそのデータを保
    持させることを特徴とする請求項１３記載の不揮発性半
    導体記憶装置。
  15. 【請求項１５】 前記書き込み回路は、前記データ記憶
    回路に前記第２の制御データとして第１の書き込み状態
    が終了したことを表すデータを設定した後に、前記書き
    込み制御電圧の値を変えて前記第１の書き込み状態に達
    した前記メモリセルに書き込みを行うことを特徴とする
    請求項１３記載の不揮発性半導体記憶装置。
  16. 【請求項１６】 前記書き込み回路は、前記データ記憶
    回路に前記第２の制御データとして第１の書き込み状態
    が終了したことを表すデータを設定した後に、前記書き
    込み制御電圧の供給期間を変えて前記第１の書き込み状
    態に達した前記メモリセルに書き込みを行うことを特徴
    とする請求項１３記載の不揮発性半導体記憶装置。
  17. 【請求項１７】 電気的にデータの書き換えが可能な不
    揮発性半導体メモリセルと、 前記メモリセルにデータを書き込む書き込み回路であ
    り、前記メモリセルにその値が順次増加する書き込み電
    圧と第１の実効電圧を有する書き込み制御電圧とを供給
    して前記メモリセルに書き込みを行い、前記メモリセル
    が第１の書き込み状態に達したら前記書き込み制御電圧
    を前記第１の実効電圧とは異なる第２の実効電圧に変え
    て前記メモリセルに供給して前記メモリセルに書き込み
    を行い、前記メモリセルが第２の書き込み状態に達した
    ら前記メモリセルの書き込みを禁止する書き込み回路と
    を具備したことを特徴とする不揮発性半導体記憶装置。
  18. 【請求項１８】 電気的にデータの書き換えが可能な不
    揮発性半導体メモリセルと、 前記メモリセルにデータを書き込む書き込み回路であ
    り、前記メモリセルに一定値ずつ値が順次増加するよう
    な書き込み電圧と第１の実効電圧を有する書き込み制御
    電圧とを供給して前記メモリセルに書き込みを行い、前
    記メモリセルが第１の書き込み状態に達したら前記書き
    込み制御電圧を前記第１の実効電圧とは異なる第２の実
    効電圧に変えて前記メモリセルに供給して前記メモリセ
    ルに書き込みを行い、前記メモリセルが第２の書き込み
    状態に達したら前記メモリセルの書き込みを禁止する書
    き込み回路とを具備し、 前記第２の実効電圧と前記第１の実効電圧との差が、前
    記書き込み電圧の値を増加させる一定値よりも大きく設
    定されていることを特徴とする不揮発性半導体記憶装
    置。
  19. 【請求項１９】 前記不揮発性半導体メモリセルはｎ値
    （ｎは３以上の正の整数）のデータを記憶する請求項１
    ８または１９記載の不揮発性半導体記憶装置。
  20. 【請求項２０】 前記不揮発性半導体メモリセルが浮遊
    ゲート、制御ゲート、ソース、及びドレインを有する不
    揮発性トランジスタであり、 前記書き込み回路は前記書き込み電圧を前記不揮発性ト
    ランジスタの制御ゲートに供給し、前記書き込み制御電
    圧を前記不揮発性トランジスタのドレインに供給するこ
    とを特徴とする請求項１８または１９記載の不揮発性半
    導体記憶装置。
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