KR20030057259A - 하나의 메모리 셀에 다중치 데이터를 기억시키는 불휘발성반도체 기억 장치 - Google Patents

하나의 메모리 셀에 다중치 데이터를 기억시키는 불휘발성반도체 기억 장치 Download PDF

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Abstract

전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 메모리 셀과, 메모리 셀에 데이터를 기입하는 기입 회로로서, 메모리 셀에 기입 전압 Vpgm과 기입 제어 전압 VBL을 공급하여 메모리 셀에 기입을 행하고, 메모리 셀이 제1 기입 상태에 이르면 기입 제어 전압 VBL의 값을 바꾸어 메모리 셀에 기입을 행하고, 메모리 셀이 제2 기입 상태에 이르면 기입 제어 전압 VBL의 값을 Vdd로 바꾸어 메모리 셀 M의 기입을 금지하는 기입 회로를 포함한다.

Description

하나의 메모리 셀에 다중치 데이터를 기억시키는 불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE ADAPTED TO STORE A MULTI-VALUED DATA IN A SINGLE MEMORY CELL}
본 발명은 전기적으로 데이터의 재기입이 가능한 불휘발성 반도체 기억 장치에 관한 것으로, 특히 하나의 메모리 셀에 대하여 2치 이상의 다중치 데이터를 기억하는 다중치 플래시 메모리에 관한 것이다.
플래시 메모리에서는 소거, 기입이 행해짐으로써 메모리 셀 트랜지스터의 부유 게이트의 축적 전하량이 변하고, 이에 따라 임계치가 변화하여 데이터가 기억된다. 예를 들면, 마이너스의 임계치를 "1" 데이터에, 플러스의 임계치를 "0" 데이터에 대응시킨다.
최근, 비트 단가를 낮추기 위해서, 또는 기억 용량을 늘리기 위해서, 하나의 메모리 셀에 복수 비트의 데이터를 기억시키는 다중치 플래시 메모리가 개발되고 있다. 2비트의 데이터를 하나의 메모리 셀에 기억시키기 위해서 그 메모리 셀은 4개의 임계치대(帶)를 데이터에 따라 갖는다.
메모리 셀의 임계치를 정밀하게 제어함으로써, 신뢰성이 높은 디바이스를 얻을 수 있다. 임계치의 제어를 정밀하게 행하기 위해서, 기입 전압 Vpgm을 일정한 비율로 높이면서 데이터 기입을 행하는 방법이, "Fast and Accurate Programming Method for Multi-level NAND EEPROMs, pp129-130, Digest of 1995 Symposium on VLSI Technology"등에 제안되어 있다.
여기에 기재된 방법에서는, 기입 전압 Vpgm을 예를 들면, 0.2V/10μsec의 비율로 높이면서 기입함으로써, 하나의 임계치 분포 폭은 이론적으로 0.2V로 제어할 수 있다. 통상, 기입 전압 Vpgm은 복수의 기입 펄스로 분할되고, 각 펄스의 전압 Vpgm은 일정한 비율로 상승된다. 이에 따라, 동등한 효과를 얻을 수 있다. 각 펄스의 메모리 셀에 인가한 후에, 임계치를 확인하여 소정의 검증 레벨에 도달하면, 기입은 종료된다.
한편, 가공 치수의 미세화도 진행되고 있다. 이 때문에, 메모리 셀 사이의 거리가 단축되어, 다중치 플래시 메모리에서도 여러가지 문제가 야기되고 있다. 즉, 미세화가 진행됨에 따라 부유 게이트 사이의 거리가 단축되어, 다음과 같은 문제가 야기된다.
두 개의 서로 이웃하는 메모리 셀 A와 B를 가정한다. 우선, 두 개 모두 동시에 소거되고, 각각 -3V의 임계치를 갖는 것으로 가정한다. 먼저, A 메모리 셀에 임의의 데이터가 기입된다. 이에 따라, 그 임계치는 예를 들어 0.5V∼1V가 된다. 그 후, B 메모리 셀에 다른 데이터를 기입한다. B 메모리 셀의 임계치가 예를 들어 1.5V∼2V가 되면, 부유 게이트간 상호 용량 결합에 의해, A 메모리 셀의 부유 게이트의 전위가 낮아져, 그 임계치가 상승한다. 예를 들면, 1V∼1.5V로 상승한다.
본 예에서는 본래 A와 B 메모리 셀의 임계치 차(판독 마진)는 최소로 0.5V가 될 것이다. 그러나, 부유 게이트간 상호 용량 결합에 의해 0V로 줄어든다. 즉, 다른 데이터를 구별하기 위한 임계치 차가 줄어들어, 판독 마진이 소멸한다.
도 1a 내지 도 1c를 이용하여, 상기한 바와 같이 사전에 데이터가 기입된 메모리 셀의 임계치가 다른 메모리 셀에 대한 기입의 영향을 받아 변화하는 것을 설명한다.
도 1a는 소거 후의 메모리 셀에 대하여 기입이 행해진 후의 부유 게이트 FG1의 전하의 패턴을 나타낸다. 기입이 행해진 메모리 셀의 부유 게이트 FG1에는 전자가 축적된다. 도 1a에서는 전자를 「-」 기호로 나타낸다. 그 후, 그 양측에 위치하는 부유 게이트 FG2, FG3을 갖는 다른 메모리 셀에 대하여 기입이 행해진다. 그러면, 도 1b에 도시한 바와 같이 처음에 기입된 메모리 셀의 부유 게이트 FG1에 변화가 일어난다. 인접한 부유 게이트 FG2, FG3 간의 정전 용량 결합에 의해, 처음에 기입된 메모리 셀의 전위가 낮아지고, 임계치가 도 1c에 도시된 바와 같이 상승한다. 그 결과, 부유 게이트 FG1을 갖는 메모리 셀의 임계치는 넓게 분포한다. 또, 도 1a, 도 1b에서, WL은 부유 게이트 FG1, FG2, FG3을 갖는 메모리 셀에 공통으로 설치된 워드선(제어 게이트)이다.
이러한 문제에 대하여, 임계치 분포 폭을 좁게 하는 기술은 금후 매우 중요시 된다.
이러한 문제를 해결하기 위해서, 기입 전압 Vpgm의 상승량 Dvpgm을 줄이는 것을 생각할 수 있다. 예를 들면, 상승량 Dvpgm을 0.5V로부터 0.1V로 함으로써, 임계치 분포 폭이 0.5V로부터 0.1V가 되어, 판독 마진이 0.4V 증가한다.
그러나, 상승량이 1/5이 됨으로써, 기입 펄스의 수는 5배 필요하게 되어, 기입 시간이 5배가 되는 문제가 새롭게 발생한다.
이와 같이 종래에서는 판독 마진을 확보하여 신뢰성을 높이고자 하면 기입 시간이 증가하는 문제가 있었다.
본 발명은 상기한 바와 같은 문제점을 고려하여 이루어진 것으로, 그 목적은 기입 시간의 증가를 억제하면서, 임계치 분포 폭을 단축하고, 신뢰성이 높은 불휘발성 반도체 기억 장치를 제공하는 것이다.
도 1a 내지 도 1c는 종래의 문제점을 설명하기 위한 단면도 및 임계치의 분포 상태를 나타내는 도면.
도 2는 본 발명의 제1 실시예에 따른 플래시 메모리의 전체 구성을 나타내는 블록도.
도 3a는 도 2의 메모리 셀 어레이의 내부 구성을 나타내는 블록도이고, 도 3b는 도 3a의 각 블록 내에 설치되는 NAND형 메모리 유닛의 회로도.
도 4는 도 2의 메모리 셀 어레이의 컬럼 방향의 소자 구조를 나타내는 단면도.
도 5a 및 도 5b는 도 2의 메모리 셀 어레이의 로우 방향의 소자 구조를 나타내는 단면도.
도 6은 도 2의 컬럼 제어 회로의 주요부의 구성을 추출하여 나타내는 블록도.
도 7은 제1 실시예에 따른 다중치 플래시 메모리의 다중치 데이터와 메모리 셀의 임계치의 관계를 나타내는 도면.
도 8은 종래의 기입 방법과 임계치의 변화 상태를 나타내는 도면.
도 9는 제1 실시예에 따른 다중치 플래시 메모리에서의 데이터 기입 방법과 임계치의 변화 상태를 나타내는 도면.
도 10은 제1 실시예에 있어서의 동일 메모리 셀에의 상위 페이지 데이터의 기입 방법과 임계치의 변화 상태를 나타내는 도면.
도 11은 제1 실시예에 있어서 하나의 메모리 셀에 하위 페이지의 데이터를 기입할 때의 각 부의 신호 파형을 나타내는 도면.
도 12는 제1 실시예에 있어서의 하나의 메모리 셀에 대한 하위 페이지의 데이터 기입 시의 제어 알고리즘을 나타내는 도면.
도 13은 제1 실시예에 있어서의 메모리 셀에 대한 상위 페이지의 데이터 기입 시의 제어 알고리즘을 나타내는 도면.
도 14는 제1 실시예에 있어서 블록 내의 기입 순서를 제어하기 위한 제어 알고리즘을 나타내는 도면.
도 15는 제1 실시예에 있어서 메모리 셀의 하위 페이지의 데이터 판독을 행할 때의 제어 알고리즘을 나타내는 도면.
도 16은 제1 실시예에 있어서 메모리 셀의 상위 페이지의 데이터 판독을 행할 때의 제어 알고리즘을 나타내는 도면.
도 17a는 실시예에 의한 기입 단계의 신호 파형도이고, 도 17b는 제2 실시예에 의한 기입 단계의 신호 파형도.
도 18은 제3 실시예에 있어서 하나의 메모리 셀 데이터를 기입할 때의 각 부의 신호 파형을 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 메모리 셀 어레이
2 : 컬럼 제어 회로
3 : 로우 제어 회로
4 : 소스선 제어 회로
5 : P 웰 제어 회로
6 : 데이터 입출력 버퍼
7 : 커맨드 인터페이스
8 : 스테이트 머신
10 : p형 반도체 기판
11 : n형 웰
12 : p형 웰
13 : n형 확산층
14 : p형 확산층
15 : n형 확산층
16 : 터널 산화막
17 : ONO막
20 : 데이터 기억 회로
BLOCKi : 메모리 셀 블록
BL : 비트선
WL : 워드선
SG : 선택 게이트선
C-source : 공통 소스선
M : 메모리 셀
S1, S2 : 선택 게이트
C-p-well : 웰선
STI : 소자 분리
CG : 제어 게이트
FG : 부유 게이트
DS1, DS2, DS3 : 데이터 기억부
Qn1, Qn2 : n채널 MOS 트랜지스터
본 발명의 제1 양상에 따라, 전기적으로 데이터의 재기입이 가능한 하나의 불휘발성 반도체 메모리 셀과, 상기 메모리 셀에 데이터를 기입하는 기입 회로로서, 상기 메모리 셀에 기입 전압과 기입 제어 전압을 공급하여 상기 메모리 셀에 대하여 제1 단계 기입을 행하고, 상기 제1 단계 기입이 종료하면 상기 기입 제어 전압의 공급 상태를 바꾸어 상기 메모리 셀에 대하여 제2 단계 기입을 행하고, 상기 제2 단계 기입이 종료하면 상기 기입 제어 전압의 공급 상태를 다시 한 번 바꾸어 상기 메모리 셀의 기입을 금지하는 기입 회로를 포함하는 불휘발성 반도체 장치를 제공한다.
본 발명의 제2 양상에 따라, 각각 전기적으로 데이터의 재기입이 가능한 복수의 불휘발성 반도체 메모리 셀과, 상기 복수의 메모리 셀에 공통으로 접속된 워드선과, 상기 복수의 메모리 셀의 각각에 접속된 복수의 비트선과, 상기 복수의 메모리 셀에 데이터를 기입하는 기입 회로를 포함하고, 상기 기입 회로는 상기 복수의 비트선에 대응하여 설치되고, 제1 및 제2 제어 데이터를 기억하는 데이터 기억 회로를 포함하여, 대응하는 메모리 셀에 기입해야 할 데이터에 따라 상기 데이터 기억 회로에 제1 제어 데이터를 설정하고, 상기 워드선에 기입 전압을 공급함과 함께 상기 제1 제어 데이터로서 기입이 필요한 데이터가 기억되어 있는 상기 데이터 기억 회로에 대응하는 비트선에 기입 제어 전압을 공급하여 대응하는 메모리 셀에 기입을 행하고, 기입이 행해지고 있는 상기 메모리 셀 중 제1 기입 상태에 이른 메모리 셀에 대응하는 상기 데이터 기억 회로에 상기 제2 제어 데이터로서 제1 기입 상태가 종료한 것을 나타내는 데이터를 설정한 후, 상기 기입 제어 전압의 공급 상태를 바꾸어 상기 제1 기입 상태에 이른 상기 메모리 셀에 기입을 행하고, 기입이 행해지고 있는 메모리 셀 중 제2 기입 상태에 이른 메모리 셀에 대응하는 상기 데이터 기억 회로에 제1 제어 데이터로서 제2 기입 상태가 종료한 것을 나타내는 데이터를 설정한 후, 상기 기입 제어 전압의 공급 상태를 다시 한 번 바꾸어 상기 제2 기입 상태에 이른 상기 메모리 셀의 기입을 금지하는 불휘발성 반도체 기억 장치를 제공한다.
본 발명의 제3 양상에 따라, 전기적으로 데이터의 재기입이 가능한 하나의 불휘발성 반도체 메모리 셀과, 상기 메모리 셀에 데이터를 기입하는 기입 회로로서, 상기 메모리 셀에 그 값이 순차적으로 증가하는 기입 전압과 제1 실효 전압을 갖는 기입 제어 전압을 공급하여 상기 메모리 셀에 대하여 제1 단계 기입을 행하고, 상기 제1 단계 기입이 종료하면 상기 기입 제어 전압을 상기 제1 실효 전압과는 다른 제2 실효 전압으로 바꾸어 상기 메모리 셀에 대하여 제2 단계 기입을 행하고, 상기 제2 단계 기입이 종료하면 상기 메모리 셀의 기입을 금지하는 기입 회로를 포함하는 불휘발성 반도체 기억 장치를 제공한다.
〈실시예〉
이하, 도면을 참조하여 본 발명을 실시예에 따라 설명한다.
도 2는 본 발명의 제1 실시예에 따른 다중치 플래시 메모리의 전체 구성을 나타내는 블록도이다.
메모리 셀 어레이(1) 내에는 복수의 플래시 메모리 셀, 복수의 비트선 및 워드선이 설치된다. 복수의 플래시 메모리 셀은 매트릭스 형상으로 배치된다.
컬럼 제어 회로(2) 및 로우 제어 회로(3)가 메모리 셀 어레이(1)에 인접하여 설치된다. 상기 컬럼 제어 회로(2)는 메모리 셀 어레이(1) 내의 비트선을 제어하고, 메모리 셀의 데이터 소거, 메모리 셀에의 데이터 기입, 및 메모리 셀로부터의 데이터 판독을 행한다.
상기 로우 제어 회로(3)는 메모리 셀 어레이(1) 내의 워드선을 선택하고, 소거, 기입, 판독에 필요한 전압을 공급한다.
또한, 메모리 셀 어레이(1)의 소스선을 제어하는 소스선 제어 회로(4)와, 메모리 셀 어레이(1)가 형성되는 p형 웰을 제어하는 P웰 제어 회로(5)가 설치된다.
데이터 입출력 버퍼(6)는 외부 I/O선을 통해 호스트에 접속된다. 이 데이터 입출력 버퍼(6)는 기입 데이터의 수취, 판독 데이터의 출력, 어드레스 데이터나 커맨드 데이터의 수취를 행한다. 데이터 입출력 버퍼(6)로 수취된 기입 데이터는 컬럼 제어 회로(2)에 보내진다. 또한, 데이터 입출력 버퍼(6)는 컬럼 제어 회로(2)로부터 판독된 데이터를 수취한다.
메모리 셀 어레이(1) 내의 메모리 셀의 선택을 행하기 위해서, 외부로부터의 어드레스 데이터가 스테이트 머신(8)을 통해 컬럼 제어 회로(2) 및 로우 제어 회로(3)에 보내진다.
또한, 호스트로부터의 커맨드 데이터가 커맨드 인터페이스(7)에 보내진다. 커맨드 인터페이스(7)는 호스트로부터의 제어 신호를 받아, 데이터 입출력 버퍼(6)에 입력된 데이터가 기입 데이터인지, 커맨드 데이터인지, 어드레스 데이터인지를 판단하고, 커맨드 데이터이면 수취하여 커맨드 신호로서 스테이트 머신(8)에 전송한다.
스테이트 머신(8)은 플래시 메모리 전체의 관리를 행하는 것으로, 호스트로부터의 커맨드를 받아, 판독, 기입, 소거의 각 동작 및 데이터의 입출력 관리를 행한다. 또한, 스테이트 머신(8) 내에는 각 메모리 셀에 대한 데이터의 기입 횟수를 카운트하기 위한 기입 카운터 PC가 설치된다.
도 3a는 도 2의 메모리 셀 어레이(1)의 내부 구성을 나타내는 블록도이다. 메모리 셀 어레이(1) 내의 복수의 메모리 셀은 복수의 블록 BLOCK0∼BLOCK1023으로 분할된다. 블록은 소거의 최소 단위이다. 각 블록 BLOCKi(i=0∼1023 내에는 각각, 도 3b에 도시한 바와 같이 8512개의 NAND형 메모리 유닛이 설치된다.
본 예에서는 각 NAND형 메모리 유닛에는 직렬로 접속된 4개의 메모리 셀 M이 설치되며, 그 일단은 선택 게이트선 SGDi에 공통으로 접속된 선택 게이트 S1을 통해 비트선 BLe 또는 BLo에 접속되고, 타단은 선택 게이트선 SGSi에 공통으로 접속된 선택 게이트 S2를 통해 공통 소스선 C-source에 접속된다.
각각의 메모리 셀 M은 제어 게이트, 부유 게이트, 소스 및 드레인을 갖고, 각 4개의 메모리 셀 M의 제어 게이트는 워드선 WL0i∼WL3i 중 대응하는 것에 공통으로 접속된다.
0부터 짝수번째 비트선 BLe와 홀수번째 비트선 BLo에 대하여, 상호 독립적으로 데이터의 기입과 판독이 행해진다. 1개의 워드선 WL에 제어 게이트가 접속되는 8512개의 메모리 셀 중, 짝수번째 비트선 BLe에 접속되는 4256개의 메모리 셀에 대하여 동시에 데이터의 기입과 판독이 행해진다.
각 메모리 셀이 각각 1비트의 데이터를 기억하는 경우, 4256개의 메모리 셀에 기억되는 4256비트의 데이터가 페이지 단위를 구성한다. 하나의 메모리 셀이 2비트의 데이터를 기억하는 경우, 4256개의 메모리 셀은 2페이지분의 데이터를 기억한다. 홀수번째 비트선 BLo에 접속되는 4256개의 메모리 셀에서 다른 2페이지가 구성되며, 동일 페이지 내의 메모리 셀에 대하여 동시에 데이터의 기입과 판독이 행해진다.
도 4는 도 2의 메모리 셀 어레이(1)의 컬럼 방향의 소자 구조를 나타내는 단면도이다. p형 기판(10) 상에 n형 웰(11)이 형성되고, n형 웰(11) 내에 p형 웰(12)이 형성된다. 각 메모리 셀 M은 n형 확산층(13)에서 형성된 소스, 드레인과, 소스·드레인 사이의 채널 영역 상에 터널 산화막을 통해 형성된 부유 게이트 FG와, 이 부유 게이트 FG 상에 절연막을 통해 형성되어 워드선이 되는 제어 게이트 CG로 구성된다.
각 선택 게이트 S1, S2는 n형 확산층(13)에서 형성된 소스, 드레인과, 적층된 2중 구조의 선택 게이트선 SG로 각각 구성된다. 워드선 WL과 선택 게이트선 SG는 모두 도 2의 로우 제어 회로(3)에 접속되어, 로우 제어 회로(3)로부터의 출력 신호에 의해 제어된다.
4개의 메모리 셀 M과 선택 게이트 S1, S2로 이루어지는 NAND형 메모리 유닛의 일단은 컨택트홀 CB1을 통해 제1층의 메탈 배선층 M0에 접속된다. 이 메탈 배선층 M0은 비아 홀 V1을 통해, 비트선 BL이 되는 제2층의 메탈 배선층 M1에 접속된다. 비트선 BL은 도 3의 컬럼 제어 회로(2)에 접속된다.
NAND형 메모리 유닛의 타단은 컨택트홀 CB2를 통해, 공통 소스선 C-source가 되는 제1층의 메탈 배선층 M2에 접속된다. 공통 소스선 C-source는 도 2의 소스선제어 회로(4)에 접속된다.
n형 웰(11)의 표면에는 n형 확산층(14)이 형성되고, p형 웰(12)의 표면에는 p형 확산층(15)이 각각 형성되고, n형 확산층(14) 및 p형 확산층(15)은 컨택트홀 CB3, CB4를 통해 웰선 C-p-well이 되는 제1층의 메탈 배선층 M3에 공통 접속된다. 웰선 C-p-well은 도 2의 P 웰 제어 회로(5)에 접속된다.
도 5a, 도 5b는 메모리 셀 어레이(1)의 로우 방향의 소자 구조를 나타내는 단면도이다. 도 5a, 도 5b에 도시한 바와 같이 각 메모리 셀은 소자 분리 STI에 의해 상호 분리된다.
도 5a에 도시한 바와 같이 각 메모리 셀에서는 터널 산화막(16)을 통해 부유 게이트 FG가 채널 영역 상에 적층된다. 부유 게이트 FG 상에는 ONO막을 포함하는 절연막(17)을 통해 워드선 WL이 적층된다.
도 5b에 도시한 바와 같이 선택 게이트선 SG는 2중 구조로 된다. 그리고, 메모리 셀 어레이(1)의 끝 또는 일정수의 비트선마다 상하의 선택 게이트선 SG가 접속된다.
도 6은 도 2의 컬럼 제어 회로(2)의 주요부의 구성을 추출하여 나타낸다.
컬럼 제어 회로(2)에는 동일 컬럼 번호의 짝수번째 비트선 BLe와 홀수번째 비트선 BLo로 이루어지는 2개의 비트선마다 데이터 기억 회로(20)가 각각 설치된다. 또한, 컬럼 제어 회로(2)에는 상기 각 데이터 기억 회로(20)에 대응하여, 메모리 셀에 데이터를 기입하고 메모리 셀로부터 데이터를 판독하는 감지 증폭기가 설치된다.
상기 데이터 기억 회로(20)와 짝수번째 비트선 BLe와의 사이에는 컬럼 선택용 n채널 MOS 트랜지스터 Qn1이 접속되고, 홀수번째 비트선 BLo와의 사이에는 컬럼 선택용 n채널 MOS 트랜지스터 Qn2가 접속된다.
각 데이터 기억 회로(20)에 접속된 짝수번째 및 홀수번째 비트선 BLe, BLo는 어느 한쪽이 선택되어 데이터 기억 회로(20)에 접속되어, 데이터 기입 또는 판독을 위해 제어된다. 즉, 신호 EVENBL이 H 레벨, 신호 ODDBL이 L 레벨일 때는 MOS 트랜지스터 Qn1이 도통하여 짝수번째 비트선 BLe가 선택되고, 이 비트선 BLe가 데이터 기억 회로(20)에 접속된다. 신호 EVENBL이 L 레벨, 신호 ODDBL이 H 레벨일 때는, MOS 트랜지스터 Qn2가 도통하여 홀수번째 비트선 BLo가 선택되고, 이 비트선 BLo가 데이터 기억 회로(20)에 접속된다. 또한, 상기 신호 EVENBL은 짝수번째 비트선 BLe에 접속되는 모든 컬럼 선택용 n채널 MOS 트랜지스터에 공통으로 공급되고, 신호 ODDBL은 홀수번째 비트선 BLo에 접속되어 있는 모든 컬럼 선택용 n채널 MOS 트랜지스터에 공통으로 공급된다. 또한, 비선택 비트선 BL에 대해서는 도시하지 않은 다른 회로로 제어된다.
상기 각 데이터 기억 회로(20) 내에는 3개의 2진 데이터 기억부 DS1, DS2, DS3이 설치된다. 데이터 기억부 DS1은 내부의 데이터 입출력선(I/O 선)을 통해 데이터 입출력 버퍼(6)와 접속되고, 외부로부터 입력된 기입 데이터나 외부로 출력하는 판독 데이터를 기억한다. 데이터 기억부 DS2는 기입 후에 메모리 셀의 임계치를 확인(기입 검증)할 때의 검출 결과를 기억한다. 데이터 기억부 DS3은 메모리 셀의 데이터를 기입과 판독 시에 일시적으로 기억한다.
도 7은 제1 실시예에 따른 다중치 플래시 메모리의 다중치 데이터와 메모리 셀의 임계치의 관계를 나타내는 도면이다.
다음으로, 도 7을 참조하여, 상기 구성의 다중치 플래시 메모리의 동작을 설명한다. 또한, 본 예에서는 2비트, 즉 4치의 데이터를 하나의 메모리 셀에 기억하는 경우를 설명한다. 이 2비트 데이터로서는 "11", "10", "01", "00"이 전부이다. 이 두 개의 비트는 다른 로우 어드레스(다른 페이지)에 속한다.
또한, 상기 4치의 데이터는 임계치의 차이로서 메모리 셀에 기억되고, 도 7에 도시한 바와 같이 예를 들면 임계치가 가장 낮은 상태(예를 들면, 임계치 전압이 마이너스인 상태)를 데이터 "11"로 하고, 메모리 셀의 임계치가 2번째로 낮은 상태(예를 들면, 임계치 전압이 플러스인 상태)를 데이터 "10"으로 하고, 메모리 셀의 임계치가 3번째로 낮은 상태(예를 들면, 임계치 전압이 플러스인 상태)를 데이터 "01"로 하고, 메모리 셀의 임계치가 가장 높은 상태(예를 들면, 임계치 전압이 플러스인 상태)를 데이터 "00"으로 한다.
소거 후, 메모리 셀의 데이터는 "11"로 된다. 이 메모리 셀에의 하위 페이지의 기입 데이터가 "0"이면, 기입에 의해 "11"의 상태로부터 "10"으로 바뀐다. "1" 데이터 기입인 경우에는 "11" 그대로이다.
다음으로, 상위 페이지의 데이터가 기입된다. 만약 기입 데이터가 "1"이면, "11" 또는 "10"의 상태가 그대로 유지된다. 만약 기입 데이터가 "0"이면, "11"의 상태는 "01"로, "10"의 상태는 "00"으로 각각 바뀐다.
기입 동작 중에, 기입이 행해진 메모리 셀로부터 데이터를 판독하여, 기입이충분히 행해졌는지의 여부가 검증되는, 소위 기입 검증이 행해진다.
감지 증폭기에 의한 판독 데이터는 임계치가 0V 이하이면 "11"이라고 간주되고, 임계치가 0V 이상, 1V 이하이면 "10"이라고 간주된다. 또한, 임계치가 1V 이상, 2V 이하이면 "01"이라고 간주되고, 임계치가 2V 이상이면 "00"이라고 간주된다.
이와 같이 하나의 메모리 셀에 2비트 데이터를 기억시키기 위해서, 4치의 임계치가 이용된다. 실제 디바이스에서는 메모리 셀의 특성에 변동이 생기기 때문에, 그 임계치도 변동된다. 이 변동이 크면, 데이터의 구별을 할 수 없어 잘못된 데이터를 판독하게 된다.
본 실시예의 다중치 플래시 메모리에서는 도 7에 파선으로 도시한 바와 같이 종래의 다중치 플래시 메모리에서 발생된 임계치의 큰 변동을 실선과 같이 억제할 수 있다. 이 점에 대해서는 후술한다.
표 1은 제1 실시예에 따른 다중치 플래시 메모리의 소거, 기입, 판독, 기입 검증 시에, 각 부의 전압치를 일례로 나타낸다. 또한, 표 1에서는 기입과 판독 시에 워드선 WL2와 짝수번째 비트선 BLe가 선택된 경우의 예를 나타낸다.
소거 제1단계기입 제2단계 기입 기입금지 "10"판독 "01"판독 "00"판독 "10"제1단계기입검증 "10"제2단계기입검증 "01"제1단계기입검증 "01"제2단계기입검증 "00"제1단계기입검증 "00"제2단계기입검증
BLe 부유 0V 0.4V Vdd H또는L H또는L H또는L H또는L H또는L H또는L H또는L H또는L H또는L
BLo 부유 Vdd Vdd Vdd 0V 0V 0V 0V 0V 0V 0V 0V 0V
SGD 부유 Vdd Vdd Vdd 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
WL3 0V 10V 10V 10V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
WL2 0V Vpgm Vpgm Vpgm 0V 1V 2V 0.2V 0.4V 1.2V 1.4V 2.2V 2.4V
WL1 0V 0V 0V 0V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
WL0 0V 10V 10V 10V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
SGS 부유 0V 0V 0V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V 4.5V
C 소스 부유 0V 0V 0V 0V 0V 0V 0V 0V 0V 0V 0V 0V
C-p-웰 20V 0V 0V 0V 0V 0V 0V 0V 0V 0V 0V 0V 0V
소거 시에는 p형 웰(12)(웰선 C-p-well)에 20V가 공급되고, 선택된 블록의 전체 워드선 WL0에 0V가 공급된다. 이에 따라, 블록 내의 모든 메모리 셀 M의 부유 게이트 FG로부터 전자가 방출되어 임계치가 마이너스가 되어, "11" 상태로 된다. 여기서 비선택 블록의 워드선 및 비트선 BL 등은 전위적으로 부유 상태로 되지만, p형 웰(12)과의 용량 결합에 의해 20V 가까이로 된다.
기입은 제1 단계, 제2 단계 및 기입 금지의 순서로 행해진다. 우선, 선택된 워드선 WL2에 14V∼20V의 값을 갖는 프로그램 전압(기입 전압) Vpgm이 공급된다. 비선택의 워드선 중 선택 메모리 셀보다 비트선측에 배치된 메모리 셀의 각 워드선, 예를 들면 워드선 WL3에는 이 워드선 WL3이 접속된 메모리 셀이 도통되는 높은 전압, 예를 들면 10V가 공급된다. 한편, 비선택 워드선 중 선택 메모리 셀보다 웰선 C-p-well측에 배치된 메모리 셀의 각 워드선, 예를 들면 워드선 WL1에는 이 워드선 WL1이 접속된 메모리 셀이 비도통되는 낮은 전압, 예를 들면 0V가 공급된다. 또한, 선택된 비트선 BLe에는 0V의 전압이 공급된다. 그러면, 비트선 BLe에 공급된 0V의 전압이 선택된 메모리 셀의 드레인까지 전달되며, 제어 게이트 CG와 부유 게이트 FG의 사이의 용량 결합에 의해 부유 게이트 FG의 전위가 상승하고, 터널 산화막(도 5a의 터널 산화막(16))을 통해, 터널 현상에 의해 전자가 드레인으로부터 부유 게이트 FG에 주입되어, 임계치가 고속으로 상승한다(제1 단계 기입). 기입 시에, 임계치의 상승 속도를 억제하기 위해서는 비트선 BLe의 전압이 0.4V로 상승된다(제2 단계 기입). 임계치의 상승을 금지시키기 위해서는 비트선 BLe를 충분히 높은 전압, 예를 들면 전원 전압 Vdd(∼3V)로 한다(기입 금지).
판독은, 선택된 워드선 WL2에 다른 값의 판독 전압(0V, 1V, 2V)이 순차적으로 공급됨으로써 행해진다. 비선택의 남은 워드선에는 비선택 메모리 셀이 도통하는 값의 전압, 예를 들면 4.5V가 공급된다. 선택 메모리 셀의 임계치가 판독 전압 이하이면, 비트선 BLe와 공통 소스선 C-source 사이가 도통하여 전류가 흐르고, 비트선 BLe의 전위는 비교적 낮은 레벨 L이 된다. 선택 메모리 셀의 임계치가 판독 전압 이상이면, 비트선 BLe와 공통 소스선 C-source 사이는 비도통이 되고, 비트선 BLe의 전위는 비교적 높은 레벨 H가 된다. 메모리 셀이 "10" 상태의 임계치보다 높은지의 여부를 검출하기 위해서는 판독 전압이 예를 들면 0V로 되어 판독이 행해진다("10" 판독). 메모리 셀이 "01" 상태의 임계치보다 높은지의 여부를 검출하기 위해서는 판독 전압이 예를 들면 1V로 되어 판독이 행해진다("01" 판독). 또한, 메모리 셀이 "00" 상태의 임계치보다 높은지의 여부를 검출하기 위해서는 판독 전압이 예를 들면 2V로 되어 판독이 행해진다("00" 판독).
"10" 상태의 메모리 셀은, 판독 전압 0V에 대하여 0.4V의 판독 마진을 갖게하기 위해서, 임계치가 0.4V 이상이 되도록 기입된다. 이 때문에, "10"으로 기입하는 경우, 기입 검증에 의해 메모리 셀의 임계치가 0.4V에 도달한 것으로 검출되면, 기입이 금지된다.
종래에서는 임계치가 0.4V에 도달했는지의 여부밖에 검출되지 않기 때문에, 도 7에 도시한 바와 같이 임계치는 비교적 폭넓은 분포를 갖는다.
본 실시예에서는 임계치가 목표 임계치보다 약간 낮은 레벨에 도달했는지의 여부를 검출하여, 임계치의 상승 속도가 제2 단계 기입에 의해 억제된다. 이 때문에, 임계치의 분포 폭은 도 7의 실선으로 도시한 바와 같이 종래보다 좁힐 수 있다. "01", "00" 상태에 대해서도 마찬가지다.
기입 검증은 선택된 워드선 WL2에 다른 값의 검증 전압, 예를 들면, 0.2V, 0.4V, 1.2V, 1.4V, 2.2V, 2.4V가 순차적으로 공급됨으로써 행해진다. 메모리 셀의 임계치가 검증 전압 이하이면, 비트선 BLe와 공통 소스선 C-source 사이가 도통하여, 비트선 BLe의 전위는 비교적 낮은 레벨 L이 된다. 메모리 셀의 임계치가 검증 전압 이상이면, 비트선 BLe와 공통 소스선 C-source 사이는 비도통이 되어, 비트선 BLe의 전위는 비교적 높은 레벨 H가 된다.
메모리 셀의 목표 임계치가 0.4V인 경우, 그 목표 임계치보다 약간 낮은 레벨의 임계치, 본 예에서는 예를 들면 0.2V 보다 높은지의 여부를 검출하기 위해서는 검증 전압이 0.2V로 되어 기입 검증이 행해진다("10" 제1 단계 기입 검증). 메모리 셀의 임계치가 목표 임계치 0.4V 보다 높은지의 여부를 검출하기 위해서는 검증 전압이 0.4V로 되어 기입 검증이 행해진다("10" 제2 단계 기입 검증).
메모리 셀의 목표 임계치가 1.4V인 경우, 그 목표 임계치보다 약간 낮은 레벨의 임계치, 본 예에서는 예를 들면 1.2V 보다 높은지의 여부를 검출하기 위해서는 검증 전압이 1.2V로 되어 기입 검증이 행해진다("01" 제1 단계 기입 검증). 메모리 셀의 임계치가 목표 임계치 1.4V 보다 높은지의 여부를 검출하기 위해서는 검증 전압이 1.4V로 되어 기입 검증이 행해진다("01" 제2 단계 기입 검증).
메모리 셀의 목표 임계치가 2.4V인 경우, 그 목표 임계치보다 약간 낮은 레벨의 임계치, 본 예에서는 예를 들면 2.2V 보다 높은지의 여부를 검출하기 위해서는 검증 전압이 2.2V로 되어 기입 검증이 행해진다("00" 제1 단계 기입 검증). 메모리 셀의 임계치가 목표 임계치 2.4V 보다 높은지의 여부를 검출하기 위해서는 검증 전압이 2.4V로 되어 기입 검증이 행해진다("00" 제2 단계 기입 검증).
도 8은 종래의 기입 방법과 임계치의 변화 상태를 나타낸다. 도 8에서, 흰색 사각형은 기입하기 쉬운 메모리 셀의 임계치 및 이 메모리 셀에 공급되는 기입 제어 전압(비트선 BL의 전압)을 나타내고, 흑색 사각형은 기입하기 어려운 메모리 셀의 임계치 및 이 메모리 셀에 공급되는 기입 제어 전압(비트선 BL의 전압)을 나타낸다. 이 두 개의 메모리 셀은 동일 페이지의 데이터를 기억한다. 어느 쪽도 초기 상태에서는 소거되어 있으며, 마이너스의 임계치를 갖는 것으로 한다.
기입 전압 Vpgm은 복수의 펄스로 분할되며, 1펄스마다 예를 들면 0.2V씩 상승한다. 즉, 기입 전압 Vpgm의 1펄스당 증가분 Dvpgm은 0.2V이다.
기입 제어 전압인 비트선 BL의 전압이 0V가 되면, 몇 개의 펄스 후에, 임계치는 기입 전압 Vpgm의 전압 증가분과 동일한 0.2V/펄스의 속도로 높아진다. 각기입 펄스 인가 후에 기입 검증이 행해지고, 기입 검증 전압에 임계치가 도달한 것으로 검출된 메모리 셀의 비트선 전압이 Vdd가 되어, 메모리 셀마다 기입이 금지된다. 따라서, 임계치는 0.2V의 분포 폭을 갖는다.
도 9는 제1 실시예에 따른 다중치 플래시 메모리에 있어서의 데이터의 기입 방법과, 임계치의 변화 상태를 나타낸다. 도 8의 경우와 마찬가지로, 흰색 사각형은 기입하기 쉬운 메모리 셀의 임계치 및 이 메모리 셀에 공급되는 기입 제어 전압(비트선 BL의 전압)을 나타내고, 흑색 사각형은 기입하기 어려운 메모리 셀의 임계치 및 이 메모리 셀에 공급되는 기입 제어 전압(비트선 BL의 전압)을 나타낸다. 이 두 개의 메모리 셀은 동일 페이지의 각각의 컬럼 데이터를 기억한다. 어느 쪽도 초기 상태에서는 소거되어 있으며, 마이너스의 임계치를 갖는다.
기입 전압 Vpgm은 복수의 펄스로 분할되며, 1펄스마다 예를 들면 0.2V씩 상승한다. 즉, 기입 전압 Vpgm의 1펄스당 증가분 Dvpgm은 0.2V이다.
기입 제어 전압인 비트선 BL의 전압이 0V로 되어 제1 단계 기입이 행해진다. 그리고, 제1 단계 기입에서, 기입 전압 Vpgm이 몇 개의 펄스가 공급된 후, 임계치는 기입 전압 Vpgm의 전압 증가분과 동일한 0.2V/펄스의 속도로 올라 간다. 기입 펄스를 1회 인가한 후마다 제1 단계 기입 검증 또는 제2 단계 기입 검증이 행해진다.
제1 단계 기입 검증 전압에 임계치가 도달한 것으로 검출된 메모리 셀의 비트선 전압은 그 후, 0.4V로 되고, 메모리 셀마다 제2 단계 기입으로 이행한다. 제2 단계 기입 검증 전압에 임계치가 도달한 것으로 검출된 메모리 셀의 비트선 전압은 Vdd가 되어, 메모리 셀마다 기입이 금지된다.
제2 단계 기입이 되어, 몇 개의 펄스 사이는 임계치의 상승율이 제1 단계 기입 시의 0.2V/펄스보다 낮게 억제된다. 즉, 비트선 BL의 전압, 즉 기입 제어 전압은 제1 단계 기입 시에는 0V이지만, 제2 단계 기입이 되면 0.4V로 증가한다. 이 때문에, 제2 단계 기입에는 제1 단계 기입과 비교하여 보다 기입하기 어려워진다. 제2 단계 기입 시의 임계치의 상승율은, 예를 들면 거의 0V/펄스로부터 0.05V/펄스 범위의 값으로 억제된다. 즉, 제2 단계 기입 시에는 임계치는 단지 0.05V의 분포 폭밖에 갖지 않는다.
기입 펄스 폭을 20μsec, 기입 검증에 필요한 시간을 5μsec로 하면, 종래에서는 기입 시간은 (20μsec+ 5μsec)×18 펄스=450μsec가 된다.
종래에서, 0.05V의 임계치 분포를 실현시키기 위해서는 기입 전압 Vpgm의 전압 증가분 Dvpgm을 0.05V, 즉 0.2V의 4분의 1의 값으로 할 필요가 있기 때문에, 450μsec×4=1800μsec가 된다.
한편, 본 실시예에 따르면, 도 9에 도시한 바와 같이 0.2V/펄스의 전압 증가분 Dvpgm으로 0.05V의 임계치 분포 폭을 실현할 수 있고, 그 기입 시간은 (20μsec+ 5μsec+5μsec)×20 펄스=600μsec가 된다.
즉, 종래에 비하여, 동일한 0.05V의 임계치 분포를 실현하기 위해서 필요한 기입 시간은 3분의 1로 단축된다.
제1 단계 기입 검증 전압을 "10" 제1 단계 기입 검증 전압으로 하고, 제2 단계 기입 검증 전압을 "10" 제2 단계 기입 검증 전압으로 함으로써, "10" 기입이 행해진다.
도 10은 본 실시예에 있어서의 동일 메모리 셀에의 상위 페이지 데이터의 기입 방법과 임계치의 변화 상태를 나타낸다. 도 8, 도 9의 경우와 마찬가지로, 흰색 사각형은 기입하기 쉬운 메모리 셀의 임계치 및 이 메모리 셀에 공급되는 기입 제어 전압(비트선 BL 전압)을 나타내고, 흑색 사각형은 기입하기 어려운 메모리 셀의 임계치 및 이 메모리 셀에 공급되는 기입 제어 전압(비트선 BL 전압)을 나타낸다. 이 두 개의 메모리 셀은 동일 페이지의 각각의 컬럼의 데이터를 기억한다.
흰색 사각형으로 나타나는 기입하기 쉬운 메모리 셀은, 초기 상태에서는 소거되어 있고 마이너스의 임계치를 갖고 있으며, 이 메모리 셀은 "01" 상태로 기입되는 것으로 한다. 흑색 사각형으로 나타나는 메모리 셀은 초기 상태에서는 "10"의 상태로 이미 기입되어 있으며, 이 메모리 셀은 "00" 상태로 기입되는 것으로 한다.
기입 전압 Vpgm은 복수의 펄스로 분할되며, 1펄스마다 예를 들면 0.2V씩 상승한다. 즉, 기입 전압 Vpgm의 1펄스당 증가분 Dvpgm은 0.2V이다.
기입 제어 전압인 비트선 BL의 전압이 0V로 되어 제1 단계 기입이 행해진다. 그리고, 몇 개의 펄스 후에는 임계치는 기입 전압 Vpgm의 전압 증가분과 동일한 0.2V/펄스의 속도로 올라 간다. 기입 펄스가 인가된 후마다 "01" 제1 단계 기입 검증이 행해진다. 목표 임계치보다 약간 낮은 임계치로 기입된 후는 기입 펄스가 인가된 후마다 "01" 제2 단계 기입 검증이 행해진다. 그 후, "00" 제1 단계 기입 검증과 "00" 제2 단계 기입 검증이 행해진다.
흰색 사각형으로 나타나는 메모리 셀의 임계치가 "01" 제1 단계 기입 검증 전압에 도달한 것으로 검출되면, 그 후, 비트선 전압이 0.4V로 되어, 제2 단계 기입으로 이행한다. 흑색 사각형으로 나타나는 메모리 셀의 임계치가 "00" 제1 단계 기입 검증 전압에 도달한 것으로 검출되면, 그 후, 비트선 전압이 0.4V로 되어, 제2 단계 기입으로 이행한다.
또한, 흰색 사각형으로 나타나는 메모리 셀의 임계치가 "01" 제2 단계 기입 검증 전압에 도달한 것으로 검출되면, 그 후, 비트선 전압이 Vdd가 되어, 기입이 금지된다. 또한, 흑색 사각형으로 나타나는 메모리 셀의 임계치가 "00" 제2 단계 기입 검증 전압에 도달한 것으로 검출되면, 그 후, 비트선 전압이 Vdd가 되어, 기입이 금지된다.
데이터 "01" 및 "00"에 대하여, 제2 단계 기입이 이루어진 후, 기입 전압의 수 펄스 사이는 임계치의 증가분이, 예를 들면 거의 0V/펄스로부터 0.05V/펄스 범위의 값으로 억제되기 때문에, 임계치는 0.05V의 분포 폭밖에 갖지 않는다.
도 11은 본 실시예에 있어서, 하나의 메모리 셀에 하위 페이지의 데이터를 기입할 때의 각 부의 신호 파형을 나타낸다.
시간 tp0부터 tp7까지가 기입 단계로, 이 기간에 메모리 셀에 기입 펄스가 인가진다. 시간 tfv0부터 tfv6까지는 "10" 제1 단계 기입 검증 기간이며, 시간 tsv0부터 tsv6까지는 "10" 제2 단계 기입 검증 기간이다. 본 예에서는 워드선 WL2와 짝수번째 비트선 BLe가 선택되는 경우를 나타낸다.
기입 단계에서, 기입 제어 전압인 비트선 BLe는, 제1 단계 기입이면 0V로,제2 단계 기입이면 0.4V로 각각 되고, 기입 금지이면 Vdd(예를 들면, 2.5V)로 된다.
각 기입 검증 기간에는, 우선 비트선 BLe가 예를 들면 0.7V로 충전된다. 그 후, 선택 워드선 WL2가 각 기입 검증 전압에 도달하면, 만약 메모리 셀의 임계치가 기입 검증 전압에 도달해 있으면 비트선 BLe는 0.7V로 유지된다. 메모리 셀의 임계치가 기입 검증 전압에 도달하지 않으면, 비트선 BLe는 0V를 향해 낮아진다. 시간 tfv4 또는 tsv4 타이밍에서 비트선 BLe의 전압을 감지 증폭기로 검출하면, 메모리 셀의 임계치가 기입 검증 전압에 도달해 있는지의 여부를 검출할 수 있다. 메모리 셀의 임계치가 기입 검증 전압에 도달해 있으면 검출 결과는 패스이다.
도 12는 제1 실시예에 있어서의, 하나의 메모리 셀에 대한 하위 페이지의 데이터 기입 시의 제어 알고리즘을 나타낸다.
우선, 호스트로부터의 데이터 입력 커맨드를 수취하여, 스테이트 머신(8)에 데이터 입력 커맨드를 설정한다(S1). 호스트로부터의 어드레스 데이터를 수취하여, 스테이트 머신(8)에 기입 페이지를 선택하기 위한 어드레스를 설정한다(S2). 다음으로, 1페이지분의 기입 데이터를 수취하여, 각각의 대응하는 데이터 기억부 DS1에 기입 데이터를 설정한다(S3). 호스트가 발행한 기입 커맨드를 수취하여, 스테이트 머신(8)에 기입 커맨드를 설정한다(S4). 기입 커맨드가 설정되어, S5부터 S16의 단계가 자동으로 내부에서 스테이트 머신(8)에 의해 시작된다.
각 데이터 기억부 DS1의 데이터는 대응하는 데이터 기억부 DS2에 복사된다(S5). 그 후, 기입 전압 Vpgm의 초기치를 12V로 설정하고, 기입 카운터PC를 0으로 설정한다(S6). 데이터 기억부 DS1의 데이터가 "0"이고 데이터 기억부 DS2의 데이터가 "0"이면 제1 단계 기입이므로, 기입 제어 전압인 비트선 BL의 전압을 0V로 한다. 데이터 기억부 DS1의 데이터가 "0"이고 데이터 기억부 DS2의 데이터가 "1"이면 제2 단계 기입이므로, 기입 제어 전압인 비트선 BL의 전압을 0.4V로 한다. 데이터 기억부 DS1의 데이터가 "1"이고 데이터 기억부 DS2의 데이터가 "1"이면 기입 금지이므로, 기입 제어 전압인 비트선 BL의 전압을 Vdd로 설정한다(S7).
설정된 기입 전압 Vpgm과 기입 제어 전압을 이용하여 1페이지분의 메모리 셀에 기입 펄스를 공급하는 기입 단계를 실행한다(S8). 모든 데이터 기억부 DS2의 데이터가 "1"인지의 여부를 검출하고, 전부 "1"이면 제1 단계 스테이터스를 패스라고 판단하고, 그렇지 않으면 패스가 아니라고 판단한다(S9). 후술하지만, 모든 데이터 기억부 DS2의 데이터가 "1"이면, 전단의 기입 단계(S8)에서 제1 단계 기입된 메모리 셀은 없다.
제1 단계 스테이터스가 패스가 아니면, "10" 제1 단계 기입 검증이 실행되고(S10), 1페이지분의 메모리 셀 중 검출 결과가 패스가 된 메모리 셀에 대응하는 데이터 기억부 DS2의 데이터를 "0"으로부터 "1"로 바꾼다. 데이터 기억부 DS2의 데이터가 "1"인 것은 "1" 상태를 그대로 유지한다.
제1 단계 스테이터스가 패스인 경우, 또는 "10" 제1 단계 기입 검증이 종료하면, "10" 제2 단계 기입 검증이 실행된다(S11). 1페이지분의 메모리 셀 중 검출 결과가 패스가 된 메모리 셀에 대응하는 데이터 기억부 DS1의 데이터를 "0"으로부터 "1"로 바꾼다. 데이터 기억부 DS1의 데이터가 "1"인 것은 "1" 상태를 그대로유지한다.
"10" 제2 단계 기입 검증 후, 모든 데이터 기억부 DS1의 데이터가 "1"인지의 여부를 검출하여, 전부 "1"이면 제2 단계 스테이터스를 패스라고 판단하고, 그렇지 않으면 패스가 아니라고 판단한다(S12). 제2 단계 스테이터스가 패스이면, 정상적으로 기입이 종료한 것으로 판단하고, 기입 스테이터스를 패스로 설정하여 기입이 종료된다(S13).
제2 단계 스테이터스가 패스가 아니면 기입 카운터 PC를 조사하여(S14), 그 값이 20 이상이면 정상적으로 기입할 수 없다고 판단하여, 기입 스테이터스를 페일로 설정하여 기입이 종료된다(S15). 기입 카운터 PC의 값이 20보다 적으면, 기입 카운터 PC의 값을 1만큼 증가시키고, 기입 전압 Vpgm의 설정치를 0.2V 증가시키고(S16), 재차 단계 S7을 거쳐 기입 단계 S8이 된다. 또한, 상기 기입 횟수는 20회로 한정되는 것이 아니라, 적절하게 변경해도 된다.
표 2는 도 12에 도시한 기입 알고리즘에 있어서, 데이터 기억부 DS1과 DS2의 "10" 제1 단계 기입 검증 전후의 데이터와, 대응하는 메모리 셀의 임계치(Vt)의 관계를 나타낸다.
n번째의 "10" 제1단계 기입검증 후의 데이터 DS1/DS2
메모리셀의 임계치 Vt
0.2V보다 낮은 경우 0.2V보다 높은 경우
n번째의 "10" 제1단계 기입검증 전의 데이터 DS1/DS2 0/0 0/0 0/1
0/1 0/1 0/1
1/1 1/1 1/1
n번째 "10" 제1 단계 기입 검증 전의 데이터 기억부 DS1과 DS2가 취할 수 있는 값은 0/0, 0/1, 1/1 중 어느 하나이다. 0/0은 n-1번째 기입 단계까지 메모리 셀의 임계치가 "10" 제1 단계 기입 검증 전압에도 도달하지 않은 것을 나타낸다. 0/1은 n-1번째 기입 단계까지 메모리 셀의 임계치가 "10" 제1 단계 기입 검증 전압에는 도달했지만, "10" 제2 단계 기입 검증 전압에는 도달하지 않은 것을 나타낸다. 1/1은 n-1번째 기입 단계까지 메모리 셀의 임계치가 "10" 제2 단계 기입 검증 전압에 도달한 것을 나타낸다. n-1번째 기입 단계까지 메모리 셀의 임계치가 "10" 제2 단계 기입 검증 전압에는 도달했지만, "10" 제1 단계 기입 검증 전압에는 도달하지 않은 것은 있을 수 없기 때문에, 1/0이라는 상태는 본 실시예에서는 존재하지 않는다.
첫번째 "10" 제1 단계 기입 검증 전의 데이터 기억부 DS1과 DS2가 취할 수 있는 값은 0/0이나 1/1이다.
메모리 셀의 임계치가 n번째 기입 단계에서 "10" 제1 단계 기입 검증 전압인 0.2V에 도달하지 않으면, "10" 제1 단계 기입 검증에서의 검출 결과는 패스가 아니므로, 데이터 기억부 DS2의 데이터는 변경되지 않는다. 메모리 셀의 임계치가 n번째 기입 단계에서 "10" 제1 단계 기입 검증 전압인 0.2V에 도달해 있으면, "10" 제1 단계 기입 검증에서의 검출 결과는 패스이므로, 데이터 기억부 DS2의 데이터는 "1"로 변경된다. 이미 "1"인 데이터 기억부 DS2의 데이터는 메모리 셀의 임계치에 상관없이 변경되지 않는다.
표 3은 도 12에 도시한 알고리즘에 있어서, 데이터 기억부 DS1과 DS2의 "10" 제2 단계 기입 검증 전후의 데이터와, 대응하는 메모리 셀의 임계치의 관계를 나타낸다.
n번째의 "10" 제2단계 기입검증 후의 데이터 DS1/DS2
메모리셀의 임계치 Vt
0.4V보다 낮은 경우 0.4V보다 높은 경우
n번째의 "10" 제2단계 기입검증 전의 데이터 DS1/DS2 0/0 0/0 -
0/1 0/1 1/1
1/1 1/1 1/1
n번째 "10" 제2 단계 기입 검증 전의 데이터 기억부 DS1과 DS2가 취할 수 있는 값은, 0/0, 0/1, 1/1 중 어느 하나이다. 0/0은 n번째 기입 단계 후에 메모리 셀의 임계치가 "10" 제1 단계 기입 검증 전압에도 도달하지 않은 것을 나타낸다. 0/1은 n번째 기입 단계까지 메모리 셀의 임계치가 "10" 제1 단계 기입 검증 전압에는 도달했지만, n-1번째 기입 단계까지는 메모리 셀의 임계치가 "10" 제2 단계 기입 검증 전압에는 도달하지 않은 것을 나타낸다. 1/1은 n-1번째 기입 단계까지 메모리 셀의 임계치가 "10" 제2 단계 기입 검증 전압에 도달한 것을 나타낸다.
n-1번째 기입 단계까지 메모리 셀의 임계치가 "10" 제2 단계 기입 검증 전압에는 도달했지만, n번째 기입 단계까지 메모리 셀의 임계치가 "10" 제1 단계 기입 검증 전압에는 도달하지 않은 것은 있을 수 없기 때문에, 1/0이라는 상태는 본 실시예에서는 존재하지 않는다.
메모리 셀의 임계치가 n번째 기입 단계에서 "10" 제2 단계 기입 검증 전압인 0.4V에 도달하지 않으면, "10" 제2 단계 기입 검증에서의 검출 결과는 패스가 아니므로, 데이터 기억부 DS1의 데이터는 변경되지 않는다. 메모리 셀의 임계치가 n번째 기입 단계에서 "10" 제2 단계 기입 검증 전압인 0.4V에 도달해 있으면, "10" 제2 단계 기입 검증에서의 검출 결과는 패스이므로, 데이터 기억부 DS1의 데이터는 "1"로 변경된다. 이미 "1"인 데이터 기억부 DS1의 데이터는 메모리 셀의 임계치에 상관없이 변경되지 않는다. 0/0은 "10" 제2 단계 기입 검증에 의해 변경되지 않는다.
도 13은 상기 실시예에 있어서의, 메모리 셀에 대한 상위 페이지의 데이터 기입 시의 제어 알고리즘을 나타낸다.
우선, 호스트로부터의 데이터 입력 커맨드를 수취하여 스테이트 머신(8)에 데이터 입력 커맨드를 설정한다(S1). 호스트로부터의 어드레스 데이터를 수취하여, 스테이트 머신(8)에 기입 페이지를 선택하기 위한 어드레스를 설정한다(S2). 다음으로, 1페이지분의 기입 데이터를 수취하여, 각각의 데이터 기억부 DS1에 대응하는 기입 데이터를 설정한다(S3). 호스트가 발행한 기입 커맨드를 수취하여 스테이트 머신(8)에 기입 커맨드를 설정한다(S4). 기입 커맨드가 설정되고, S5∼S20의 단계가 자동으로 내부에서 스테이트 머신(8)에 의해 실행된다.
우선, "10" 판독이 실행되고(S5), 패스(메모리 셀의 데이터가 "10")인 경우에는, 대응하는 데이터 기억부 DS3에 "0"을 설정한다. 패스가 아니면 대응하는 데이터 기억부 DS3에 "1"을 설정한다. 다음으로, 각 데이터 기억부 DS1의 데이터를 대응하는 데이터 기억부 DS2에 복사한다(S6). 그 후, 기입 전압 Vpgm의 초기치를 14V로 설정하고, 기입 카운터 PC를 0으로 설정한다(S7). 데이터 기억부 DS1의 데이터가 "0"이고 데이터 기억부 DS2의 데이터가 "0"이면 제1 단계 기입이므로, 기입 제어 전압인 비트선 BL의 전압을 0V로 하고, 데이터 기억부 DS1의 데이터가 "0"이고 데이터 기억부 DS2의 데이터가 "1"이면 제2 단계 기입이므로, 기입 제어 전압인 비트선 BL의 전압을 0.4V로 하고, 데이터 기억부 DS1의 데이터가 "1"이고 데이터 기억부 DS2의 데이터가 "1"이면 기입 금지이므로, 기입 제어 전압인 비트선 BL의 전압을 Vdd로 설정한다(S8). 이 후에는 설정된 기입 전압 Vpgm과 기입 제어 전압을 이용하여 1페이지분의 메모리 셀에 대하여 기입 펄스를 공급하는 기입 단계가 된다(S9).
데이터 기억부 DS3에 "0"이 기억되어 있는 모든 데이터 기억 회로(20)에서, 그 모든 데이터 기억부 DS2의 데이터가 "1"인지의 여부를 검출하여, 전부 "1"이면 "00" 제1 단계 스테이터스를 패스라고 판단하고, 그렇지 않으면 패스가 아니라고 판단한다(S1O). 후술하지만, 그 모든 데이터 기억부 DS2의 데이터가 "1"이면, 전단의 기입 단계(S9)에서 "00" 제1 단계 기입된 메모리 셀은 없다.
"00" 제1 단계 스테이터스가 패스가 아니면, "00" 제1 단계 기입 검증이 실행되고(S11), 1페이지분의 메모리 셀 중 검출 결과가 패스가 된 메모리 셀에 대응하고, 또한 데이터 기억부 DS3의 데이터가 "0"인 데이터 기억 회로(20) 내의 데이터 기억부 DS2의 데이터를 "0"으로부터 "1"로 바꾼다. 데이터 기억부 DS2의 데이터가 이미 "1"인 것은 "1" 상태를 그대로 유지한다.
"00" 제1 단계 스테이터스가 패스인 경우, 또는 "00" 제1 단계 기입 검증이 종료하면, "00" 제2 단계 기입 검증이 실행된다(S12). 1페이지분의 메모리 셀 중검출 결과가 패스가 된 메모리 셀에 대응하고, 또한 데이터 기억부 DS3의 데이터가 "0"인 데이터 기억 회로(20) 중의 데이터 기억부 DS1의 데이터를 "0"으로부터 "1"로 바꾼다. 이미 데이터 기억부 DS1의 데이터가 "1"인 것은 "1" 상태를 그대로 유지한다.
다음으로, 데이터 기억부 DS3에 "1"을 기억하고 있는 모든 데이터 기억 회로(20)에서, 그 모든 데이터 기억부 DS2의 데이터가 "1"인지의 여부를 검출하여, 전부 "1"이면 "01" 제1 단계 스테이터스를 패스라고 판단하고, 그렇지 않으면 패스가 아니라고 판단한다(S13). 후술하지만, 그 모든 데이터 기억부 DS2의 데이터가 "1"이면, 전단의 기입 단계(S9)에서 "01" 제1 단계 기입된 메모리 셀은 없다.
"01" 제1 단계 스테이터스가 패스가 아니면, "01" 제1 단계 기입 검증이 실행되고(S14), 1페이지분의 메모리 셀 중 검출 결과가 패스가 된 메모리 셀에 대응하고, 또한 데이터 기억부 DS3의 데이터가 "1"인 데이터 기억 회로(20) 내의 데이터 기억부 DS2의 데이터를 "0"으로부터 "1"로 바꾼다. 이미 데이터 기억부 DS2의 데이터가 "1"인 것은 "1" 상태를 그대로 유지한다.
"01" 제1 단계 스테이터스가 패스인 경우, 또는 "01" 제1 단계 기입 검증이 종료하면, "01" 제2 단계 기입 검증이 실행된다(S15). 1페이지분의 메모리 셀 중 검출 결과가 패스가 된 메모리 셀에 대응하고, 또한 데이터 기억부 DS3의 데이터가 "1"인 데이터 기억 회로(20) 내의 데이터 기억부 DS1의 데이터를 "0"으로부터 "1"로 바꾼다. 이미 데이터 기억부 DS1의 데이터가 "1"인 것은 "1" 상태를 그대로 유지한다.
"01" 제2 단계 기입 검증 후, 모든 데이터 기억부 DS1의 데이터가 "1"인지의 여부를 검출하고, 전부 "1"이면 제2 단계 스테이터스를 패스라고 판단하고, 그렇지 않으면 패스가 아니라고 판단한다(S16). 제2 단계 스테이터스가 패스이면, 정상적으로 기입이 종료한 것으로 판단하고, 기입 스테이터스를 패스로 설정하여 기입이 종료된다(S17). 제2 단계 스테이터스가 패스가 아니면 기입 카운터 PC를 조사하고(S18), 그 값이 20 이상이면 정상적으로 기입할 수 없는 것으로 하고, 기입 스테이터스를 페일로 설정하여 기입이 종료된다(S19). 기입 카운터 PC의 값이 20보다 적으면, 기입 카운터 PC의 값을 1만큼 늘리고, 또한 기입 전압 Vpgm의 설정치를 0.2V 증가시키고(S20), 재차 단계 S8을 거쳐 기입 단계 S9가 된다. 이 경우에도, 상기 기입 횟수는 20회로 한정되는 것이 아니라, 적절하게 변경해도 된다.
표 4는 도 13에 도시한 알고리즘에 있어서, 데이터 기억부 DS1, DS2, DS3의 "01" 제1 단계 기입 검증 전후의 데이터와, 대응하는 메모리 셀의 임계치(Vt)와의 관계를 나타낸다.
n번째의 "01" 제1단계 기입검증 후의 데이터 DS1/DS2/DS3
메모리셀의 임계치 Vt
1.2V보다 낮은 경우 1.2V보다 높은 경우
n번째의 "01" 제1단계 기입검증 전의 데이터 DS1/DS2/DS3 0/0/1 0/0/1 0/1/1
0/1/1 0/1/1 0/1/1
1/1/1 1/1/1 1/1/1
0/0/0 0/0/0 0/0/0
0/1/0 0/1/0 0/1/0
1/1/0 1/1/0 1/1/0
n번째 "01" 제1 단계 기입 검증 전의 데이터 기억부 DS1, DS2, DS3이 취할 수 있는 값은 0/0/1, 0/1/1, 1/1/1, 0/0/0, 0/1/0, 1/1/0 중 어느 하나이다. 0/0/1은 n-1번째 기입 단계까지 메모리 셀의 임계치가 "01" 제1 단계 기입 검증 전압에도 도달하지 않은 것을 나타낸다. 0/1/1은 n-1번째 기입 단계까지 메모리 셀의 임계치가 "01" 제1 단계 기입 검증 전압에는 도달했지만, "01" 제2 단계 기입 검증 전압에는 도달하지 않은 것을 나타낸다. 1/1/1은 n-1번째 기입 단계까지 메모리 셀의 임계치가 "01" 제2 단계 기입 검증 전압에 도달한 것을 나타낸다. n-1번째 기입 단계까지 메모리 셀의 임계치가 "01" 제2 단계 기입 검증 전압에는 도달했지만, "01" 제1 단계 기입 검증 전압에는 도달하지 않은 것은 있을 수 없기 때문에, 1/0/1이라는 상태는 본 실시예에서는 존재하지 않는다.
메모리 셀의 임계치가 n번째 기입 단계에서 "01" 제1 단계 기입 검증 전압인 1.2V에 도달하지 않으면, "01" 제1 단계 기입 검증에서의 검출 결과는 패스가 아니므로, 데이터 기억부 DS2의 데이터는 변경되지 않는다. 메모리 셀의 임계치가 n번째 기입 단계에서 "01" 제1 단계 기입 검증 전압인 1.2V에 도달해 있으면 "01" 제1 단계 기입 검증에서의 검출 결과는 패스이므로, 데이터 기억부 DS2의 데이터는 "1"로 변경된다. 이미 "1"인 데이터 기억부 DS2의 데이터는 메모리 셀의 임계치에 상관없이 변경되지 않는다. 또한, 0/0/0, 0/1/0, 1/1/0은 "01" 제1 단계 기입 검증 대상이 아니므로, 변경되지 않는다.
표 5는 도 13에 도시한 알고리즘에 있어서, 데이터 기억부 DS1, DS2, DS3의 "01" 제2 단계 기입 검증 전후의 데이터와, 대응하는 메모리 셀의 임계치(Vt)와의관계를 나타낸다.
n번째의 "01" 제2단계 기입검증 후의 데이터 DS1/DS2/DS3
메모리셀의 임계치 Vt
1.4V보다 낮은 경우 1.4V보다 높은 경우
n번째의 "01" 제2단계 기입검증 전의 데이터 DS1/DS2/DS3 0/0/1 0/0/1 -
0/1/1 0/1/1 1/1/1
1/1/1 1/1/1 1/1/1
0/0/0 0/0/0 0/0/0
0/1/0 0/1/0 0/1/0
1/1/0 1/1/0 1/1/0
n번째 "01" 제2 단계 기입 검증 전의 데이터 기억부 DS1, DS2, DS3이 취할 수 있는 값은 0/0/1, 0/1/1, 1/1/1, 0/0/0, 0/1/0, 1/1/0 중 어느 하나이다. 0/0/1은 n번째 기입 단계 후에 메모리 셀의 임계치가 "01" 제1 단계 기입 검증 전압에도 도달하지 않은 것을 나타낸다. 0/1/1은 n번째 기입 단계까지 메모리 셀의 임계치가 "01" 제1 단계 기입 검증 전압에는 도달했지만, n-1번째 기입 단계까지는 메모리 셀의 임계치가 "01" 제2 단계 기입 검증 전압에는 도달하지 않은 것을 나타낸다. 1/1/1은 n-1번째 기입 단계까지 메모리 셀의 임계치가 "01" 제2 단계 기입 검증 전압에 도달한 것을 나타낸다. n-1번째 기입 단계까지 메모리 셀의 임계치가 "01" 제2 단계 기입 검증 전압에는 도달했지만, n번째 기입 단계까지 메모리 셀의 임계치가 "01" 제1 단계 기입 검증 전압에는 도달하지 않은 것은 있을 수 없기 때문에, 1/0/1이라는 상태는 본 실시예에서는 존재하지 않는다.
메모리 셀의 임계치가 n번째 기입 단계에서 "01" 제2 단계 기입 검증 전압인1.4V에 도달하지 않으면, "01" 제2 단계 기입 검증에서의 검출 결과는 패스가 아니므로, 데이터 기억부 DS1의 데이터는 변경되지 않는다. 메모리 셀의 임계치가 n번째 기입 단계에서 "01" 제2 단계 기입 검증 전압인 1.4V에 도달해 있으면, "01" 제2 단계 기입 검증에서의 검출 결과는 패스이므로, 데이터 기억부 DS1의 데이터는 "1"로 변경된다. 이미 "1"인 데이터 기억부 DS1의 데이터는 메모리 셀의 임계치에 상관없이 변경되지 않는다. 0/0/1은 "01" 제2 단계 기입 검증에 의해 변경되지 않는다. 또한, 0/0/0, 0/1/0, 1/1/0은 "01" 제2 단계 기입 검증 대상이 아니므로, 변경되지 않는다.
표 6은 도 13에 도시한 알고리즘에 있어서, 데이터 기억부 DS1, DS2, DS3의 "00" 제1 단계 기입 검증 전후의 데이터와, 대응하는 메모리 셀의 임계치(Vt)의 관계를 나타낸다.
n번째의 "00" 제1단계 기입검증 후의 데이터 DS1/DS2/DS3
메모리셀의 임계치 Vt
2.2V보다 낮은 경우 2.2V보다 높은 경우
n번째의 "00" 제2단계 기입검증 전의 데이터 DS1/DS2/DS3 0/0/1 0/0/1 -
0/1/1 0/1/1 -
1/1/1 1/1/1 -
0/0/0 0/0/0 0/1/0
0/1/0 0/1/0 0/1/0
1/1/0 1/1/0 1/1/0
n번째 "00" 제1 단계 기입 검증 전의 데이터 기억부 DS1, DS2, DS3이 취할 수 있는 값은 0/0/1, 0/1/1, 1/1/1, 0/0/0, 0/1/0, 1/1/0 중 어느 하나이다.0/0/0은 n-1번째 기입 단계까지 메모리 셀의 임계치가 "00" 제1 단계 기입 검증 전압에도 도달하지 않은 것을 나타낸다. 0/1/0은 n-1번째 기입 단계까지 메모리 셀의 임계치가 "00" 제1 단계 기입 검증 전압에는 도달했지만, "00" 제2 단계 기입 검증 전압에는 도달하지 않은 것을 나타낸다. 1/1/0은 n-1번째 기입 단계까지 메모리 셀의 임계치가 "00" 제2 단계 기입 검증 전압에 도달한 것을 나타낸다. n-1번째 기입 단계까지 메모리 셀의 임계치가 "00" 제2 단계 기입 검증 전압에는 도달했지만, "00" 제1 단계 기입 검증 전압에는 도달하지 않은 것은 있을 수 없기 때문에, 1/0/0이라는 상태는 본 실시예에서는 존재하지 않는다.
메모리 셀의 임계치가 n번째 기입 단계에서 "00" 제1 단계 기입 검증 전압인 2.2V에 도달하지 않으면, "00" 제1 단계 기입 검증에서의 검출 결과는 패스가 아니므로, 데이터 기억부 DS2의 데이터는 변경되지 않는다. 메모리 셀의 임계치가 n번째 기입 단계에서 "00" 제1 단계 기입 검증 전압인 2.2V에 도달해 있으면, "00" 제1 단계 기입 검증에서의 검출 결과는 패스이므로, 데이터 기억부 DS2의 데이터는 "1"로 변경된다. 이미 "1"인 데이터 기억부 DS2의 데이터는 메모리 셀의 임계치에 상관없이 변경되지 않는다. 또한, 0/0/1, 0/1/1, 1/1/1은 "01" 제1 단계 기입 검증 대상이 아니므로, 변경되지 않는다.
표 7은 도 13에 도시한 알고리즘에 있어서, 데이터 기억부 DS1, DS2, DS3의 "00" 제2 단계 기입 검증 전후의 데이터와, 대응하는 메모리 셀의 임계치(Vt)의 관계를 나타낸다.
n번째의 "00" 제2단계 기입검증 후의 데이터 DS1/DS2/DS3
메모리셀의 임계치 Vt
2.4V보다 낮은 경우 2.4V보다 높은 경우
n번째의 "00" 제2단계 기입검증 전의 데이터 DS1/DS2/DS3 0/0/1 0/0/1 -
0/1/1 0/1/1 -
1/1/1 1/1/1 -
0/0/0 0/0/0 -
0/1/0 0/1/0 0/1/0
1/1/0 1/1/0 1/1/0
n번째 "00" 제2 단계 기입 검증 전의 데이터 기억부 DS1, DS2, DS3이 취할 수 있는 값은 0/0/1, 0/1/1, 1/1/1, 0/0/0, 0/1/0, 1/1/0 중 어느 하나이다. 0/0/0은 n번째 기입 단계 후에 메모리 셀의 임계치가 "00" 제1 단계 기입 검증 전압에도 도달하지 않은 것을 나타낸다. 0/1/0은 n번째 기입 단계까지 메모리 셀의 임계치가 "00" 제1 단계 기입 검증 전압에는 도달했지만, n-1번째 기입 단계까지는 메모리 셀의 임계치가 "00" 제2 단계 기입 검증 전압에는 도달하지 않은 것을 나타낸다. 1/1/0은 n-1번째 기입 단계까지 메모리 셀의 임계치가 "00" 제2 단계 기입 검증 전압에 도달한 것을 나타낸다. n-1번째 기입 단계까지 메모리 셀의 임계치가 "00" 제2 단계 기입 검증 전압에는 도달했지만, n번째 기입 단계까지 메모리 셀의 임계치가 "00" 제1 단계 기입 검증 전압에는 도달하지 않은 것은 있을 수 없기 때문에, 1/0/0이라는 상태는 본 실시예에서는 존재하지 않는다.
메모리 셀의 임계치가 n번째 기입 단계에서 "00" 제2 단계 기입 검증 전압인 2.4V에 도달하지 않으면, "00" 제2 단계 기입 검증에서의 검출 결과는 패스가 아니므로, 데이터 기억부 DS1의 데이터는 변경되지 않는다. 메모리 셀의 임계치가 n번째 기입 단계에서 "00" 제2 단계 기입 검증 전압인 2.4V에 도달해 있으면, "00" 제2 단계 기입 검증에서의 검출 결과는 패스이므로, 데이터 기억부 DS1의 데이터는 "1"로 변경된다. 이미 "1"인 데이터 기억부 DS1의 데이터는 메모리 셀의 임계치에 상관없이 변경되지 않는다. 0/0/0은 "00" 제2 단계 기입 검증에 의해 변경되지 않는다. 또한, 0/0/1, 0/1/1, 1/1/1은 "00" 제2 단계 기입 검증 대상이 아니므로, 변경되지 않는다.
도 14는 블록 내의 기입 순서를 제어하기 위한 제어 알고리즘을 나타낸다.
우선 첫째, 워드선 WL0을 선택하고, 짝수번째 비트선에 접속된 복수의 메모리 셀로 구성되는 하나의 페이지에 하위 데이터를 기입한다. 둘째, 홀수번째 비트선에 접속된 복수의 메모리 셀로 구성되는 하나의 페이지에 하위 데이터를 기입한다. 셋째, 짝수번째 비트선에 접속된 복수의 메모리 셀로 구성되는 하나의 페이지에 상위 데이터를 기입하고, 마지막으로 홀수번째 비트선에 접속된 복수의 메모리 셀로 구성되는 하나의 페이지에 상위 데이터를 기입한다. 이하, 다른 워드선 WL1, WL2, WL3에 대해서도 상기와 마찬가지의 순서로 데이터를 기입한다.
이에 따라, 인접하는 메모리 셀의 부유 게이트 상호간의 간섭을 최소로 억제할 수 있다. 즉, 후에 기입되는 메모리 셀은 그 상태가 "11"로부터 "10", "11"로부터 "01", 또는 "10"으로부터 "00"으로 천이해도, "11"로부터 "00"으로 천이하지 않는다. "11"로부터 "00"으로의 천이는 인접하는 메모리 셀의 임계치를 더욱 상승시킨다.
도 15는 메모리 셀의 하위 페이지의 데이터 판독을 행할 때의 제어 알고리즘을 나타낸다.
우선, 호스트로부터의 판독 커맨드를 수취하여, 스테이트 머신(8)에 판독 커맨드를 설정한다(S1). 호스트로부터의 어드레스 데이터를 수취하여, 스테이트 머신(8)에 판독 페이지를 선택하기 위한 어드레스를 설정한다(S2). 어드레스가 설정되어, S3∼S5 단계가 자동으로 내부에서 스테이트 머신(8)에 의해 실행된다.
우선 처음에 "01" 판독이 실행된다(S3). "01" 판독 시, 워드선 WL에는 1V가 공급된다. 메모리 셀의 임계치가 "01" 데이터보다 낮으면 감지 증폭기에 의한 판독 결과는 "1"이 되고, "01" 데이터보다 높으면 판독 결과는 "0"이 된다. 판독 결과는 대응하는 데이터 기억부 DS3에 기억된다. 다음으로, "10" 판독이 시작된다(S4). "10" 판독 시, 워드선 WL에는 0V가 공급된다. 메모리 셀의 임계치가 "10" 데이터보다 낮으면 감지 증폭기에 의한 판독 결과는 "1"이 되고, "10" 데이터보다 높으면 판독 결과는 "0"이 된다. 판독 결과는 대응하는 데이터 기억부 DS2에 기억된다. 마지막으로, "00" 판독이 시작된다(S5). "00" 판독 시, 워드선 WL에는 2V가 공급된다. 메모리 셀의 임계치가 "00" 데이터보다 낮으면 감지 증폭기에 의한 판독 결과는 "1"이 되고, "00" 데이터보다 높으면 판독 결과는 "0"이 된다. "00" 판독으로 얻어진 결과에 대응하는 데이터 기억부 DS2와 DS3의 데이터로부터 하위 페이지의 데이터가 논리 연산되고, 그것이 대응하는 데이터 기억부 DS1에 기억된다. 그리고, 데이터 기억부 DS1에 기억된 데이터가 하위 페이지의 데이터로서 외부에 출력된다.
예를 들면, 데이터 기억부 DS3에 기억되어 있는 "01" 판독 결과가 "1"이고데이터 기억부 DS2에 기억되어 있는 "10" 판독 결과도 "1"이면, 하위 페이지의 데이터의 논리 연산 결과는 "1"이 된다. 데이터 기억부 DS3에 기억되어 있는 "01" 판독 결과가 "1"이고 데이터 기억부 DS2에 기억되어 있는 "10" 판독 결과가 "0"이면, 하위 페이지의 데이터의 논리 연산 결과는 "0"이 된다. 데이터 기억부 DS3에 기억되어 있는 "01" 판독 결과가 "0"이고 "00" 판독 결과도 "0"이면, 하위 페이지의 데이터의 논리 연산 결과는 "0"이 된다. 데이터 기억부 DS3에 기억되어 있는 "01" 판독 결과가 "0"이고 "00" 판독 결과가 "1"이면, 하위 페이지의 데이터의 논리 연산 결과는 "1"이 된다.
즉, 상기한 바와 같은 논리 연산을 행하는 연산 회로는 DS3이 "1"일 때는 DS2의 값을 하위 페이지의 데이터로서 데이터 기억부 DS1에 기억시키고, 또한 DS3이 "0"일 때는 "01" 판독 결과의 값을 하위 페이지의 데이터로서 데이터 기억부 DS1에 기억시키도록 구성되면 된다.
도 16은 메모리 셀의 상위 페이지의 데이터 판독을 행할 때의 제어 알고리즘을 나타낸다.
우선, 호스트로부터의 판독 커맨드를 수취하여, 스테이트 머신(8)에 판독 커맨드를 설정한다(S1). 호스트로부터의 어드레스 데이터를 수취하여, 스테이트 머신(8)에 판독 페이지를 선택하기 위한 어드레스를 설정한다(S2). 어드레스가 설정되고, S3의 단계가 자동으로 내부에서 스테이트 머신(8)에 의해 시작된다.
단계 S3에서는 "01" 판독이 시작된다. 판독 결과는 상위 페이지의 데이터이며, 대응하는 데이터 기억부 DS1에 기억된다. 즉, "01" 판독 결과가 그대로 상위페이지의 데이터가 된다. 그리고, 데이터 기억부 DS1의 데이터가 외부로 출력된다.
이상과 같이 제1 실시예의 다중치 플래시 메모리에 따르면, 기입 시간의 증가를 억제하면서, 임계치 분포 폭을 단축할 수 있어 신뢰성 향상을 도모할 수 있다.
다음으로, 본 발명의 제2 실시예에 대하여 설명한다.
도 17a는 도 11에 도시한 신호 파형도로부터 기입 단계 부분을 추출한 것이다. 또, 여기서는 예를 들면 비트선 BLe의 전압이 0.4V로 되어 있고, 제2 단계 기입의 경우가 나타나 있다. 제1 실시예에서는 기입 단계 시, 워드선 WL에 소정의 기입 전압(도 11에서는, 예를 들면 18.0V)이 인가되는 동안, 기입 제어 전압인 비트선 BL의 전압을 일정 전압, 예를 들면 0.4V로 유지한 채 기입을 행한다.
이와는 달리, 제2 실시예에서는 도 17b에 도시한 바와 같이 선택된 워드선 WL2에 기입 전압 Vpgm이 인가되는 기간 중의 일정 기간 중(도 17b의 Twr)에만 기입 제어 전압인 비트선 BL 전압을 0V로 하고, 그 후, 기입을 금지하도록 Vdd로 한다.
또한, 비트선 BL 전압을 0V로 하는 상기 일정 기간 Twr의 길이는, 제1 단계 기입에 비하여 제2 단계 기입이 짧아지도록 함으로써, 제1 실시예와 동등하게, 제2 단계 기입 시의 임계치의 증가분을 제1 단계 기입 시의 증가분보다 억제할 수 있다.
즉, 제2 실시예에 따르면, 기입 제어 전압의 실효 전압을, 기입 제어 전압인 비트선 BL의 전압을 기입 단계의 기간 중 일정하게 하는 제1 실시예의 경우와 동등하게 할 수 있어, 제1 실시예의 경우와 마찬가지의 효과를 얻을 수 있다.
다음으로, 본 발명의 제3 실시예에 대하여 설명한다.
도 18은 도 11에 도시한 신호 파형도에 대응하는 신호 파형도를 나타낸다.
도 11에 도시된 바와 같이 제1 실시예에서는 제1 단계 기입 검증이 종료한 후에는, 비트선의 전압이 충전 후의 전압을 유지하고 있는 경우라도 일단 비트선의 전압을 0V로 리세트하고, 제2 단계 기입 검증을 행하기 위해서 비트선을 재차 충전하도록 한다.
이에 대하여, 제3 실시예의 경우에는 다음과 같이 하여 기입 검증을 행한다.
제1 단계 기입 검증 시에는 우선 비트선 BLe가 예를 들면 0.7V로 충전된다. 그 후, 선택 워드선 WL2가 제1 단계 기입 검증 전압에 도달하면, 만약 메모리 셀의 임계치가 제1 단계 기입 검증 전압에 도달해 있으면, 비트선 BLe는 0.7V로 유지된다. 만약 메모리 셀의 임계치가 제1 단계 기입 검증 전압에 도달하지 않으면, 비트선 BLe는 0V를 향해 낮아진다. 도 18의 tfv4의 타이밍에서 비트선 BLe의 전압을 검출하면, 메모리 셀의 임계치가 제1 단계 기입 검증 전압에 도달해 있는지의 여부를 검출할 수 있다. 메모리 셀의 임계치가 기입 검증 전압에 도달해 있으면 검출 결과는 패스이다.
그 후, 타이밍 tfv5 또는 동 타이밍의 tsv3에서, 선택 워드선 WL2의 전압을 제1 단계 기입 검증 전압으로부터 제2 단계 기입 검증 전압으로 변경한다. 예를 들면, 도 18에 도시한 바와 같이 선택 워드선 WL2의 전압을 0.2V로부터 0.4V로 상승시킨다. 만약, 메모리 셀의 임계치가 제2 단계 기입 검증 전압에 도달해 있으면, 비트선 BLe는 0.7V로 유지된다. 메모리 셀의 임계치가 제2 단계 기입 검증 전압에 도달하지 않으면, 비트선 BLe는 0V를 향해 낮아진다. 그리고, tsv4의 타이밍에서 비트선 BLe의 전압을 검출하면, 메모리 셀의 임계치가 제2 단계 기입 검증 전압에 도달해 있는지의 여부를 검출할 수 있다. 메모리 셀의 임계치가 기입 검증 전압에 도달해 있으면 검출 결과는 패스이다.
제3 실시예에서는 제1 실시예와 마찬가지의 효과가 얻어지고, 제2 단계 기입 검증 시의 비트선의 충전 시간을 생략할 수 있어, 보다 고속으로 기입을 행할 수 있는 효과를 더 얻을 수 있다. 또한, 데이터 "01"이나 데이터 "00"의 제1 또는 제2 단계 기입 검증의 경우도 기입 검증 전압의 값을 바꾸는 것만으로 마찬가지로 실시할 수 있다.
또한, 상기 각 실시예에서는 하나의 메모리 셀에 대하여 2비트 데이터, 즉 각각 4치 데이터를 기억시키는 경우에 대해서 설명했지만, 하나의 메모리 셀에 대하여 4치 이상의 데이터를 기억시키는 경우에도 용이하게 실시할 수 있음은 물론이다.
이상 설명한 바와 같이 본 발명에 따르면, 기입 시간의 증가를 억제하면서, 임계치 분포 폭을 단축할 수 있어, 신뢰성이 높은 불휘발성 반도체 기억 장치를 제공할 수 있다.
당업자라면 추가적인 장점 및 변경을 생각해 낼 것이다. 따라서, 본 발명의 범위는 본 명세서에 개시되고 설명된 특정한 상세 실시예로 한정되지 않는다. 또한, 첨부한 청구항과 그 등가물에 의해 정의되는 바와 같은 발명의 개념의 사상이나 범위에서 벗어남이 없이 다양한 변형이 구현될 수 있다.

Claims (31)

  1. 전기적으로 데이터의 재기입이 가능한 하나의 불휘발성 반도체 메모리 셀과,
    상기 메모리 셀에 데이터를 기입하는 기입 회로로서, 상기 메모리 셀에 기입 전압과 기입 제어 전압을 공급하여 상기 메모리 셀에 기입을 행하고, 상기 메모리 셀이 제1 기입 상태에 이르면 상기 기입 제어 전압의 공급 상태를 바꾸어 상기 메모리 셀에 기입을 행하고, 상기 메모리 셀이 제2 기입 상태에 이르면 상기 기입 제어 전압의 공급 상태를 다시 한 번 바꾸어 상기 메모리 셀의 기입을 금지하는 기입 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 불휘발성 반도체 메모리 셀은 n치(n은 4 이상의 플러스 정수)의 데이터를 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 기입 회로는 상기 불휘발성 반도체 메모리 셀에 대하여 기입을 행할 때 상기 기입 전압의 값을 변화시켜 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 기입 회로는 상기 불휘발성 반도체 메모리 셀에 대하여 기입을 행할 때 상기 기입 전압의 값이 순차적으로 증가하도록 변화시켜 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 불휘발성 반도체 메모리 셀은 부유 게이트, 제어 게이트, 소스, 및 드레인을 포함하는 불휘발성 트랜지스터이며,
    상기 기입 회로는 상기 기입 전압을 상기 불휘발성 트랜지스터의 제어 게이트에 공급하고, 상기 기입 제어 전압을 상기 불휘발성 트랜지스터의 드레인에 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 전기적으로 데이터의 재기입이 가능한 하나의 불휘발성 반도체 메모리 셀과,
    상기 메모리 셀에 데이터를 기입하는 기입 회로로서, 상기 메모리 셀에 기입 전압과 제1 값을 갖는 기입 제어 전압을 공급하여 상기 메모리 셀에 기입을 행하고, 상기 메모리 셀이 제1 기입 상태에 이르면 상기 기입 제어 전압의 값을 상기 제1 값과는 다른 제2 값으로 바꾸어 상기 메모리 셀에 기입을 행하고, 상기 메모리 셀이 제2 기입 상태에 이르면 상기 기입 제어 전압의 값을 상기 제1 및 제2 값과는 각기 다른 제3 값으로 바꾸어 상기 메모리 셀의 기입을 금지하는 기입 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 제2 값은 상기 제1 값보다 크고, 상기 제3 값은 상기 제2 값보다 큰 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제3 값은 전원 전압 값인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제6항에 있어서,
    상기 불휘발성 반도체 메모리 셀은 n치(n은 3 이상의 플러스 정수)의 데이터를 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제6항에 있어서,
    상기 기입 회로는 상기 불휘발성 반도체 메모리 셀에 대하여 기입을 행할 때 상기 기입 전압의 값을 변화시켜 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제6항에 있어서,
    상기 기입 회로는 상기 불휘발성 반도체 메모리 셀에 대하여 기입을 행할 때상기 기입 전압의 값을 순차적으로 증가하도록 변화시켜 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제6항에 있어서,
    상기 기입 회로는 상기 불휘발성 반도체 메모리 셀에 대하여 기입을 행할 때 상기 기입 전압의 값을 일정한 비율로 순차적으로 증가하도록 변화시켜 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제6항에 있어서,
    상기 불휘발성 반도체 메모리 셀은 부유 게이트, 제어 게이트, 소스, 및 드레인을 포함하는 불휘발성 트랜지스터이며,
    상기 기입 회로는 상기 기입 전압을 상기 불휘발성 트랜지스터의 제어 게이트에 공급하고, 상기 기입 제어 전압을 상기 불휘발성 트랜지스터의 드레인에 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 전기적으로 데이터의 재기입이 가능한 하나의 불휘발성 반도체 메모리 셀과,
    상기 메모리 셀에 데이터를 기입하는 기입 회로로서, 상기 메모리 셀에 기입 전압을 공급한 상태에서 제1 값을 갖는 기입 제어 전압을 제1 기간만큼 공급하여 상기 메모리 셀에 기입을 행하고, 상기 메모리 셀이 제1 기입 상태에 이르면 상기 메모리 셀에 상기 기입 전압을 공급한 상태에서 상기 제1 값을 갖는 기입 제어 전압을 상기 제1 기간과는 다른 제2 기간만큼 공급하여 상기 메모리 셀에 기입을 행하고, 상기 메모리 셀이 제2 기입 상태에 이르면 상기 기입 제어 전압의 값을 상기 제1 값과는 다른 제2 값으로 바꾸어 상기 메모리 셀의 기입을 금지하는 기입 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 제2 기간은 상기 제1 기간보다 짧고, 상기 제2 값은 상기 제1 값보다 큰 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 제2 값은 전원 전압 값인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제14항에 있어서,
    상기 불휘발성 반도체 메모리 셀은 n치(n은 3 이상의 플러스 정수)의 데이터를 기억하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제14항에 있어서,
    상기 기입 회로는 상기 불휘발성 반도체 메모리 셀에 대하여 기입을 행할 때 상기 기입 전압의 값을 변화시켜 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제14항에 있어서,
    상기 기입 회로는 상기 불휘발성 반도체 메모리 셀에 대하여 기입을 행할 때 상기 기입 전압의 값이 순차적으로 증가하도록 변화시켜 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제14항에 있어서,
    상기 기입 회로는 상기 불휘발성 반도체 메모리 셀에 대하여 기입을 행할 때에 상기 기입 전압의 값이 일정한 비율로 순차적으로 증가하도록 변화시켜 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  21. 제14항에 있어서,
    상기 불휘발성 반도체 메모리 셀은 부유 게이트, 제어 게이트, 소스, 및 드레인을 포함하는 불휘발성 트랜지스터이며,
    상기 기입 회로는 상기 기입 전압을 상기 불휘발성 트랜지스터의 제어 게이트에 공급하고, 상기 기입 제어 전압을 상기 불휘발성 트랜지스터의 드레인에 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  22. 각각 전기적으로 데이터의 재기입이 가능한 복수의 불휘발성 반도체 메모리셀과,
    상기 복수의 메모리 셀에 공통으로 접속된 복수의 워드선과,
    상기 복수의 메모리 셀의 각각에 접속된 복수의 비트선과,
    상기 복수의 메모리 셀에 데이터를 기입하는 기입 회로를 포함하고,
    상기 기입 회로는,
    상기 복수의 비트선의 각각에 대응하여 설치되고, 제1 및 제2 제어 데이터를 기억하는 데이터 기억 회로를 포함하며,
    대응하는 메모리 셀에 기입해야 되는 데이터에 따라 상기 데이터 기억 회로에 제1 제어 데이터를 설정하고,
    상기 워드선에 기입 전압을 공급함과 함께 상기 제1 제어 데이터로서 기입이 필요한 데이터가 기억되어 있는 상기 데이터 기억 회로에 대응하는 비트선에 기입 제어 전압을 공급하여 대응하는 메모리 셀에 기입을 행하고,
    기입이 행해지고 있는 상기 메모리 셀 중 제1 기입 상태에 이른 메모리 셀에 대응하는 상기 데이터 기억 회로에 상기 제2 제어 데이터로서 제1 기입 상태가 종료한 것을 나타내는 데이터를 설정한 후, 상기 기입 제어 전압의 공급 상태를 바꾸어 상기 제1 기입 상태에 이른 상기 메모리 셀에 기입을 행하고,
    기입이 행해지고 있는 메모리 셀 중 제2 기입 상태에 이른 메모리 셀에 대응하는 상기 데이터 기억 회로에 제1 제어 데이터로서 제2 기입 상태가 종료한 것을 나타내는 데이터를 설정한 후, 상기 기입 제어 전압의 공급 상태를 다시 한 번 바꾸어 상기 제2 기입 상태에 이른 상기 메모리 셀의 기입을 금지하는 것을 특징으로하는 불휘발성 반도체 기억 장치.
  23. 제22항에 있어서,
    상기 기입 회로는 상기 데이터 기억 회로에 제2 제어 데이터로서 제1 기입 상태가 종료한 것을 나타내는 데이터를 설정한 후에는 그 데이터를 유지시키는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  24. 제22항에 있어서,
    상기 기입 회로는, 상기 데이터 기억 회로에 상기 제2 제어 데이터로서 제1 기입 상태가 종료한 것을 나타내는 데이터를 설정한 후, 상기 기입 제어 전압의 값을 바꾸어 상기 제1 기입 상태에 이른 상기 메모리 셀에 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  25. 제22항에 있어서,
    상기 기입 회로는, 상기 데이터 기억 회로에 상기 제2 제어 데이터로서 제1 기입 상태가 종료한 것을 나타내는 데이터를 설정한 후, 상기 기입 제어 전압의 공급 기간을 바꾸어 상기 제1 기입 상태에 이른 상기 메모리 셀에 기입을 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  26. 전기적으로 데이터의 재기입이 가능한 하나의 불휘발성 반도체 메모리 셀과,
    상기 메모리 셀에 데이터를 기입하는 기입 회로로서, 상기 메모리 셀에 그 값이 순차적으로 증가하는 기입 전압과 제1 실효 전압을 갖는 기입 제어 전압을 공급하여 상기 메모리 셀에 기입을 행하고, 상기 메모리 셀이 제1 기입 상태에 이르면 상기 기입 제어 전압을 상기 제1 실효 전압과는 다른 제2 실효 전압으로 바꾸어 상기 메모리 셀에 공급하여 상기 메모리 셀에 기입을 행하고, 상기 메모리 셀이 제2 기입 상태에 이르면 상기 메모리 셀의 기입을 금지하는 기입 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  27. 제26항에 있어서,
    상기 불휘발성 반도체 메모리 셀은 n치(n은 3 이상의 플러스 정수)의 데이터를 기억하는 불휘발성 반도체 기억 장치.
  28. 제26항에 있어서,
    상기 불휘발성 반도체 메모리 셀은 부유 게이트, 제어 게이트, 소스, 및 드레인을 갖는 불휘발성 트랜지스터이며,
    상기 기입 회로는 상기 기입 전압을 상기 불휘발성 트랜지스터의 제어 게이트에 공급하고, 상기 기입 제어 전압을 상기 불휘발성 트랜지스터의 드레인에 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  29. 전기적으로 데이터의 재기입이 가능한 하나의 불휘발성 반도체 메모리 셀과,
    상기 메모리 셀에 데이터를 기입하는 기입 회로로서, 상기 메모리 셀에 일정치씩 값이 순차적으로 증가하는 기입 전압과 제1 실효 전압을 갖는 기입 제어 전압을 공급하여 상기 메모리 셀에 기입을 행하고, 상기 메모리 셀이 제1 기입 상태에 이르면 상기 기입 제어 전압을 상기 제1 실효 전압과는 다른 제2 실효 전압으로 바꾸어 상기 메모리 셀에 공급하여 상기 메모리 셀에 기입을 행하고, 상기 메모리 셀이 제2 기입 상태에 이르면 상기 메모리 셀의 기입을 금지하는 기입 회로를 포함하고,
    상기 제2 실효 전압과 상기 제1 실효 전압의 차이가 상기 기입 전압의 값을 증가시키는 일정치보다 크게 설정되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  30. 제29항에 있어서,
    상기 불휘발성 반도체 메모리 셀은 n치(n은 3이상의 플러스 정수)의 데이터를 기억하는 불휘발성 반도체 기억 장치.
  31. 제29항에 있어서,
    상기 불휘발성 반도체 메모리 셀은 부유 게이트, 제어 게이트, 소스, 및 드레인을 갖는 불휘발성 트랜지스터이며,
    상기 기입 회로는 상기 기입 전압을 상기 불휘발성 트랜지스터의 제어 게이트에 공급하고, 상기 기입 제어 전압을 상기 불휘발성 트랜지스터의 드레인에 공급하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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