JP5284909B2 - Ｎａｎｄ型フラッシュメモリとその消去方法 - Google Patents

Description

本発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）であるＮＡＮＤ型フラッシュメモリとその消去方法に関する。

ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、特許文献１−４参照。）。

一般的なＮＡＮＤ型不揮発性半導体記憶装置において、消去は、半導体基板に例えば２０Ｖの高電圧を印加し、ワード線に０Ｖを印加する。これにより、例えばポリシリコンなどからなる電荷蓄積層であるフローティングゲートより電子を引き抜いて、しきい値を消去しきい値（例えば、−３Ｖ）よりも低くする。一方、書き込み（プログラム）においては、半導体基板に０Ｖを与え、制御ゲートに例えば２０Ｖの高電圧を印加する。これにより、半導体基板よりフローティングゲートに電子を注入することにより、しきい値を書き込みしきい値（例えば、１Ｖ）よりも高くする。これらのしきい値をとるメモリセルは、書き込みしきい値と読み出ししきい値の間の読み出し電圧（例えば、０Ｖ）を制御ゲートに印加することにより、そのメモリセルに電流が流れるか否かにより、その状態を判断することができる。

以上のように構成された不揮発性半導体記憶装置において、書き込み対象であるメモリセルにプログラム動作により書き込みを行うと、メモリセルトランジスタのフローティングゲートに電荷が注入されしきい値電圧が上昇する。これにより、ゲートにしきい値以下の電圧を印加しても電流が流れなくなり、データ「０」を書き込んだ状態が達成される。一般に、消去状態のメモリセルのしきい値電圧にはバラツキがある。従って、所定の書き込み電圧を印加してプログラム動作を実行し、しきい値電圧がベリファイレベル以上になるようにベリファイすると、書き込み後のメモリセルのしきい値電圧はベリファイレベル以上である程度分布を有するものとなる。すなわち、メモリセルを１つのしきい値電圧に設定することで二値１ビットを表現する１ビットメモリセル（以下、ＳＬＣという。）を実現できる。

メモリセルを異なるしきい値電圧に設定することで多値を表現する多値メモリセル（以下、ＭＬＣという。）の不揮発性半導体記憶装置の場合には、しきい値電圧が広い分布を有すると、隣り合うレベル値の間の間隔が狭くなり確実なデータ記録を実行することが困難になる。この問題点を解決するために、特許文献５においては、メモリセルに複数の異なるしきい値を設定することにより多値を記録する不揮発性のメモリコア回路と、上記メモリコア回路への書き込みを制御する制御回路を含み、上記制御回路は、ある１つのしきい値にメモリセルをプログラムする際に上記１つのしきい値に設定されるメモリセル及び上記１つのしきい値より高いしきい値に設定されるメモリセルを上記１つのしきい値にプログラムし、上記複数の異なるしきい値の低い方のしきい値から順番にプログラムしていくことを特徴としている。

特開平９−１４７５８２号公報。 特開２０００−２８５６９２号公報。 特開２００３−３４６４８５号公報。 特開２００１−０２８５７５号公報。 特開２００１−３２５７９６号公報。 特開２０００−１６３９８２号公報。 国際出願PCT/JP2009/058788。

Ｔ． Ｋｏｂａｙａｓｈｉ ｅｔ ａｌ， "Ａ Ｇｉｇａ−Ｓｃａｌｅ Ａｓｓｉｓｔ−Ｇａｔｅ （ＡＧ）−ＡＮＤ−Ｔｙｐｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌ ｗｉｔｈ ２０−ＭＢ／ｓ Ｐｒｏｇｒａｍｍｉｎｇ Ｔｈｒｏｕｇｈｐｕｔ ｆｏｒ Ｃｏｎｔｅｎｔ−Ｄｏｗｎｌｏａｄｉｎｇ Ａｐｐｌｉｃａｔｉｏｎｓ"， ＩＥＥＥ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ （ＩＥＤＭ） ２００１， ｐｐ．２９−３２， ２００１．

ところで、ＡＧ（Assist Gate）−ＡＮＤと呼ばれるメモリセル技術によれば、該当ワード線に負電圧を印加することで、選択された少なくとも１本のワード線ＷＬにつながるメモリセルのデータを消去する方法を開示している。その詳細については、特許文献６及び非特許文献１に開示されている。

また、この他にもメモリセル構造を工夫して１本のワード線ＷＬの消去を可能にしたものもあるが、これらはすべて、ＮＯＲ型フラッシュメモリに分類されるメモリセルアレイ技術に関するもので、ＮＡＮＤ型フラッシュメモリでは無い。

さらに、ＮＡＮＤ構成のフラッシュメモリにおいてワード線ＷＬ１本の消去を行う方法を開示しているが、当該フラッシュメモリは３Ｔｒ−ＮＡＮＤ型の構成を有し、ワード線ＷＬは１本しかないものに関するものであるので、一般のＮＡＮＤ型フラッシュメモリとは全く異なるものである。

図２９は従来例に係るＮＡＮＤ型フラッシュメモリのワード線ドライバの回路図であり、図３０は従来例に係るＮＡＮＤ型フラッシュメモリの消去方法を示すタイミングチャートである。

図２９において、ワード線ドライバの複数の電界効果トランジスタのゲートにロウ選択電圧（書き込み信号）ＶＲＯＷが印加されて複数のワード線ＷＬｎ＋１，ＷＬｎ，ＷＬｎ−１及びドレイン側選択ゲート線ＳＧＤを駆動する。なお、ＧＷＬｎ＋１，ＧＷＬｎ，ＧＷＬｎ−１はグローバルワード線であり、ＧＳＧＤはドレイン側グローバル選択ゲート線である。また、各線の名称の前にＶを付加してそれらの電圧を示しており、以下同様である。

図３０に示すように、一般的なＮＡＮＤ型フラッシュメモリの消去方法では、半導体基板のｐ型ウェル電圧ＶＰｗｅｌｌを高電圧に設定し、選択ブロックのロウ選択電圧ＶＲＯＷを高電圧に設定することにより、データの消去を行っている。ここで、ＮＡＮＤ型フラッシュメモリでは、ブロックにデータを書き込み後、ワード線ＷＬ１本に接続される複数のメモリセルのデータを消去すると、消去後にそのワード線ＷＬのメモリセルにデータを書き込むときに、他のワード線ＷＬへのＶｐａｓｓ（プログラム中の選択ワード線へのプログラム電圧Ｖｐｒｇよりも低い正の中間パス電圧をいい、以下、Ｖｐａｓｓ電圧という。）ディスターブ、ストリングのデータパターンの変化による他セルのしきい値電圧Ｖｔの変化、ＦＧ−ＦＧ（フローティングゲート間）カップリングによる隣接セルのしきい値電圧Ｖｔの変化、そして微細化により隣接するワード線ＷＬとの絶縁耐圧の問題による隣接ＷＬの半消去などの問題があった。以下、従来技術の問題点について詳述する。

図３（ａ）は図２のメモリセルアレイ１０の１ブロックの回路構成を示す回路図であり、図３（ｂ）はＳＬＣのときの書き込み単位及び消去単位を説明するためのブロック図であり、図３（ｃ）はＭＬＣのときの書き込み単位及び消去単位を説明するためのブロック図である。消去は図３（ａ）の１ブロックの単位で行われ、書き込みは１ページの単位で行われる。図３の例では８ページで１ブロックとなっている。１ビット／セル（ＳＬＣ）の場合は、１本のワード線ＷＬに繋がるメモリセルを１ページと呼び、書き込みの単位としている。また、２ビット／セル（ＭＬＣ）の場合は、１本のワード線ＷＬに繋がるメモリセルを２ページにし、２ビットを下位ビットと上位ビットに区別する。ここで、データの書き込みは下位ビットのページと上位ビットのページで別々に行う。

図４は図１のＮＡＮＤ型フラッシュメモリのメモリ空間を示す説明図である。図４の例では、１チップは８つのブロックからなる。図４の示すように、ＮＡＮＤ型フラッシュメモリチップは複数のブロックからなり、メモリセルアレイ１０の領域とそれを駆動する周辺回路からなる。

図５（ａ）及び図５（ｂ）は従来例に係るＮＡＮＤ型フラッシュメモリのブロックへのデータの書き込みの順序を示す説明図である。従来例では消去は１ブロック内のメモリセルのデータに対して一括で行う。その後、ソース線側のメモリセルからビット線ＢＬ側のメモリセルへとページ単位で書き込みを行う（図５参照）。すなわち、図５において、ワード線ＷＬ０からワード線ＷＬｎへ順に書き込む。但し、２ビット／セルではワード線ＷＬの下位ビットデータの書き込み後に、ワード線ＷＬｎ−１の上位ビットデータの書き込みのために一度戻る。

上述のように、１ブロック内で１ビットでもデータを変更する際は、まず、ブロック消去から始めなければならず、消去から１ブロックの書き換えまでに多くの時間がかかるという問題点があった。例えば、３２本のＮＡＮＤアレイの場合でかつ１ビット／セルのＳＬＣのＮＡＮＤ型フラッシュメモリの場合、１つのワード線ＷＬは１ページからなり、それぞれの書き込みに約２００μｓの時間がかかる。また、消去時間はおよそ２ｍｓである。よって、１ブロックのデータを書き換えるために、
［数１］
２ｍｓ＋０．２ｍｓ×３２＝８．４ｍｓ
の時間を必要とする。また、ＭＬＣのＮＡＮＤ型フラッシュメモリでは、さらに倍以上の時間を必要とする。また、１ビットのデータ書き換えでもブロック全体のデータ書き換えとなるため多くの同一ブロック内のメモリセルを巻き添えにし、書き換えストレスによる信頼性劣化をもたらす。

図６はＮＡＮＤ型フラッシュメモリにおけるガーベッジブロック（Garbage Block）を説明するための説明図である。図６において、１ブロックは８ページであり、１ブロック内の各ページのデータ内容の分類を以下のように図示している。
（ａ）空：データが書かれておらず空いている。
（ｂ）×：データが書かれているが、無効である。
（ｃ）〇：必要なデータが書かれている。

ここで、ガーベッジブロックとは、無効なデータが書かれたページを含むブロックのことをいう。１ブロック内の各ページにはデータが書かれていない空領域（消去ページ）又無効なデータが書かれている領域も存在する。無効なデータが書かれたページを含むブロックをガーベッジブロックという。当然、ガーベッジブロックは少ないほうが望ましく、多すぎれば無効なページを減らすための作業が必要となる。

図７乃至図９は、ＮＡＮＤ型フラッシュメモリにおける従来例に係るガーベッジコレクションの手順を示す説明図である。ガーベッジコレクションの手順について以下に説明する。ここで、ガーベッジコレクションとは、Ａ、ＢブロックのデータをＣブロックに移し、Ａ、Ｂブロックを消去し、空きブロックとする動作をいう。ガーベッジコレクション前の図７において、Ａ，Ｂブロックに無効ページ（×）が幾つか存在している。有効データが書かれているページ（〇）のデータをＣブロックにコピーしてから、Ａ，Ｂブロックを消去する。

図８において、ＮＡＮＤ型フラッシュメモリ内のコントローラ１９はページバッファ１４を介してメモリセルアレイ１０内の各ブロックに接続される一方、外部装置のホストコンピュータ２０に接続されている。また、図８において、Ａ，Ｂブロックはガーベッジブロックとし、Ｃブロックは空きブロックとする。ガーベッジコレクションは以下の手順で行う。

（１）Ｂブロックのデータ６を読み出し、データをページバッファ１４に格納する。
（２）ページバッファ１４よりコントローラ１９にデータを転送し、ＥＣＣ訂正を行う。そして、ホストコンピュータ２０から一部データを改変の命令が有れば、部分的に新データに変える（管理領域のデータは変更されることになる）。これらの一連の動作によりデータＤ６はデータＤ６’に更新される。
（３）コントローラ１９よりデータＤ６’をページバッファ１４に戻す。すなわち、違うビットのみ書き換えられる。
（４）ページバッファ１４に格納されたデータＤ６’をＣブロックに書き込む。

以上の（１）〜（４）の処理を繰り返し、データＤ６’〜Ｄ１’をブロックＣに書き込む。

そして、ガーベッジコレクションの終了後、すなわちデータＤ６’〜Ｄ１’をブロックＣに書込み後、ブロックＡとＢを消去する。これですべての処理が終了する。この状態を図９に示す。

以上説明したように、従来技術に係るＮＡＮＤ型フラッシュメモリの消去方法においては、大きな単位で一括消去するので多大の時間がかかるとともに、書き換え回数が増大するという問題点があった。

本発明の目的は以上の問題点を解決し、データ消去するワード線に隣接するワード線のメモリセルへの影響を防止しかつ従来技術に比較して短時間で、少なくとも１本のワード線のメモリセルのデータを同時に消去することができるＮＡＮＤ型フラッシュメモリとその消去方法を提供することにある。

第１の発明に係るＮＡＮＤ型フラッシュメモリは、各メモリセルに１つ又は複数のしきい値を設定することによりデータを記録するＮＡＮＤ型メモリセルアレイと、上記メモリセルアレイへの書き込み及び消去を制御する制御回路とを備えたＮＡＮＤ型フラッシュメモリにおいて、
上記制御回路は、消去対象ワード線である１本又は互いに隣接する複数本のワード線に接続された各メモリセルのデータを消去するための電圧を当該消去対象ワード線に印加するときに、当該消去対象ワード線に隣接するワード線に接続された各メモリセルが、完全な消去状態のしきい値電圧分布よりも高く、かつ、上記完全な消去状態のしきい値電圧分布よりも高い所定の書き込みデータのしきい値電圧分布の最大しきい値電圧よりも低い最大しきい値電圧を有する半消去状態のしきい値電圧分布を有するように、当該隣接するワード線に所定の半消去電圧を印加するように制御することを特徴とする。

上記ＮＡＮＤ型フラッシュメモリにおいて、上記制御回路は、データ消去前に消去するワード線に接続された各メモリセルの第１のデータに加え、それに隣接するワード線に接続された各メモリセルの第２のデータを、当該ＮＡＮＤ型フラッシュメモリの外部の記憶装置に格納し、データ消去後に、消去したワード線に接続された各メモリセルに対して新規データ又は上記格納しておいた第１のデータの一部変更データを書き込み、かつ上記隣接するワード線に接続された各メモリセルには上記格納しておいた第２のデータを書き戻すように制御することを特徴とする。

また、上記ＮＡＮＤ型フラッシュメモリにおいて、上記制御回路は、データ消去前に、データ消去するワード線に隣接するワード線に接続された各メモリセルの第２のデータを、当該ＮＡＮＤ型フラッシュメモリの外部の記憶装置に格納し、データ消去後に、消去したワード線に接続された各メモリセルに対して新規データを書き込み、かつ上記隣接するワード線に接続された各メモリセルには上記格納しておいた第２のデータを書き戻すように制御することを特徴とする。

さらに、上記ＮＡＮＤ型フラッシュメモリにおいて、上記ＮＡＮＤ型フラッシュメモリの各メモリセルは、各メモリセルに複数のしきい値を設定することにより多値データを記録するマルチレベルセル（ＭＬＣ）であり、
上記制御回路は、上記データを書き込むときに、当該ＮＡＮＤ型フラッシュメモリのワード線へのページ割付けとページの書き込み順序に則ってデータ書込みを行うように制御することを特徴とする。

またさらに、上記ＮＡＮＤ型フラッシュメモリにおいて、上記制御回路は、データ消去するワード線以外のワード線を、当該ＮＡＮＤ型フラッシュメモリのｐ型ウェルＰｗｅｌｌの電圧立上げ時からフローティング状態になるように制御することを特徴とする。

また、上記ＮＡＮＤ型フラッシュメモリにおいて、上記制御回路は、当該消去対象ワード線に隣接するワード線に接続された各メモリセルを上記半消去状態のしきい値電圧分布を有するように設定するときに、当該ＮＡＮＤ型フラッシュメモリのｐ型ウェルＰｗｅｌｌの電圧を複数段階で上昇させ、上記複数段階のタイミングで上記隣接するワード線に接続されたグローバルワード線への印加電圧を複数段階で上昇させかつロウ選択電圧である書き込み信号電圧を複数段階で上昇させることを特徴とする。

さらに、上記ＮＡＮＤ型フラッシュメモリにおいて、上記制御回路は、ロウ選択電圧である書き込み信号電圧を、すべてのワード線及び選択ゲート線の電圧を通過させる電圧に設定することにより、各ワード線に接続されるグローバルワード線及びグローバル選択ゲート線の電圧をそれぞれ直接に各ワード線及び選択ゲート線の電圧となるように制御したことを特徴とする。

またさらに、上記ＮＡＮＤ型フラッシュメモリにおいて、上記制御回路は、ロウ選択電圧である書き込み信号電圧をオフ電圧に設定した後、オン電圧にすることにより、データ消去するワード線の電荷（ｐ型ウェルとのカップリングにより接地電位に対して高電位となった電荷）を引き抜くことにより消去状態にするように制御するとともに、選択ゲート線及び消去しないグローバルワード線にはオンにしない電圧を印加するように制御することを特徴とする。

また、上記ＮＡＮＤ型フラッシュメモリにおいて、上記消去するワード線の電圧を０Ｖを超えかつ５Ｖ以下の電圧に設定したことを特徴とする。

さらに、上記ＮＡＮＤ型フラッシュメモリにおいて、上記制御回路は、ｐ型ウェル電圧を基準としたときに、消去するワード線に接続されるグローバルワード線に正電圧に代えて、負電圧を印加するように制御することを特徴とする。

第２の発明に係るＮＡＮＤ型フラッシュメモリの制御方法は、各メモリセルに１つ又は複数のしきい値を設定することによりデータを記録するＮＡＮＤ型メモリセルアレイと、上記メモリセルアレイへの書き込み及び消去を制御する制御回路とを備えたＮＡＮＤ型フラッシュメモリの消去方法において、
消去対象ワード線である１本又は互いに隣接する複数本のワード線に接続された各メモリセルのデータを消去するための電圧を当該消去対象ワード線に印加するときに、当該消去対象ワード線に隣接するワード線に接続された各メモリセルが、完全な消去状態のしきい値電圧分布よりも高く、かつ、上記完全な消去状態のしきい値電圧分布よりも高い所定の書き込みデータのしきい値電圧分布の最大しきい値電圧よりも低い最大しきい値電圧を有する半消去状態のしきい値電圧分布を有するように、当該隣接するワード線に所定の半消去電圧を印加するように制御するステップを含むことを特徴とする。

従って、本発明に係るＮＡＮＤ型フラッシュメモリとその消去方法によれば、消去対象ワード線である１本又は互いに隣接する複数本のワード線に接続された各メモリセルのデータを消去するための電圧を当該消去対象ワード線に印加するときに、当該消去対象ワード線に隣接するワード線に接続された各メモリセルが、完全な消去状態のしきい値電圧分布よりも高く、かつ、上記完全な消去状態のしきい値電圧分布よりも高い所定の書き込みデータのしきい値電圧分布の最大しきい値電圧よりも低い最大しきい値電圧を有する半消去状態のしきい値電圧分布を有するように、当該隣接するワード線に所定の半消去電圧を印加するように制御する。それ故、データ消去するワード線に隣接するワード線のメモリセルへの影響を防止しかつ従来技術に比較して短時間で、少なくとも１本のワード線のメモリセルのデータを同時に消去することができる。

本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリ（ＥＥＰＲＯＭ）の全体構成を示すブロック図である。 図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。 （ａ）は図２のメモリセルアレイ１０の１ブロックの回路構成を示す回路図であり、（ｂ）はＳＬＣのときの書き込み単位及び消去単位を説明するためのブロック図であり、（ｃ）はＭＬＣのときの書き込み単位及び消去単位を説明するためのブロック図である。 図１のＮＡＮＤ型フラッシュメモリのメモリ空間を示す説明図である。 （ａ）及び（ｂ）は従来例に係るＮＡＮＤ型フラッシュメモリのブロックへのデータの書き込みの順序を示す説明図である。 ＮＡＮＤ型フラッシュメモリにおけるガーベッジブロック（Garbage Block）を説明するための説明図である。 ＮＡＮＤ型フラッシュメモリにおける従来例に係るガーベッジコレクションの第１の手順を示す説明図である。 ＮＡＮＤ型フラッシュメモリにおける従来例に係るガーベッジコレクションの第２の手順を示す説明図である。 ＮＡＮＤ型フラッシュメモリにおける従来例に係るガーベッジコレクションの第３の手順を示す説明図である。 ＮＡＮＤ型フラッシュメモリにおける本実施形態に係るデータ書き換え方法の第１の手順を示す説明図である。 ＮＡＮＤ型フラッシュメモリにおける本実施形態に係るデータ書き換え方法の第２の手順を示す説明図である。 ＮＡＮＤ型フラッシュメモリにおける本実施形態に係るデータ書き換え方法を用いたときのメモリセルのしきい値電圧Ｖｔ分布を示す図であって、（ａ）は処理対象のワード線ＷＬｎのしきい値電圧Ｖｔ変化を示す図であり、（ｂ）は処理対象のワード線ＷＬｎに隣接するワード線ＷＬｎ−１，ＷＬｎ＋１のしきい値電圧Ｖｔ変化を示す図であり、（ｃ）はその他のワード線ＷＬのしきい値電圧Ｖｔ変化を示す図である。 本実施形態に係るデータ書き換え方法を用いたときのワード線ＷＬｎ−１からワード線ＷＬｎ＋１までのデータ書き込み手順を説明するための説明図である。 本実施形態に係るデータ書き換え方法を用いたときの互いに隣接するワード線ＷＬｎ，ＷＬｎ＋１のデータ同時消去時の書き込み手順を説明するための説明図である。 図１４でワード線のデータ消去の繰り返し時におけるワード線ＷＬｎへのＶｐａｓｓ電圧の繰り返し印加事例を示す図である。 本実施形態に係るデータ書き換え方法を用いたときに、Ｖｐａｓｓ電圧が低すぎる場合にデータ書き込み時の選択ワード線のメモリセルにおいてプログラムディスターブが発生するという問題点を解決するためのプログラム方法を示すタイミングチャートである。 図１６のプログラム方法を用いたときのプログラムディスターブを説明するためのＶｐａｓｓ電圧に対するしきい値電圧Ｖｔを示すグラフである。 プログラムディスターブが発生するという問題点を解決するための変形例のプログラム方法を示すタイミングチャートである。 図１のロウデコーダ１２内のワード線ドライバの回路図である。 本実施形態に係るメモリセルアレイ１０の動作を示し、ワード線電圧を決定方法を説明するための縦断面図である。 図２０の一部の回路の等価回路である。 図２０のメモリセルアレイ１０の動作における電界を説明するための縦断面図である。 本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの消去方法を示すタイミングチャートである。 本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの消去方法を示すタイミングチャートである。 本発明の実施例３に係るＮＡＮＤ型フラッシュメモリの消去方法を示すタイミングチャートである。 本発明の実施例４に係るＮＡＮＤ型フラッシュメモリの消去方法を示すタイミングチャートである。 本発明の実施例５で用いるロウデコーダ１２Ａの詳細構成を示す回路図である。 本発明の実施例５に係るＮＡＮＤ型フラッシュメモリの消去方法を示すタイミングチャートである。 従来例に係るＮＡＮＤ型フラッシュメモリのワード線ドライバの回路図である。 従来例に係るＮＡＮＤ型フラッシュメモリの消去方法を示すタイミングチャートである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリ（ＥＥＰＲＯＭ）の全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。まず、本実施形態に係るＮＡＮＤ型フラッシュメモリの構成について以下に説明する。

図１において、本実施形態に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。

メモリセルアレイ１０は、図２に示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。書き換え及び読み出し回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含み、以下、ページバッファという。

図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個の入出力端子５２との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。

入出力バッファ５０は、外部装置の例えばホストコンピュータ２０（図８参照）との間でデータの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０及びデータ線５２を介して、入出力端子５１とページバッファ１４の間でデータの転送が行われる。入出力端子５２から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。入出力端子５２からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は制御入力端子５３を介して動作ロジックコントロール回路１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。

ページバッファ１４は、少なくとも１個以上、例えば２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、２ビットで２個のラッチを使い、アドレスによって制限されるがキャッシュ機能を有効とすることができる。

図１０乃至図１１は、ＮＡＮＤ型フラッシュメモリにおける本実施形態に係るデータ書き換え方法の手順を示す説明図である。本実施形態に係るデータ書き換え方法は、１本又は隣接する複数のワード線に接続された各メモリセルのみに対してデータ消去と再書き込みを行うことを特徴としている。

図１０は１本のワード線のデータ消去の場合を示し、１ブロックのうちの１本のワード線に接続された各メモリセルに対してデータの消去と、それに続く新しいデータを書き込む。

次いで、１本のワード線ＷＬのデータの同時消去の場合について以下に説明する。ワード線ＷＬｎを消去する場合を例に取る。

（１）ワード線ＷＬｎ−１からワード線ＷＬｎ＋１までのメモリセルのデータ（ＭＬＣの場合、６ページ分）を順に読み取りメモリセルアレイ１０外の例えばホストコンピュータ２０の記憶装置にデータを格納する（図１１）。

（２）ワード線ＷＬｎのメモリセルのデータを消去する。その際メモリセルアレイ１０を覆う半導体基板のＮｗｅｌｌとＰｗｅｌｌに消去用の高電圧Ｖｅｒａｓｅを印加し、処理対象のワード線ＷＬｎを０Ｖ（接地電位）にし、ワード線ＷＬｎ以外のワード線ＷＬをフローティング状態にするが、詳細の手順を詳細後述する。なお、非選択ブロック内のワード線ＷＬもフローティング状態とする。

（３）図１２はＮＡＮＤ型フラッシュメモリにおける本実施形態に係るデータ書き換え方法を用いたときのメモリセルのしきい値電圧Ｖｔ分布を示す図であって、図１２（ａ）は処理対象のワード線ＷＬｎのしきい値電圧Ｖｔ変化を示す図であり、図１２（ｂ）は処理対象のワード線ＷＬｎに隣接するワード線ＷＬｎ−１，ＷＬｎ＋１のしきい値電圧Ｖｔ変化を示す図であり、図１２（ｃ）はその他のワード線ＷＬのしきい値電圧Ｖｔ変化を示す図である。図１２（ａ）に示すように、ワード線ＷＬｎに接続された各メモリセルのデータを消去した後の、ワード線ＷＬｎのメモリセルのしきい値電圧Ｖｔ分布は２ビットデータ「１１」の分布に変化する。なお、図１２において、「Ａ」は例えば２ビットデータ「０１」の分布であり、「Ｂ」は例えば２ビットデータ「１０」の分布であり、「Ｃ」は例えば２ビットデータ「００」の分布である。また、図１２（ｂ）に示すように、ワード線ＷＬｎ−１とワード線ＷＬｎ＋１のメモリセルのしきい値電圧Ｖｔ分布は「ａ分布」に変化し、当該「ａ分布」はいわゆる完全な消去状態（２ビットデータ「１１」の分布）とは異なる半消去状態であって、それよりも上のしきい値電圧Ｖｔを有すように分布する。なお、「ａ」分布の最大しきい値電圧Ｖｔｍａｘ（例えば１．５Ｖ）は「Ａ」分布の最大しきい値電圧Ｖｔｍａｘ（例えば１．８Ｖ）より小さく設定する。さらに、図１２（ｃ）に示すように、他のワード線ＷＬのメモリセルについてはしきい値電圧Ｖｔ分布において変化がない（ワード線ＷＬｎ−１又はＷＬｎ＋１とのＦＧ−ＦＧカップリング効果を無視している。次のステップ（４）で元に戻るためである）。

（４）ワード線ＷＬｎに接続された各メモリセルのデータ消去で、しきい値電圧Ｖｔが変化したワード線ＷＬｎ−１からワード線ＷＬｎ＋１までの各メモリセルに対してデータを順に書き込む。まず、ワード線ＷＬｎ−１の書き込みは、上記（１）のステップでＮＡＮＤ型フラッシュメモリの外部装置であるホストコンピュータ２０記憶装置に格納されていたデータを書き戻す。次に、ワード線ＷＬｎには格納データとは部分的ないし全面的に異なるデータを外部装置のホストコンピュータ２０からデータを取り入れて書き込む。さらに、ワード線ＷＬｎ＋１の各メモリセルには、ワード線ＷＬｎ−１と同様に、格納データを再書き込みする。

以下、ワード線ＷＬｎ−１からワード線ＷＬｎ＋１までの各メモリセルへのデータ書き込み手順を説明する。ここでは、１つのメモリセル当たり２ビットのデータを記憶させる２ビット／セル（下位ビットと上位ビットを各メモリセルに記憶する。）の場合（ＭＬＣ）について以下に説明する。

図１３は、本実施形態に係るデータ書き換え方法を用いたときのワード線ＷＬｎ−１からワード線ＷＬｎ＋１までのデータ書き込み手順を説明するための説明図である。図１３において、データ書き込みの順番を示しており、まず、１番目にワード線ＷＬｎ−１のメモリセルに下位ビットのデータ書き込みを行う。２番目にワード線ＷＬｎのメモリセルに下位ビットのデータ書き込みをし、３番目にＷＬｎ−１に戻り、上位ビットのデータ書き込みをする。以下同様にＷＬｎ＋１のメモリセルまで書き上げる。

以上の一連のワード線ＷＬの各メモリセルからのデータ消去から追加書き込みまでの処理により、１本のワード線ＷＬの各メモリセルのデータ書き換えが可能となる。

ここで、従来の１本のワード線ＷＬのメモリセルのデータを消去した後、そのワード線ＷＬのメモリセルのデータのみを書き換えた場合に、当該処理対象の隣接するワード線ＷＬのメモリセルのしきい値電圧Ｖｔが変動してしまう。この理由は、ワード線ＷＬｎの各メモリセルのデータを消去し、従来と異なるデータを書き込みした場合、当該処理対象のワード線ＷＬｎに隣接するワード線ＷＬｎ−１，ＷＬｎ＋１のメモリセル間のフローティングゲート間の容量結合（いわゆる、ＦＧ−ＦＧ間カップリング）により隣接ワード線ＷＬｎ−１，ＷＬｎ＋１のメモリセルのフローティングゲートの電位が変動し、しきい値電圧Ｖｔが変化するからである。従って、ワード線ＷＬｎのメモリセルのデータを消去した際に、隣接するワード線ＷＬｎ−１，ＷＬｎ＋１のしきい値電圧Ｖｔも同時に負の側に変化させ（半消去：図１２（ｂ）参照）、ワード線ＷＬｎ−１とワード線ＷＬｎ＋１には消去前と同じデータを、図１３の手順で順番に書き込むことによって、ワード線ＷＬｎのデータが変化することによるワード線ＷＬｎ−１，ＷＬｎ＋１のメモリセルのしきい値電圧Ｖｔ変化を回避することができる。

図１４は本実施形態に係るデータ書き換え方法を用いたときの互いに隣接するワード線ＷＬｎ，ＷＬｎ＋１のデータ同時消去時の書き込み手順を説明するための説明図である。図１４において、１〜８は書き込みの順番を示す。

図１４を参照すれば、まず、上記と同様に、１番目ではワード線ＷＬｎ−１のメモリセルに下位ビットのデータ書き込みをする。２番目ではワード線ＷＬｎのメモリセルに下位ビットのデータ書き込みをし、３番目ではワード線ＷＬｎ−１に戻り、上位ビットのデータ書き込みをする。４番目では、ワード線ＷＬｎ＋１のメモリセルに下位ビットのデータ書き込みをする。５番目では、ワード線ＷＬｎのメモリセルに上位ビットのデータ書き込みをする。以下同様にワード線ＷＬｎ＋２のメモリセルまでデータを書き込む。なお、ワード線ＷＬｎ−１からワード線ＷＬｎ＋２までの各メモリセルのページのデータ書き込みには、選択ワード線ＷＬにプログラム電圧Ｖｐｒｇを与え、他の非選択ワード線ＷＬにはプログラム電圧Ｖｐｒｇよりも低く０Ｖ以上の複数のＶｐａｓｓ電圧を印加する。

図１５は図１４でワード線のデータ消去の繰り返し時におけるワード線ＷＬｎへのＶｐａｓｓ電圧の繰り返し印加事例を示す図である。上述のワード線ＷＬのデータ消去が何度か同じブロックで繰り返されると、図１５に示すように、あるワード線ＷＬにＶｐａｓｓ電圧が何度も印加される場合が起こり得る。その場合、メモリセルはＶｐａｓｓストレスが何度も印加されて、半導体基板よりフローティングゲートへ電子が注入され、データ化けが起こり得る。これを防止するためには、Ｖｐａｓｓ電圧は十分低く設定しなければならない。しかし、Ｖｐａｓｓ電圧が低すぎると、データ書き込み時、選択ワード線ＷＬにおいてプログラムディスターブが起こる。この相反する問題点を解決するために、以下に詳述するプログラム方法（図１６及び図１８）を用いる。

図１６は、本実施形態に係るデータ書き換え方法を用いたときに、Ｖｐａｓｓ電圧が低すぎる場合にデータ書き込み時の選択ワード線のメモリセルにおいてプログラムディスターブが発生するという問題点を解決するためのプログラム方法を示すタイミングチャートである。なお、図１６及びそれ以降の図面において、ＶＳＧＤはドレイン側の選択ゲート線ＳＧＤの電圧であり、ＶＳＧＳはソース側の選択ゲート線ＳＧＳの電圧であり、ＶＢＬはビット線ＢＬの電圧であり、ＶＳＬはソース線ＳＬの電圧であり、ＶＣＰＷ，ＶＰｗｅｌｌはｐ型ウェルＰｗｅｌｌの電圧である。

図１６のｔ＜ｔ０（ｔ０＝０）の期間において、電圧Ｖ１は、ビット線ＢＬ２〜ＢＬｎに印加されて、ビット線が選択されないようにして、プログラミングを抑止する一方、選択されたビット線ＢＬ１は、接地されて、当該メモリセルをプログラムする。さらに、電圧Ｖ２はソース線ＳＬに印加され、電圧Ｖ３は（ＳＧＤトランジスタのゲートに接続された）選択されたゲート線ＳＧＤに印加され電圧Ｖ４に下げられ、ワード線ＷＬ１〜ＷＬｘ及び（ＳＧＳトランジスタのゲートに接続された）選択されたゲート線ＳＧＳは、接地されて０Ｖの電圧に設定される。

本実施形態では、好ましくは、電圧Ｖ１は約２．４Ｖに設定され、電圧Ｖ２は約１．９Ｖに設定され、電圧Ｖ３は約５Ｖに設定され、電圧Ｖ４は約１．５Ｖに設定される。ｔ＜ｔ０の期間において、メモリセルストリング中の電子は、電圧Ｖ３でＳＧＤトランジスタを介してビット線ＢＬ２乃至ＢＬｎに一掃されて、セルチャネル中の電子密度を減少させる。

図１６を参照すれば、ｔ＜ｔ０の期間において、（選択されたＳＧＤトランジスタのゲートに接続された）選択されたゲート線ＳＧＤに印加される電圧は、電圧Ｖ３から電圧Ｖ４に変更される。電圧Ｖ４は、選択されたＳＧＤトランジスタを介してビット線ＢＬからＮＡＮＤセルユニットのチャネル電位を切断するために、電圧Ｖ３よりも低く設定される。これらのプロセスは、従来技術と同様の方法で実行される。

本実施形態に係るプログラミング方法は、ｔ１＜ｔ＜ｔ２の期間において正電圧Ｖ６を印加するブーストフェーズの前に、ｔ０＜ｔ＜ｔ１の期間においてワード線ＷＬ１〜ＷＬｘに負電圧Ｖ５を印加するステップを含むことによって特徴づけられる。ここで、負電圧をワード線ＷＬ１〜ＷＬｘに印加することにより、ＮＡＮＤセルアレイ内の過剰電子をＳｉ基板のホールと結合させる。それにより、過剰電子が減りその後の書き込み動作における後書き込みが防げる。また、Ｖｐａｓｓ電位も低く抑えられる。図１６を参照すれば、選択されたワード線ＷＬ３に印加されるプログラム電圧Ｖｐｒｇは、時刻ｔ２に電圧Ｖ６から電圧Ｖ７に変更され、その後、ｔ２＜ｔ＜ｔ３の期間において印加される。

過剰な電子を減少させる方法は、ワード線ＷＬに印加される負電圧Ｖ５がメモリセルのしきい値電圧Ｖｔ以下である電圧に設定されているときでも利用することができる。この動作バイアス電圧は全体のチャネルストリングにおける過剰な電子の全体量を減少させることに対してたいへん有効である。

図１７は、図１６のプログラム方法を用いたときのプログラムディスターブを説明するためのＶｐａｓｓ電圧に対するしきい値電圧Ｖｔを示すグラフである。図１７は実験結果であって、プログラムディスターブ特性が、本実施形態とセルフブーストの従来技術との間で比較されている。図１７から明らかなように、プログラムディスターブはＶｐａｓｓ電圧の広い範囲わたって従来技術に比較して大幅に抑圧されている。ここで、本実施形態に係る方法は、少なくとも１本のワード線に接続されたメモリセルのデータを同時に消去することができ、この方法はＳＬＣのみならず、ＭＬＣに適用できる。

図１８は、プログラムディスターブが発生するという問題点を解決するための変形例のプログラム方法を示すタイミングチャートである。図１８においては、負電圧Ｖ５は、ｔ０＜ｔ＜ｔ１の期間においてワード線ＷＬに印加されない。しかしながら、４Ｖの正電圧ＶＣＰＷは、同じ期間にＰｗｅｌｌに印加されることを特徴としている。

図１９は図１のロウデコーダ１２内のワード線ドライバの回路図である。図１９において、従来例の図２９と同様に構成されており、ワード線ドライバの複数の電界効果トランジスタのゲートにロウ選択電圧（書き込み信号）ＶＲＯＷが印加されて複数のワード線ＷＬｎ＋１，ＷＬｎ，ＷＬｎ−１及びドレイン側選択ゲート線ＳＧＤを駆動する。なお、ＧＷＬｎ＋１，ＧＷＬｎ，ＧＷＬｎ−１はグローバルワード線であり、ＧＳＧＤはドレイン側グローバル選択ゲート線である。なお、ワード線ドライバの各トランジスタのＶｔは基板電圧Ｖｓｕｂ＝０Ｖの時に１Ｖとする。

図２０は本実施形態に係るメモリセルアレイ１０の動作を示し、ワード線電圧を決定方法を説明するための縦断面図である。

図２０において、３０は半導体基板であっていわゆるｐ型ウェルＰｗｅｌｌである。３１はｐ型ウェルＰｗｅｌｌ内のドープ領域（ｎ型ソース・ドレイン）であり、３２はフローティングゲートであり、３３はコントロールゲートである。また、Ｃ１はｐ型ウェルＰｗｅｌｌとフローティングゲート３２との静電容量であり、Ｃ２はフローティングゲート３２とコントロールゲート３３との間の静電容量であり、Ｃ３は互いに隣接するコントロールゲート３３間の静電容量である。

図２０において、ワード線ＷＬｎを０Ｖに固定し、ｐ型ウェルＰｗｅｌｌに高電圧（Ｖｅｒａｓｅ）を印加して消去する。他のワード線ＷＬはワード線ドライバの各トランジスタをオフし、グローバルワード線ＧＷＬから切り離してフローティング状態にする。その場合、ワード線ＷＬｎ−１，ＷＬｎ，ＷＬｎ＋１以外のワード線ＷＬはｐ型ウェルＰｗｅｌｌとの容量結合で自動的にブートされ、およそｐ型ウェルＰｗｅｌｌと同電位まで上がる。図２０に示すように、ワード線ＷＬｎ−１，ＷＬｎ＋１はｐ型ウェルＰｗｅｌｌ又はワード線ＷＬｎとの容量結合でｐ型ウェルＰｗｅｌｌ電位と０Ｖの中間の電位となる。図２０では、ワード線ＷＬｎ＋１側を書いてないが、ワード線ＷＬｎ−１側と対称で同じなので省略している。

図２１は、図２０においてワード線ＷＬｎ−１を中心とした図２０の一部の回路の等価回路である。図２１の等価回路を用いて、以下のように、ワード線ＷＬｎ−１の電位を決定することができる。

［数２］
Ｃ３｛（２ＶＷＬｎ−１）−（ＶＷＬｎ−２）−（ＶＷＬｎ）｝
＋Ｃ４｛（ＶＷＬｎ−１）−（ＶＰＷｅｌｌ）｝＝０

ここで、ＶＷＬｎ＝０Ｖである。

［数３］
ＶＷＬｎ−１
＝｛Ｃ３×（ＶＷＬｎ−２）＋Ｃ４×（ＶＰＷｅｌｌ）｝／（２×Ｃ３＋Ｃ４）

ここで、電圧ＶＷＬｎ−２がｐ型ウェルＰｗｅｌｌの電圧ＶＰＷｅｌｌに概ね等しいとすると、次式を得る。

［数４］
ＶＷＬｎ−１＝（Ｃ３＋Ｃ４）ＶＰＷｅｌｌ／（２×Ｃ３＋Ｃ４）

図２２は図２０のメモリセルアレイ１０の動作における電界を説明するための縦断面図である。図２２に示すように、ワード線ＷＬ間の電位差は高すぎると、ワード線ＷＬの間隔ＷＬｓｐａｃｅを埋める層間絶縁膜で絶縁破壊を起こすので、あまり高い電位差は付けられない。次式に示すように、電界にして５ＭＶ／ｃｍ以下が望ましい。

［数５］
電界｛｛（ＶＷＬｎ）−（ＶＷＬｎ−１）｝／ＷＬｓｐａｃｅ｝≦５ＭＶ／ｃｍ

ここで、ＶＷＬｎ及びＶＷＬｎ−１は消去時のワード線電圧である。以上のワード線ＷＬの各メモリセルのデータを消去する際、消去するデータの各メモリセルのワード線ＷＬの両隣に位置するワード線ＷＬの電圧設定について注意を要する。

まとめると以下のようになる。

（１）図１２（ｂ）に示すように、消去すべきデータの各メモリセルのワード線ＷＬのしきい値電圧Ｖｔ分布は２ビットデータ「１１」の分布になるようにする。また、隣接するワード線ＷＬｎ−１，ｎ＋１については、しきい値電圧Ｖｔ分布がいわゆる半消去状態である「ａ，ｂ，ｃ」で示した分布の状態とする。さらにそれ以外のＷＬはしきい値電圧Ｖｔ分布の変化が起きないようにする。
（２）ワード線ＷＬｎ以外のワード線ＷＬは、ワード線ドライバの各トランジスタをオフにしてそれらのトランジスタから切り離し、フローティング状態にし、その電圧を、ｐ型ウェルＰｗｅｌｌの電位上昇と共に電位が上がるようにするが、ｐ型ウェルＰｗｅｌｌの電位上昇時のいつでも、何Ｖからフローティング状態にするかで、ｐ型ウェルＰｗｅｌｌの電位が上がりきって消去電圧Ｖｅｒａｓｅになった時の各ワード線ＷＬ電位は決まる。その電位で上記の各ワード線ＷＬの各メモリセルのしきい値電圧Ｖｔになるように設定する。
（３）各ワード線ＷＬの電位設定のために、図２０及び図２１に示すように、ワード線ＷＬ間とｐ型ウェルＰｗｅｌｌとの容量を考慮に入れて、グローバルワード線ＧＷＬ、ロウ選択ゲート線ＲＯＷ、選択ゲート線ＳＧＤの各ノードの制御電圧を決める。また、図２２に示すように、ワード線ＷＬ間の電界が５ＭＶ／ｃｍ以上にならないようにする必要もある。
（４）データを書き込むときに、当該ＮＡＮＤ型フラッシュメモリのワード線へのページ割付けとページの書き込み順序に則ってデータ書込みを行うように制御する。

以下の各実施例において、本発明の各実施例に係るＮＡＮＤ型フラッシュメモリの消去方法について以下説明する。

図２３は本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの消去方法を示すタイミングチャートである。実施例１に係るＮＡＮＤ型フラッシュメモリの消去方法は、消去対象ワード線である少なくとも１本のワード線に接続された各メモリセルのデータを消去するための電圧を当該消去対象ワード線に印加するときに、当該消去対象ワード線に隣接するワード線に接続された各メモリセルが、完全な消去状態のしきい値電圧分布よりも高く、かつ、上記完全な消去状態のしきい値電圧分布よりも高い所定の書き込みデータのしきい値電圧分布の最大しきい値電圧よりも低い最大しきい値電圧を有する半消去状態のしきい値電圧分布を有するように、当該隣接するワード線に所定の半消去電圧を印加するように制御することを特徴とする。

図２３において、ワード線ＷＬｎ以外のワード線ＷＬをフローティング状態にするために、ロウ選択ゲート線ＲＯＷと、グローバルワード線ＧＷＬに対して読み出しトランジスタのしきい値電圧Ｖｔ（＝１Ｖ）より高い電圧２Ｖ（半消去電圧）を印加し、メモリセルアレイ１０のワード線ＷＬの電位が例えばしきい値電圧Ｖｔ（＝１Ｖ）に上昇してもワード線ＷＬからグローバルワード線ＧＷＬに電圧（自由電子）が抜けないようにする。ｐ型ウェルＰｗｅｌｌの電圧上昇前にＶＷＬ＝ＶＧＷＬ−Ｖｔｈの電圧がワード線ＷＬに印加されるので、ｐ型ウェルＰｗｅｌｌが消去電圧になったときそれらのワード線電圧ＶＷＬは消去電圧よりもその分高くなる（図２３では、１９Ｖ、８Ｖ〜１０Ｖと記載）。なお、図２３には、非選択ブロックのロウ選択電圧（書き込み信号）ＶＲＯＷ＝０Ｖで従来例と基本的に変らないので、選択ブロックの制御電圧しか示していない。また、ワード線電圧ＶＷＬｎ−１，ＶＷＬｎ−２を示していないが、ワード線電圧ＷＬｎ＋１と同様に変化する。

すなわち、実施例１では、ワード線ＷＬｎを所定の消去電圧（例えば、０Ｖを超えかつ５Ｖ以下の電圧）に設定し、他の隣接ワード線ＷＬをｐ型ウェルＰｗｅｌｌとのカップリングでワード線電圧ＶＷＬを消去電圧まで上がるようにして消去されないように半消去状態にするように制御することを特徴としている。ワード線ＷＬｎ＋１とワード線ＷＬｎ−１はワード線ＷＬｎとのカップリングで消去電圧の６０〜７０％（以下、半消去電圧という。）になるように制御する（３２ｎｍプロセス世代のメモリセル）。

図２３に示すように、データを消去するメモリセルを有する消去対象のワード線ＷＬｎ以外のワード線ＷＬをフローティング状態にするためにロウ選択電圧（書き込み信号）ＶＲＯＷとグローバルワード線電圧ＧＷＬに対して、メモリセルのしきい値電圧Ｖｔは超えておりかつロウデコーダ１２などが動作する最低の電圧２Ｖを印加し、メモリセルアレイ２０のワード線ＷＬが上昇してもワード線ＷＬからグローバルワード線ＧＷＬに電圧（自由電子）が抜けないようにしている。実施例１では、ｐ型ウェルＰｗｅｌｌの電位上昇前にワード線電圧ＶＷＬ＝ＶＧＷＬ−Ｖｔの電圧がワード線ＷＬに印加されるので、ｐ型ウェルＰｗｅｌｌ電圧が消去電圧になったとき、それらのワード線電圧ＶＷＬは消去電圧よりもその分高くなり、上記の半消去電圧となる。上記２Ｖを低く設定したのはワード線ドライバのトランジスタのワード線側ソース電圧のトランジスタ間の耐圧を越えないよう
にワード線電圧を抑えるためである。

なお、実施例１において、データ消去前に消去するワード線に接続された各メモリセルの第１のデータに加え、それに隣接するワード線に接続された各メモリセルの第２のデータを、当該ＮＡＮＤ型フラッシュメモリの外部の記憶装置に格納し、データ消去後に、消去したワード線に接続された各メモリセルに対して新規データ又は上記格納しておいた第１のデータの一部変更データを書き込み、かつ上記隣接するワード線に接続された各メモリセルには上記格納しておいた第２のデータを書き戻すように制御する。

また、実施例１において、データ消去前に、データ消去するワード線に隣接するワード線に接続された各メモリセルの第２のデータを、当該ＮＡＮＤ型フラッシュメモリの外部の記憶装置に格納し、データ消去後に、消去したワード線に接続された各メモリセルに対して新規データを書き込み、かつ上記隣接するワード線に接続された各メモリセルには上記格納しておいた第２のデータを書き戻すように制御してもよい。

図２４は本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの消去方法を示すタイミングチャートである。

上述の実施例１では、消去ワード線ＷＬｎから隣接するワード線ＷＬｎ＋１，ＷＬｎ−１の電圧を正確に設計できず、カップリングで決まる電圧にしか決定できず、他のワード線ＷＬの電圧は消去電圧より大きくなり、ワード線ドライバのトランジスタのソースやソース間の耐圧も問題となる。そこでこれらを改善したのが図２４の実施例２に係る消去方法である。図２４に示すように、ｐ型ウェルＰｗｅｌｌ電圧を３Ｖ、７Ｖ、１８Ｖと３段階で上げている。また、グローバルワード線電圧ＶＧＷＬｎ＋１はｐ型ウェルＰｗｅｌｌ電圧＝７Ｖの後に５Ｖとする。この時点で、ワード線電圧ＶＷＬｎ＋１＝３Ｖ（＝５Ｖ−Ｖｔ）となり、最終的な電圧を約１０Ｖとしている（１０Ｖ＝３Ｖ＋（１８Ｖ−７Ｖ）×６５％）。ここで、ワード線ＷＬｎ＋１とｐ型ウェルＰｗｅｌｌ間の容量結合比を６５％とした。これらの電圧を調整することによりワード線電圧を調整することができる。なお、ワード線電圧ＷＬｎ＋１が３Ｖに立ち上げられたとき、ワード線間カップリングによりワード線ＷＬｎ＋２にほぼ１Ｖの上昇が発生する。

図２５は本発明の実施例３に係るＮＡＮＤ型フラッシュメモリの消去方法を示すタイミングチャートで、ワード線ＷＬｎとワード線ＷＬｎ＋１の２本を消去する場合である。図２５に示すように、実施例３では、プログラム時のように各ワード線ＷＬに各グローバルワード線ＧＷＬから所定の電圧を直接印加することを特徴としている。ｐ型ウェルＰｗｅｌｌとワード線ＷＬの電圧の立ち上げ、立ち下げにスピード差が出やすく、これらの電圧差が大きくなると誤消去あるいは誤書込みが発生する恐れがあるため互いにタイミングを合わせて４段階で上げている例を示す。なお、立ち下げ時は、実施例２と同様に、ｐ型ウェルＰｗｅｌｌの電圧制御とワード線間カップリングを使用した例を示した。

以上の実施例３では、消去するワード線ＷＬに１Ｖを印加しているが、これは、ワード線ドライバのトランジスタのソース（ワード線ＷＬ側）間のパンチスルーを防止するためで、もしワード線ＷＬｎ＋１のトランジスタと、ワード線ＷＬｎ＋５のトランジスタが隣同士に配置されていたなら、そのワード線ＷＬ側ソース電圧差は１８Ｖになるが、一方が０Ｖの場合と１Ｖの場合ではパンチスルー耐圧に大きな差がある。また、ｐ型ウェルＰｗｅｌｌとワード線ＷＬの電圧の立ち上げを４段階で行っているが、本発明はこれに限らず、複数段階で行ってもよい。

図２６は本発明の実施例４に係るＮＡＮＤ型フラッシュメモリの消去方法を示すタイミングチャートである。実施例４に係る消去方法では、ロウ選択電圧である書き込み信号電圧をオフ電圧に設定した後、オン電圧にすることにより、データ消去するワード線の各メモリセルから電荷（ｐ型ウェルＰｗｅｌｌとのカップリングで接地電位に対して高電位となった電荷）を引き抜くことにより消去状態にするように制御するとともに、選択ゲート線及び消去しないグローバルワード線にはオンにしない電圧を印加するように制御することを特徴としている。

すなわち、実施例５は、実施例１の消去方法を改善するもので、すべての選択ゲート線ＳＧＤ，ワード線ＷＬ（データ消去するワード線ＷＬｎを除く）がフローティング状態のカップリングで電圧が決まるようにしたもので、消去しないワード線ＷＬｎ（隣接するＷＬｎ−１，ＷＬｎ＋１を除く）はｐ型ウェルＰｗｅｌｌ電圧に等しくなり（正確には隣隣接のワード線ＷＬｎ−２，ＷＬｎ＋２のように少しずつずれる）、隣接ワード線ＷＬの電圧も完全にカップリングのみで決まる。一旦非選択ブロックのようにすべてのワード線ＷＬをｐ型ウェルＰｗｅｌｌ電圧までカップリングで上げた後に、データ消去するワード線ＷＬｎのみの電圧（自由電子）を低下させ方式である。なお、タイミングと印加電圧の組み合せで実施例２〜３のような制御も実現できる。

図２７は本発明の実施例５で用いるロウデコーダ１２Ａの詳細構成を示す回路図である。図２７を参照すると、ロウデコーダ１２Ａは、ブロック選択信号ＢＬＫ及び反転ブロック選択信号

を出力するブロックデコーダ１２３、中間電圧レベルシフタ（以下、ＭＶＬＳという。）及びＭＯＳトランジスタＴｒ１乃至Ｔｒ４を含む高電圧中間電圧レベルシフタ（以下、ＨＶＭＶＬＳという。）１２５、及びワード線ドライバ１２２を含む。

入力されたアドレスに応答してブロックが選択されるとき、ブロックデコーダ１２３は、ハイレベルを有するブロック選択信号ＢＬＫを出力する。ハイレベルを有するブロック選択信号ＢＬＫに応答して、信号ＰＡＳＶはプログラム電圧Ｖｐｒｇレベルに変更され、その後、ワード線ドライバ１２２のＭＯＳトランジスタＴｓｇ、Ｔｗｉ、Ｔｗｊ及びＴｗｋはオンされ、ワード線ＷＬｉ、ＷＬｊ及びＷＬｋ、及び選択ゲート線ＳＧＤのそれぞれの電圧はグローバルワード線ＧＷＬｉ、ＧＷＬｊ及びＧＷＬｋ、及びグローバル選択ゲート線ＧＳＧＤのそれぞれの電圧と、それぞれ同一になる。

一方、ブロックが選択されていないとき、ブロックデコーダ１２３はローレベルを有するブロック選択信号ＢＬＫを出力し、その後、信号ＰＡＳＶはＶＭＭレベルになる。この場合、ワード線ドライバ１２２のＭＯＳトランジスタＴｓｇ、Ｔｗｉ、Ｔｗｊ及びＴｗｋはオフされ、その後、ワード線ＷＬ及び選択ゲート線ＳＧＤはグローバルワード線ＧＷＬｉ、ＧＷＬｊ及びＧＷＬｋ、及びゲート線ＧＳＧＤから切り離される。これはワード線ＷＬがフローティング状態であることを意味する。しかしながら、反転ブロック選択信号

がハイレベルを有することから、選択ゲート線ＳＧＤはＭＯＳトランジスタＴｓｓによって０Ｖに設定される。

図２７を参照すると、ＨＶＭＶＬＳ１２４は高正電圧ＶＰＰ側回路及び負電圧ＶＭＭ側回路を含み、ＨＶＭＶＬＳ１２４はワード線ドライバ１２２に出力信号ＰＡＳＶを出力する。ＶＰＰ側回路は、Ｎチャネルディプレッション型ＭＯＳトランジスタＴｒ１及びＰチャネルエンハンスメント型ＭＯＳトランジスタＴｒ３を含む。ＶＰＰ側回路は、入力されたブロック選択信号ＢＬＫに応答してＶＰＰレベルシフタとして動作する。さらに、ＭＶＬＳ１２５は、２つのＭＯＳトランジスタのインバータ１１８を含む６つのＭＯＳトランジスタ１１６乃至１２０を含み、これらは高正電圧ＶＸＤと負電圧ＶＭＭとの間に提供される。

信号ＰＡＳＶが０Ｖ又はＶＭＭである場合、ＭＯＳトランジスタＴｒ１は４Ｖよりも低い電圧を通すようにオンされ、その後、ＭＯＳトランジスタＴｒ３は信号ＶＸ＝５Ｖであることからカットオフ状態であり、信号ＰＡＳＶは安定状態である。信号ＰＡＳＶが約４Ｖの電圧（＝ＶＸＤ−ＭＯＳトランジスタＴｒ４のＶｔｈ）から開始する場合、ＭＯＳトランジスタＴｒ１は７Ｖよりも高い電圧を通すようにオンされ、その後、ＭＯＳトランジスタＴｒ３はオンされ、信号ＰＡＳＶの電圧が増加するように、７Ｖの電圧が信号ＰＡＳＶの信号線に印加される。

一方、ＨＶＭＶＬＳ１２４のＶＭＭ側回路は、Ｎチャネルディプレッション型ＭＯＳトランジスタＴｒ２、Ｎチャネルエンハンスメント型ＭＯＳトランジスタＴｒ４及びＭＶＬＳ１２５を含む。ＭＶＬＳ１２５は、電圧ＶＸＤと電圧ＶＭＭとの間のレベルシフタとして動作する。この場合、ブロック選択信号ＢＬＫがハイレベルを有するとき、ＭＶＬＳ１２５は、ＭＯＳトランジスタＴｒ４のソースに電圧ＶＸＤを出力する。一方、ブロック選択信号ＢＬＫがローレベルを有するとき、ＭＶＬＳ１２５は、ＭＯＳトランジスタＴｒ４のソースに電圧ＶＭＭを出力する。ＭＯＳトランジスタＴｒ２は、電圧ドロッパとして動作し、ＭＯＳトランジスタＴｒ２側に位置するＭＯＳトランジスタＴｒ４のドレイン電圧をＭＯＳトランジスタＴｒ２及びＴｒ３のブレークダウン電圧よりも低くなるように保つ。この場合、次式が得られる。

［数６］
（Ｔｒ４のドレイン電圧Ｖｄ）＜Ｖｐｒｇ−（ＶＸＤ＋｜Ｔｒ２のＶｔ｜）

その後、ＭＯＳトランジスタＴｒ４は、ブロック選択信号ＢＬＫがハイレベルを有するとき、電流がＭＯＳトランジスタＴｒ１７を介して電圧ソースＶＰＰから電圧ＶＸＤに流れないように、ソース電圧（＝ＭＶＬＳ１２５からの出力電圧）を電圧ＶＸＤよりも低く保つ。

ワード線ドライバ１２２は、トランスファゲートＭＯＳトランジスタＴｓｇ、Ｔｗｉ、Ｔｗｊ、Ｔｗｋ及びＴｓｓを含む。ＭＯＳトランジスタＴｗｎ（ｎ＝ｉ，ｊ，ｋ）のそれぞれは、グローバルワード線ＧＷＬｎ（ｎ＝ｉ，ｊ，ｋ）をそれぞれローカルワード線ＷＬｎ（ｎ＝ｉ，ｊ，ｋ）に接続するために提供される。グローバルワード線ＧＷＬｎの電圧は、動作モード及び選択又は非選択のモードなどの条件によって制御される。

図２８は本発明の実施例５に係るＮＡＮＤ型フラッシュメモリの消去方法を示すタイミングチャートである。

図２８に示すように、実施例５では、ワード線ＷＬｎの制御電圧に負電圧を導入したもので、実施例３のようにすべて負電圧で行うこともできるが、ｐ型ウェルＰｗｅｌｌへの正電圧とワード線ＷＬｎへの負電圧を併用すると、隣接ワード線ＷＬｎ＋１，ＷＬｎ−１の電圧設定の自由度が増す。図２８の実施例５では、消去ワード線ＷＬｎ−隣接ワード線ＷＬｎ＋１間電圧１０Ｖに対し、隣接ワード線ＷＬｎ＋１の電圧−ｐ型ウェルＰｗｅｌｌ電圧間電圧８Ｖと改善できている。この方式は負電圧を扱うので、図２７のロウデコーダ１２Ａに示すように、トリプルＷｅｌｌ構造を有するＮチャネルトランジスタが必要になる。

なお、ワード線ＷＬ０及びＷＬ３１は隣りが選択ゲート線ＳＧＤ又はＳＧＳであるため、例えば図２０でワード線ＷＬｎをＷＬ１とした場合、ワード線ＷＬｎ−２は選択ゲート線ＳＧＳでワード線ＷＬｎ−３以降は存在しないので、ワード線ＷＬ１に接続されたメモリセル内のデータを消去する場合のワード線ＷＬ０は他の場合とは違う電圧状態となる。従って、これらワード線ＷＬ１又はＷＬ３１を消去する場合は、実施例１〜５の電圧設定を他のＷＬの場合と違えるとか組み合わせるとかを行わなければならない可能性が高い。そこで、どのワード線ＷＬのデータを消去するかにより、どの実施例の消去法を採用するか、また電圧設定するかを最適化する。

変形例．
以上の実施形態及び実施例においては、１本のワード線ＷＬｎの各メモリセルのデータを消去するときに、それに隣接するワード線ＷＬｎ＋１，ＷＬｎ−１の各メモリセルを完全な消去状態ではない半消去状態にするように制御しているが、本発明はこれに限らず、互いに隣接する２本のワード線ＷＬｎ，ＷＬｎ＋１の各メモリセルのデータを消去するときに、それに隣接するワード線ＷＬｎ＋２，ＷＬｎ−１の各メモリセルを完全な消去状態ではない半消去状態にするように制御してもよい。また、互いに隣接する３本のワード線ＷＬｎ＋１，ＷＬｎ，ＷＬｎ−１の各メモリセルのデータを消去するときに、それに隣接するワード線ＷＬｎ＋２，ＷＬｎ−２の各メモリセルを完全な消去状態ではない半消去状態にするように制御してもよい。以下、互いに隣接する４本以上のワード線の各メモリセルのデータを消去するときも同様に処理してもよい。

以上詳述したように、本発明に係るＮＡＮＤ型フラッシュメモリとその消去方法によれば、消去対象ワード線である１本又は互いに隣接する複数本のワード線に接続された各メモリセルのデータを消去するための電圧を当該消去対象ワード線に印加するときに、当該消去対象ワード線に隣接するワード線に接続された各メモリセルが、完全な消去状態のしきい値電圧分布よりも高く、かつ、上記完全な消去状態のしきい値電圧分布よりも高い所定の書き込みデータのしきい値電圧分布の最大しきい値電圧よりも低い最大しきい値電圧を有する半消去状態のしきい値電圧分布を有するように、当該隣接するワード線に所定の半消去電圧を印加するように制御する。それ故、データ消去するワード線に隣接するワード線のメモリセルへの影響を防止しかつ従来技術に比較して短時間で、少なくとも１本のワード線のメモリセルのデータを同時に消去することができる。

１０…メモリセルアレイ、
１１…制御回路、
１２，１２Ａ…ロウデコーダ、
１３…高電圧発生回路、
１４…データ書き換え及び読み出し回路（ページバッファ）、
１４ａ，１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
２０…ホストコンピュータ、
２１…ブロック、
３０…半導体基板、
３１…ドープ領域、
３２…フローティングゲート、
３３…コントロールゲート、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ線、
５３…制御入力端子、
１２２…ワード線ドライバ、
１２３…ブロックデコーダ、
１２４…高電圧中間電圧レベルシフタ（ＨＶＭＶＬＳ）、
１２５…中間電圧レベルシフタ（ＭＶＬＳ）、
ＢＬ０〜ＢＬｎ…ビット線、
ＧＷＬｉ，ＧＷＬｊ，ＧＷＬｋ…グローバルワード線
ＧＳＧＤ，ＧＳＧＳ…グローバル選択ゲート線、
Ｌ１，Ｌ２…ラッチ、
Ｐｗｅｌｌ…ｐ型ウェル、
ＳＧＤ，ＳＧＳ…選択ゲート線、
ＶＲＯＷ…ロウ選択電圧、
ＷＬ１〜ＷＬ１５，ＷＬｎ，ＷＬｉ，ＷＬｊ，ＷＬｋ…ワード線。

Claims (11)

1. 各メモリセルに１つ又は複数のしきい値を設定することによりデータを記録するＮＡＮＤ型メモリセルアレイと、上記メモリセルアレイへの書き込み及び消去を制御する制御回路とを備えたＮＡＮＤ型フラッシュメモリにおいて、
   上記制御回路は、消去対象ワード線である１本又は互いに隣接する複数本のワード線に接続された各メモリセルのデータを消去するための電圧を当該消去対象ワード線に印加するときに、当該消去対象ワード線に隣接するワード線に接続された各メモリセルが、完全な消去状態のしきい値電圧分布よりも高く、かつ、上記完全な消去状態のしきい値電圧分布よりも高い所定の書き込みデータのしきい値電圧分布の最大しきい値電圧よりも低い最大しきい値電圧を有する半消去状態のしきい値電圧分布を有するように、当該隣接するワード線に所定の半消去電圧を印加するように制御することを特徴とするＮＡＮＤ型フラッシュメモリ。
2. 上記制御回路は、データ消去前に消去するワード線に接続された各メモリセルの第１のデータに加え、それに隣接するワード線に接続された各メモリセルの第２のデータを、当該ＮＡＮＤ型フラッシュメモリの外部の記憶装置に格納し、データ消去後に、消去したワード線に接続された各メモリセルに対して新規データ又は上記格納しておいた第１のデータの一部変更データを書き込み、かつ上記隣接するワード線に接続された各メモリセルには上記格納しておいた第２のデータを書き戻すように制御することを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ。
3. 上記制御回路は、データ消去前に、データ消去するワード線に隣接するワード線に接続された各メモリセルの第２のデータを、当該ＮＡＮＤ型フラッシュメモリの外部の記憶装置に格納し、データ消去後に、消去したワード線に接続された各メモリセルに対して新規データを書き込み、かつ上記隣接するワード線に接続された各メモリセルには上記格納しておいた第２のデータを書き戻すように制御することを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ。
4. 上記ＮＡＮＤ型フラッシュメモリの各メモリセルは、各メモリセルに複数のしきい値を設定することにより多値データを記録するマルチレベルセル（ＭＬＣ）であり、
   上記制御回路は、上記データを書き込むときに、当該ＮＡＮＤ型フラッシュメモリのワード線へのページ割付けとページの書き込み順序に則ってデータ書込みを行うように制御することを特徴とする請求項２又は３記載のＮＡＮＤ型フラッシュメモリ。
5. 上記制御回路は、データ消去するワード線以外のワード線を、当該ＮＡＮＤ型フラッシュメモリのｐ型ウェルＰｗｅｌｌの電圧立上げ時からフローティング状態になるように制御することを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ。
6. 上記制御回路は、当該消去対象ワード線に隣接するワード線に接続された各メモリセルを上記半消去状態のしきい値電圧分布を有するように設定するときに、当該ＮＡＮＤ型フラッシュメモリのｐ型ウェルＰｗｅｌｌの電圧を複数段階で上昇させ、上記複数段階のタイミングで上記隣接するワード線に接続されたグローバルワード線への印加電圧を複数段階で上昇させかつロウ選択電圧である書き込み信号電圧を複数段階で上昇させることを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ。
7. 上記制御回路は、ロウ選択電圧である書き込み信号電圧を、すべてのワード線及び選択ゲート線の電圧を通過させる電圧に設定することにより、各ワード線に接続されるグローバルワード線及びグローバル選択ゲート線の電圧をそれぞれ直接に各ワード線及び選択ゲート線の電圧となるように制御したことを特徴とする請求項１記載のＮＡＮＤ型フラッシュメモリ。
8. 上記制御回路は、ロウ選択電圧である書き込み信号電圧をオフ電圧に設定した後、オン電圧にすることにより、データ消去するワード線の電荷を引き抜くことにより消去状態にするように制御するとともに、選択ゲート線及び消去しないグローバルワード線にはオンにしない電圧を印加するように制御する請求項１記載のＮＡＮＤ型フラッシュメモリ。
9. 上記消去するワード線の電圧を０Ｖを超えかつ５Ｖ以下の電圧に設定したことを特徴とする請求項５乃至８のうちのいずれか１つに記載のＮＡＮＤ型フラッシュメモリ。
10. 上記制御回路は、ｐ型ウェル電圧を基準としたときに、消去するワード線に接続されるグローバルワード線に正電圧に代えて、負電圧を印加するように制御することを特徴とする請求項６乃至８のうちのいずれか１つに記載のＮＡＮＤ型フラッシュメモリ。
11. 各メモリセルに１つ又は複数のしきい値を設定することによりデータを記録するＮＡＮＤ型メモリセルアレイと、上記メモリセルアレイへの書き込み及び消去を制御する制御回路とを備えたＮＡＮＤ型フラッシュメモリの消去方法において、
    消去対象ワード線である１本又は互いに隣接する複数本のワード線に接続された各メモリセルのデータを消去するための電圧を当該消去対象ワード線に印加するときに、当該消去対象ワード線に隣接するワード線に接続された各メモリセルが、完全な消去状態のしきい値電圧分布よりも高く、かつ、上記完全な消去状態のしきい値電圧分布よりも高い所定の書き込みデータのしきい値電圧分布の最大しきい値電圧よりも低い最大しきい値電圧を有する半消去状態のしきい値電圧分布を有するように、当該隣接するワード線に所定の半消去電圧を印加するように制御するステップを含むことを特徴とするＮＡＮＤ型フラッシュメモリの消去方法。

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