JP3198998B2 - 半導体不揮発性メモリ - Google Patents
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Description
【0001】
【発明の属する技術分野】本発明は、電気的に書き込み
及び消去が可能なEEPROMなどの半導体不揮発性メ
モリに関する。
及び消去が可能なEEPROMなどの半導体不揮発性メ
モリに関する。
【0002】
【従来の技術】この種の半導体不揮発性メモリは、デー
タの書き込み及び消去にトンネル効果を用いるため、書
き込み及び消去電流が極めて小さいという特徴を有して
いる。図5は従来のEEPROMの構成を示すブロック
図である。
タの書き込み及び消去にトンネル効果を用いるため、書
き込み及び消去電流が極めて小さいという特徴を有して
いる。図5は従来のEEPROMの構成を示すブロック
図である。
【0003】同図において、このEEPROMは、メモ
リセルM00〜Mnnがマトリックス状に配置されたメ
モリセルアレイ11と、各行のメモリセルのゲートに共
通に接続されたワード線W0〜Wnと、各列のメモリセ
ルのドレインに共通に接続されたビット線B0〜Bn
と、ワード線を選択する行選択回路12と、ビット線を
選択する列選択回路13と、選択されたワード線及びビ
ット線に対し電圧VPP,電圧VPP/2及びグランド
電位GND(0V)を与える電源回路14とから構成さ
れる。
リセルM00〜Mnnがマトリックス状に配置されたメ
モリセルアレイ11と、各行のメモリセルのゲートに共
通に接続されたワード線W0〜Wnと、各列のメモリセ
ルのドレインに共通に接続されたビット線B0〜Bn
と、ワード線を選択する行選択回路12と、ビット線を
選択する列選択回路13と、選択されたワード線及びビ
ット線に対し電圧VPP,電圧VPP/2及びグランド
電位GND(0V)を与える電源回路14とから構成さ
れる。
【0004】ここでメモリセルアレイ11に対してデー
タを書き込む場合は、行選択回路12は選択ワード線に
電圧VPPを出力し、非選択ワード線に電圧VPP/2
を出力する。また、列選択回路13は選択ビット線に対
して0Vを出力し、非選択ビット線に電圧VPP/2を
出力する。これにより、選択ワード線及び選択ビット線
で選択されるメモリセルのゲートに電圧VPPが印加さ
れ、ドレインに0Vが印加される。この結果、選択メモ
リセルのゲートに対しトンネル現象により電子が注入さ
れデータ「1」が書き込まれる。
タを書き込む場合は、行選択回路12は選択ワード線に
電圧VPPを出力し、非選択ワード線に電圧VPP/2
を出力する。また、列選択回路13は選択ビット線に対
して0Vを出力し、非選択ビット線に電圧VPP/2を
出力する。これにより、選択ワード線及び選択ビット線
で選択されるメモリセルのゲートに電圧VPPが印加さ
れ、ドレインに0Vが印加される。この結果、選択メモ
リセルのゲートに対しトンネル現象により電子が注入さ
れデータ「1」が書き込まれる。
【0005】一方、メモリセルアレイ11のデータを消
去する場合は、行選択回路12は選択ワード線に電圧0
Vを出力し、非選択ワード線に電圧VPP/2を出力す
る。また、列選択回路13は選択ビット線に対して電圧
VPPを出力し、非選択ビット線に電圧VPP/2を出
力する。これにより、選択ワード線及び選択ビット線で
選択されるメモリセルのゲートに電圧0Vが印加され、
ドレインに電圧VPPが印加される。この結果、選択メ
モリセルのゲートの電子がトンネル現象によりドレイン
に放出されデータ「1」が消去される。
去する場合は、行選択回路12は選択ワード線に電圧0
Vを出力し、非選択ワード線に電圧VPP/2を出力す
る。また、列選択回路13は選択ビット線に対して電圧
VPPを出力し、非選択ビット線に電圧VPP/2を出
力する。これにより、選択ワード線及び選択ビット線で
選択されるメモリセルのゲートに電圧0Vが印加され、
ドレインに電圧VPPが印加される。この結果、選択メ
モリセルのゲートの電子がトンネル現象によりドレイン
に放出されデータ「1」が消去される。
【0006】
【発明が解決しようとする課題】このようなEEPRO
Mでは、データの書き込み時あるいは消去時には、非選
択セルメモリにおいてディスターブ現象が発生する。即
ち、例えばメモリセルM00にデータを書き込む場合、
非選択セルメモリM10のゲートには電圧VPP/2が
印加され、ドレインには0Vが印加される。このため、
メモリセルM10のばらつきによっては、メモリセルM
10のゲートとドレイン間に生じた弱電界によりゲート
に電子が注入され、したがってメモリセルM10にデー
タが誤って書き込まれるという問題があった。また、メ
モリセルM00のデータを消去する場合、非選択セルメ
モリM10のゲートには電圧VPP/2が印加され、ド
レインには電圧VPPが印加される。このため、メモリ
セルM10のばらつきによっては、メモリセルM10の
ゲートとドレイン間に生じた弱電界によりゲートの電子
がドレインに放出され、メモリセルM10のデータが誤
って消去されるという問題があった。したがって本発明
は、非選択メモリセルのディスターブ耐性を向上させる
ことを目的とする。
Mでは、データの書き込み時あるいは消去時には、非選
択セルメモリにおいてディスターブ現象が発生する。即
ち、例えばメモリセルM00にデータを書き込む場合、
非選択セルメモリM10のゲートには電圧VPP/2が
印加され、ドレインには0Vが印加される。このため、
メモリセルM10のばらつきによっては、メモリセルM
10のゲートとドレイン間に生じた弱電界によりゲート
に電子が注入され、したがってメモリセルM10にデー
タが誤って書き込まれるという問題があった。また、メ
モリセルM00のデータを消去する場合、非選択セルメ
モリM10のゲートには電圧VPP/2が印加され、ド
レインには電圧VPPが印加される。このため、メモリ
セルM10のばらつきによっては、メモリセルM10の
ゲートとドレイン間に生じた弱電界によりゲートの電子
がドレインに放出され、メモリセルM10のデータが誤
って消去されるという問題があった。したがって本発明
は、非選択メモリセルのディスターブ耐性を向上させる
ことを目的とする。
【0007】
【課題を解決するための手段】このような課題を解決す
るために本発明は、複数のメモリセルがマトリックス状
に配置されたメモリセルアレイと、各行のメモリセルの
ゲートに共通に接続された複数のワード線と、各列のメ
モリセルのドレインに共通に接続された複数のビット線
と、ワード線を選択する行選択回路と、ビット線を選択
する列選択回路とを備え、複数のワード線及びビット線
のなかから1つのワード線及びビット線を選択して1つ
のメモリセルを選択し、選択メモリセルに対するデータ
の記録及び消去を行う半導体不揮発性メモリにおいて、
選択メモリセルに選択ワード線及び選択ビット線の何れ
かを介して接続される非選択メモリセルに対し第1の電
位を印加する第1電位印加手段と、第1電位印加手段に
より第1の電位の印加後、第1の時間が経過すると選択
メモリセルに第2の電位を第2の時間の間印加する第2
電位印加手段と、第2の時間が経過すると選択メモリセ
ルに印加されている第2の電位を零電位にし、第2の電
位が零電位後に第1の時間が経過すると非選択メモリセ
ルに印加されている第1の電位を零電位にする零電位印
加手段とを設け、かつ選択メモリセルのデータを消去す
る場合、第1電位印加手段は選択メモリセルの選択ワー
ド線に零電位が与えられると同時にこの選択メモリセル
とビット線を介して接続される非選択メモリセルのワー
ド線に対し第1の電位を印加し、第2電位印加手段は第
1の時間経過後に選択メモリセルのビット線に対し第2
の電位を印加するものである。 また、選択メモリセルの
データを消去する場合、非選択メモリセルのワード線に
対し第1の電位が印加され、かつ第1の時間経過後に選
択メモリセルのビット線に対し第2の電位が印加された
後、第3の時間が経過すると選択メモリセルとワード線
を介して接続される非選択メモリセルのビット線に第1
の電位を第4の時間の間印加する手段を設けたものであ
る。また、選択メモリセルへデータを記録する場合、選
択メモリセルとワード線を介して接続される非選択メモ
リセルのビット線に対し第1の電位が印加され、かつ第
1の時間経過後に選択メモリセルのワード線に対し第2
の電位が印加された後、第3の時間が経過すると選択メ
モリセルとビット線を介して接続される非選択メモリセ
ルのワード線に第1の電位を第4の時間の間印加する手
段を設けたものである。また、第4の時間を、第1の時
間と第3の時間の和以上の値とする。
るために本発明は、複数のメモリセルがマトリックス状
に配置されたメモリセルアレイと、各行のメモリセルの
ゲートに共通に接続された複数のワード線と、各列のメ
モリセルのドレインに共通に接続された複数のビット線
と、ワード線を選択する行選択回路と、ビット線を選択
する列選択回路とを備え、複数のワード線及びビット線
のなかから1つのワード線及びビット線を選択して1つ
のメモリセルを選択し、選択メモリセルに対するデータ
の記録及び消去を行う半導体不揮発性メモリにおいて、
選択メモリセルに選択ワード線及び選択ビット線の何れ
かを介して接続される非選択メモリセルに対し第1の電
位を印加する第1電位印加手段と、第1電位印加手段に
より第1の電位の印加後、第1の時間が経過すると選択
メモリセルに第2の電位を第2の時間の間印加する第2
電位印加手段と、第2の時間が経過すると選択メモリセ
ルに印加されている第2の電位を零電位にし、第2の電
位が零電位後に第1の時間が経過すると非選択メモリセ
ルに印加されている第1の電位を零電位にする零電位印
加手段とを設け、かつ選択メモリセルのデータを消去す
る場合、第1電位印加手段は選択メモリセルの選択ワー
ド線に零電位が与えられると同時にこの選択メモリセル
とビット線を介して接続される非選択メモリセルのワー
ド線に対し第1の電位を印加し、第2電位印加手段は第
1の時間経過後に選択メモリセルのビット線に対し第2
の電位を印加するものである。 また、選択メモリセルの
データを消去する場合、非選択メモリセルのワード線に
対し第1の電位が印加され、かつ第1の時間経過後に選
択メモリセルのビット線に対し第2の電位が印加された
後、第3の時間が経過すると選択メモリセルとワード線
を介して接続される非選択メモリセルのビット線に第1
の電位を第4の時間の間印加する手段を設けたものであ
る。また、選択メモリセルへデータを記録する場合、選
択メモリセルとワード線を介して接続される非選択メモ
リセルのビット線に対し第1の電位が印加され、かつ第
1の時間経過後に選択メモリセルのワード線に対し第2
の電位が印加された後、第3の時間が経過すると選択メ
モリセルとビット線を介して接続される非選択メモリセ
ルのワード線に第1の電位を第4の時間の間印加する手
段を設けたものである。また、第4の時間を、第1の時
間と第3の時間の和以上の値とする。
【0008】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図1は本発明に係る半導体不揮発性メモ
リの構成を示すブロック図である。図1において、本半
導体不揮発性メモリは、メモリセルM00〜Mnnがマ
トリックス状に配置されたメモリセルアレイ11と、各
行のメモリセルのゲートに共通に接続されたワード線W
0〜Wnと、各列のメモリセルのドレインに共通に接続
されたビット線B0〜Bnと、ワード線を選択する行選
択回路12と、ビット線を選択する列選択回路13と、
電圧VPP,電圧VPP/2及びグランド電位GND
(0V)を発生する電源回路14とを備える。
して説明する。図1は本発明に係る半導体不揮発性メモ
リの構成を示すブロック図である。図1において、本半
導体不揮発性メモリは、メモリセルM00〜Mnnがマ
トリックス状に配置されたメモリセルアレイ11と、各
行のメモリセルのゲートに共通に接続されたワード線W
0〜Wnと、各列のメモリセルのドレインに共通に接続
されたビット線B0〜Bnと、ワード線を選択する行選
択回路12と、ビット線を選択する列選択回路13と、
電圧VPP,電圧VPP/2及びグランド電位GND
(0V)を発生する電源回路14とを備える。
【0009】また、本半導体不揮発性メモリは、各クロ
ックCK1〜CK3を発生するクロック発生回路15
と、電源回路14からの電圧VPP,電圧VPP/2及
びグランド電位GNDを入力すると共に、図示しない回
路からの書き込み信号WRITE及び消去信号ERAS
Eを入力しクロック発生回路15からの各クロックCK
1〜CK3に基づき電圧VPP,電圧VPP/2を行選
択回路12に与えるタイミング選択回路16と、電源回
路14からの電圧VPP,電圧VPP/2及びグランド
電位GNDを入力すると共に、図示しない回路からの書
き込み信号WRITE及び消去信号ERASEを入力し
クロック発生回路15からの各クロックCK1〜CK3
に基づき電圧VPP,電圧VPP/2を列選択回路13
に与えるタイミング選択回路17とを備える。
ックCK1〜CK3を発生するクロック発生回路15
と、電源回路14からの電圧VPP,電圧VPP/2及
びグランド電位GNDを入力すると共に、図示しない回
路からの書き込み信号WRITE及び消去信号ERAS
Eを入力しクロック発生回路15からの各クロックCK
1〜CK3に基づき電圧VPP,電圧VPP/2を行選
択回路12に与えるタイミング選択回路16と、電源回
路14からの電圧VPP,電圧VPP/2及びグランド
電位GNDを入力すると共に、図示しない回路からの書
き込み信号WRITE及び消去信号ERASEを入力し
クロック発生回路15からの各クロックCK1〜CK3
に基づき電圧VPP,電圧VPP/2を列選択回路13
に与えるタイミング選択回路17とを備える。
【0010】ところで、メモリセルアレイ11中の例え
ばメモリセルM00のデータを消去する場合は、メモリ
セルM00を選択するワード線W0及びビット線B0の
各電圧をそれぞれ0V及びVPPとし、選択メモリセル
M00のゲート・ドレイン間の電位差をVPPとする。
また、このときメモリセルM00とビット線B0が共通
な例えば非選択メモリセルM10のゲートには、ワード
線W1をVPP/2とすることにより、電圧VPP/2
を印加する。また、このときメモリセルM00とワード
線W0が共通な例えば非選択メモリセルM01のドレイ
ンには、ビット線B1をVPP/2とすることにより、
電圧VPP/2を印加する。なお、選択メモリセルM0
0とワード線及びビット線が共通ではない他のメモリセ
ル、例えばメモリセルM11のゲート及びドレインに対
してはそれぞれ電圧VPP/2が印加される。
ばメモリセルM00のデータを消去する場合は、メモリ
セルM00を選択するワード線W0及びビット線B0の
各電圧をそれぞれ0V及びVPPとし、選択メモリセル
M00のゲート・ドレイン間の電位差をVPPとする。
また、このときメモリセルM00とビット線B0が共通
な例えば非選択メモリセルM10のゲートには、ワード
線W1をVPP/2とすることにより、電圧VPP/2
を印加する。また、このときメモリセルM00とワード
線W0が共通な例えば非選択メモリセルM01のドレイ
ンには、ビット線B1をVPP/2とすることにより、
電圧VPP/2を印加する。なお、選択メモリセルM0
0とワード線及びビット線が共通ではない他のメモリセ
ル、例えばメモリセルM11のゲート及びドレインに対
してはそれぞれ電圧VPP/2が印加される。
【0011】次に、選択メモリセルM00にデータ
「1」を書き込む場合は、メモリセルM00を選択する
ワード線W0及びビット線B0の各電圧をそれぞれVP
P及び0Vにし、選択メモリセルM00のゲート・ドレ
イン間の電位差をVPPとする。また、このとき選択メ
モリセルM00とビット線B0が共通な例えば非選択メ
モリセルM10のゲートには、ワード線W1をVPP/
2とすることにより、電圧VPP/2を印加する。ま
た、このとき選択メモリセルM00とワード線W0が共
通な例えば非選択メモリセルM01のドレインには、ビ
ット線B1をVPP/2とすることにより、電圧VPP
/2を印加する。なお、選択メモリセルM00とワード
線及びビット線が共通ではない例えばメモリセルM11
のゲート及びドレインに対してはそれぞれ電圧VPP/
2が印加される。
「1」を書き込む場合は、メモリセルM00を選択する
ワード線W0及びビット線B0の各電圧をそれぞれVP
P及び0Vにし、選択メモリセルM00のゲート・ドレ
イン間の電位差をVPPとする。また、このとき選択メ
モリセルM00とビット線B0が共通な例えば非選択メ
モリセルM10のゲートには、ワード線W1をVPP/
2とすることにより、電圧VPP/2を印加する。ま
た、このとき選択メモリセルM00とワード線W0が共
通な例えば非選択メモリセルM01のドレインには、ビ
ット線B1をVPP/2とすることにより、電圧VPP
/2を印加する。なお、選択メモリセルM00とワード
線及びビット線が共通ではない例えばメモリセルM11
のゲート及びドレインに対してはそれぞれ電圧VPP/
2が印加される。
【0012】ここで本実施の形態では、例えば選択メモ
リセルM00のデータを消去する場合、上述のタイミン
グ選択回路16及びその出力を受けてワード線を選択す
る行選択回路12により、選択メモリセルM00のゲー
トに0Vを、非選択メモリセルM10のゲートにVPP
/2をそれぞれ同時に印加した後、第1の時間経過後
に、タイミング選択回路17及びその出力を受けてビッ
ト線を選択する列選択回路13により、選択メモリセル
M00及び非選択メモリセルM10の各ドレインに電圧
VPPを第2の時間だけ与えるようにする。この場合、
非選択メモリセルM01では、そのゲートに選択メモリ
セルM00とともに0Vが印加されてから第1の時間経
過後に選択メモリセルM00のドレインにVPPが印加
された後、さらに第3の時間が経過してからドレインに
VPP/2が印加される。なお、上記のメモリセル以外
の例えばメモリセルM11の場合は、ゲートにVPP/
2が印加されてから第1の時間が経過しさらに第3の時
間が経過した後にドレインにVPP/2が印加される。
リセルM00のデータを消去する場合、上述のタイミン
グ選択回路16及びその出力を受けてワード線を選択す
る行選択回路12により、選択メモリセルM00のゲー
トに0Vを、非選択メモリセルM10のゲートにVPP
/2をそれぞれ同時に印加した後、第1の時間経過後
に、タイミング選択回路17及びその出力を受けてビッ
ト線を選択する列選択回路13により、選択メモリセル
M00及び非選択メモリセルM10の各ドレインに電圧
VPPを第2の時間だけ与えるようにする。この場合、
非選択メモリセルM01では、そのゲートに選択メモリ
セルM00とともに0Vが印加されてから第1の時間経
過後に選択メモリセルM00のドレインにVPPが印加
された後、さらに第3の時間が経過してからドレインに
VPP/2が印加される。なお、上記のメモリセル以外
の例えばメモリセルM11の場合は、ゲートにVPP/
2が印加されてから第1の時間が経過しさらに第3の時
間が経過した後にドレインにVPP/2が印加される。
【0013】このように選択メモリセルM00のデータ
消去時には、選択メモリセルM00とビット線が共通な
非選択メモリセルM10に対しては、ゲートにVPP/
2が印加されてから第1の時間経過後にドレインにVP
Pを印加するようにし、選択メモリセルM00とワード
線が共通な非選択メモリセルM01に対しては、ゲート
に0Vが印加されてから第1及び第3の時間経過後にビ
ット線にVPP/2を印加するようにしたものである。
したがって、選択メモリセルM00のデータ消去時に非
選択メモリセルM10,M01のゲートとドレインに印
加される各電圧間に遅延差が設けられ、これにより、非
選択メモリセルのディスターブの緩和を図ることができ
る。
消去時には、選択メモリセルM00とビット線が共通な
非選択メモリセルM10に対しては、ゲートにVPP/
2が印加されてから第1の時間経過後にドレインにVP
Pを印加するようにし、選択メモリセルM00とワード
線が共通な非選択メモリセルM01に対しては、ゲート
に0Vが印加されてから第1及び第3の時間経過後にビ
ット線にVPP/2を印加するようにしたものである。
したがって、選択メモリセルM00のデータ消去時に非
選択メモリセルM10,M01のゲートとドレインに印
加される各電圧間に遅延差が設けられ、これにより、非
選択メモリセルのディスターブの緩和を図ることができ
る。
【0014】次に、選択メモリセルM00にデータ
「1」を書き込む場合、まず選択メモリセルM00及び
非選択メモリセルM10の各ドレインに0Vを、また非
選択メモリセルM01,M11の各ドレインにVPP/
2をそれぞれ同時に印加した後、第1の時間経過後に選
択メモリセルM00及び非選択メモリセルM01の各ゲ
ートに第2の時間分電圧VPPを与える。そして、第1
の時間が経過してから第3の時間経過後に非選択メモリ
セルM10,M11の各ゲートにVPP/2を印加す
る。このように、選択メモリセルM00のデータ書き込
み時にも、非選択メモリセルM10,M01のゲートと
ドレインに印加される各電圧間に遅延差を設けたことに
より、非選択メモリセルのディスターブの緩和を図るこ
とができる。
「1」を書き込む場合、まず選択メモリセルM00及び
非選択メモリセルM10の各ドレインに0Vを、また非
選択メモリセルM01,M11の各ドレインにVPP/
2をそれぞれ同時に印加した後、第1の時間経過後に選
択メモリセルM00及び非選択メモリセルM01の各ゲ
ートに第2の時間分電圧VPPを与える。そして、第1
の時間が経過してから第3の時間経過後に非選択メモリ
セルM10,M11の各ゲートにVPP/2を印加す
る。このように、選択メモリセルM00のデータ書き込
み時にも、非選択メモリセルM10,M01のゲートと
ドレインに印加される各電圧間に遅延差を設けたことに
より、非選択メモリセルのディスターブの緩和を図るこ
とができる。
【0015】さて、以上のような半導体不揮発性メモリ
の要部動作を図2のタイミングチャートに基づき詳細に
説明する。ここで、図2(A)〜(I)のタイムチャー
トは、ワード線W側に印加される電圧信号のタイムチャ
ートであり、また、図2(J)〜(R)のタイムチャー
トは、ビット線B側に印加される電圧信号のタイムチャ
ートである。この例は、メモリセルアレイ11中のメモ
リセルM00を選択してデータの消去または書き込みを
行う場合の例である。また、図中のa〜lは、クロック
生成回路14の各クロックCK1〜CK3の立ち上がり
及び立ち下がりのタイミングを示している。
の要部動作を図2のタイミングチャートに基づき詳細に
説明する。ここで、図2(A)〜(I)のタイムチャー
トは、ワード線W側に印加される電圧信号のタイムチャ
ートであり、また、図2(J)〜(R)のタイムチャー
トは、ビット線B側に印加される電圧信号のタイムチャ
ートである。この例は、メモリセルアレイ11中のメモ
リセルM00を選択してデータの消去または書き込みを
行う場合の例である。また、図中のa〜lは、クロック
生成回路14の各クロックCK1〜CK3の立ち上がり
及び立ち下がりのタイミングを示している。
【0016】即ち、時点aでクロックCK3がまず立ち
上がってHレベルになり、続いて時点b,cでそれぞれ
クロックCK2,CK1が立ち上がってHレベルにな
る。次に時点dでクロックCK1が立ち下がってLレベ
ルになり、続いて時点e,fでそれぞれクロックCK
1,CK2が立ち下がってLレベルになる。クロック発
生回路15は、このような時点a〜fの一連の動作を以
降の時点g〜lでも同様に繰り返して実行しタイミング
選択回路16,17にこうしたタイミングの各クロック
CK1〜CK3を供給する。まず時点a〜fに示すデー
タ消去動作から説明する。
上がってHレベルになり、続いて時点b,cでそれぞれ
クロックCK2,CK1が立ち上がってHレベルにな
る。次に時点dでクロックCK1が立ち下がってLレベ
ルになり、続いて時点e,fでそれぞれクロックCK
1,CK2が立ち下がってLレベルになる。クロック発
生回路15は、このような時点a〜fの一連の動作を以
降の時点g〜lでも同様に繰り返して実行しタイミング
選択回路16,17にこうしたタイミングの各クロック
CK1〜CK3を供給する。まず時点a〜fに示すデー
タ消去動作から説明する。
【0017】図2おいて、時点aでクロックCK3が立
ち上がると(図2(C),(L))、タイミング選択回
路16,17への消去信号ERASEが消去を示すHレ
ベルになる(図2(D),(M))。この場合、タイミ
ング選択回路16は行選択回路12に対して電圧VPP
/2を出力する(図2(G))。この結果、行選択回路
12は非選択ワード線W1に電圧VPP/2を出力し
(図2(I))、図1のメモリセルM10〜M1nのゲ
ートに電圧VPP/2が印加される。なお、このとき選
択ワード線W0は0Vとなっており(図2(H))、し
たがってメモリセルM00〜M0nのゲートには0Vが
印加されている。また、このとき他のワード線及びビッ
ト線B0〜Bnも0Vである。
ち上がると(図2(C),(L))、タイミング選択回
路16,17への消去信号ERASEが消去を示すHレ
ベルになる(図2(D),(M))。この場合、タイミ
ング選択回路16は行選択回路12に対して電圧VPP
/2を出力する(図2(G))。この結果、行選択回路
12は非選択ワード線W1に電圧VPP/2を出力し
(図2(I))、図1のメモリセルM10〜M1nのゲ
ートに電圧VPP/2が印加される。なお、このとき選
択ワード線W0は0Vとなっており(図2(H))、し
たがってメモリセルM00〜M0nのゲートには0Vが
印加されている。また、このとき他のワード線及びビッ
ト線B0〜Bnも0Vである。
【0018】次に第1の時間t1経過後の時点bにおい
てクロックCK2が立ち上がると(図2(B),
(K))、タイミング選択回路16は、行選択回路12
に対し電圧VPPを出力する(図2(F))。また、こ
のとき同時にタイミング選択回路17は、列選択回路1
3に電圧VPPを出力する(図2(O))。この結果、
列選択回路13は選択ビット線B0に電圧VPPを第2
の時間t2の間出力し(図2(Q))、図1のメモリセ
ルM00〜Mn0のドレインに電圧VPPが印加され、
従ってその第2の時間t2内に選択メモリセルM00の
データが消去される。
てクロックCK2が立ち上がると(図2(B),
(K))、タイミング選択回路16は、行選択回路12
に対し電圧VPPを出力する(図2(F))。また、こ
のとき同時にタイミング選択回路17は、列選択回路1
3に電圧VPPを出力する(図2(O))。この結果、
列選択回路13は選択ビット線B0に電圧VPPを第2
の時間t2の間出力し(図2(Q))、図1のメモリセ
ルM00〜Mn0のドレインに電圧VPPが印加され、
従ってその第2の時間t2内に選択メモリセルM00の
データが消去される。
【0019】次に第3の時間t3経過後の時点cにおい
てクロックCK1が立ち上がると(図2(A),
(J))、タイミング選択回路17は、列選択回路13
に対して電圧VPP/2を出力する(図2(P))。こ
の結果、列選択回路13は非選択ビット線B1に対して
電圧VPP/2を第4の時間t4の間出力し(図2
(R))、図1のメモリセルM01〜Mn1の各ドレイ
ンには電圧VPP/2が印加される。
てクロックCK1が立ち上がると(図2(A),
(J))、タイミング選択回路17は、列選択回路13
に対して電圧VPP/2を出力する(図2(P))。こ
の結果、列選択回路13は非選択ビット線B1に対して
電圧VPP/2を第4の時間t4の間出力し(図2
(R))、図1のメモリセルM01〜Mn1の各ドレイ
ンには電圧VPP/2が印加される。
【0020】次に、第4の時間t4経過後の時点dにお
いてクロックCK1が立ち下がると(図2(A),
(J))、タイミング選択回路17は、列選択回路13
に対して供給している電圧VPP/2を0Vにする(図
2(P))。この結果、列選択回路13は非選択ビット
線B1に対する供給電圧VPP/2を0Vにし(図2
(R))、図1のメモリセルM01〜Mn1の各ドレイ
ン電圧を0Vにする。
いてクロックCK1が立ち下がると(図2(A),
(J))、タイミング選択回路17は、列選択回路13
に対して供給している電圧VPP/2を0Vにする(図
2(P))。この結果、列選択回路13は非選択ビット
線B1に対する供給電圧VPP/2を0Vにし(図2
(R))、図1のメモリセルM01〜Mn1の各ドレイ
ン電圧を0Vにする。
【0021】次に第3の時間t3経過後の時点eにおい
てクロックCK2が立ち下がると(図2(B),
(K))、タイミング選択回路16は、行選択回路12
に対して供給している電圧VPPを0Vにする(図2
(F))。また、このとき同時にタイミング選択回路1
7は、列選択回路13に供給している電圧VPPを0V
にする(図2(O))。この結果、列選択回路13は選
択ビット線B0の電圧を0Vにし(図2(Q))、図1
のメモリセルM00〜Mn0の各ドレイン電圧を0Vに
する。
てクロックCK2が立ち下がると(図2(B),
(K))、タイミング選択回路16は、行選択回路12
に対して供給している電圧VPPを0Vにする(図2
(F))。また、このとき同時にタイミング選択回路1
7は、列選択回路13に供給している電圧VPPを0V
にする(図2(O))。この結果、列選択回路13は選
択ビット線B0の電圧を0Vにし(図2(Q))、図1
のメモリセルM00〜Mn0の各ドレイン電圧を0Vに
する。
【0022】次に第1の時間t1経過後の時点fでクロ
ックCK3が立ち下がると(図2(C),(L))、タ
イミング選択回路16,17に入力されている消去信号
ERASEは非消去を示すLレベルとなり(図2
(D),(M))、タイミング選択回路16は、行選択
回路12に対して出力している電圧VPP/2を0Vに
する(図2(G))。この結果、行選択回路12は非選
択ワード線W1に出力している電圧VPP/2を0Vに
し(図2(I))、図1のメモリセルM10〜M1nの
各ゲート電圧が0Vになる。なお、このデータ消去期間
中は選択ワード線W0は0Vとなっており(図2
(H))、したがってメモリセルM00〜M0nの各ゲ
ート電圧は0Vになったままである。
ックCK3が立ち下がると(図2(C),(L))、タ
イミング選択回路16,17に入力されている消去信号
ERASEは非消去を示すLレベルとなり(図2
(D),(M))、タイミング選択回路16は、行選択
回路12に対して出力している電圧VPP/2を0Vに
する(図2(G))。この結果、行選択回路12は非選
択ワード線W1に出力している電圧VPP/2を0Vに
し(図2(I))、図1のメモリセルM10〜M1nの
各ゲート電圧が0Vになる。なお、このデータ消去期間
中は選択ワード線W0は0Vとなっており(図2
(H))、したがってメモリセルM00〜M0nの各ゲ
ート電圧は0Vになったままである。
【0023】このようにワード線W0及びビット線B0
で選択される選択メモリセルM00のデータを消去する
場合は、まず選択ワード線W0に0Vを、非選択ワード
線W1にVPP/2をそれぞれ同時に印加した後、第1
の時間t1経過後に選択ビット線B0に電圧VPPを第
2の時間t2の間印加し、さらに第3の時間t3経過後
に非選択ビット線B1にVPP/2を第4の時間t4の
間印加し、時間t4経過後には、まず非選択ビット線B
1を0Vにし、第3の時間t3経過後に選択ビット線B
0を0Vにした後、さらに第1の時間t1経過後に非選
択ワード線W1及び選択ワード線W0を0Vにするよう
にしたものである。したがって、選択メモリセルM00
のデータ消去時には非選択メモリセルのゲート・ドレイ
ンの各電圧間に遅延差を設けて与えることで、非選択メ
モリセルのディスターブを緩和することができる。
で選択される選択メモリセルM00のデータを消去する
場合は、まず選択ワード線W0に0Vを、非選択ワード
線W1にVPP/2をそれぞれ同時に印加した後、第1
の時間t1経過後に選択ビット線B0に電圧VPPを第
2の時間t2の間印加し、さらに第3の時間t3経過後
に非選択ビット線B1にVPP/2を第4の時間t4の
間印加し、時間t4経過後には、まず非選択ビット線B
1を0Vにし、第3の時間t3経過後に選択ビット線B
0を0Vにした後、さらに第1の時間t1経過後に非選
択ワード線W1及び選択ワード線W0を0Vにするよう
にしたものである。したがって、選択メモリセルM00
のデータ消去時には非選択メモリセルのゲート・ドレイ
ンの各電圧間に遅延差を設けて与えることで、非選択メ
モリセルのディスターブを緩和することができる。
【0024】次に図2の時点g〜lに示すデータ書き込
み動作を説明する。時点gでクロックCK3が立ち上が
ると(図2(C),(L))、タイミング選択回路1
6,17への書き込み信号WRITEが書き込みを示す
Hレベルになる(図2(E),(N))。この場合、タ
イミング選択回路17は列選択回路13に対して電圧V
PP/2を出力する(図2(P))。この結果、列選択
回路13は非選択ビット線B1に電圧VPP/2を出力
し(図2(R))、図1のメモリセルM01〜Mn1の
各ドレイン電圧はVPP/2になる。なお、このとき選
択ビット線B0を含む他のビット線は0Vであり、また
ワード線W0〜Wnも0Vである。
み動作を説明する。時点gでクロックCK3が立ち上が
ると(図2(C),(L))、タイミング選択回路1
6,17への書き込み信号WRITEが書き込みを示す
Hレベルになる(図2(E),(N))。この場合、タ
イミング選択回路17は列選択回路13に対して電圧V
PP/2を出力する(図2(P))。この結果、列選択
回路13は非選択ビット線B1に電圧VPP/2を出力
し(図2(R))、図1のメモリセルM01〜Mn1の
各ドレイン電圧はVPP/2になる。なお、このとき選
択ビット線B0を含む他のビット線は0Vであり、また
ワード線W0〜Wnも0Vである。
【0025】次に第1の時間t1経過後の時点hにおい
てクロックCK2が立ち上がると(図2(B),
(K))、タイミング選択回路16は、行選択回路12
に対し電圧VPPを出力する(図2(F))。また、こ
のとき同時にタイミング選択回路17は、列選択回路1
3に電圧VPPを出力する(図2(O))。この結果、
行選択回路12は選択ワード線W0に電圧VPPを第2
の時間t2の間出力し(図2(H))、図1のメモリセ
ルM00〜Mn0の各ゲート電圧がVPPになる。従っ
て、この時間t2内に選択メモリセルM00にデータ
「1」が書き込まれる。
てクロックCK2が立ち上がると(図2(B),
(K))、タイミング選択回路16は、行選択回路12
に対し電圧VPPを出力する(図2(F))。また、こ
のとき同時にタイミング選択回路17は、列選択回路1
3に電圧VPPを出力する(図2(O))。この結果、
行選択回路12は選択ワード線W0に電圧VPPを第2
の時間t2の間出力し(図2(H))、図1のメモリセ
ルM00〜Mn0の各ゲート電圧がVPPになる。従っ
て、この時間t2内に選択メモリセルM00にデータ
「1」が書き込まれる。
【0026】次に、第3の時間t3経過後の時点iにお
いてクロックCK1が立ち上がると(図2(A),
(J))、タイミング選択回路16は、行選択回路12
に対して電圧VPP/2を出力する(図2(G))。こ
の結果、行選択回路12は非選択ワード線W1に対して
電圧VPP/2を第4の時間t4の間出力し(図2
(I))、図1のメモリセルM10〜M1nのゲート電
圧をVPP/2にする。
いてクロックCK1が立ち上がると(図2(A),
(J))、タイミング選択回路16は、行選択回路12
に対して電圧VPP/2を出力する(図2(G))。こ
の結果、行選択回路12は非選択ワード線W1に対して
電圧VPP/2を第4の時間t4の間出力し(図2
(I))、図1のメモリセルM10〜M1nのゲート電
圧をVPP/2にする。
【0027】次に、時間t4経過後の時点jにおいてク
ロックCK1が立ち下がると(図2(A),(J))、
タイミング選択回路16は、行選択回路12に対して供
給している電圧VPP/2を0Vにする(図2
(G))。この結果、行選択回路12は非選択ワード線
W1に対して供給している電圧VPP/2を0Vにし
(図2(I))、図1のメモリセルM10〜M1nの各
ゲート電圧を0Vにする。
ロックCK1が立ち下がると(図2(A),(J))、
タイミング選択回路16は、行選択回路12に対して供
給している電圧VPP/2を0Vにする(図2
(G))。この結果、行選択回路12は非選択ワード線
W1に対して供給している電圧VPP/2を0Vにし
(図2(I))、図1のメモリセルM10〜M1nの各
ゲート電圧を0Vにする。
【0028】次に第3の時間t3経過後の時点kにおい
てクロックCK2が立ち下がると(図2(B),
(K))、タイミング選択回路16は、行選択回路12
に対して供給している電圧VPPを0Vにする(図2
(F))。また、このとき同時にタイミング選択回路1
7は、列選択回路13に供給している電圧VPPを0V
にする(図2(O))。この結果、行選択回路12は選
択ワード線W0の電圧を0Vにし(図2(H))、図1
のメモリセルM00〜M0nの各ゲート電圧を0Vにす
る。
てクロックCK2が立ち下がると(図2(B),
(K))、タイミング選択回路16は、行選択回路12
に対して供給している電圧VPPを0Vにする(図2
(F))。また、このとき同時にタイミング選択回路1
7は、列選択回路13に供給している電圧VPPを0V
にする(図2(O))。この結果、行選択回路12は選
択ワード線W0の電圧を0Vにし(図2(H))、図1
のメモリセルM00〜M0nの各ゲート電圧を0Vにす
る。
【0029】次に第1の時間t1経過後の時点lでクロ
ックCK3が立ち下がると(図2(C),(L))、タ
イミング選択回路16,17に入力されている書き込み
信号WRITEは非書き込みを示すLレベルとなり(図
2(E),(N))、タイミング選択回路17は、列選
択回路13に対して出力している電圧VPP/2を0V
にする(図2(P))。この結果、列選択回路13は非
選択ビット線B1に出力している電圧VPP/2を0V
にし(図2(R))、図1のメモリセルM01〜Mn1
の各ドレイン電圧を0Vにする。なお、このデータ書き
込み期間中は選択ビット線B0は0Vとなっており(図
2(Q))、したがってメモリセルM00〜Mn0のド
レインは0Vになったままである。
ックCK3が立ち下がると(図2(C),(L))、タ
イミング選択回路16,17に入力されている書き込み
信号WRITEは非書き込みを示すLレベルとなり(図
2(E),(N))、タイミング選択回路17は、列選
択回路13に対して出力している電圧VPP/2を0V
にする(図2(P))。この結果、列選択回路13は非
選択ビット線B1に出力している電圧VPP/2を0V
にし(図2(R))、図1のメモリセルM01〜Mn1
の各ドレイン電圧を0Vにする。なお、このデータ書き
込み期間中は選択ビット線B0は0Vとなっており(図
2(Q))、したがってメモリセルM00〜Mn0のド
レインは0Vになったままである。
【0030】このようにワード線W0及びビット線B0
で選択される選択メモリセルM00へのデータ書き込み
時には、まず選択ビット線B0に0Vを、非選択ビット
線B1にVPP/2をそれぞれ同時に印加した後、第1
の時間t1経過後に選択ワード線W0に電圧VPPを第
2の時間t2の間印加し、さらに第3の時間t3経過後
に非選択ワード線W1にVPP/2を第4の時間t4の
間印加し、時間t4経過後には、まず非選択ワード線W
1を0Vにし、第3の時間t3経過後に選択ワード線W
0を0Vにした後、さらに第1の時間t1経過後に非選
択ビット線B1及び選択ビット線B0を0Vにするよう
にしたものである。したがって、選択メモリセルM00
へのデータ書き込み時にも非選択メモリセルのゲート・
ドレインの各電圧間に遅延差を設けて与えることで、非
選択メモリセルのディスターブを緩和することができ
る。
で選択される選択メモリセルM00へのデータ書き込み
時には、まず選択ビット線B0に0Vを、非選択ビット
線B1にVPP/2をそれぞれ同時に印加した後、第1
の時間t1経過後に選択ワード線W0に電圧VPPを第
2の時間t2の間印加し、さらに第3の時間t3経過後
に非選択ワード線W1にVPP/2を第4の時間t4の
間印加し、時間t4経過後には、まず非選択ワード線W
1を0Vにし、第3の時間t3経過後に選択ワード線W
0を0Vにした後、さらに第1の時間t1経過後に非選
択ビット線B1及び選択ビット線B0を0Vにするよう
にしたものである。したがって、選択メモリセルM00
へのデータ書き込み時にも非選択メモリセルのゲート・
ドレインの各電圧間に遅延差を設けて与えることで、非
選択メモリセルのディスターブを緩和することができ
る。
【0031】図3は、選択メモリセルM00のデータ消
去時における、非選択メモリセルM10に対する選択ビ
ット線B0への印加電圧VPPと、非選択ワード線W1
への印加電圧VPP/2の時間関係を示す図である。選
択メモリセルM00のデータの消去時には、上述したよ
うに、まず選択ワード線W0に0V、非選択ワード線W
1に電圧VPP/2を印加した後第1の時間t1経過後
に選択ビット線B0に電圧VPPを第2の時間t2の間
印加して選択メモリセルM00のデータを消去する。そ
して、時間t2が経過してデータの消去後には選択ビッ
ト線B0を0Vにした後、第1の時間t1経過後に非選
択ワード線W1を0Vにする。
去時における、非選択メモリセルM10に対する選択ビ
ット線B0への印加電圧VPPと、非選択ワード線W1
への印加電圧VPP/2の時間関係を示す図である。選
択メモリセルM00のデータの消去時には、上述したよ
うに、まず選択ワード線W0に0V、非選択ワード線W
1に電圧VPP/2を印加した後第1の時間t1経過後
に選択ビット線B0に電圧VPPを第2の時間t2の間
印加して選択メモリセルM00のデータを消去する。そ
して、時間t2が経過してデータの消去後には選択ビッ
ト線B0を0Vにした後、第1の時間t1経過後に非選
択ワード線W1を0Vにする。
【0032】ここで図3(A)は、第1の時間の和t1
+t1、即ち、2・t1を第2の時間t2の1/10と
した、 2・t1=t2/10 (1) の場合である。また、図3(B)は、第1の時間の和を
第2の時間t2の1/100とした、 2・t1=t2/100 (2) の場合である。
+t1、即ち、2・t1を第2の時間t2の1/10と
した、 2・t1=t2/10 (1) の場合である。また、図3(B)は、第1の時間の和を
第2の時間t2の1/100とした、 2・t1=t2/100 (2) の場合である。
【0033】次に図3(A)の場合と図3(B)の場合
とで、どちらが非選択メモリセルM10のディスターブ
が緩和されているかを図4のグラフを用いて説明する。
図4は、縦軸に非選択メモリセルの電流値を、横軸にデ
ィスターブ印加時間として時間t2の総時間をとったも
のである。ここで、図4では、選択ビット線B0の電圧
をVPPとして11.0Vに定め、非選択ワード線W1
の電圧をVPAとして4.0〜5.5Vの範囲に定め、
各VPA電圧毎のディスターブ印加時間に対する電流値
を各グラフとして記録している。
とで、どちらが非選択メモリセルM10のディスターブ
が緩和されているかを図4のグラフを用いて説明する。
図4は、縦軸に非選択メモリセルの電流値を、横軸にデ
ィスターブ印加時間として時間t2の総時間をとったも
のである。ここで、図4では、選択ビット線B0の電圧
をVPPとして11.0Vに定め、非選択ワード線W1
の電圧をVPAとして4.0〜5.5Vの範囲に定め、
各VPA電圧毎のディスターブ印加時間に対する電流値
を各グラフとして記録している。
【0034】また、図中の線分Lはこの非選択メモリセ
ルM10の書き込みモードWRITEあるいは消去モー
ドERASEの電流値の境界を示すもので、線分Lの上
側(即ち、電流15μA以上)が書き込みモードWRI
TE、下側(即ち、電流15μA以下)が消去モードE
RASEを示している。なお、図4中のグラフのVPA
=4.5V(10)が図3(A)の場合に相当し、図4
中のグラフのVPA=4.5V(100)が図3(B)
の場合に相当する。
ルM10の書き込みモードWRITEあるいは消去モー
ドERASEの電流値の境界を示すもので、線分Lの上
側(即ち、電流15μA以上)が書き込みモードWRI
TE、下側(即ち、電流15μA以下)が消去モードE
RASEを示している。なお、図4中のグラフのVPA
=4.5V(10)が図3(A)の場合に相当し、図4
中のグラフのVPA=4.5V(100)が図3(B)
の場合に相当する。
【0035】図3(A)の場合、即ち第1の時間t1の
和を第2の時間t2の1/10とした場合は、図4中の
グラフVPA=4.5V(10)に示すように、横軸の
ディスターブ印加時間を増加させても非選択メモリセル
M10の電流値は消去モードERASEを示す消去電流
に達せず、したがって、この場合、非選択メモリセルM
10は選択メモリセルM00の消去に伴って消去される
ことはない。
和を第2の時間t2の1/10とした場合は、図4中の
グラフVPA=4.5V(10)に示すように、横軸の
ディスターブ印加時間を増加させても非選択メモリセル
M10の電流値は消去モードERASEを示す消去電流
に達せず、したがって、この場合、非選択メモリセルM
10は選択メモリセルM00の消去に伴って消去される
ことはない。
【0036】しかし、図3(B)の場合、即ち第1の時
間t1の和を第2の時間t2の1/100とした場合
は、図4中のグラフVPA=4.5V(100)に示す
ように、横軸のディスターブ印加時間を増加させると非
選択メモリセルM10の電流値は線分Lを越えて消去モ
ードERASEを示す消去電流に達する。したがって、
この場合、この非選択メモリセルM10は選択メモリセ
ルM00の消去に伴って消去される恐れがある。
間t1の和を第2の時間t2の1/100とした場合
は、図4中のグラフVPA=4.5V(100)に示す
ように、横軸のディスターブ印加時間を増加させると非
選択メモリセルM10の電流値は線分Lを越えて消去モ
ードERASEを示す消去電流に達する。したがって、
この場合、この非選択メモリセルM10は選択メモリセ
ルM00の消去に伴って消去される恐れがある。
【0037】したがって、選択ビット線B0の印加時間
t2を、図3(A)のように、非選択ワード線W1の選
択時間から時間t2を差し引いた時間(即ち、第1の時
間t1の和)の10倍に設定することにより、非選択メ
モリセルM10のディスターブが緩和され、したがって
ディスターブ印加時間が長時間となっても、あるいはメ
モリセルにばらつきがあったとしても、非選択メモリセ
ルM10の電流は消去電流に達せず、非選択メモリセル
M10の誤消去を防止できる。
t2を、図3(A)のように、非選択ワード線W1の選
択時間から時間t2を差し引いた時間(即ち、第1の時
間t1の和)の10倍に設定することにより、非選択メ
モリセルM10のディスターブが緩和され、したがって
ディスターブ印加時間が長時間となっても、あるいはメ
モリセルにばらつきがあったとしても、非選択メモリセ
ルM10の電流は消去電流に達せず、非選択メモリセル
M10の誤消去を防止できる。
【0038】また、選択メモリセルM00の消去時に非
選択メモリセルM01の誤消去も同様に防止できる。ま
た、さらに選択メモリセルM00のデータ書き込み時の
非選択メモリセルM10,M01の誤書き込みも同様に
防止できる。
選択メモリセルM01の誤消去も同様に防止できる。ま
た、さらに選択メモリセルM00のデータ書き込み時の
非選択メモリセルM10,M01の誤書き込みも同様に
防止できる。
【0039】なお、選択ワード線W0及び選択ビット線
B0により選択される選択メモリセルM00のデータ消
去時には、非選択ワード線W1及びビット線B1に接続
される非選択メモリセルM11に対しては、図2
(I),(R)に示すように、非選択ワード線W1にV
PP/2が印加された後、第1の時間t1及び第3の時
間t3が経過してから時間t4だけ非選択ビット線B1
にVPP/2が印加される。また、選択メモリセルM0
0へのデータ書き込み時には、非選択メモリセルM11
に対しては、非選択ビット線B1にVPP/2が印加さ
れた後、第1及び第3の時間が経過してから時間t4だ
け非選択ワード線W1にVPP/2が印加される。ここ
で、第1及び第3の時間の和は、非選択メモリセルM1
1に対するディスターブ印加時間に相当するため、 t4≧(t1+t3) (3) として設定する。
B0により選択される選択メモリセルM00のデータ消
去時には、非選択ワード線W1及びビット線B1に接続
される非選択メモリセルM11に対しては、図2
(I),(R)に示すように、非選択ワード線W1にV
PP/2が印加された後、第1の時間t1及び第3の時
間t3が経過してから時間t4だけ非選択ビット線B1
にVPP/2が印加される。また、選択メモリセルM0
0へのデータ書き込み時には、非選択メモリセルM11
に対しては、非選択ビット線B1にVPP/2が印加さ
れた後、第1及び第3の時間が経過してから時間t4だ
け非選択ワード線W1にVPP/2が印加される。ここ
で、第1及び第3の時間の和は、非選択メモリセルM1
1に対するディスターブ印加時間に相当するため、 t4≧(t1+t3) (3) として設定する。
【0040】
【発明の効果】以上説明したように本発明によれば、選
択メモリセルのデータを消去する場合、選択メモリセル
の選択ワード線に零電位が与えられると同時にこの選択
メモリセルとビット線を介して接続される非選択メモリ
セルのワード線に対し第1の電位を印加し、第1の時間
が経過すると選択メモリセルのビット線に対し第1の電
位のほぼ倍電圧の第2の電位を印加するようにしたの
で、選択メモリセルのデータ消去時には非選択メモリセ
ルのゲート及びドレインに対し遅延差を設けて電圧が与
えられ、この結果、非選択メモリセルのディスターブを
緩和することができる。また、選択メモリセルへデータ
を記録する場合、選択メモリセルの選択ビット線に零電
位が与えられると同時にこの選択メモリセルとワード線
を介して接続される非選択メモリセルのビット線に対し
第1の電位を印加し、第1の時間が経過すると選択メモ
リセルのワード線に対し第2の電位を印加するようにし
たので、選択メモリセルへのデータ記録時にも非選択メ
モリセルのゲート及びドレインに対し遅延差を設けて電
圧が与えられ、この結果、非選択メモリセルのディスタ
ーブを緩和できる。
択メモリセルのデータを消去する場合、選択メモリセル
の選択ワード線に零電位が与えられると同時にこの選択
メモリセルとビット線を介して接続される非選択メモリ
セルのワード線に対し第1の電位を印加し、第1の時間
が経過すると選択メモリセルのビット線に対し第1の電
位のほぼ倍電圧の第2の電位を印加するようにしたの
で、選択メモリセルのデータ消去時には非選択メモリセ
ルのゲート及びドレインに対し遅延差を設けて電圧が与
えられ、この結果、非選択メモリセルのディスターブを
緩和することができる。また、選択メモリセルへデータ
を記録する場合、選択メモリセルの選択ビット線に零電
位が与えられると同時にこの選択メモリセルとワード線
を介して接続される非選択メモリセルのビット線に対し
第1の電位を印加し、第1の時間が経過すると選択メモ
リセルのワード線に対し第2の電位を印加するようにし
たので、選択メモリセルへのデータ記録時にも非選択メ
モリセルのゲート及びドレインに対し遅延差を設けて電
圧が与えられ、この結果、非選択メモリセルのディスタ
ーブを緩和できる。
【図1】 本発明に係る半導体不揮発性メモリの構成を
示すブロック図である。
示すブロック図である。
【図2】 上記メモリ内の各部の動作を示すタイムチャ
ートである。
ートである。
【図3】 上記メモリ内の非選択メモリセルに接続され
るワード線及びビット線に与える電圧のタイミングを示
すタイムチャートである。
るワード線及びビット線に与える電圧のタイミングを示
すタイムチャートである。
【図4】 非選択メモリセルのディスターブ特性を示す
グラフである。
グラフである。
【図5】 従来の半導体不揮発性メモリの構成を示すブ
ロック図である。ネットワーク構成検出の例を示すブロ
ック図である。
ロック図である。ネットワーク構成検出の例を示すブロ
ック図である。
11…メモリセルアレイ、12…行選択回路、13…列
選択回路、14…電源回路、15…クロック発生回路、
16,17…タイミング選択回路、M00〜Mnn…メ
モリセル、W0〜Wn…ワード線、B0〜Bn…ビット
線。
選択回路、14…電源回路、15…クロック発生回路、
16,17…タイミング選択回路、M00〜Mnn…メ
モリセル、W0〜Wn…ワード線、B0〜Bn…ビット
線。
Claims (4)
- 【請求項1】 複数のメモリセルがマトリックス状に配
置されたメモリセルアレイと、各行のメモリセルのゲー
トに共通に接続された複数のワード線と、各列のメモリ
セルのドレインに共通に接続された複数のビット線と、
ワード線を選択する行選択回路と、ビット線を選択する
列選択回路とを備え、複数のワード線及びビット線のな
かから1つのワード線及びビット線を選択して1つのメ
モリセルを選択し、選択メモリセルに対するデータの記
録及び消去を行う半導体不揮発性メモリにおいて、 前記選択メモリセルに選択ワード線及び選択ビット線の
何れかを介して接続される非選択メモリセルに対し第1
の電位を印加する第1電位印加手段と、 第1電位印加手段により第1の電位の印加後、第1の時
間が経過すると前記選択メモリセルに第2の電位を第2
の時間の間印加する第2電位印加手段と、 前記第2の時間が経過すると前記選択メモリセルに印加
されている第2の電位を零電位にし、第2の電位が零電
位後に前記第1の時間が経過すると前記非選択メモリセ
ルに印加されている第1の電位を零電位にする零電位印
加手段とを備え、 前記選択メモリセルのデータを消去する場合、前記第1
電位印加手段は前記選択メモリセルの選択ワード線に零
電位が与えられると同時にこの選択メモリセルとビット
線を介して接続される非選択メモリセルのワード線に対
し第1の電位を印加し、前記第2電位印加手段は第1の
時間経過後に選択メモリセルのビット線に対し第2の電
位を印加する ことを特徴とする半導体不揮発性メモリ。 - 【請求項2】 請求項1において、 前記選択メモリセルのデータを消去する場合、非選択メ
モリセルのワード線に対し第1の電位が印加され、かつ
第1の時間経過後に選択メモリセルのビット線に対し第
2の電位が印加された後、第3の時間が経過すると選択
メモリセルとワード線を介して接続される非選択メモリ
セルのビット線に第1の電位を第4の時間の間印加する
手段を備えたことを特徴とする半導体不揮発性メモリ。 - 【請求項3】 複数のメモリセルがマトリックス状に配
置されたメモリセルアレイと、各行のメモリセルのゲー
トに共通に接続された複数のワード線と、各 列のメモリ
セルのドレインに共通に接続された複数のビット線と、
ワード線を選択する行選択回路と、ビット線を選択する
列選択回路とを備え、複数のワード線及びビット線のな
かから1つのワード線及びビット線を選択して1つのメ
モリセルを選択し、選択メモリセルに対するデータの記
録及び消去を行う半導体不揮発性メモリにおいて、前記選択メモリセルに選択ワード線及び選択ビット線の
何れかを介して接続される非選択メモリセルに対し第1
の電位を印加する第1電位印加手段と、 第1電位印加手段により第1の電位の印加後、第1の時
間が経過すると前記選択メモリセルに第2の電位を第2
の時間の間印加する第2電位印加手段と、 前記第2の時間が経過すると前記選択メモリセルに印加
されている第2の電位を零電位にし、第2の電位が零電
位後に前記第1の時間が経過すると前記非選択メモリセ
ルに印加されている第1の電位を零電位にする零電位印
加手段と、 前記選択メモリセルへデータを記録する場合、選択メモ
リセルとワード線を介して接続される非選択メモリセル
のビット線に対し第1の電位が印加され、かつ第1の時
間経過後に選択メモリセルのワード線に対し第2の電位
が印加された後、第3の時間が経過すると選択メモリセ
ルとビット線を介して接続される非選択メモリセルのワ
ード線に第1の電位を第4の時間の間印加する手段と を
備えたことを特徴とする半導体不揮発性メモリ。 - 【請求項4】 請求項2または請求項3において、 前記第4の時間は、前記第1の時間と第3の時間の和以
上の値とすることを特徴とする半導体不揮発性メモリ。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24660697A JP3198998B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体不揮発性メモリ |
TW087114886A TW414896B (en) | 1997-09-11 | 1998-09-07 | Semiconductor non-volatile programmable memory device preventing non-selected memory cells from disturb during programming operation |
EP98116975A EP0902435A3 (en) | 1997-09-11 | 1998-09-08 | Semiconductor non-volatile programmable memory device preventing non-selected memory cells from disturb during programming operation |
KR1019980037396A KR100278871B1 (ko) | 1997-09-11 | 1998-09-10 | 프로그래밍 동작시 비선택 메모리 셀의 외란을 방지하는프로그램 가능 반도체 비휘발성 메모리 장치 |
US09/150,189 US5896316A (en) | 1997-09-11 | 1998-09-10 | Semiconductor non-volatile programmable memory device preventing non-selected memory cells from disturb during programmable operation |
CN98120340A CN1124615C (zh) | 1997-09-11 | 1998-09-11 | 防止未选择的存贮单元受到干扰的非易失可编程存贮器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24660697A JP3198998B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体不揮発性メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1186572A JPH1186572A (ja) | 1999-03-30 |
JP3198998B2 true JP3198998B2 (ja) | 2001-08-13 |
Family
ID=17150918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24660697A Expired - Fee Related JP3198998B2 (ja) | 1997-09-11 | 1997-09-11 | 半導体不揮発性メモリ |
Country Status (6)
Country | Link |
---|---|
US (1) | US5896316A (ja) |
EP (1) | EP0902435A3 (ja) |
JP (1) | JP3198998B2 (ja) |
KR (1) | KR100278871B1 (ja) |
CN (1) | CN1124615C (ja) |
TW (1) | TW414896B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7385856B2 (en) | 2004-03-25 | 2008-06-10 | Nec Electronics Corporation | Non-volatile memory device and inspection method for non-volatile memory device |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ATE337602T1 (de) * | 2000-03-22 | 2006-09-15 | Microchip Tech Inc | Verbessertes programmierungsverfahren für eine speicherzelle |
FR2809222A1 (fr) * | 2000-05-17 | 2001-11-23 | St Microelectronics Sa | Memoire eeprom comprenant un systeme de correction d'erreur |
US6327178B1 (en) * | 2000-07-18 | 2001-12-04 | Micron Technology, Inc. | Programmable circuit and its method of operation |
US6597609B2 (en) | 2001-08-30 | 2003-07-22 | Micron Technology, Inc. | Non-volatile memory with test rows for disturb detection |
US6809965B2 (en) | 2001-09-19 | 2004-10-26 | Virtual Silicon Technology, Inc. | Control circuitry for a non-volatile memory |
TW517385B (en) * | 2001-12-06 | 2003-01-11 | Macronix Int Co Ltd | Manufacturing method and operation method of code and data type embedded flash memory |
KR100688524B1 (ko) * | 2005-01-25 | 2007-03-02 | 삼성전자주식회사 | 메모리 셀 어레이의 바이어싱 방법 및 반도체 메모리 장치 |
US7542340B2 (en) * | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
KR100781041B1 (ko) * | 2006-11-06 | 2007-11-30 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 그 소거 동작 제어 방법 |
JP5284909B2 (ja) * | 2009-08-26 | 2013-09-11 | 力晶科技股▲ふん▼有限公司 | Nand型フラッシュメモリとその消去方法 |
CN103137181B (zh) * | 2013-02-25 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | 存储器、存储阵列的编程方法及电压提供系统 |
KR20160110592A (ko) * | 2015-03-09 | 2016-09-22 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 동작 방법 |
KR102395724B1 (ko) * | 2015-10-07 | 2022-05-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
CN110827900B (zh) * | 2018-11-22 | 2021-08-13 | 武汉新芯集成电路制造有限公司 | 双侧存储阵列 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2750163A1 (de) | 1977-11-09 | 1979-05-10 | Erich Decker | Einrichtung zur fuetterung von tieren |
NL8900054A (nl) | 1989-01-10 | 1990-08-01 | Kunststoffenbedrijf Azer B V | Door het vee bedienbare veevoedervoorraadbak. |
US5280446A (en) * | 1990-09-20 | 1994-01-18 | Bright Microelectronics, Inc. | Flash eprom memory circuit having source side programming |
WO1992005560A1 (en) * | 1990-09-25 | 1992-04-02 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
JPH09213090A (ja) * | 1996-02-07 | 1997-08-15 | Nec Corp | 不揮発性半導体記憶装置 |
US5677875A (en) * | 1995-02-28 | 1997-10-14 | Nec Corporation | Non-volatile semiconductor memory device configured to minimize variations in threshold voltages of non-written memory cells and potentials of selected bit lines |
-
1997
- 1997-09-11 JP JP24660697A patent/JP3198998B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-07 TW TW087114886A patent/TW414896B/zh not_active IP Right Cessation
- 1998-09-08 EP EP98116975A patent/EP0902435A3/en not_active Withdrawn
- 1998-09-10 KR KR1019980037396A patent/KR100278871B1/ko not_active IP Right Cessation
- 1998-09-10 US US09/150,189 patent/US5896316A/en not_active Expired - Lifetime
- 1998-09-11 CN CN98120340A patent/CN1124615C/zh not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7385856B2 (en) | 2004-03-25 | 2008-06-10 | Nec Electronics Corporation | Non-volatile memory device and inspection method for non-volatile memory device |
Also Published As
Publication number | Publication date |
---|---|
CN1124615C (zh) | 2003-10-15 |
JPH1186572A (ja) | 1999-03-30 |
US5896316A (en) | 1999-04-20 |
KR100278871B1 (ko) | 2001-01-15 |
EP0902435A3 (en) | 1999-10-06 |
KR19990029693A (ko) | 1999-04-26 |
CN1211042A (zh) | 1999-03-17 |
TW414896B (en) | 2000-12-11 |
EP0902435A2 (en) | 1999-03-17 |
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LAPS | Cancellation because of no payment of annual fees |