JP2004014052A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】0Vでカットオフ状態にしようとするセルが十分にカットオフしないという複合作用で誤書き込みが発生するのを防止する。
【解決手段】電気的に書換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットがマトリックス状に配列されたメモリセルアレイと、前記メモリセルのゲートに接続されるワード線と、前記各メモリセルユニットを各ビット線に接続する選択ゲートとを具備し、書き込みを行う前記ワード線に隣接するワード線に0Vより大きい電位を与えた後、接地電位を与え、書き込みを行う前記ワード線に書き込み電位を与える。
【選択図】 図2
【解決手段】電気的に書換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットがマトリックス状に配列されたメモリセルアレイと、前記メモリセルのゲートに接続されるワード線と、前記各メモリセルユニットを各ビット線に接続する選択ゲートとを具備し、書き込みを行う前記ワード線に隣接するワード線に0Vより大きい電位を与えた後、接地電位を与え、書き込みを行う前記ワード線に書き込み電位を与える。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本願は不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
従来より、NAND型フラッシュメモリの非選択書き込み方式としてLSB(Local Self Boost)書き込み方式が使われている。この方法は、図4に示すようにVpgmが与えられるワード線(以下、「選択ワード線」という)の両隣のワード線を0Vを固定し、それ以外のワード線にはVpassを与えることによって、その0Vの与えられるセルをカットオフ状態にし、Vpgmでチャネルをブーストして誤書き込みを防ぐものである。
【0003】
【発明が解決しようとする課題】
この方法では、ソース側から順に書き込みを行うのが普通であるが、冗長部の書き込みを、本体セル部の書き込みが終了してから行うというユーザ側の要求がある(冗長部の分割書き込み)。この場合、非選択書き込みを行うビット線(図4でVddが印加されるビット線;以下、「非選択ビット線」という)上で選択ワード線よりもビット線側にしきい値の高い状態のセルが存在することになる。もし、選択ワード線の両隣のワード線に接続されたセルのしきい値が正で、しかも大きい場合、その他のセルにVpassが与えられた前も後もカットオフ状態である。この場合、ビット線から選択ゲートを介してセルのチャネル・ソース/ドレイン拡散層に転送される初期電圧がほとんど転送されないために、チャネル電位が十分に上がらず、また、0Vでカットオフ状態にしようとするセルが十分にカットオフしないという複合作用で誤書き込みが発生するという問題があった。特に多値のフラッシュメモリの場合、書き込みしきい値が二値のフラッシュメモリの場合と比較して大きくなるために、この問題は顕著になっている。
【0004】
【課題を解決するための手段】
上記問題点を解決するために、本発明の不揮発性半導体記憶装置は電気的に書換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットがマトリックス状に配列されたメモリセルアレイと、前記メモリセルのゲートに接続されるワード線と、前記各メモリセルユニットを各ビット線に接続する選択ゲートとを具備し、書き込みを行う前記ワード線に隣接するワード線に0Vより大きい電位を与えた後、接地電位を与え、書き込みを行う前記ワード線に書き込み電位を与えることを特徴としている。
【0005】
【発明の実施の形態】
図1は、本発明が適用される半導体記憶装置を示す構成図である。メモリセルアレイ1は行方向及び列方向にマトリックス状に配列された図示せぬ複数のNANDセル、これらNANDセルに接続されたワード線、ビット線、選択ゲート線、ソース線を含んでいる。このメモリセルアレイ1にはビット線制御回路2、行選択手段としてのローデコーダ3、基板電位制御回路4が接続されている。前記ビット線制御回路2は、主としてCMOSフリップフロップ回路によって構成されている。このフリップフロップ回路はメモリセルに書込むべきデータのラッチ、ビット線の電位を検出するためのセンス動作、書込み後のベリファイ読出しのためのセンス動作、さらに、再書込みデータのラッチを行う。このビット線制御回路2には、データ入出力バッファ5及び列選択手段としてのカラムデコーダ6が接続されている。
【0006】
アドレスバッファ7は前記ローデコーダ3及びカラムデコーダ6に接続されている。アドレスバッファ7からのアドレス信号はローデコーダ3及びカラムデコーダ6に供給される。これらローデコーダ3及びカラムデコーダ6はアドレス信号に応じて、メモリセルアレイ1の所定のワード線、ビット線を選択する。
【0007】
タイミング制御回路8は半導体記憶装置の書込み動作、読出し動作、ベリファイ動作等を制御するための信号を生成する。昇圧回路9は前記ローデコーダ3及びメモリセルアレイ1に接続されている。この昇圧回路9は前記タイミング制御回路8から供給される信号に応じて、電源電圧Vccから書込み電圧Vpgm、Vpass、電位Vtg等を発生する電圧発生回路として動作する。
【0008】
図2に本願のLSB書き込み方式の図面及びタイミングチャートを示す。従来のLSB書き込み方式との違いは、選択されたワード線の両隣のワード線を一度Vpassに立ち上げてから0Vに立ち下げるところである。
【0009】
従来は選択されたワード線WLnの両隣のワード線WLn−1、WLn+1は0Vに固定されていた。そのためにプログラム前にセルのチャネルが充電やブートされることがなかった。
【0010】
図2(b)に示すように、まず、時刻t1において書き込みを行わないビット線、ソース線がVddに充電される。これにより、SSLのドレインもVddに充電される。
【0011】
次に、時刻t2〜t3において、WLn−1及びWLn+1、並びにそれ以外のワード線WL0〜n−2及びWLn+2〜15がVpassに昇圧されることにより、WLnよりビット線側のメモリセル、及びSSLが導通し、ビット線の初期電位がWLnよりビット線側のメモリセルのチャネル・拡散層に充電される。このとき、非選択セルのチャネル電位Vchは、各メモリセルの制御ゲート−チャネル間容量をCA、チャネル−基板(バックゲート)間容量をCBとすると、
【0012】
【数1】
【0013】
となる。このようにVpassをWLn−1及びWLn+1、並びにそれ以外のワード線WL0〜n−2及びWLn+2〜15に一定の時間与えられることによって、WLnよりビット線側のメモリセルのチャネル・拡散層にVch程度の電位が充電される。なお、本実施の形態ではWLn+2〜15はt2の時点でVpassに昇圧しているが、必ずしもその必要はない。
【0014】
次に、t3以降において、WLn−1、WLn+1を0Vに立ち下げた後、WLnをVpgmに昇圧する。この時点ではWLnよりビット線側のメモリセルのチャネル・拡散層、特に、WLn−1、WLn+1のチャネル・拡散層にVch程度の電位が充電されているために、WLn−1、WLn+1のメモリセルが十分にカットオフされる。従って、WLnよりビット線側に書き込みしきい値の高いメモリセルが存在したとしても、誤書き込みは非常に小さいものとなる。
【0015】
図3に本発明の実施の形態により、誤書き込みが改善された様子を示す。縦軸をフェイルビット数(対数表示)log(bit)とし、横軸を分割書き込み回数(対数表示)log nとする。本実施の形態により、従来と比較し、誤書き込みが原因となって発生するフェイルビット数が数十倍改善する。
【0016】
以上、本願の実施の形態によれば、予め書き込み時に書き込みを行わないメモリセルアレイのチャネル・拡散層に対し初期状態のビット線電位を転送しておく。これにより書き込みを行わないビット線上でWLnよりビット線側にしきい値の高いメモリセルが存在したとしても、WLnに隣接するメモリセルが十分にカットオフされるため、誤書き込みが防止される。
【0017】
また、上記各実施例は、NANDセルにこの発明を適用した場合について説明したが、これに限らず、この発明をANDセル、DINORセル等のメモリセルユニットに適用することも可能である。その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【0018】
【発明の効果】
本発明の不揮発性半導体記憶装置によれば、従来のLSB書き込み方式よりも格段に誤書き込みを改善することができる。
【0019】
これにより、冗長部の書き込みはランダムに行うことができるようになるため、コントローラの制約が緩和され、記憶媒体としての性能が向上する。
【図面の簡単な説明】
【図1】本発明が適用される半導体記憶装置を示す図。
【図2】本発明の書き込み方式を示す図。
【図3】本発明の誤書き込み改善を示す図。
【図4】従来のLSB書き込み方式を示す図。
【符号の説明】
1 メモリセルアレイ
2 ビット線制御回路
3 ローデコーダ
4 基板電位制御回路
5 データ入出力バッファ
6 カラムデコーダ
7 アドレスバッファ
8 タイミング制御回路
9 昇圧回路
【発明の属する技術分野】
本願は不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
従来より、NAND型フラッシュメモリの非選択書き込み方式としてLSB(Local Self Boost)書き込み方式が使われている。この方法は、図4に示すようにVpgmが与えられるワード線(以下、「選択ワード線」という)の両隣のワード線を0Vを固定し、それ以外のワード線にはVpassを与えることによって、その0Vの与えられるセルをカットオフ状態にし、Vpgmでチャネルをブーストして誤書き込みを防ぐものである。
【0003】
【発明が解決しようとする課題】
この方法では、ソース側から順に書き込みを行うのが普通であるが、冗長部の書き込みを、本体セル部の書き込みが終了してから行うというユーザ側の要求がある(冗長部の分割書き込み)。この場合、非選択書き込みを行うビット線(図4でVddが印加されるビット線;以下、「非選択ビット線」という)上で選択ワード線よりもビット線側にしきい値の高い状態のセルが存在することになる。もし、選択ワード線の両隣のワード線に接続されたセルのしきい値が正で、しかも大きい場合、その他のセルにVpassが与えられた前も後もカットオフ状態である。この場合、ビット線から選択ゲートを介してセルのチャネル・ソース/ドレイン拡散層に転送される初期電圧がほとんど転送されないために、チャネル電位が十分に上がらず、また、0Vでカットオフ状態にしようとするセルが十分にカットオフしないという複合作用で誤書き込みが発生するという問題があった。特に多値のフラッシュメモリの場合、書き込みしきい値が二値のフラッシュメモリの場合と比較して大きくなるために、この問題は顕著になっている。
【0004】
【課題を解決するための手段】
上記問題点を解決するために、本発明の不揮発性半導体記憶装置は電気的に書換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットがマトリックス状に配列されたメモリセルアレイと、前記メモリセルのゲートに接続されるワード線と、前記各メモリセルユニットを各ビット線に接続する選択ゲートとを具備し、書き込みを行う前記ワード線に隣接するワード線に0Vより大きい電位を与えた後、接地電位を与え、書き込みを行う前記ワード線に書き込み電位を与えることを特徴としている。
【0005】
【発明の実施の形態】
図1は、本発明が適用される半導体記憶装置を示す構成図である。メモリセルアレイ1は行方向及び列方向にマトリックス状に配列された図示せぬ複数のNANDセル、これらNANDセルに接続されたワード線、ビット線、選択ゲート線、ソース線を含んでいる。このメモリセルアレイ1にはビット線制御回路2、行選択手段としてのローデコーダ3、基板電位制御回路4が接続されている。前記ビット線制御回路2は、主としてCMOSフリップフロップ回路によって構成されている。このフリップフロップ回路はメモリセルに書込むべきデータのラッチ、ビット線の電位を検出するためのセンス動作、書込み後のベリファイ読出しのためのセンス動作、さらに、再書込みデータのラッチを行う。このビット線制御回路2には、データ入出力バッファ5及び列選択手段としてのカラムデコーダ6が接続されている。
【0006】
アドレスバッファ7は前記ローデコーダ3及びカラムデコーダ6に接続されている。アドレスバッファ7からのアドレス信号はローデコーダ3及びカラムデコーダ6に供給される。これらローデコーダ3及びカラムデコーダ6はアドレス信号に応じて、メモリセルアレイ1の所定のワード線、ビット線を選択する。
【0007】
タイミング制御回路8は半導体記憶装置の書込み動作、読出し動作、ベリファイ動作等を制御するための信号を生成する。昇圧回路9は前記ローデコーダ3及びメモリセルアレイ1に接続されている。この昇圧回路9は前記タイミング制御回路8から供給される信号に応じて、電源電圧Vccから書込み電圧Vpgm、Vpass、電位Vtg等を発生する電圧発生回路として動作する。
【0008】
図2に本願のLSB書き込み方式の図面及びタイミングチャートを示す。従来のLSB書き込み方式との違いは、選択されたワード線の両隣のワード線を一度Vpassに立ち上げてから0Vに立ち下げるところである。
【0009】
従来は選択されたワード線WLnの両隣のワード線WLn−1、WLn+1は0Vに固定されていた。そのためにプログラム前にセルのチャネルが充電やブートされることがなかった。
【0010】
図2(b)に示すように、まず、時刻t1において書き込みを行わないビット線、ソース線がVddに充電される。これにより、SSLのドレインもVddに充電される。
【0011】
次に、時刻t2〜t3において、WLn−1及びWLn+1、並びにそれ以外のワード線WL0〜n−2及びWLn+2〜15がVpassに昇圧されることにより、WLnよりビット線側のメモリセル、及びSSLが導通し、ビット線の初期電位がWLnよりビット線側のメモリセルのチャネル・拡散層に充電される。このとき、非選択セルのチャネル電位Vchは、各メモリセルの制御ゲート−チャネル間容量をCA、チャネル−基板(バックゲート)間容量をCBとすると、
【0012】
【数1】
【0013】
となる。このようにVpassをWLn−1及びWLn+1、並びにそれ以外のワード線WL0〜n−2及びWLn+2〜15に一定の時間与えられることによって、WLnよりビット線側のメモリセルのチャネル・拡散層にVch程度の電位が充電される。なお、本実施の形態ではWLn+2〜15はt2の時点でVpassに昇圧しているが、必ずしもその必要はない。
【0014】
次に、t3以降において、WLn−1、WLn+1を0Vに立ち下げた後、WLnをVpgmに昇圧する。この時点ではWLnよりビット線側のメモリセルのチャネル・拡散層、特に、WLn−1、WLn+1のチャネル・拡散層にVch程度の電位が充電されているために、WLn−1、WLn+1のメモリセルが十分にカットオフされる。従って、WLnよりビット線側に書き込みしきい値の高いメモリセルが存在したとしても、誤書き込みは非常に小さいものとなる。
【0015】
図3に本発明の実施の形態により、誤書き込みが改善された様子を示す。縦軸をフェイルビット数(対数表示)log(bit)とし、横軸を分割書き込み回数(対数表示)log nとする。本実施の形態により、従来と比較し、誤書き込みが原因となって発生するフェイルビット数が数十倍改善する。
【0016】
以上、本願の実施の形態によれば、予め書き込み時に書き込みを行わないメモリセルアレイのチャネル・拡散層に対し初期状態のビット線電位を転送しておく。これにより書き込みを行わないビット線上でWLnよりビット線側にしきい値の高いメモリセルが存在したとしても、WLnに隣接するメモリセルが十分にカットオフされるため、誤書き込みが防止される。
【0017】
また、上記各実施例は、NANDセルにこの発明を適用した場合について説明したが、これに限らず、この発明をANDセル、DINORセル等のメモリセルユニットに適用することも可能である。その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【0018】
【発明の効果】
本発明の不揮発性半導体記憶装置によれば、従来のLSB書き込み方式よりも格段に誤書き込みを改善することができる。
【0019】
これにより、冗長部の書き込みはランダムに行うことができるようになるため、コントローラの制約が緩和され、記憶媒体としての性能が向上する。
【図面の簡単な説明】
【図1】本発明が適用される半導体記憶装置を示す図。
【図2】本発明の書き込み方式を示す図。
【図3】本発明の誤書き込み改善を示す図。
【図4】従来のLSB書き込み方式を示す図。
【符号の説明】
1 メモリセルアレイ
2 ビット線制御回路
3 ローデコーダ
4 基板電位制御回路
5 データ入出力バッファ
6 カラムデコーダ
7 アドレスバッファ
8 タイミング制御回路
9 昇圧回路
Claims (3)
- 電気的に書換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットがマトリックス状に配列されたメモリセルアレイと、
前記メモリセルのゲートに接続されるワード線と、
前記各メモリセルユニットを各ビット線に接続する選択ゲートとを具備し、
書き込みを行う前記ワード線に隣接するワード線に0Vより大きい電位を与えた後、接地電位を与え、書き込みを行う前記ワード線に書き込み電位を与えることを特徴とする不揮発性半導体記憶装置。 - 前記0Vより大きい電位は、非選択セルのソース・ドレイン拡散層に転送される初期電圧が十分転送される大きさであることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ワード線に隣接するワード線に与えられる電位は、ビット線及び選択ゲートに電位が与えられた後に与えられることを特徴とする請求項1記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002168151A JP2004014052A (ja) | 2002-06-10 | 2002-06-10 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002168151A JP2004014052A (ja) | 2002-06-10 | 2002-06-10 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004014052A true JP2004014052A (ja) | 2004-01-15 |
Family
ID=30435137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002168151A Pending JP2004014052A (ja) | 2002-06-10 | 2002-06-10 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004014052A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7376017B2 (en) | 2005-05-02 | 2008-05-20 | Samsung Electronics Co., Ltd. | Flash memory device and program method thereof |
US7385856B2 (en) | 2004-03-25 | 2008-06-10 | Nec Electronics Corporation | Non-volatile memory device and inspection method for non-volatile memory device |
US7852682B2 (en) | 2006-07-31 | 2010-12-14 | Samsung Electronics Co., Ltd. | Flash memory device and program method of flash memory device using different voltages |
JP2011060423A (ja) * | 2010-12-24 | 2011-03-24 | Toshiba Corp | 半導体記憶装置 |
WO2014034411A1 (ja) | 2012-08-27 | 2014-03-06 | 三菱電機株式会社 | 電力用半導体装置 |
-
2002
- 2002-06-10 JP JP2002168151A patent/JP2004014052A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7385856B2 (en) | 2004-03-25 | 2008-06-10 | Nec Electronics Corporation | Non-volatile memory device and inspection method for non-volatile memory device |
US7376017B2 (en) | 2005-05-02 | 2008-05-20 | Samsung Electronics Co., Ltd. | Flash memory device and program method thereof |
US7839688B2 (en) | 2005-05-02 | 2010-11-23 | Samsung Electronics Co., Ltd. | Flash memory device with improved programming operation voltages |
US7852682B2 (en) | 2006-07-31 | 2010-12-14 | Samsung Electronics Co., Ltd. | Flash memory device and program method of flash memory device using different voltages |
US8045380B2 (en) | 2006-07-31 | 2011-10-25 | Samsung Electronics Co., Ltd. | Flash memory device and program method of flash memory device using different voltages |
JP2011060423A (ja) * | 2010-12-24 | 2011-03-24 | Toshiba Corp | 半導体記憶装置 |
WO2014034411A1 (ja) | 2012-08-27 | 2014-03-06 | 三菱電機株式会社 | 電力用半導体装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050415 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050606 |