JP2011060423A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 消去セルの閾値電圧の変化を抑制することが可能な半導体記憶装置を提供する。
【解決手段】 NANDセルを構成する複数のメモリセルはソース線側から書き込まれる。第1の書き込み動作により、複数のメモリセルのうちの1つのメモリセルの閾値電圧を、第1の閾値から第1又は第2(第1の閾値<第2の閾値)の閾値に設定し、第2の書き込み動作により、1つのメモリセルの閾値電圧が前記第1の閾値に有る場合、第3の閾値(第1の閾値<=第3の閾値)又は第4の閾値(第3の閾値<第4の閾値)に設定し、メモリセルの閾値電圧が第2の閾値に有る場合、第5の閾値(第2の閾値<=第5の閾値)又は第6(第5の閾値<第6の閾値)の閾値に設定する。
【選択図】図19
Description
図2は、不揮発性半導体記憶装置の概略構成を示すものであり、例えば4値(2ビット)を記憶するNANDフラッシュメモリの構成を示している。
図1は、メモリセルのデータとメモリセルの閾値電圧の関係を示している。消去動作を行なうとメモリセルのデータは“0”(負の閾値電圧)となる。図1(a)に示すように、第1ページの書き込みを行なうと、メモリセルのデータはデータ“0”と例えばデータ“2”になる。図1(b)に示すように、第2ページの書き込み前に隣接セルに隣接セルの第1のデータ以下のデータが書き込まれる。すると、このセルに書き込まれたデータにより、データ“0”と“2”の閾値電圧の分布が大きくなる。第1の実施形態は、図1(c)に示すように、第2ページの書き込み前にデータ“0”が記憶された消去セルに対して僅かな書き込み(以下、ソフトプログラムと称す)を行い、データ“0”の閾値電圧の分布を閾値電圧の高い方に狭める。この後、第2ページのデータが書き込まれると、メモリセルのデータは、図1(d)に示すように、本来の閾値電圧を有するデータ“0”〜“3”となる。第1の実施形態では、メモリセルのデータは閾値電圧の低いほうから高い方へと、定義されている。
次に、図8、図9を参照してプログラム及びプログラムベリファイの具体的な動作について説明する。
図8は、第1ページのプログラムを示している。プログラム動作は、先ずアドレスを指定し、図3に示す2ページ(1つのセクタ)が選択される。本メモリは、2ページのうち、第1ページ、第2ページの順でのみプログラムできる。したがって、先ずアドレスにより第1ページが選択される。
図6中の信号BLC1の電位をVdd+Vthとすると、PDCにデータ“1”(非書き込み)が記憶されている時、ビット線の電位はVddとなる。一方、PDCにデータ“0”(書き込み)が記憶されている時、ビット線の電位はVssとなる。また、選択されたワード線に接続され、非選択ページの(ビット線が非選択である)セルは書き込みが行なわれてはならない。このため、これらのセルに接続されているビット線にもデータ“1”と同じように電位Vddを供給する。
プログラムベリファイ動作において、選択されているワード線にリードの時の電位“v”より少し高い電位“v’”を供給する。以後“’”はベリファイ電位を示し、リードの電位より若干高い電位とする。
図7に示すように、メモリセルMC0の第1ページに1ビットのデータを書き込んだ後、メモリセルMC0と同一のワード線により選択されているメモリセルMC1の第1ページに1ビットのデータが書き込まれる。この後、メモリセルMC0とカラム(ビット線)方向に隣接するメモリセルMC2の第1ページに1ビットのデータが書き込まれる。これらの書き込みが行なわれると、書き込みデータによっては、FG−FG間容量によって、メモリセルMC0の閾値電圧が変化し、図1(b)に示すように、閾値電圧の分布が上側に広がる。
そこで、カラム方向の隣接セルをプログラムした後(S16)、DDC、TDC、PDCの間で、前述したようにデータが転送され、PDCに書き込みデータとしてローレベルが設定される。
図9は、第2ページのプログラム動作を示している。第2ページのプログラム動作も、先ずアドレスを指定して、図3に示す2ページが選択される。
先ず、セルへの書き込みの前に、第1ページのメモリセルのデータが“0”か“2”であるか判断するため、内部リード動作を行なう。内部データリードは、リード動作と全く同じであり、ワード線の電位を“a”として読み出し動作を行なう。
この後、外部からのデータ、及び内部データリードの結果によりデータキャッシュが設定される。外部からSDCに格納されたデータ、及び内部データリードによりTDCに格納されたデータがPDC、DDCを用いて操作され、第2ページのデータを書き込むためのデータが生成される。
プログラム動作は、第1ページのプログラム動作と全く同じで、PDCにデータ“1”が記憶されている場合、書き込みが行なわれず。データ“0”が記憶されている場合、書き込みが行なわれる。
プログラムベリファイ動作も、第1ページのベリファイ動作と同様にして行われる。選択されているワード線に供給する電位は、図1(d)に示すように、“a’”“b’”“c’”である。各ベリファイ電位におけるベリファイ回数は予め設定されており、各ベリファイ回数に応じて所定のベリファイが実行される。このようにして、不要なベリファイ動作をスキップして第2ページのプログラムベリファイ動作が実行される。第2ページのプログラムが実行されることにより、図1(d)に示すような閾値電圧の分布となる。
次に、第2の実施形態について説明する。
第1、第2の実施形態は、1つのメモリセルに4値のデータを記憶する場合について説明した。これに対して、第3の実施形態は、1つのメモリセルに8値のデータを記憶する。
次に、第4の実施形態について説明する。8値のデータを記憶する半導体記憶装置において、第3ページの書き込みを失敗した場合、第2ページ及び第1ページのデータも破壊してしまう。このため、ユーザは、第3ページの書き込みが終了するまで、第2、第1ページのデータを外部の記憶部に記憶させることが多い。しかし、図14に示す第3の実施形態において、例えばメモリセルMC6は、第10番目の書き込みにおいて、第1ページのデータが書き込まれた後、第32番目の書き込みにおいて、第3ページのデータの書き込みが終了しないと全ての書き込みが終了しない。このため、この間のデータを記憶するために、23ページ分の記憶容量を有するランダムアクセスメモリ(RAM)が必要である。
上記第1乃至第4の実施形態は、隣接セルのプログラムによる閾値電圧の分布の変化を理想値まで抑える例であった。消去領域のセルの閾値電圧を自己で昇圧する(Erased Area Self Boost:消去領域自己昇圧)書き込み方法の場合、消去セルの閾値電圧を浅くする必要がある。
Claims (6)
- 直列接続された複数のメモリセルを有するNANDセルと、
前記NANDセルの一端にビット線が接続され、
前記NANDセルの他端にソース線が接続され、
前記複数のメモリセルは前記ソース線側から書き込まれ、
第1の書き込み動作により、前記複数のメモリセルのうちの1つのメモリセルの閾値電圧を、第1の閾値から第1又は第2(第1の閾値<第2の閾値)の閾値に設定し、
第2の書き込み動作により、前記1つのメモリセルの閾値電圧が前記第1の閾値に有る場合、第3の閾値(第1の閾値<=第3の閾値)又は第4の閾値(第3の閾値<第4の閾値)に設定し、
前記メモリセルの閾値電圧が前記第2の閾値に有る場合、第5の閾値(第2の閾値<=第5の閾値)又は第6(第5の閾値<第6の閾値)の閾値に設定することを特徴とする半導体記憶装置。 - 前記第1の書き込み動作の時、少なくとも前記ソース線側の前記メモリセルの1つは、前記第2書き込みが終了していることを特徴とする請求項1に記載の半導体記憶装置。
- 直列接続された複数のメモリセルを有するNANDセルと、
前記NANDセルの一端にビット線が接続され、
前記NANDセルの他端にソース線が接続され、
前記複数のメモリセルは前記ソース線側から書き込まれ、
前記複数のメモリセルのそれぞれに複数の閾値レベルによりデータを記憶する半導体記憶装置において、
消去動作により、前記複数のメモリセルの閾値電圧を第1の閾値にし、
書き込み動作により、前記複数のメモリセルのうちの1つのメモリセルの閾値電圧を、
第2(第1の閾値<=第2の閾値)の閾値、第3(第2の閾値<第3の閾値)の閾値、…第i+1(第iの閾値<第i+1の閾値)(i=2^k)の閾値に書き込むことによりkビット(kは自然数)のデータを記憶することを特徴とする半導体記憶装置。 - 前記書き込み動作の時、少なくとも前記ソース線側の前記メモリセルの1つは、前記書き込みが終了していることを特徴とする請求項3に記載の半導体記憶装置。
- 前記第2の書き込みが終了した前記ソース線側の前記メモリセルのうち少なくとも1つに接地電位が与えられることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記書き込みが終了した前記ソース線側の前記メモリセルのうち少なくとも1つに接地電位が与えられることを特徴とする請求項3または4に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010288666A JP5197730B2 (ja) | 2010-12-24 | 2010-12-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010288666A JP5197730B2 (ja) | 2010-12-24 | 2010-12-24 | 半導体記憶装置 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004329343A Division JP4713873B2 (ja) | 2004-11-12 | 2004-11-12 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011060423A true JP2011060423A (ja) | 2011-03-24 |
JP5197730B2 JP5197730B2 (ja) | 2013-05-15 |
Family
ID=43947854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010288666A Active JP5197730B2 (ja) | 2010-12-24 | 2010-12-24 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5197730B2 (ja) |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120830 |
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A131 | Notification of reasons for refusal |
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R151 | Written notification of patent or utility model registration |
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