JP2010225220A - 不揮発性半導体記憶装置、及びそのデータ書き込み方法 - Google Patents
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Abstract
【課題】隣接メモリセルの影響による閾値電圧の変動を抑制する。
【解決手段】データが消去された消去状態を示す負の値の閾値電圧分布E、及びデータが書き込まれた書き込み状態を示す閾値電圧分布A,B,Cにより2ビットのデータを1のメモリセルに記憶する。データの書き込み動作において、閾値電圧分布A,B,Cを与えるようにデータ書き込みを行う場合には、ベリファイ電圧VAV、VBV、VCVを印加してその書き込み状態を確認する。消去状態が維持されるメモリセルにおいては、等価的に負の値のベリファイ電圧VEVを印加して閾値電圧分布Eの下限値を調整する。
【選択図】図8
【解決手段】データが消去された消去状態を示す負の値の閾値電圧分布E、及びデータが書き込まれた書き込み状態を示す閾値電圧分布A,B,Cにより2ビットのデータを1のメモリセルに記憶する。データの書き込み動作において、閾値電圧分布A,B,Cを与えるようにデータ書き込みを行う場合には、ベリファイ電圧VAV、VBV、VCVを印加してその書き込み状態を確認する。消去状態が維持されるメモリセルにおいては、等価的に負の値のベリファイ電圧VEVを印加して閾値電圧分布Eの下限値を調整する。
【選択図】図8
Description
この発明は、不揮発性半導体装置に関わり、特に電気的書き換え可能な不揮発性メモリセルを用いて構成される不揮発性半導体記憶装置、及びそのデータ書き込み方法に関する。
NAND型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が急増している。特に、1つのメモリセルに2ビット以上の情報を記憶することのできる多値記憶技術の採用により、小さなチップ面積で、より多くの情報を記憶することが可能となっている。
セルの微細化が進んだ高集積化フラッシュメモリでは、隣接セル間の干渉により、データしきい値分布が影響を受ける。特に、多値記憶方式を採用した場合には、2値記憶方式と比べてデータしきい値の幅と間隔を狭く設定することになるため、隣接セル間の干渉がデータの信頼性に大きく影響する。
これに対して、隣接セルの浮游ゲート間の容量結合に起因するデータしきい値変動を防止するフラッシュメモリの書き込み技術は、例えば特許文献1に開示されている。
ところで、NANDセル型フラッシュメモリにおいては、消去状態のメモリセルの閾値電圧は負の値に設定される。メモリセルの微細化が進み、隣接メモリセルの干渉の影響が大になるにつれ、この消去状態のメモリセルの閾値電圧は、より大きな負の値に設定する必要がある。なぜなら、隣接メモリセルに対する書き込み動作等に影響され、消去状態のメモリセルの閾値電圧分布が徐々に正の方向に移動し、ついにはその分布の上限が正の値になることがあり得るからである。このため、微細化の進展に従って、消去状態のメモリセルの閾値電圧分布は、より大きな負の値にせざるを得ない(消去ベリファイ電圧を、絶対値の大きな負の値とする必要がある)。
ただし、このような絶対値の大きい負の値の閾値電圧分布を有する消去状態のメモリセルは、隣接メモリセルにおける閾値電圧を変動させる原因となる。
本発明は、隣接メモリセルの影響による閾値電圧の変動を抑制することのできる不揮発性半導体記憶装置を提供することを目的とする。
本発明の一の態様に係る不揮発性半導体記憶装置は、負の値を有しデータが消去された消去状態を示す閾値電圧分布、及び前記消去状態を示す閾値電圧分布よりも高い値を有しデータが書き込まれた書き込み状態を示す複数通りの閾値電圧分布により複数ビットのデータを記憶するメモリセルを複数配列してなるメモリセルアレイと、前記メモリセルに対するデータの書き込み動作、データの書き込みを確認する書き込みベリファイ動作、及びデータの読み出し動作を制御する制御回路とを備え、前記制御回路は、データの書き込み動作において、前記消去状態を示す閾値電圧分布よりも高い閾値電圧分布を与えるようにデータ書き込みを行う前記メモリセルの制御ゲートに対しては、所定のベリファイ電圧を印加してその書き込み状態を確認すると共に、前記消去状態が維持されるメモリセルにおいては、所定のベリファイ電圧を印加して前記消去状態を示す閾値電圧分布の下限値を調整すること特徴とする。
本発明の別の一態様に係る不揮発性半導体記憶装置のデータ書き込み方法は、負の値を有しデータが消去された消去状態を示す閾値電圧分布、及び前記消去状態を示す閾値電圧分布よりも高い値を有しデータが書き込まれた書き込み状態を示す複数通りの閾値電圧分布により複数ビットのデータを記憶するメモリセルを複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置におけるデータ書き込み方法において、前記消去状態を示す閾値電圧分布よりも高い閾値電圧分布を与えるようにデータ書き込みを行う前記メモリセルの制御ゲートに対しては、所定のベリファイ電圧を印加してその書き込み状態を確認するステップと、
前記消去状態が維持されるメモリセルにおいては、所定のベリファイ電圧を印加して前記消去状態を示す閾値電圧分布の下限値を調整するステップと、を備えたことを特徴とする。
本発明の別の一態様に係る不揮発性半導体記憶装置のデータ書き込み方法は、負の値を有しデータが消去された消去状態を示す閾値電圧分布、及び前記消去状態を示す閾値電圧分布よりも高い値を有しデータが書き込まれた書き込み状態を示す複数通りの閾値電圧分布により複数ビットのデータを記憶するメモリセルを複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置におけるデータ書き込み方法において、前記消去状態を示す閾値電圧分布よりも高い閾値電圧分布を与えるようにデータ書き込みを行う前記メモリセルの制御ゲートに対しては、所定のベリファイ電圧を印加してその書き込み状態を確認するステップと、
前記消去状態が維持されるメモリセルにおいては、所定のベリファイ電圧を印加して前記消去状態を示す閾値電圧分布の下限値を調整するステップと、を備えたことを特徴とする。
この発明によれば、隣接メモリセルの影響による閾値電圧の変動を抑制することのできる不揮発性半導体記憶装置を提供することができる。
次に、本発明の実施の形態を、4値記憶方式のNANDセル型フラッシュメモリを例として、図面を参照して詳細に説明する。
はじめに、一般的な4値記憶方式のNANDセル型フラッシュメモリの書き込み方式の概略を説明する。4値NANDセル型フラッシュメモリは、1つのメモリセルにおける閾値電圧が、4通りの分布を持ち得るように構成されている。図1は、4値NANDセル型フラッシュメモリのメモリセルに記憶される2ビットの4値データ(データ“11”、“10”、“01”、“00”)とメモリセルの閾値電圧分布との関係を示している。なお、図1において、VA、VB、VCは4つのデータを読み出す場合に選択ワード線に印加される電圧であり(電圧VAは0Vである)、VAV、VBV、VCVは、各閾値電圧分布への書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。また、Vreadは、データの読み出しを行う場合に、NANDセル中の非選択メモリセルに対し印加され、その保持データに拘わらず当該非選択メモリセルを導通させる読み出し電圧を示している。さらに、Vevは、メモリセルのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルに印加される消去ベリファイ電圧であり、負の値を有する。その大きさは、隣接メモリセルの干渉の影響を考慮して決定される。上述の各電圧の大小関係は、Vev<VA<VAV<VB<VBV<VC<VCV<Vreadである。
なお、消去ベリファイ電圧Vevは前述の通り負の値であるが、実際に消去ベリファイ動作においてメモリセルMCの制御ゲートに印加される電圧は、負の値ではなく、ゼロ又は正の値である。すなわち、実際の消去ベリファイ動作においては、メモリセルMCのバックゲートに正の電圧を与え、メモリセルMCの制御ゲートには、ゼロ又はバックゲート電圧より小さい正の値の電圧を印加している。換言すれば、消去ベリファイ電圧Vevは、等価的に負の値を有する電圧である。
なお、消去ベリファイ電圧Vevは前述の通り負の値であるが、実際に消去ベリファイ動作においてメモリセルMCの制御ゲートに印加される電圧は、負の値ではなく、ゼロ又は正の値である。すなわち、実際の消去ベリファイ動作においては、メモリセルMCのバックゲートに正の電圧を与え、メモリセルMCの制御ゲートには、ゼロ又はバックゲート電圧より小さい正の値の電圧を印加している。換言すれば、消去ベリファイ電圧Vevは、等価的に負の値を有する電圧である。
ブロック消去後のメモリセルの閾値電圧分布Eは、その上限値も負の値であり、データ“11”が割り当てられる。また、書き込み状態のデータ“01”、“10”、“00”のメモリセルは、それぞれ正の閾値電圧分布A、B、Cを有する(A、B、Cの下限値も正の値である)。データ“01”の閾値電圧分布Aが最も電圧値が低く、データ“00”の閾値電圧分布Cが最も電圧値が高く、データ“10”の閾値電圧分布Bは、データ“01”とデータ“00”の中間の電圧値を有する。なお、図1に示す閾値電圧分布はあくまでも一例であって、本発明はこれに限定されるものではない。例えば、図1では閾値電圧分布A,B,Cは全て正の閾値電圧分布であるとして説明したが、閾値電圧分布Aは負の電圧の分布であり、閾値電圧分布B、Cが正の電圧の分布であるような場合も、本発明の範囲に含まれる。閾値電圧分布Eが負の電圧の分布であれば良い。
1つのメモリセルの2ビットデータは、下位ページデータと上位ページデータからなり、下位ページデータと上位ページデータは別々の書き込み動作、つまり、2回の書き込み動作により、メモリセルに書き込まれる。データ“*@”と標記するとき、*は上位ページデータを、@は下位ページデータを表している。
まず、下位ページデータの書き込みを、図2を参照して説明する。全てのメモリセルは、消去状態の閾値電圧分布Eを有し、データ“11”を記憶しているものとする。図2に示すように、下位ページデータの書き込みを行うと、メモリセルの閾値電圧分布Eは、下位ページデータの値(“1”、或いは“0”)に応じて、2つの閾値電圧分布(E、B´)に分けられる。すなわち、下位ページデータの値が“1”の場合には、消去状態の閾値電圧分布Eを維持する。
一方、下位ページデータの値が“0”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Vthを所定量だけ上昇させる。具体的には、ベリファイ電位VBV´を設定し、このベリファイ電圧VBV´以上の閾値電圧となるまで書き込み動作が繰り返される。その結果、メモリセルは、書き込み状態(データ“10”)に変化する。なお、データ“10”の閾値電圧分布B´は、隣接セルへの書き込み動作の影響のため、データ“11”に比べ広い分布となっている。
次に、上位ページデータの書き込みを、図3を参照して説明する。上位ページデータの書き込みは、チップの外部から入力される書き込みデータ(上位ページデータ)と、メモリセルに既に書き込まれている下位ページデータとに基づいて行われる。
即ち、図3に示すように、上位ページデータの値が“1”の場合には、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Vthの上昇を防止する。その結果、データ“11”(消去状態の閾値電圧分布E)のメモリセルは、データ“11”をそのまま維持し、データ“10”(閾値電圧分布B´)のメモリセルは、データ“10”をそのまま維持する。ただし、上述のベリファイ電圧VBV´よりも大きい正規のベリファイ電圧VBVを用いて閾値電圧分布の下限値を調整し、これにより閾値電圧分布の幅を狭めた閾値電圧分布Bを形成する。
一方、上位ページデータの値が“0”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Vthを所定量だけ上昇させる。その結果、データ“11”(消去状態の閾値電圧分布E)のメモリセルは、閾値電圧分布Aのデータ“01”に変化し、データ“10”のメモリセルは、閾値電圧分布Cのデータ“00”に変化する。このとき、ベリファイ電圧VAV、VCVが用いられて、閾値電圧分布A、Cの下限値が調整される。
以上が、一般的な4値記憶方式におけるデータ書き込み方式の一例である。3ビット以上の多ビット記憶方式においても、上記の動作に更に上位のページデータに応じ、閾値電圧分布を8通りに分割する動作が加わるのみであるので、基本的な動作は同様である。
このような複数通りの閾値電圧分布は、図4に示すように、隣接メモリセルにおける動作により、データ書き込み動作の完了後においても変動することがある。データ書き込み動作完了後の閾値電圧分布A、B、Cについては、その変動量を抑制するため、例えば隣接メモリセルへの書き込み順の工夫などを含めた様々な技術が提案されている。また、閾値電圧分布A、B、Cへの書き込みにおいては、それぞれの分布A、B、C毎にベリファイ電圧VAV、VBV、VCVが設定され、その分布幅を狭める動作が行われる。
一方、消去状態の閾値電圧分布Eも、閾値電圧分布A、B、Cと同様に、隣接メモリセルにより変動することがある。例えば、消去動作直後に、図4の分布Eのような幅の狭い分布であったものが、図4に示す分布E´のような幅広の分布となることがある。このような広がった分布になるのは、次のような理由による。
すなわち、図5(a)に示すように、消去状態のメモリセルMCnの周囲のメモリセルに書き込まれる閾値電圧分布が殆ど消去状態(E)である場合には、メモリセルMCnの閾値電圧はあまり変動しない。一方、図5(b)に示すように、消去状態のメモリセルMCnの周囲のメモリセルに書き込まれる閾値電圧分布がA、B、Cの閾値電圧分布(データ””01”、”10”、”00”)である場合には、メモリセルMCnの閾値電圧の変動量は大きくなる。特に、閾値電圧分布Cである隣接メモリセルが多い場合には、メモリセルMCnの閾値電圧の変動量も大きくなる。このように、同じ消去状態のメモリセルであっても、隣接するメモリセルへの書き込み状態に応じて影響の度合いが異なるので、結果として、上記のように幅広の閾値電圧分布E´が得られることになる。
このように消去状態のメモリセルの閾値電圧分布の幅が広がったとしても、その上限値が電圧VAを超えない限り、その消去状態のメモリセル自体の読み出しには何の問題もない(消去状態、すなわちデータ”11”のメモリセルが他のデータに誤読み出しされることはない)。ただし、このような広がった閾値電圧分布E´の下限値が低いままに放置されると、このメモリセルMCnの周囲の隣接メモリセルの閾値電圧を、逆に変動させてしまうということが生じ得ることが、本願の発明者により見出された。
例えば、図6に示すように、このような低い閾値電圧を有する消去状態のメモリセルMCnに隣接するワード線WLn−1に読み出し電圧Vreadが印加されると((1))、この影響を受けてメモリセルMCnの閾値電圧Vthが変動する((2))。これにより、隣接メモリセル、例えばMCn+1の閾値電圧が変動することが生じ得る((3))。消去状態のメモリセルMCnの負の閾値電圧の絶対値が大きくなるほど、隣接メモリセルに電圧(例えば、読み出し動作時において、NANDストリング中の非選択メモリセルに印加される電圧Vread(4.5V程度))が印加された場合において、消去状態のメモリセルMCnにおける閾値電圧Vthの変動量が大きくなる。消去状態のメモリセルMCnにおいて閾値電圧Vthが大きく変動すると、それは隣接する別のメモリセルの閾値電圧を変動させる。このように、消去状態のメモリセルMCnの負の閾値電圧Vthの絶対値が大きいと、隣接メモリセルにおける閾値電圧Vthを変動させる原因となる。
図6の説明図は、あくまでも一例であって、同様のことは他の隣接メモリセルでも生じ得る。前述したように、メモリセルの微細化が進むにつれ、消去ベリファイ電圧Vevは低く設定される傾向にあるが、消去ベリファイ電圧Vevが低くされればされるほど、読み出し電圧Vreadと消去状態のメモリセルMCnの閾値電圧Vthとの差が大きくなり、図6のような問題が無視できなくなってくる。
例えば、図6に示すように、このような低い閾値電圧を有する消去状態のメモリセルMCnに隣接するワード線WLn−1に読み出し電圧Vreadが印加されると((1))、この影響を受けてメモリセルMCnの閾値電圧Vthが変動する((2))。これにより、隣接メモリセル、例えばMCn+1の閾値電圧が変動することが生じ得る((3))。消去状態のメモリセルMCnの負の閾値電圧の絶対値が大きくなるほど、隣接メモリセルに電圧(例えば、読み出し動作時において、NANDストリング中の非選択メモリセルに印加される電圧Vread(4.5V程度))が印加された場合において、消去状態のメモリセルMCnにおける閾値電圧Vthの変動量が大きくなる。消去状態のメモリセルMCnにおいて閾値電圧Vthが大きく変動すると、それは隣接する別のメモリセルの閾値電圧を変動させる。このように、消去状態のメモリセルMCnの負の閾値電圧Vthの絶対値が大きいと、隣接メモリセルにおける閾値電圧Vthを変動させる原因となる。
図6の説明図は、あくまでも一例であって、同様のことは他の隣接メモリセルでも生じ得る。前述したように、メモリセルの微細化が進むにつれ、消去ベリファイ電圧Vevは低く設定される傾向にあるが、消去ベリファイ電圧Vevが低くされればされるほど、読み出し電圧Vreadと消去状態のメモリセルMCnの閾値電圧Vthとの差が大きくなり、図6のような問題が無視できなくなってくる。
[第1の実施の形態]
この問題に鑑み、本発明者は、図7、図8で示すような書き込み方式を提案するものである。図7及び図8は、本発明の第1の実施の形態に係る半導体記憶装置におけるデータ書き込み方式を示している(図7は下位ページデータの書き込みを、図8は上位ページデータの書き込みを示している)。一般的な書き込みの手順と異なる点は、閾値電圧分布EのままとするメモリセルMCにおいても、ベリファイ電圧VEVを用い、閾値電圧分布Eの下限値を調整するようにしていることである。このベリファイ電圧VEVは、消去ベリファイ電圧Vevと同様に、等価的に負の値を有する電圧である。
このベリファイ電圧VEVは、上述の読み出し電圧Vreadの大きさを考慮して設定される。すなわち、読み出し電圧Vreadによる閾値電圧分布の変動が無視できる程度の大きさとなるように、かつそのような変動があった場合に閾値電圧分布Eの上限が電圧VA近くにならない(或いは超えない)よう、ベリファイ電圧VEVの大きさが設定される。
このように、閾値電圧分布Eの下限値を調整することで、閾値電圧分布Eを正方向に移動させ閾値電圧分布E´とする。その結果、例えば図6のような状況において、読み出し電圧Vreadと消去状態のメモリセルの閾値電圧Vthとの差が小さくされ、上述した問題が生じることを抑制することができる。なお、図7、図8に示した例は、閾値電圧分布Eのベリファイ電圧の印加による下限値の調整を、下位ページデータの書き込みの段階でのみ実行するものであるが、本発明はこれに限定されるものではなく、図8の段階でも、別途閾値電圧分布Eの下限値の調整動作を含ませることができる。
ここで、消去状態を示す閾値電圧分布Eにデータを割り当てず、別途書き込み動作を行って新たに形成された閾値電圧分布のみにデータを割り当てるようにすることも考えられる。しかし、本実施の形態では、消去状態を示す閾値電圧分布Eの下限値を、ベリファイ電圧VEVを用いて調整して得られた閾値電圧分布E´にもデータが割り当てているため、別途の書き込みを必要としない。その結果、書き込み動作速度を向上させることができる。
この問題に鑑み、本発明者は、図7、図8で示すような書き込み方式を提案するものである。図7及び図8は、本発明の第1の実施の形態に係る半導体記憶装置におけるデータ書き込み方式を示している(図7は下位ページデータの書き込みを、図8は上位ページデータの書き込みを示している)。一般的な書き込みの手順と異なる点は、閾値電圧分布EのままとするメモリセルMCにおいても、ベリファイ電圧VEVを用い、閾値電圧分布Eの下限値を調整するようにしていることである。このベリファイ電圧VEVは、消去ベリファイ電圧Vevと同様に、等価的に負の値を有する電圧である。
このベリファイ電圧VEVは、上述の読み出し電圧Vreadの大きさを考慮して設定される。すなわち、読み出し電圧Vreadによる閾値電圧分布の変動が無視できる程度の大きさとなるように、かつそのような変動があった場合に閾値電圧分布Eの上限が電圧VA近くにならない(或いは超えない)よう、ベリファイ電圧VEVの大きさが設定される。
このように、閾値電圧分布Eの下限値を調整することで、閾値電圧分布Eを正方向に移動させ閾値電圧分布E´とする。その結果、例えば図6のような状況において、読み出し電圧Vreadと消去状態のメモリセルの閾値電圧Vthとの差が小さくされ、上述した問題が生じることを抑制することができる。なお、図7、図8に示した例は、閾値電圧分布Eのベリファイ電圧の印加による下限値の調整を、下位ページデータの書き込みの段階でのみ実行するものであるが、本発明はこれに限定されるものではなく、図8の段階でも、別途閾値電圧分布Eの下限値の調整動作を含ませることができる。
ここで、消去状態を示す閾値電圧分布Eにデータを割り当てず、別途書き込み動作を行って新たに形成された閾値電圧分布のみにデータを割り当てるようにすることも考えられる。しかし、本実施の形態では、消去状態を示す閾値電圧分布Eの下限値を、ベリファイ電圧VEVを用いて調整して得られた閾値電圧分布E´にもデータが割り当てているため、別途の書き込みを必要としない。その結果、書き込み動作速度を向上させることができる。
[メモリ構成]
図9は、本発明の第1の実施の形態に係る4値記憶方式を採用したNANDセル型フラッシュメモリの構成を示している。このフラッシュメモリは、データを記憶するメモリセルをマトリックス状に配置してなるメモリセルアレイ1を備えている。メモリセルアレイ1は複数のビット線と複数のワード線と共通ソース線を含み、ビット線とワード線の交点に電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。
このメモリセルアレイ1には、ビット線を制御するためのビット制御回路2、及びワード線電圧を制御するためのワード線制御回路6が接続されている。すなわち、ビット線制御回路2は、ビット線を介してメモリセルアレイ1中のメモリセルのデータを読み出す一方、ビット線を介してメモリセルアレイ1中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。
図9は、本発明の第1の実施の形態に係る4値記憶方式を採用したNANDセル型フラッシュメモリの構成を示している。このフラッシュメモリは、データを記憶するメモリセルをマトリックス状に配置してなるメモリセルアレイ1を備えている。メモリセルアレイ1は複数のビット線と複数のワード線と共通ソース線を含み、ビット線とワード線の交点に電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。
このメモリセルアレイ1には、ビット線を制御するためのビット制御回路2、及びワード線電圧を制御するためのワード線制御回路6が接続されている。すなわち、ビット線制御回路2は、ビット線を介してメモリセルアレイ1中のメモリセルのデータを読み出す一方、ビット線を介してメモリセルアレイ1中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。
ビット線制御回路2には、カラムデコーダ3、データ入出力バッファ4及びデータ入出力端子5が接続されている。メモリセルアレイ1から読み出されたメモリセルのデータは、ビット線制御回路2、データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介して、カラムデコーダ3によってビット線制御回路2に入力され、指定されたメモリセルへの書き込みが行われる。
また、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6は、制御回路7に接続されている。制御回路7は、制御信号入力端子8に入力される制御信号に従い、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、及びワード線制御回路6を制御するための制御信号及び制御電圧を発生させる。また、データ入出力バッファ4には、読み出されたデータに従い、読出し対象とされたブロックが不良ブロックであるか否かを判定する不良ブロック判定回路9が接続されている。
図10は、図9に示すメモリセルアレイ1及びビット線制御回路2の構成を示している。メモリセルアレイ1はNANDセル型メモリセルアレイであり、複数のNANDセルを含んで構成されている。1つのNANDセルは、直列接続された例えば16個のEEPROMからなるメモリセルMCと、その両端に接続される選択ゲートS1、S2とにより構成されている。選択ゲートS1はビット線BL0に接続され、選択ゲートS2はソース線SRCに接続されている。同一のロウに配置されたメモリセルMCの制御ゲートはワード線WL1〜WL16に共通接続されている。また、第1の選択ゲートS1はセレクト線SG1に共通接続され、第2の選択ゲートS2はセレクト線SG2に共通接続されている。
メモリセルアレイ1は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のNANDセルにより構成され、このブロック単位でデータが消去される。また、消去動作は、データ記憶回路10、フラグ用データ記憶回路10aに接続されている2本のビット線について同時に行なわれる。
ビット線制御回路2は、複数のデータ記憶回路10及びフラグ用データ記憶回路10aを有している。各データ記憶回路10及びフラグ用データ記憶回路10aには、一対のビット線(BL0、BL1)、(BL2、BL3)…(BLi、BLi+1)、(BL、BL)が接続されている。各データ記憶回路10は、メモリセルMCか読み出されるデータを保持する機能を有すると共に、メモリセルMCに書き込まれるデータを保持する機能を有する。また、後述するように、多値記憶を行なう際に内部データを操作する役割を有する。
また、ビット線の1つおきに配置され、1つのワード線に接続された複数のメモリセル(破線で囲まれた範囲のメモリセル)は、1セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。1セクタには例えば2ページ分のデータが記憶される。また、各ワード線には、フラグデータFLAGを記憶するためのフラグセルFCが接続されている。前述したように、このフラグセルFCに記憶されるフラグデータFLAGは、メモリセルMCに対する下位ページデータの書き込み動作が終了した段階では“1”とされ、上位ページデータの書き込みが終了した段階では“0”とされる。
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路10に接続されている2本のビット線(BLi、BLi+1)のうち外部より指定されたアドレス信号(YA1、YA2…YAi、YAflag)に応じて1本のビット線が選択される。さらに、外部アドレスに応じて、1本のワード線が選択され、1セクタ(2ページ分)が選択される。この2ページの切り替えはアドレスによって行われる。
図11及び図12は、メモリセルMC、ならびに選択ゲートS1及びS2の断面構造を示している。図11はメモリセルMCの断面構造を示している。基板41にはメモリセルMCを構成するMOSFETのソース、ドレインとして機能するn型拡散層42が形成されている。また基板41の上にはゲート絶縁膜43を介して浮遊ゲート(FG)44が形成され、この浮遊ゲート44の上には絶縁膜45を介して制御ゲート(CG)46が形成されている。
選択ゲートS1、S2は、基板41と、この基板41に形成されたソース、ドレインとしてのn型拡散層47を備えている。基板41の上にはゲート絶縁膜48を介して制御ゲート49が形成されている。
図13は、メモリセルアレイの1つのNANDセルの断面を示している。この例において、1つのNANDセルは、図11に示す構成の16個のメモリセルMCが直列接続されて構成されている。NANDセルのドレイン側、ソース側には、図12に示す構成の第1の選択ゲートS1、S2が設けられている。
データ記憶回路10の構成例を図14を参照して説明する。なお、データ記憶回路10aの構成も略同様であるので説明を省略する。このデータ記憶回路10は、プライマリデータキャッシュ(PDC)、セコンダリデータキャッシュ(SDC)、ダイナミックデータキャッシュ(DDC)、テンポラリデータキャッシュ(TDC)を有している。
SDC、PDC、DDCは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作のためのデータ記憶を司る。TDCは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。
SDCは、ラッチ回路を構成するクロックドインバータ回路61a、61bと、トランジスタ61c、61dとにより構成されている。トランジスタ61cはクロックドインバータ回路61aの入力端と、クロックドインバータ回路61bの入力端の間に接続され、そのゲートに信号EQ2を供給されている。
トランジスタ61dはクロックドインバータ回路61bの出力端と接地間に接続され、そのゲートには信号PRSTが供給されている。
また、SDCのノードN2a(クロックドインバータ回路61aの出力端)は、カラム選択トランジスタ61eを介して入出力データ線IOnに接続されている。また、ノードN2b(クロックドインバータ回路61bの出力端)は、カラム選択トランジスタ61fを介して入出力データ線IOに接続される。これらカラム選択トランジスタ61e、61fのゲートにはカラム選択信号CSLiが供給されている。
PDCは、ラッチ回路を構成するクロックドインバータ回路61i、61jと、トランジスタ61kとにより構成されている。トランジスタ61kは、クロックドインバータ回路61iの入力端とクロックドインバータ回路61jの入力端の相互間に接続されている。このトランジスタ61kのゲートには信号EQ1が供給されている。このPDCのノードN1aとSDCのノードN2aとは、トランジスタ61g、61hにより接続されている。トランジスタ61gのゲートには信号BLC2が供給され、トランジスタ61hのゲートには信号BLC1が供給されている。
また、PDCのノードN1b(クロックドインバータ回路61jの入力端)はトランジスタ61lのゲートに接続されている。このトランジスタ61lの電流通路の一端はトランジスタ61mを介して接地されている。このトランジスタ61mのゲートには信号CHK1が供給されている。また、トランジスタ61lの電流通路の他端はトランスファーゲートを構成するトランジスタ61n、61oの電流通路の一端に接続されている。このトランジスタ61nのゲートには信号CHK2nが供給されている。また、トランジスタ61oのゲートはトランジスタ61gと61hの接続ノードに接続されている。
トランジスタ61n、61oの電流通路の他端には、信号COMiが供給されている。この信号COMiは全データ記憶回路10に共通の信号であり、全データ記憶回路10のベリファイが完了したかどうかを示す信号である。すなわち、後述するように、ベリファイが完了すると、PDCのノードN1bが”L”となる。この状態において、信号CHK1、CHK2nを”H”とすると、ベリファイが完了している場合、信号COMiが”H”となる。
TDCは、例えばMOSキャパシタ61pにより構成されている。このMOSキャパシタ61pは、前記トランジスタ61g、61hの接続ノードN3と接地間に接続されている。また、接続ノードN3には、トランジスタ61qを介してDDCが接続されている。トランジスタ61qのゲートには、信号REGが供給されている。
DDCは、トランジスタ61r、61sにより構成されている。トランジスタ61rの電流通路の一端には信号VREGが供給され、他端はトランジスタ61qの電流通路に接続されている。このトランジスタ61rのゲートはトランジスタ61sを介してPDCのノードN1aに接続されている。このトランジスタ61sのゲートには信号DTGが供給されている。
さらに、接続ノードN3にはトランジスタ61t、61uの電流通路の一端が接続されている。トランジスタ61uの電流通路の他端には信号VPREが供給され、ゲートには信号BLPREが供給されている。
トランジスタ61tのゲートには信号BLCLAMPが供給されている。このトランジスタ61tの電流通路の他端はトランジスタ61vを介してビット線BLiに接続され、またトランジスタ61wを介してビット線BLi+1に接続されている。
ビット線BLiの他端はトランジスタ61xの電流通路の一端に接続されている。このトランジスタ61xのゲートには信号BlASoが供給されている。ビット線BLi+1の他端はトランジスタ61yの電流通路の一端に接続されている。このトランジスタ61yのゲートには信号BlASeが供給されている。これらトランジスタ61x、61yの電流通路の他端には、信号BLCRLが供給されている。トランジスタ61x、61yは、信号BlASo、BlASeに応じてトランジスタ61v、61wと相補的にオンとされ、非選択のビット線に信号BLCRLの電位を供給する。
[書き込み動作及びベリファイ動作]
次に、このNANDセル型フラッシュメモリにおける多値書き込み動作及び書き込みベリファイ動作を、図15及び図16を参照して説明する。上述したように、書き込み動作は、下位ページデータの書き込み、上位ページデータの書き込みという2段階で行なわれる。
次に、このNANDセル型フラッシュメモリにおける多値書き込み動作及び書き込みベリファイ動作を、図15及び図16を参照して説明する。上述したように、書き込み動作は、下位ページデータの書き込み、上位ページデータの書き込みという2段階で行なわれる。
図15に示すように、まず1セクタの下位ページを選択するため、アドレスを指定し、続いて、書き込みデータを外部より入力し全てのデータ記憶回路10内のSDCに記憶する(S11)。
書き込みコマンドが入力されると、全てのデータ記憶回路10内のSDCのデータがPDCに転送される(S12)。外部より下位ページデータとしてデータ“1”が入力された場合、PDCのノードN1aは、”H”になり、データ“0”が入力された場合、PDCのノードN1aは、”L”となる。なお、この下位ページデータの書き込み動作においては、フラグセルFCにはデータが書き込まれない。このため、フラグ用データ記憶回路10a内のPDCはデータ“1”となる。
続いて、メモリセルMCへの書き込み(プログラム)動作に移行する(S13)。具体的には、PDCに保持されたデータがビット線BLi又はBLi+1に供給される。PDCにデータ“1”が保持されている時、ビット線が電源電圧Vddになり、データ“0”が保持されている時、ビット線がVss(接地電位)になる。また、非選択ページのセルには書き込みが行なわれないようにするため、非選択ページのビット線にも電源電圧Vddを供給する。
ここで、選択されているブロックのセレクト線SG1に電源電圧Vdd、選択されたセルのワード線に電位VPGM(20V)、非選択のセルのワード線に電位VPASS(10V)を印加する。これにより、選択セルに書き込みを行なうと共に、非選択セルに対する書き込みを防止する。
続いて、書き込みベリファイ動作に移行する(S14)。まず、非選択ワード線及びセレクト線SG1に読み出し時の電位Vreadを与えると共に、ビット線を1Vにプリチャージする。また、選択ワード線にベリファイ電位VBv´を与える。続いて、メモリセルのソース側のセレクト線SG2を”H”にする。
選択したメモリセルMCの閾値電圧がベリファイ電位VBv´より高ければ、そのメモリセルMCはオフを維持し、従ってビット線は”H”のままである。
一方、選択したメモリセルMCの閾値電圧がベリファイ電位VBv´より低ければ、そのメモリセルMCはオンとなり、ビット線は”L”となる。TDCのノードN3は、ビット線が”L”の場合、”L”となり、ビット線が”H”の場合、”H”となる。
選択したメモリセルMCの閾値電圧がベリファイ電位VBv´より高ければ、そのメモリセルMCはオフを維持し、従ってビット線は”H”のままである。
一方、選択したメモリセルMCの閾値電圧がベリファイ電位VBv´より低ければ、そのメモリセルMCはオンとなり、ビット線は”L”となる。TDCのノードN3は、ビット線が”L”の場合、”L”となり、ビット線が”H”の場合、”H”となる。
ここで、DDCには“0”書き込みを行なう場合”L”が記憶され、“0”書き込みを行なわない場合”H”が記憶されている。信号VREGをVddとし、信号REGを”H”にすると、“0”書き込みを行なわない場合のみTDCのノードN3が強制的に”H”となる。この動作の後、PDCのデータをDDCに移し、TDCの電位をPDCに転送する。
以上の動作の下、PDCが”L”の場合、再び書き込み動作を行い全てのデータ記憶回路10のデータが”H”になるまでこのプログラム動作とベリファイ動作を繰り返す(S15−S13)。その後、隣接するメモリセルにも書き込みが順次行なわれると、書き込みデータによっては、FG−FG間容量によって、メモリセルの閾値電圧が上がり、データ“10”の閾値電圧分布が高いほうに広がる。
続いて、消去状態(閾値電圧分布E)が維持されるメモリセルMCの閾値電圧調整動作に移行する(S15)。具体的には、消去状態が維持されるべきメモリセルMCに接続されたデータ記憶回路10のPDCにデータ”1”を格納する。一方、それ以外のメモリセルMC、すなわちデータ”10”を書き込み済みのメモリセルMCに接続されたデータ記憶回路10のPDCにはデータ”0”を格納する。PDCにデータ“1”が保持されている時、ビット線BLが電源電圧Vddになり、データ“0”が保持されている時、ビット線がVss(接地電位)になる。その他、電圧の印加関係はステップS13と同様である。
続いて、閾値調整のベリファイ動作に移行する(S16)。まず、非選択ワード線WL及びセレクト線SG1に読み出し時の電位Vreadを与えると共に、ビット線BLを1Vにプリチャージする。また、選択ワード線WLに閾値電圧分布Eの下限の調整のためのベリファイ電位VEVを与える。続いて、メモリセルのソース側のセレクト線SG2を”H”にする。選択したメモリセルMCの閾値電圧がベリファイ電位VEVより高ければ、そのメモリセルMCはオフを維持し、従ってビット線は”H”のままである。選択したメモリセルMCの閾値電圧がベリファイ電位VEVより低ければ、そのメモリセルMCはオンとなり、ビット線は”L”となる。TDCのノードN3は、ビット線が”L”の場合、”L”となり、ビット線が”H”の場合、”H”となる。
以上の動作の下、PDCが”L”の場合、再び書き込み動作を行い全てのデータ記憶回路10のデータが”H”になるまでこの閾値電圧調整動作とベリファイ動作を繰り返す(S15−S17)。これにより、消去状態のメモリセルMCの閾値電圧分布Eの下限値が調整され、他のメモリセルへの影響を軽減することができる。
次に、上位ページデータの書き込み(プログラム)動作を図16を参照して説明する。上位ページデータの書き込み動作でも、まずアドレスを指定し、続いて、書き込みデータを外部より入力し全てのデータ記憶回路10内のSDCに記憶する(S21)。
この後、書き込みコマンドが入力されると、フラグセルFCにフラグデータFLAGとして“0”を書き込むため、フラグセル用データ記憶回路10a内のSDCにデータ“0”が入力される(S22)。
続いて、上位ページ書き込み後のデータが“11”(下位ページデータが“1”)であるのか“10”(下位ページデータが“0”)であるのかを判断するため、内部リード動作が行なわれる(S23)。選択ワード線には、電位VA(図1)を供給する。非選択ワード線及びセレクト線SG1には電位Vreadを供給する。
メモリセルのデータが“10”である場合、PDCに”H”がラッチされ、メモリセルのデータが“11”である場合、PDCに”L”がラッチされる。
その後、書き込みたいデータが“11”、“01”、“10”、“00”のいずれであるのかに従い、各データキャッシュSDC、PDC、TDC、DDCに記憶されるデータが設定される(S24)。
続いて、書き込み動作に先立ってデータ“10”のベリファイを行なう(S25)。その後、下位ページデータの書き込み動作と同様にして書き込み動作を実行する(S26)。
更に、データ“01”、“10”、“00”についても、それぞれ電位をVAv、VBv、VCvに設定してベリファイ動作を行い(S27〜S29)、全てのデータ記憶回路10のPDCのデータが“H”になるまでこの書き込み動作とベリファイ動作を繰り返す(S30)。
[第2の実施の形態]
次に、本発明の第2の実施の形態の不揮発性半導体記憶装置を、図17を参照して説明する。この実施の形態では、上位ページデータ/下位ページデータの粗い書き込みであるフォギー書き込み動作と、上位ページデータ/下位ページデータの正確な書き込みであるファイン書き込み動作との2段階の書き込み動作が実行される点で、第1の実施の形態と異なっている。そして、このフォギー書き込み動作、ファイン書き込み動作のそれぞれにおいて、消去状態のメモリセルの閾値電圧分布Eに対し、それぞれベリファイ電圧を用いて閾値電圧分布の下限値を調整するものである。これにより、第1の実施の形態と同様の効果を得ることができる。回路構成は、図9〜図14に示す通りのものが採用できるので、説明は省略する。
次に、本発明の第2の実施の形態の不揮発性半導体記憶装置を、図17を参照して説明する。この実施の形態では、上位ページデータ/下位ページデータの粗い書き込みであるフォギー書き込み動作と、上位ページデータ/下位ページデータの正確な書き込みであるファイン書き込み動作との2段階の書き込み動作が実行される点で、第1の実施の形態と異なっている。そして、このフォギー書き込み動作、ファイン書き込み動作のそれぞれにおいて、消去状態のメモリセルの閾値電圧分布Eに対し、それぞれベリファイ電圧を用いて閾値電圧分布の下限値を調整するものである。これにより、第1の実施の形態と同様の効果を得ることができる。回路構成は、図9〜図14に示す通りのものが採用できるので、説明は省略する。
フォギー書き込み動作、及びファイン書き込み動作を伴う4値記憶方式における書き込み動作を、図17を参照して説明する。はじめに、全てのメモリセルが消去された状態(1)から、あるメモリセルMCnに対しフォギー書き込み動作(2)を実行する。フォギー書き込み動作は、図17に示すように、最終的に得ようとする複数の閾値電圧分布E、A、B、Cの下限値よりも小さいベリファイ電圧VEV´、VAV´、VBV´、VCV´を用いて、閾値電圧分布E´、A´、B´、C´を得る書き込み動作である。図示及び詳細な説明は省略するが、このフォギー書き込みは、第1の実施の形態と同様に、下位ページデータの書き込み(E→B)を行った後、上位ページデータの書き込み(E→A、B→C)を行うという2段階の動作(図2、3参照)により実行され得る。
その後、上述のメモリセルMCnに隣接するメモリセルに対し書き込みが実行されると、フォギー書き込み動作後の閾値電圧分布E’、A’、B’、C’は、それぞれ正方向にシフトする。フォギー書き込み動作は粗い書き込み動作であり、各ベリファイ電圧VEV´、VAV´、VBV´、VCV´の間の差も、ファイン書き込み動作のベリファイ電圧VEV´、VAV´、VBV´、VCV´の間の差よりも小さく設定される。このため、隣接メモリセルの影響による閾値電圧分布の変動により、場合によってはそれぞれの分布が互いに重なり合うことも起こり得る。
この後、メモリセルMCnに対しファイン書き込み動作を行う。ファイン書き込み動作は、最終的に得ようとする複数の閾値電圧分布E、A、B、Cの下限値と等しいベリファイ電圧VEV、VAV、VBV、VCVを用いて、閾値電圧分布E’、A’、B’、C’を正方向に移動させ、閾値電圧分布E、A、B、Cを得る。このファイン書き込み動作においても、閾値電圧分布E´の閾値電圧分布の下限値の調整のため、ベリファイ電圧VEVを用いる。このベリファイ電圧VEVは、フォギー書き込み動作で用いるベリファイ電圧VEV´と同様に負の値(等価的に負の値)であるが、ベリファイ電圧VEV´よりも大きい値である(絶対値が小さい)。
なお、このベリファイ電圧VEV、VEV´も、読み出し電圧Vreadを考慮して決定される。
なお、このベリファイ電圧VEV、VEV´も、読み出し電圧Vreadを考慮して決定される。
このファイン書き込み動作後も、隣接メモリセルへの書き込み動作により、閾値電圧分布E、A、B、Cは多少変動するが、書き込み手順等を工夫することにより、その変動量を小さくすることができる。閾値電圧分布の変動を小さくするための書き込み手順の一例を、図18を参照して説明する。一般的に、NANDセル型フラッシュメモリでは、1つのNANDストリング中において、共通ソース線CELSRCに近い側のメモリセルMC16から順に書き込みを行い、一番遠いメモリセルMC1は最後に書き込まれる。
このようなNANDストリングに、上記のフォギー書き込み動作、ファイン書き込み動作を行う場合に、図18のような書き込み手順を実行することにより、閾値電圧分布の変動を最小限に抑えることができる。まず、最も共通ソース線CELSRCに近いメモリセルMC16に対しフォギー書き込みを実行する。続いて、隣接するメモリセルMC15にフォギー書き込みを行った後、メモリセルMC16に戻ってファイン書き込みを実行する。
次のステップでは、メモリセルMC16に隣接するメモリセルMC15ではなく、メモリセルMC16からビット線BLの方向に2つ離れたメモリセルMC14に対しフォギー書き込みを行う。このため、メモリセルMC16の閾値電圧分布の変動は抑制される。続いて、メモリセルMC15に対するファイン書き込みを行う。メモリセルMC14へのフォギー書き込みにより、メモリセルMC15のフォギー書き込み後の閾値電圧分布は変動しているはずであるが、このファイン書き込みにより、その影響は解消されている。
その後も、ファイン書き込みが終了したメモリセルMCnからビット線BLの方向に2つ離れたメモリセルMCn−2にフォギー書き込みを行い、その後1つ戻ってメモリセルMCn−1にファイン書き込みを実行する、という手順を、メモリセルMC1まで繰り返す。これにより、フォギー/ファイン書き込みを実行するメモリセルアレイにおいて、隣接メモリセルの影響を最小限に抑えることができる。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、4値記憶方式(2ビット/セル)の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、8値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。
1・・・メモリセルアレイ、 2・・・ビット制御回路、 3・・・カラムデコーダ、 4・・・データ入出力バッファ、 5・・・データ入出力端子、 6・・・ワード線制御回路、 7・・・制御回路、 8・・・制御信号入力端子、 9・・・不良ブロック判定回路、 10、10a・・・データ記憶回路、 PDC・・・プライマリデータキャッシュ、 SDC・・・セコンダリデータキャッシュ、 DDC・・・ダイナミックデータキャッシュ、 TDC・・・テンポラリデータキャッシュ、 FC・・・フラグセル。
Claims (5)
- 負の値を有しデータが消去された消去状態を示す閾値電圧分布、及び前記消去状態を示す閾値電圧分布よりも高い値を有しデータが書き込まれた書き込み状態を示す複数通りの閾値電圧分布により複数ビットのデータを記憶するメモリセルを複数配列してなるメモリセルアレイと、
前記メモリセルに対するデータの書き込み動作、データの書き込みを確認する書き込みベリファイ動作、及びデータの読み出し動作を制御する制御回路と
を備え、
前記制御回路は、データの書き込み動作において、
前記消去状態を示す閾値電圧分布よりも高い閾値電圧分布を与えるようにデータ書き込みを行う前記メモリセルの制御ゲートに対しては、所定のベリファイ電圧を印加してその書き込み状態を確認すると共に、
前記消去状態が維持されるメモリセルにおいては、所定のベリファイ電圧を印加して前記消去状態を示す閾値電圧分布の下限値を調整する
こと特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、
前記書き込み状態を示す閾値電圧分布の下限値よりも小さい第3ベリファイ電圧を用いて前記消去状態を示す閾値電圧分布を正方向に移動させるフォギー書き込み動作と、
前記書き込み状態を示す閾値電圧分布の下限値と等しい第4ベリファイ電圧を用いて前記フォギー書き込み動作後の閾値電圧分布を更に正方向に移動させるファイン書き込み動作と
を実行可能に構成され、
前記フォギー書き込み動作では、前記消去状態が維持されるメモリセルに対し、第1のベリファイ電圧を印加して前記消去状態を示す閾値電圧分布の下限値を調整し、
前記ファイン書き込み動作では、前記消去状態が維持されるメモリセルに対し、前記第1のベリファイ電圧よりも絶対値が小さい第2のベリファイ電圧を印加して前記消去状態を示す閾値電圧分布の下限値を調整する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記制御回路は、
前記ファイン書き込み動作が終了した第1メモリセルからビット線方向に2つ離れた第2のメモリセルにフォギー書き込み動作を行い、その後前記ビット線方向において前記第1メモリセルに隣接し前記フォギー書き込み動作が完了済みの第2メモリセルに対しファイン書き込み動作を実行する
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記第1及び第2のベリファイ電圧は、読み出し動作の際に非選択のメモリセルに印加され保持データに拘わらず前記メモリセルを導通させる読み出し電圧の大きさに従って設定されることを特徴とする請求項2記載の不揮発性半導体記憶装置。
- 負の値を有しデータが消去された消去状態を示す閾値電圧分布、及び前記消去状態を示す閾値電圧分布よりも高い値を有しデータが書き込まれた書き込み状態を示す複数通りの閾値電圧分布により複数ビットのデータを記憶するメモリセルを複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置におけるデータ書き込み方法において、
前記消去状態を示す閾値電圧分布よりも高い閾値電圧分布を与えるようにデータ書き込みを行う前記メモリセルの制御ゲートに対しては、所定のベリファイ電圧を印加してその書き込み状態を確認するステップと、
前記消去状態が維持されるメモリセルにおいては、所定のベリファイ電圧を印加して前記消去状態を示す閾値電圧分布の下限値を調整するステップと、
を備えたことを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
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---|---|---|---|
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JP2010225220A true JP2010225220A (ja) | 2010-10-07 |
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ID=42737468
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---|---|---|---|---|
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
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