JP2005243205A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 メモリセルアレイは、ワード線、及びビット線に接続され、n値(nは3以上の自然数)を記憶する複数のメモリセルがマトリックス状に配置されて構成されている。制御回路は、入力データに応じてワード線、ビット線の電位を制御し、メモリセルにデータを書き込む。制御回路は、書き込み動作により、k値(k<=n)の閾値電圧に書き込み、ビット線を一度プリチャージした後、ワード線の電位をi回変化させてメモリセルが、i値(i<=k)の閾値電圧に達したかのベリファイを行なう。
【選択図】 図9
Description
図2は、不揮発性半導体記憶装置の概略構成を示すものであり、例えば4値(2ビット)を記憶するNANDフラッシュメモリの構成を示している。
上記構成において、動作について説明する。
(第1ページプログラム)
図8は、第1ページのプログラムのブロックダイアグラムを示している。プログラム動作は、先ずアドレスを指定し、図3に示す2ページ(1セクタ)が選択する。本メモリは、この2ページのうち、第1ページ、第2ページの順でしか、プログラム動作できない。したがって、先ず、アドレスにより第1ページを選択する。
次に、データ入出力線IO、IOnを介して書き込みデータを、外部より入力し全てのデータ記憶回路10内のSDC(図6に示す)に記憶する(S12)。このとき、データを書き込む場合、外部よりデータ入力端子5aにデータ“0”が入力される。このデータはインバータ回路62a、62b、62c、トランジスタ62d、61eを介してSDCに供給される。このため、SDCのN2aのノードは、Vddになる。また、書き込み非選択の場合、データ入力端子5aにデータ“1”が入力される。このため、SDCのN2aのノードは、Vssになる。この後、書き込みコマンドが入力されると、全てのデータ記憶回路10内のSDCのデータがPDCに転送される(S13)。すなわち、信号BLC1,BLC2が所定の電圧、例えばVdd+Vth(Vdd:電源電圧(例えば3V又は1.8V、しかし、この電圧に限定されるものではない)、Vth:NチャネルMOSトランジスタの閾値電圧)とされ、トランジスタ61h、61gがオンとされる。すると、ノードN2aのデータがトランジスタ61g、61hを介してPDCに転送される。このため、外部よりデータ“1”(書き込みを行なわない)が入力された場合、PDCのノードN1aは、ローレベルになり、データ“0”(書き込みを行なう)が入力された場合、PDCのノードN1aは、ハイレベルとなる。以後、PDCのデータはノードN1aの電位、SDCのデータはノードN2aの電位とする。
この後、VPRE=Vdd、信号BLPREをVdd+Vthとし、とし一旦N3をVddにプリチャージした後に、DTG=Vdd+Vth、としてPDCのデータをDDCに写す。次に、REG=Vdd、VREG=Vssとし、DDCがハイレベルの場合、ノードN3はローレベル、DDCがローレベルの場合、ノードN3はハイレベルとなる。この後、一旦信号SEN1、LAT1をオフとし、信号EQ1をVddとし、ノードN1aとノードN1bを同電位とする。この後、信号BLC1=Vdd+Vthとし、TDCのデータ(ノードN3の電位)をPDCに移す。この結果、元々PDCにデータ“1”がラッチされていた場合、PDCのデータは“0”になる。また、PDCにデータ“0”がラッチされていた場合、PDCのデータは“1”になる。
先ず、図6示す信号BLC1、BLCLAMP、BLSo又はBLSeの電位をVdd+Vthとする。すると、トランジスタ61h、61t、61v又は61wがオンとなり、PDCに保持されたデータがビット線に供給される。PDCにデータ“1”(書き込みを行なわない)が記憶されている時、ビット線がVddになり、データ“0”(書き込みを行なう)時、ビット線がVss(接地電位)になる。また、選択されたワード線に接続され、非選択ページの(ビット線が非選択である)セルは書き込みが行なわれてはならない。このため、これらのセルに接続されているビット線にもデータ“1”と同じようにVddを供給する。ここで、選択されているブロックのセレクト線SG1にVdd、選択ワード線に電位VPGM(20V)、非選択ワード線に電位Vpass(10V)を印加する。すると、ビット線がVssになっている場合、セルのチャネルがVss、ワード線がVPGMとなるので書き込みが行なわれる。一方、ビット線がVddになっている場合、セルのチャネルがVssではなく、VPGMを上げることにより、カップリングでVPGM/2となる。このため、このセルはプログラムされない。
第1ページでは、図1(a)に示すように、本来のベリファイ電位“v’”まで書き込む。したがって、ベリファイ動作の第1ステップでは、ワード線に本来のベリファイ電位“v’”より低い電位“v*’”を供給してベリファイし、第2ステップにおいて、ワード線の電位を“v’”に上げてベリファイする。以後“*”は本来の値より低い電位を表す。
図7に示すように、メモリセル1の第1ページに1ビットのデータの書き込んだ後、メモリセル1とワード方向に隣接したメモリセル2の第1ページの書き込み、メモリセル1とビット方向に隣接したメモリセル3の第1ページの書き込み、メモリセル1と対角に隣接したメモリセル4の第1ページの書き込みが順次行なわれる。これらの書き込み動作が行なわれると、書き込みデータによっては、隣接セルの浮遊ゲート間容量(FG−FG間容量)によって、メモリセル1の閾値電圧が上がる。このため、メモリセル1のデータ“0”とデータ“2”の閾値電圧分布は図1(b)のように電位が高いほうに広がる。
第1の実施形態において、第2ページのプログラム及びベリファイ動作が高速化されている。すなわち、メモリセルのデータ“2”及び“3”のベリファイ動作を同時に行なうことにより、高速動作を可能としている。以下に、その動作を説明する。
書き込みコマンドが入力されると、第2ページのプログラムであるので、第1のフラグセルFC1にデータを書き込むため、第1のフラグセル用データ記憶回路10a内のSDCはハイレベルとなる。前述したように、フラグセルは、信頼性を高めるために、複数セル用意することも可能である。第2ページにおいて、第1のフラグセルFC1に対応するSDCはハイレベルとなる。これにより第1のフラグセルFC1は、メモリセルのデータを“0”からメモリセルのデータを“1”へとデータが書き込まれる。
先ず、セルへの書き込みの前に、第1ページのメモリセルのデータが“0”か“2”であるかを判断するため、内部リード動作を行なう。内部データリードは、リード動作と同様である。通常メモリセルのデータが“0”か“2”かの判断時において、選択ワード線には、リード時の電位“b”を与える。しかし、第1ページのプログラム動作では、ベリファイ電位を通常より低い“v’”までしか書き込んでいないため、“b”の電位より低い場合もある。したがって、内部データロードでは、ワード線に“a”の電位を供給して読み出し動作をする。
この後、図11、図12に示すデータキャッシュ設定手順に従い各データキャッシュに記憶されたデータが操作される。すなわち、図11(a)に示すように、外部よりデータを入力し、内部リードにより読み出したデータを各データキャッシュにラッチさせた状態において、図11(b)に示すように、SDCのデータがPDCに転送され、PDCのデータがDDCに転送される。次に、図11(c)に示すように、DDCのデータが反転されてSDCに転送される。この後、PDCのデータがDDCに転送される。次に、図12(a)に示すように、DDCのデータが反転されてPDCに転送される。この後、PDCのデータがDDCに転送される。次に、図12(b)に示すように、第2のフラグセル用データ記憶回路10bに第2のフラグセルFC2用のデータがロードされ、SDCにラッチされる。次いで、図12(c)に示すように、SDCとDDCのデータが合成され、この合成されたデータが反転されて、PDCに転送される。このPDCのデータはDDCに転送される。
前述したように、データキャッシュの設定途中において、第2のフラグセル用データ記憶回路10b内のSDCがローレベルに設定される。これにより第2のフラグセルFC2のデータは“0”から“2”となる。第2ページの書き込みは、図1(c)に示すように、メモリセルのデータ“0”から“1”への書き込みと、メモリセルのデータ“2”から“3”への書きこみであるが、第2のフラグセルに関しては、メモリセルのデータを“0”からメモリセルのデータを“2”にプログラムする。このため、図1(d)に示すように、第2のフラグセルのデータ“2”の閾値電圧の分布は広がる可能性がある。しかし、第2のフラグセルFC2のリード動作は、必ず“b’”より低い“b”のレベルをワード線に供給して行なうため問題はない。
第1のフラグセルFC1にデータが書き込まれていない場合、メモリセルにデータが書き込まれる。例えばカウンタ(PC)をカウントアップした後、先ず、信号BLC1をVsgとすると、PDCがデータ“0”の場合、ビット線がVssとなり、データ“1”の場合、ビット線はVddになる。次に、信号BLC1=Vssとした後、信号VREG=Vdd、信号REG=中間電位+Vth(1V+Vth)とする。すると、DDCがデータ“1”の場合、ビット線がVddとなり、DDCがデータ“0”の場合、ビット線はプリチャージされない。この結果、メモリセルにデータ“1”,“3”を書き込んでいるときのみ、ビット線はVssとなる。メモリセルにデータ“2”を書き込んでいる場合、ビット線は中間電位(1V)となり、メモリセルのデータが“0”の場合(書き込みしない場合)、ビット線はVddになる。ここで、選択ワード線をVpgm、非選択ワード線をVpassとすると、ビット線がVddの場合、書き込みが行なわれない。また、ビット線がVssの場合、書き込みが起こり、ビット線が中間電位(1V)の場合、少しだけ書き込まれる。したがって、データ“2”を書き込んでいるメモリセルは、あまり書き込まれない可能性がある。しかし、これは、データ“2”とデータ“3”のベリファイを一括して行なうため、出来るだけ同時に書き込まれたほうが書き込み時間が早く終わる。したがって、ビット線に中間電位を供給する。
ベリファイ“b’”によるベリファイ開始回数=4
ベリファイ“c’”によるベリファイ開始回数=8
最大プログラムロープ回数=20
(ベリファイ“a*’”、“a’”)(S30)
このベリファイにおいて、信号VPREをハイレベル、信号BLCLAMPを所定電位に設定すると、ビット線がプリチャージされる。
ベリファイ電位“b”を用いたベリファイ(図15)。メモリセルに対するデータ“2”の書き込みが、データ“3”の書き込みより先に終わるため、先ず、ベリファイ電位“b”のみのベリファイを行なう。信号VPRE=Vdd、信号BLCLAMPを所定の電位に設定する。すると、ビット線がプリチャージされる。次に、ワード線にベリファイ電位“b’”を供給しビット線を放電する。ビット線の放電中にDDCのデータをTDCに移す。この後、PDCのデータをDDCに移し、TDCのデータをPDCに移す。次いで、TDCをVddに充電する。この後、信号BLCLAMPを所定の電位とする。すると、TDCがハイレベルになるのは、セルの閾値電圧が、ベリファイ電位“b’”以上にある場合である。ここで、信号BLC1=Vth+0.5Vとすると、PDCが“0”の場合(メモリセルにデータ“3”を書き込んでいる場合と、メモリセルにデータ“1”を書き込んでいる場合で、ベリファイ電位“a*’”以下の場合)、TDCはVssになる。したがって、TDCがVddになるのは、メモリセルにデータ“2”が書き込まれていてベリファイ電位“b’”に達した時である。次に、信号VREGをハイレベルとし、信号REGをVsgとすると、DDCのデータがハイレベルの場合、強制的にTDCがハイレベルとなる。したがって、TDCがVddになるのは、メモリセルにデータ“2”を書き込んでいてベリファイ電位“b’”に達した時と、書き込み非選択の場合である。信号DTGをVsgとし、PDCのデータをDDCにコピーした後、信号BLC1をVsgとしてTDCの電位をPDCに取りこむ。
図18(a)は、第1ページリードのダイアグラムを示している。先ず、アドレスを指定し、図3に示す2ページを選択する。図1(b)(c)に示すように、第2ページの書き込み前と後で、閾値電圧の分布が変わっている。したがって、先ず、ワード線の電位を“b”として読み出し動作を行ない第2のフラグセルのデータが“0”か“1”であるかを判別する(S71、S72)。この判別において、フラグセルが複数セルある場合は、これらの多数決により、“0”か“1”を判断する。
上記のように、第1ページのリード動作は、選択ワード線にリード電位“a”又は“b”を供給して読み出し動作が実行される。
図18(b)は、第2ページリードのダイアグラムを示している。第2ページリードでは、先ず、アドレスを指定し、図3に示す2ページを選択する。図1(b)(c)に示すように、第2ページの書き込み前と後で、閾値電圧の分布が変わっている。しかし、第2ページの書き込み後は、図1(c)に示すような分布になっている。このため、ワード線の電位を“a”、“b”、“c”と三回替えて読み出し動作をしなくてはならない。しかし、書き込み時、“c”でのベリファイは、“b”でのベリファイの後に続けてワード線の電位を変更させるのみで行っていた。したがって、リード動作もベリファイ動作と同じ動作であるほうが望ましいため、“b”、“c”のリード動作は、同時に行なう。
第2ページのリード動作の1回目は、プログラムベリファイ時の“b”“c”同時ベリファイと同じように、ビット線をプリチャージした後、ワード線にリード電位“b”を供給する。この状態で、メモリセルからデータを読み出し、途中でワード線の電位をリード電位“c”に変更して読み出し動作をする(S81)。
第2ページのリード動作の2回目は選択ワード線にリード電位“a”を供給し、読み出し動作をする(S82)。
消去動作は、先ず、アドレスを指定し、図3の破線で示すブロックを選択する。次に、セルが形成されたウエルの電位を高電圧(約20V)にし、選択ブロックのワード線をVss、非選択ブロックのワード線をフローティングにする。すると、選択ブロックのセルとウエル間に高電圧が加わり、セルに記憶されたデータが消去される。一方、非選択ブロックにおいて、ワード線はフローティング状態であるため、ウエルを高電圧にすると、ワード線も高電圧になる。このため、非選択ブロックのメモリセルに記憶されたデータは消去されない。
図19は、第2の実施形態を示すものであり、8値(3ビット)のデータを記憶するNANDフラッシュメモリのメモリセルアレイ1及びビット線制御回路2を示している。図19に示す構成は、図3に示す4値(2ビット)の構成とほぼ同様であるため、異なる部分についてのみ説明する。
プログラム動作は、先ず、アドレスを指定し、図19に示す3ページを選択する。本メモリは、3ページのうち、第1ページ、第2ページ、第3ページの順でしか、プログラムできない。第1ページ及び第2ページのプログラムは、4値の場合と同様である。
第1ページのプログラムのブロックダイアグラムは、図8と同様である。しかし、前述したように、ワード線電位の定義が変更されている。
図22(a)に示すように、メモリセル1の第1ページに1ビットのデータの書き込み後、メモリセル1とワード方向に隣接したメモリセル2の第1ページが書き込まれる。次いで、メモリセル1とビット方向に隣接したメモリセル3の第1ページの書き込み、メモリセル1と対角に隣接したメモリセル4の第1ページの書き込みが行なわれる。これらの書き込み動作が行なわれると、書き込みデータによっては、FG−FG間容量によって、メモリセル1の閾値電圧が上がる。このため、メモリセル1のデータ“0”とデータ“4”の閾値電圧分布は図20(b)のように閾値電圧の高いほうに広がる。
第2ページのプログラムのブロックダイアグラムは、図9と同様であるが、前述したように、ワード線電位の定義が変更されている。また、データロード、内部リード後のデータキャッシュ内のデータ及びデータキャッシュ設定後のデータキャッシュ内のデータは、同様である。第2ページの書き込みにおいて、フラグセルFC1は、ベリファイ電位“b*’”まで書き込まれ、フラグセルFC2は、ベリファイ電位“d*’”まで書き込まれる。
図22(a)に示すように、メモリセル1の第1ページ及び第2ページにデータの書き込み後、メモリセル2の第2ページ、メモリセル5、6の第1ページ及びメモリセル3、4の第2ページにデータが書き込まれる。これらの書き込み動作が行なわれると、書き込みデータによっては、FG−FG間容量によって、メモリセル1の閾値電圧が上がる。このため、メモリセル1のデータ“2”、データ“4”、データ“6”の閾値電圧分布は図21(a)のように広がる。
図23は、第3ページのプログラムのブロックダイアグラムを示している。第3ページのプログラム動作も、先ずアドレスを指定し、図19に示す3ページを選択する。
第3ページのプログラムは、メモリセルにデータ“1”〜“7”を書き込む。これらのデータを同時にプログラムすることも可能であるが、本実施形態では、先ず、メモリセルにデータ“4”〜“7”の4つのデータを書き込む。この後、メモリセルにデータ“1”〜“3”を書き込む。以下、具体的に説明する。
メモリセルへデータを書き込む前に、第2ページのメモリセルのデータが“4”又は“6”か、“0”又は“2”であるかの判断と、メモリセルのデータが“6”か、データが“0”、“2”、“4”のいずれであるかを判断する。このため、ワード線の電位を“d*”、“f*”に順次設定し、内部リード動作を行なう(S93)。
次いで、カウンタ(PC)をカウントアップした後、メモリセルにデータが書き込まれる。第2の実施形態においても、第1の実施形態と同様、カウンタの値と予め定められたベリファイ開始回数を用いて、不要なベリファイがスキップされる。
第2回目プログラムにより、メモリセルにデータ“1”〜“3”の3つが書き込まれるが、データ“1”を書き込むメモリセルには、全く書き込みが行なわれていない。このため、第1の実施形態と同様に、本来のベリファイ電位より低いベリファイ電位“a*’”を設け、このベリファイ電位を超えたセルに対して、ビット線に中間電位を供給する。これにより、書き込みスピードを遅くし、閾値分布を狭くする。また、メモリセルのデータ“2”とデータ“3”のベリファイは一括して行なうため、出来るだけ同時に書き込まれたほうが書き込み時間が早く終わる。したがって、メモリセルにデータ“2”を書き込んでいる場合にも、ビット線に中間電位を供給することにより、書き込みスピードを遅くする。
第3のフラグセルのデータをロードした後(S108)、セルへの書き込みの前に、ワード線の電位を“b*(=a)”、“d*”に順次設定し、内部リード動作を行なう(S109)。
次いで、例えばカウンタ(PC)をカウントアップした後、メモリセルにデータが書き込まれる。先ず、信号BLC1をVsgとすると、PDCがデータ“0”の場合、ビット線がVssとなり、データ“1”の場合、ビット線はVddになる。次に、信号BLC1=Vssとした後、信号VREG=Vdd、信号REG=中間電位+Vth(1V+Vth)とする。すると、DDCがデータ“1”の場合、ビット線が中間電位(1V)となり、DDCがデータ“0”の場合、ビット線はプリチャージされない。この結果、メモリセルにデータ“3”を書き込んでいる時と、メモリセルにデータ“1”を書き込んでいて本来のベリファイ電位より低いベリファイ電位“a*’”以下の場合、ビット線は、Vssである。メモリセルにデータ“2”を書き込んでいる時と、メモリセルにデータ“1”を書き込んでいて本来のベリファイ電位より低いベリファイ電位“a*’”を越えている場合、ビット線は中間電位(1V)、メモリセルのデータが“0”、“4”〜“3”の場合(書き込みしない場合)、ビット線はVddになる。ここで、選択ワード線をVpgm、非選択ワード線をVpassとすると、ビット線がVddの場合、書き込みが行なわれない。また、ビット線がVssの場合、書き込みが起こり、ビット線が中間電位(1V)の場合、少しだけ書き込まれる。しかし、メモリセルにデータ“2”とデータ“3”を書き込む場合のベリファイは一括して行なうため、出来るだけ同時に書き込まれたほうが書き込み時間が早く終わる。したがって、ビット線に中間電位を供給する。
図27(a)は、第1ページのリード動作を示すダイアグラムである。
図27(b)は、第2ページのリード動作を示すダイアグラムである。
図28は、第2ページのリード動作を示すダイアグラムである。
消去動作は、第1の実施形態と同様であるため、説明は省略する。
第2の実施形態において、フラグセルFC1〜FC5は次のように書き込まれていた。すなわち、第2ページの書き込みにおいて、フラグセルFC1は、ベリファイ電位“b*’”まで書き込まれ、フラグセルFC2は、ベリファイ電位“d*’”まで書き込まれ、第3ページの書き込みにおいて、フラグセルFC3は、ベリファイ電位“a’”まで書き込まれ、フラグセルFC4は、ベリファイ電位“b’”まで書き込まれ、フラグセルFC5は、ベリファイ電位“d’”まで書き込まれていた。このため、第2の実施形態は、5つのフラグセルを用いていた。しかし、フラグセルFC4をフラグセルFC1により代替し、フラグセルFC5をフラグセルFC2により代替することが可能である。このため、図19に示す回路は、3つのフラグ用データ記憶回路と、3つのフラグセルFC1、FC2、FC3により構成することが可能である。
多値データを記憶する不揮発性半導体記憶装置の場合、記憶するデータのビット数が多い場合、1つの閾値分布を狭くしなくてはならない。このため、プログラム及びベリファイ動作において、プログラム電圧を少しずつ上昇させて書き込み動作を行ない、本来のベリファイ電位より低いベリファイ電位を超えた場合、ビット線に中間電位を入力することにより、プログラム動作中の書き込みスピードを遅くし、この状態で本来のベリファイ電位まで書き込むことが提案されている。しかし、本来より低いベリファイ電位を超えていることと、本来のベリファイ電位を超えていることの区別が必要である。このため、ページバッファの数が増大するという課題がある。
リード動作は、第1の実施形態と同様である。
消去動作は、前述したように、先ず、アドレスを指定し、図3の破線で示すブロックを選択する。次に、セルが形成されたウエルの電位を高電圧(約20V)にし、選択ブロックのワード線をVss、非選択ブロックのワード線をフローティングにする。すると、選択ブロックのセルとウエル間に高電圧が加わり、セルに記憶されたデータが消去される。一方、非選択ブロックにおいて、ワード線はフローティング状態であるため、ウエルを高電圧にすると、ワード線も高電圧になる。このため、非選択ブロックのメモリセルに記憶されたデータは消去されない。
図33(e)は、消去後の閾値電圧の例を示している。上記のように、消去動作はブロック内の複数のメモリセルのデータを一括して消去するため、図33(e)に示すように、図33(a)に示す閾値電圧より低い電圧まで消去されている場合がある。このように、本来の閾値電圧より低い電圧まで消去されているメモリセルがある場合、アッパーページ(例えば2ページ)のプログラムにおいて、メモリセルのデータ“0”を“1”に書き込む際、閾値電圧が変化する範囲が大きくなる。このため、浮遊ゲートと浮遊ゲートのカップリングにより、隣接するセルの閾値電圧が変化してしまう。
上記第4の実施形態において、第2ページの書き込みは、次のように行っていた。すなわち、データ“3”を書き込むセルにおいて、本来のベリファイ電位“c’”より低いベリファイ電位“c*’”を超えるセルに対し、中間電位を供給して、1回のみ書き込みを行ない、この後、書き込み完了としていた。しかし、データ“1”を書き込むセルについては、本来のベリファイ電位“a’”より低いベリファイ電位“a*’”を超えるセルに対して、中間電位を供給し、本来のベリファイ電位“a’”まで書き込みを繰り返し行っていた。したがって、書き込むデータに応じて動作が若干異なっている。
先ず、第1ページの書き込みについて説明する。第1ページのプログラム、プログラムベリファイ動作は、図8に示す第1の実施形態の変形例と同様である。しかし、図39(a)に示すように、プログラムベリファイにおいて、本来のベリファイ電位“v’”より低いベリファイ電位“v*’”を超えるセルに対して、DDCに“1”を設定し、次のプログラムの時にPDCが“0”、DDCが“1”の場合、ビット線に中間電位(例えば1V)を供給して書き込みを行なう。
第2ページの書き込みは、本来のベリファイ電位“a’”より低いベリファイ電位“a*’”を超えるセルに対して、ビット線に中間電位を供給し、1回のみ書き込みを行ない、書き込みを完了する。
次に、図43乃至図52を参照して、本発明の第6の実施形態について説明する。
図45、図46は、第3ページプログラムのブロックダイアグラムを示している。第3ページのプログラム動作も、先ずアドレスを指定し、図19に示す3ページを選択する。
第3ページのプログラムは、メモリセルにデータ“1”〜“7”を書き込む。これらのデータを同時にプログラムすることも可能であるが、第6の実施形態では、先ず、メモリセルにデータ“4”〜“7”の4つのデータを書き込む。この後、メモリセルにデータ“1”〜“3”を書き込む。以下、具体的に説明する。
メモリセルへデータを書き込む前に、第2ページのメモリセルのデータが“4”、“6”か、“0”、“2”であるかの判断と、メモリセルのデータが“6”か、データが“0”、“2”、“4”のいずれであるかを判断する。このため、ワード線の電位を“d*”、“f*”に順次設定し、メモリセルに書き込まれているデータが読み出され、データキャッシュに設定される。
次いで、カウンタ(PC)をカウントアップした後、メモリセルにデータが書き込まれる。第6の実施形態においても、第2の実施形態と同様、カウンタの値と予め定められたベリファイ開始回数を用いて、不要なベリファイがスキップされる。
この後、ベリファイ電圧“d’”を設定して書き込みベリファイが行なわれる。先ず、信号BLC2をハイレベルとし(Vdd+Vth)、信号BLCLAMPを所定の電位に設定すると、ビット線がプリチャージされる。このとき、プリチャージされるのは、SDCがハイレベル、つまり、データ“5”、“4”を書き込んでいるメモリセルのみである。
プログラムを数回繰り繰り返すと、メモリセルに対するデータ“5”への書き込みも完了してくる。したがって、ベリファイ“e’”のベリファイも行なうが、このベリファイは、“d’”“e*’”“e’”レベルのベリファイを同時に行なう。
ベリファイ電位“f’”のみを用いたベリファイは、先ず、信号VPREをハイレベルとし、信号BLPREをVdd+Vthとし、信号BLCLAMPを所定の電位に設定すると、ビット線がプリチャージされる。
プログラムを数回繰り繰り返すと、メモリセルのデータ“7”への書き込みが完了してくる。したがって、ベリファイ“g’”のベリファイも行なう。このベリファイは、“f’”“g*’”“g’”のベリファイを同時に行なう。
第2回目プログラムにより、メモリセルにデータ“1”〜“3”の3つが書き込まれるが、データ“1”を書き込むメモリセルには、全く書き込みが行なわれていない。このため、第1の実施形態と同様に、本来のベリファイ電位より低いベリファイ電位“a*’”を設け、このベリファイ電位を超えたセルに対して、ビット線に中間電位を供給する。これにより、書き込みスピードを遅くし、閾値分布を狭くする。また、メモリセルのデータ“2”とデータ“3”のベリファイは一括して行なうため、出来るだけ同時に書き込まれたほうが書き込み時間が早く終わる。したがって、メモリセルにデータ“2”を書き込んでいる場合にも、ビット線に中間電位を供給することにより、書き込みスピードを遅くする。
セルへの書き込みの前に、ワード線の電位を“b*(=a)”、“d*”の順に設定し、内部リード動作を行なう。
ここで、例えばカウンタ(PC)をゼロに初期設定する。
ベリファイ電位“a’、a*’”を用いたベリファイは、先ず、信号VPREをハイレベルとし、信号BLPREをVdd+Vthとし、信号BLCLAMPを所定の電位に設定する。すると、ビット線がプリチャージされる。次に、ワード線にベリファイ電位“a*’”を供給し、ビット線を放電する。
ベリファイ電位“b’”のみを用いたベリファイは、先ず、信号VPREをハイレベルとし、信号BLPREをVdd+Vthとし、信号BLCLAMPを所定の電位に設定する。すると、ビット線がプリチャージされる。
プログラムを数回繰り繰り返すと、メモリセルデータ“2”への書き込みも完了してくる。したがって、ベリファイ“c’”のベリファイも行なうが、このベリファイは、“b’”“c*’”“c’”レベルのベリファイを同時に行なう。
リード動作は、第2、第3の実施形態とほぼ同じであるため、説明は省略する。
消去動作は、第1、第4の実施形態と同様であるため、説明は省略する。
上記第6の実施形態は、第3ページの書き込み時、第1回目の書き込みで、メモリセルにデータ“4”〜“7”を書き込み、第2回目の書き込みでメモリセルにデータ“1”〜“3”を書き込んだ。
Claims (34)
- ワード線、及びビット線に接続され、n値(nは3以上の自然数)を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む制御回路とを具備し、
前記制御回路は、書き込み動作により、k値(k<=n)の閾値電圧に書き込み、
前記ビット線を一度プリチャージした後、前記ワード線の電位をi回変化させて前記メモリセルが、i値(i<=k)の閾値電圧に達したかのベリファイを行なうことを特徴とする半導体記憶装置。 - 前記制御回路は、
第1の書き込み動作により、前記メモリセルの閾値電圧を前記第1の閾値電圧から第1の閾値電圧又は第2の閾値電圧(第1の閾値電圧<第2の閾値電圧)とし、
第2の書き込み動作により、前記メモリセルの閾値電圧が前記第1の閾値電圧である場合、第1の閾値電圧又は第3の閾値電圧(第1の閾値電圧<第3の閾値電圧)とし、第2の閾値電圧である場合、第4の閾値電圧(第2の閾値電圧<=第4の閾値電圧)又は第5の閾値電圧(第4の閾値電圧<第5の閾値電圧)とし、
前記第2の書き込み動作において、前記制御回路は、前記ビット線を一度プリチャージした後、前記ワード線の電位を変化させて前記メモリセルが前記第4の閾値電圧に達したかどうかのベリファイと、前記第5の閾値電圧に達したかどうかのベリファイを行なうことを特徴とする請求項1記載の半導体記憶装置。 - ワード線、及びビット線に接続され、4値を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む制御回路とを具備し、
前記制御回路は、
第1の書き込み動作により、前記メモリセルの閾値電圧を前記第1の閾値電圧から第1の閾値電圧又は第2の閾値電圧(第1の閾値電圧<第2の閾値電圧)とし、
第2の書き込み動作により、前記メモリセルの閾値電圧が前記第1の閾値電圧である場合、第1の閾値電圧又は第3の閾値電圧(第1の閾値電圧<第3の閾値電圧)とし、第2の閾値電圧である場合、第4の閾値電圧(第2の閾値電圧<=第4の閾値電圧)又は第5の閾値電圧(第4の閾値電圧<第5の閾値電圧)とし、
前記制御回路は、前記第1、第2の書き込み動作において、プログラム電圧をΔVpgmづつ上げて、プログラム及びベリファイ動作を繰り返して書き込み動作を行ない、前記第1の書き込み動作時のΔVpgmは、前記第2の書き込み動作時のΔVpgmよりも大きい値であることを特徴とする半導体記憶装置。 - 前記制御回路は、第3の書き込み動作により、前記メモリセルの閾値電圧が前記第1の閾値電圧である場合、前記第1の閾値電圧又は第6の閾値電圧(第1の閾値電圧<第6の閾値電圧)とし、
前記第3の閾値電圧である場合、第7の閾値電圧(第3の閾値電圧<=第7の閾値電圧)又は第8の閾値電圧(第7の閾値電圧<第8の閾値電圧)とし、
前記第4の閾値電圧である場合、第9の閾値電圧(第4の閾値電圧<=第9の閾値電圧)又は第10の閾値電圧(第9の閾値電圧<第10の閾値電圧)とし、
第5の閾値電圧である場合、第11の閾値電圧(第5の閾値電圧<=第11の閾値電圧)又は第12の閾値電圧(第11の閾値電圧<=第12の閾値電圧)とすることを特徴とする請求項3記載の半導体記憶装置。 - 前記制御回路は、前記第3の書き込み動作において、プログラム電圧をΔVpgmづつ上げて、プログラム及びベリファイ動作を繰り返して書き込み動作を行ない、前記第2の書き込み動作時のΔVpgmは、前記第3の書き込み動作時のΔVpgmよりも大きい値であることを特徴とする請求項4記載の半導体記憶装置。
- 前記制御回路は、前記第2の書き込み動作において、前記第4の閾値電圧に書き込んでいるメモリセルが接続されたビット線に中間電位を供給することを特徴とする請求項2又は3記載の半導体記憶装置。
- 前記制御回路は、前記第2の書き込み動作において、前記第3の閾値電圧に書き込んでいるメモリセルのうち、前記第3の閾値電圧より低い閾値電圧を有するメモリセルの書き込みスピードを遅くすることを特徴とする請求項2又は3記載の半導体記憶装置。
- 前記制御回路は、前記ビット線を一度プリチャージした後、ワード線の電位を変化させて前記メモリセルから前記第4の閾値電圧のデータ、前記第5の閾値電圧のデータを読み出すことを特徴とする請求項2又は3記載の半導体記憶装置。
- ワード線、及びビット線に接続され、4値を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む制御回路とを具備し、
前記制御回路は、
第1の書き込み動作により、前記メモリセルの閾値電圧を前記第1の閾値電圧から第1の閾値電圧又は第2の閾値電圧(第1の閾値電圧<第2の閾値電圧)とし、
第2の書き込み動作により、前記メモリセルの閾値電圧が前記第1の閾値電圧である場合、第1の閾値電圧又は第3の閾値電圧(第1の閾値電圧<第3の閾値電圧)とし、第2の閾値電圧である場合、第4の閾値電圧(第2の閾値電圧<=第4の閾値電圧)又は第5の閾値電圧(第4の閾値電圧<第5の閾値電圧)とし、
前記制御回路は、前記第2の書き込み動作において、プログラム及びベリファイ動作を繰り返し行ない、前記第3の閾値電圧に達したかどうかをベリファイするベリファイ動作の回数に最大値を設定し、前記ベリファイ動作の回数が前記最大値に達した場合、前記第3の閾値電圧に達したかどうかをベリファイするベリファイ動作をスキップすることを特徴とする半導体記憶装置。 - 前記メモリセルと同時に選択される第1のフラグセルをさらに具備し、前記制御回路は、前記第2の書き込み動作時に、前記第1のフラグセルの閾値電圧を前記第1の閾値電圧から前記第3の閾値電圧に変化させることを特徴とする請求項2、3、9の何れかに記載の半導体記憶装置。
- 前記メモリセルと同時に選択される第2のフラグセルをさらに具備し、前記制御回路は、前記第2の書き込み動作時に、前記第2のフラグセルの閾値電圧を前記第1の閾値電圧から前記第4の閾値電圧に変化させることを特徴とする請求項2、3、9の何れかに記載の半導体記憶装置。
- 前記制御回路は、第1の読み出し動作において、前記第4の閾値電圧で前記メモリセルからデータを読み出し、前記第2のフラグセルにデータが書き込まれている場合、前記読み出したデータを出力し、前記第2のフラグセルにデータが書きこまれていない場合、前記第2の閾値電圧で前記メモリセルから読み出したデータを出力することを特徴とする請求項11記載の半導体記憶装置。
- 前記制御回路は、第2の読み出し動作において、前記第3の閾値電圧で前記メモリセルからデータを読み出し、前記第1のフラグセルにデータが書き込まれている場合、前記読み出したデータを出力し、前記第1のフラグセルにデータが書き込まれていない場合、固定値を出力することを特徴とする請求項10記載の半導体記憶装置。
- 前記制御回路は、第3の書き込み動作により、前記メモリセルの閾値電圧が前記第1の閾値電圧である場合、前記第1の閾値電圧又は第6の閾値電圧(第1の閾値電圧<第6の閾値電圧)とし、
前記第3の閾値電圧である場合、第7の閾値電圧(第3の閾値電圧<=第7の閾値電圧)又は第8の閾値電圧(第7の閾値電圧<第8の閾値電圧)とし、
前記第4の閾値電圧である場合、第9の閾値電圧(第4の閾値電圧<=第9の閾値電圧)又は第10の閾値電圧(第9の閾値電圧<第10の閾値電圧)とし、第5の閾値電圧である場合、第11の閾値電圧(第5の閾値電圧<=第11の閾値電圧)又は第12の閾値電圧(第11の閾値電圧<=第12の閾値電圧)とすることを特徴とする請求項2記載の半導体記憶装置。 - 前記制御回路は、前記第3の書き込み動作において、プログラム電圧をΔVpgmづつ上げて、プログラム及びベリファイ動作を繰り返して書き込み動作を行ない、前記第2の書き込み動作時のΔVpgmは、前記第3の書き込み動作時のΔVpgmよりも大きい値であることを特徴とする請求項14記載の半導体記憶装置。
- 前記制御回路は、前記第3の書き込み動作の第1回目の書き込み動作により、前記第9の閾値電圧、第10の閾値電圧、第11の閾値電圧、及び第12の閾値電圧への書き込みを行ない、前記第3の書き込み動作の第2回目の書き込み動作により、前記第6の閾値電圧、第7の閾値電圧、及び第8の閾値電圧への書き込みを行なうことを特徴とする請求項14記載の半導体記憶装置。
- 前記第3の書き込み動作の第1回目の書き込み動作において、前記制御回路は、前記ビット線を一度プリチャージした後、前記ワード線の電位を変化させて前記メモリセルが前記第11の閾値電圧に達したかどうかのベリファイと、前記第12の閾値電圧に達したかどうかのベリファイを行なうことを特徴とする請求項14記載の半導体記憶装置。
- 前記第3の書き込み動作の第2回目の書き込み動作において、前記制御回路は、前記ビット線を一度プリチャージした後、前記ワード線の電位を変化させて前記メモリセルが前記第7の閾値電圧に達したかどうかのベリファイと、前記第8の閾値電圧に達したかどうかのベリファイを行なうことを特徴とする請求項14記載の半導体記憶装置。
- 前記第3の書き込み動作の第1回目の書き込み動作において、前記制御回路は、前記第11の閾値電圧に書き込んでいるメモリセルの書き込みスピードを遅くすることを特徴とする請求項14記載の半導体記憶装置。
- 前記第3の書き込み動作の第2回目の書き込み動作において、前記制御回路は、前記第7の閾値電圧に書き込んでいるセルの書き込みスピードを遅くすることを特徴とする請求項14記載の半導体記憶装置。
- 前記第3の書き込み動作の第2回目の書き込み動作において、前記制御回路は、第6の閾値電圧に書き込んでいるセルのうち、第6の閾値電圧より低い閾値電圧を超えたセルの書き込みスピードを遅くすることを特徴とする請求項14記載の半導体記憶装置。
- 第1閾値電圧乃至第n閾値電圧(nは2以上の自然数)により、データを記憶するメモリセルと、
入力データに応じて前記メモリセルに前記第1乃至第n閾値電圧のいずれかを書き込む制御回路とを具備し、
前記制御回路は、第1回目の書き込み動作により、前記メモリセルに第n閾値電圧、第(n−1)閾値電圧…第(n−k+1)閾値電圧のk値の閾値電圧に書き込み、第2回目の書き込み動作により、前記メモリセルに第(n−k)閾値電圧、第(n−k−1)閾値電圧…第(n−2k+1)閾値電圧のk値の閾値電圧に書き込み、第n/k回目の書き込み動作により、前記メモリセルに第k閾値電圧、第(k−1)閾値電圧…第2閾値電圧の(k−1)値の閾値電圧を書き込むことを特徴とする半導体記憶装置。 - 前記各閾値電圧は、第1閾値電圧乃至第n閾値電圧(nは2以上の自然数)の順で閾値電圧が高く定義され、書き込み動作により閾値電圧が高くなることを特徴とする請求項22記載の半導体記憶装置。
- 少なくとも1つ以上のデータを記憶するメモリと、
前記メモリセルに接続され、外部より入力された第1論理レベル又は第2論理レベルのデータを記憶する少なくとも1つ以上のデータ記憶回路と、
前記データ記憶回路の動作を制御する制御回路とを有し、
前記制御回路は、前記データ記憶回路に記憶されたデータの論理レベルが、第1論理レベルの場合、第2論理レベルに反転させ、第2論理レベルの場合、第1論理レベルに反転させ、
前記データ記憶回路に記憶されたデータの論理レベルが第1論理レベルの場合、前記メモリセルに閾値電圧を上げる書き込み動作を行ない、第2論理レベルの場合、前記メモリセルに閾値電圧は変化させず維持させることを特徴とする半導体記憶装置。 - ワード線、及びビット線に接続され、n値(nは3以上の自然数)を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む制御回路とを具備し、
前記制御回路は、
第1の書き込み動作により、a1値(a1<=n)の閾値電圧に書き込み、第2の書き込み動作により、a2値(a2<=n)の閾値電圧に書き込み、第k(kは2以上の自然数:k<=n)の書き込み動作により、ak値(ak<=n)の閾値電圧を書き込み、
前記第1、第2乃至第kの書き込み動作において、プログラム電圧をΔVpgmづつ上げて、プログラム及びベリファイ動作を繰り返して書き込み動作を行ない、
前記第1、第2乃至第kの書き込み動作時のΔVpgmは、第1のΔVpgm>第2のΔVpgm…>第kのΔVpgmであることを特徴とする半導体記憶装置。 - 第1閾値電圧乃至第n閾値電圧(nは2以上の自然数)の順で閾値電圧が高く定義され、書き込み動作により閾値電圧が高くなり、前記第1閾値電圧乃至第n閾値電圧により、データを記憶するメモリセルと、
入力データに応じて前記メモリセルに前記第1乃至第n閾値電圧のいずれかを書き込む制御回路とを具備し、
前記制御回路は、第1回目の書き込み動作により、前記メモリセルに第n閾値電圧、第(n−1)閾値電圧…第(n−k1+1)閾値電圧のk1値の閾値電圧に書き込み、第2回目の書き込み動作により、前記メモリセルに第(n−k1)閾値電圧、第(n−k1−1)閾値電圧…第(n−k1−k2+1)閾値電圧のk2値の閾値電圧に書き込み、第i回目の書き込み動作により、前記メモリセルに第ki閾値電圧、第(ki−1)閾値電圧…第2閾値電圧の(ki−1)値の閾値電圧を書き込むことを特徴とする半導体記憶装置。 - 前記メモリセルは、NAND型フラッシュメモリを構成することを特徴とする請求項1、3、9、22、24、25、26の何れかに記載の半導体記憶装置。
- ワード線、及びビット線に接続され、n値(nは3以上の自然数)を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む制御回路と、
前記ビット線に接続され、少なくとも1ビット以上のデータを記憶するデータ記憶回路を具備し、
前記制御回路は、書き込み動作により、メモリセルの閾値電圧が第k値の閾値電圧に達したかのベリファイ時、前記第k値の閾値電圧より低い閾値電圧でベリファイ動作を行ない、前記メモリセルの閾値電圧が前記第k値の閾値電圧より低い閾値電圧を越えている場合、前記データ記憶回路内のデータを第k値より低い第i値の閾値電圧(i<k)への書き込みと同じデータに設定することを特徴とする半導体記憶装置。 - 前記制御回路は、前記第k値の閾値電圧に達したかのベリファイ動作前に、前記第i値の閾値電圧に達したかのベリファイ動作を行なうことを特徴とする請求項28記載の半導体記憶装置。
- 前記制御回路は、前記第i値の閾値電圧への書き込み時、書き込み速度を遅くすることことを特徴とする請求項28記載の半導体記憶装置。
- 前記制御回路は、前記第i値の閾値電圧への書き込み時、前記メモリセルのビット線に中間電位を供給することを特徴とする請求項30記載の半導体記憶装置。
- 前記k値のデータを書き込む際、第1の書き込み動作において上位k/2個のデータを書き込み、第2の書き込み動作において下位k/2個のデータを書き込むことを特徴とする請求項28記載の半導体記憶装置。
- k(kは2以上の自然数)ビットを記憶するメモリセルと、
外部から入力されるデータ、及びメモリセルから読み出されたデータを記憶する第1の記憶回路と、
前記第1の記憶回路に記憶されたデータを記憶する第2の記憶回路と、
前記メモリセルから読み出されたデータを記憶するた第3の記憶回路と、
前記第3の記憶回路に記憶されたデータを記憶する第4の記憶回路とを具備し、
書き込み動作時、前記メモリセルが記憶しているデータに応じて、前記第1乃至第4の記憶回路のデータを保持又は変更し、第3ページの書き込み動作において、8値のデータを同じに書き込む制御回路と
を具備すること特徴とする半導体記憶装置。 - ワード線、及びビット線に接続され、n値(nは3以上の自然数)を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルからデータを読み出す制御回路とを具備し、
前記制御回路は、前記ビット線を一度プリチャージした後、前記ワード線の電位をi回変化させて前記メモリセルのデータを読み出すことを特徴とする半導体記憶装置。
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