JP2009004077A - 不揮発性メモリ素子及びその動作方法 - Google Patents

Abstract

【課題】不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】本発明は、データをそれぞれ保存する多数のメモリセルと、メモリセルにデータの何番目のビットまで記入されているかに関する情報を保存するブロック状態確認セルとをそれぞれ備える少なくとも一つのメモリブロック；ブロック状態確認セルに保存されたビットのみ、メモリブロックからデータを読み取るコントローラを備える半導体装置である。
【選択図】図２

Description

本発明は、メモリデータ読み取り方法及び半導体装置に係り、特に、メモリセルに記入されたデータビット数を保存するブロック状態確認セルを備える半導体装置、メモリセルに記入されているデータビット数によるメモリデータ読み取り方法、及びメモリセルに記入されたデータビット数を保存するメモリプログラミング方法に関する。

電気的に消去及びプログラムの可能な不揮発性メモリ装置は、電源が供給されない状態でもデータを保存しうる特徴を有しており、代表的なものにフラッシュメモリがある。

フラッシュメモリを構成するメモリセルは、制御ゲート、フローティングゲート、ソース、及びドレインを備えるセルトランジスタで構成される。フラッシュメモリのセルトランジスタは、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングメカニズムによってプログラムまたは消去される。

セルトランジスタの消去動作は、セルトランジスタの制御ゲートに接地電圧を印加し、半導体基板（またはバルク）に電源電圧より高い高電圧を印加することによって行われる。このような消去バイアス条件によれば、フローティングゲートとバルクとの大きい電圧差によって、これらの間に強い電界が形成され、その結果、浮遊ゲートに存在する電子は、Ｆ−Ｎトンネリング効果によってバルクに放出される。このとき、消去されたセルトランジスタのしきい値電圧は、負の方向に移動する。

セルトランジスタのプログラム動作は、制御ゲートに電源電圧より高い高電圧を印加し、ドレイン及びバルクに接地電圧を印加することによってなされる。このようなバイアス条件下で、電子がＦ−Ｎトンネリング効果によってセルトランジスタのフローティングゲートに注入される。このとき、プログラムされたセルトランジスタのしきい値電圧は、正の方向に移動する。フローティングゲートに電子が注入された状態をプログラム状態とし、フローティングゲートに電子がなくなった状態を消去状態とする。プログラム状態のしきい値電圧は、０より大きく、消去状態のしきい値電圧は、０より小さい。

最近では、フラッシュメモリの集積度を向上させるために一つのメモリセルに２ビット以上のデータを保存するマルチレベルフラッシュメモリに対する研究が活発に進められている。マルチビットを保存するメモリセルをマルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ：ＭＬＣ）といい、これに対して、単一ビットを保存するメモリセルを単一レベルセル（Ｓｉｎｇｌｅ−Ｌｅｖｅｌ Ｃｅｌｌ：ＳＬＣ）という。

マルチレベルセルは、２ビット以上のデータを保存するために、４個以上のしきい値電圧分布を有し、これに対応する４個以上のデータ保存状態を有する。しかしながら、マルチレベルセルに保存されるデータのビット数が増加するにつれて、マルチレベルセルが有しなければならないしきい値電圧分布の個数も増加する。それにより、マルチレベルセルに保存されているデータを読み取るための時間が延長する。

本発明が解決しようとする技術的課題は、メモリセルに記入されたデータビット数を保存するブロック状態確認セルを備える半導体装置を提供することである。

本発明が解決しようとする他の技術的課題は、メモリセルに記入されたデータビット数を保存し、保存されたデータビット数によるメモリデータ読み取り方法を提供することである。

本発明が解決しようとするさらに他の技術的課題は、メモリセルに記入されたデータビット数を保存するメモリデータプログラミング方法を提供することである。

前記課題を達成するための本発明による半導体装置は、少なくとも一つのメモリブロック及びコントローラを備える。少なくとも一つのメモリブロックは、データをそれぞれ保存する多数のメモリセル及び前記メモリセルに前記データの何番目のビットまで記入されているかに関する情報を保存するブロック状態確認セルをそれぞれ備える。コントローラは、ブロック状態確認セルに保存されたビットによって、メモリブロックからデータを読み取る。

前記ブロック状態確認セルは、前記ブロック状態確認セルの属するメモリブロックのメモリセルが保存しうるビット数より１ビット小さいビット数を有しうる。

前記他の課題を達成するための本発明によるメモリデータ読み取り方法は、メモリセルに記入されているデータのビット数を検出するステップと、前記検出されたビット数のみ前記メモリセルのデータを読み取るステップと、を含む。

前記さらに他の課題を達成するための本発明によるメモリデータプログラミング方法は、メモリセルにデータを記入するステップと、前記メモリセルに前記データの何番目のビットが記入されているかに関する情報を保存するステップと、前記情報を保存するステップで保存されたビットのみ前記データを検証するステップと、を含む。

本発明による半導体装置、メモリ読み取り方法、及びメモリプログラミング方法は、メモリセルの全てのビットに対して読み取り動作を行う必要がなく、記入されているビットのみ読み取り動作を行えば良いので、読み取り動作の速度を向上させうる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。

図１は、多数のメモリブロックを備える半導体装置を示すブロック図である。
図１の半導体装置は、複数個のメモリブロックＭＢ１１〜ＭＢ４ｎを備える。また、図１の半導体装置は、複数個のプレーンＰＬＡＮＥ１〜ＰＬＡＮＥ４に区分され、それぞれのプレーン（例えば、ＰＬＡＮＥ１）は、ｎ個のメモリブロック（例えば、ＭＢ１１〜ＭＢ１ｎ）を備えうる。図１には、半導体装置が４個のプレーンＰＬＡＮＥ１〜ＰＬＡＮＥ４に区分されると示されているが、当業者ならば、区分されるプレーンの個数が４個に限定されないという点が分かるであろう。

プレーンＰＬＡＮＥ１〜ＰＬＡＮＥ４の間には、ロウデコーダＲＤ１、ＲＤ２が配置される。ロウデコーダＲＤ１、ＲＤ２がプレーンＰＬＡＮＥ１〜ＰＬＡＮＥ４の間に配置されず、他の方式で配置されという点は、当業者ならば容易に分かる。例えば、ロウデコーダＲＤ１がプレーンＰＬＡＮＥ１とプレーンＰＬＡＮＥ２との間に配置されず、プレーンＰＬＡＮＥ１の左側に配置されることもある。

図１の半導体装置は、複数個のページバッファＰＢ１、ＰＢ２を備えうる。複数個のページバッファＰＢ１、ＰＢ２は、外部から記入データを受信してメモリブロックＭＢ１１〜ＭＢ４ｎに伝送するか、またはメモリブロックＭＢ１１〜ＭＢ４ｎの読み取りデータを受信して外部に伝送しうる。図１の半導体装置は、コントローラＣＴＲＬを備えうる。コントローラＣＴＲＬは、メモリブロックＭＢ１１〜ＭＢ４ｎにデータを記入する動作と読み取る動作とを制御する。

図２は、図１のメモリブロックがブロック状態確認セルを備える様子を示す図面である。
図２を参照すれば、図１のメモリブロック（例えば、ＭＢ１１）は、多数のメモリセルＭＣ１〜ＭＣｎ及びブロック状態確認セルＢＳＣＣを備える。多数のメモリセルＭＣ１〜ＭＣｎは、データをそれぞれ保存する。ブロック状態確認セルＢＳＣＣは、メモリセルＭＣ１〜ＭＣｎにデータの何番目のビットまで記入されているかに関する情報を保存する。図２には、図１のメモリブロックＭＣ１〜ＭＣｎのうちから一つのメモリブロックＭＢ１１の様子を示したが、図１の残りのメモリブロックＭＣ２〜ＭＣｎも、図２に示されたメモリブロックＭＢ１１と同じ様子を有しうる。また、図１の一部ブロックのみが図２に示されたメモリブロックＭＢ１１と同じ様子を有することもある。

図１のコントローラＣＴＲＬは、ブロック状態確認セルＢＳＣＣに保存されたビットによって、メモリブロックＭＢ１１〜ＭＢ４ｎからデータを読み取る。さらに説明すれば、図１のコントローラＣＴＲＬは、ブロック状態確認セルＢＳＣＣに保存されたビット値を読み取って、メモリセルＭＣ１〜ＭＣｎにデータの何番目のビットまで記入されたか分かる。それにより、本発明による半導体装置は、メモリセルＭＣ１〜ＭＣｎの全てのビットに対して読み取り動作を行う必要がなく、記入されているビットのみ読み取り動作を行えばよい。したがって、本発明による半導体装置は、読み取り動作の速度を向上させうる。

本発明によるブロック状態確認セルＢＳＣＣは、メモリセルに記入されたデータを検証するためのデータ読み取り動作で利用される。さらに説明すれば、本発明による半導体装置は、ブロック状態確認セルＢＳＣＣに保存されたビット値をデータ検証ステップで利用しうる。すなわち、メモリセルＭＣ１〜ＭＣｎに記入されたデータを検証するステップで、ブロック状態確認セルＢＳＣＣに保存されたビットによって検証しうる。さらに説明すれば、メモリセルＭＣ１〜ＭＣｎにデータの一番目のビットを記入した後に、ブロック状態確認セルＢＳＣＣに一番目のビットまで記入されたという情報を保存する。そして、メモリセルＭＣ１〜ＭＣｎの一番目のビットを検証するステップを行う。次いで、メモリセルＭＣ１〜ＭＣｎにデータの二番目のビットを記入した後に、ブロック状態確認セルＢＳＣＣに二番目のビットまで記入されたという情報を保存する。そして、メモリセルＭＣ１〜ＭＣｎの二番目のビットを検証するステップを行う。すなわち、一番目のビットを検証するステップは、二番目のビットを検証する必要なしに既に記入された一番目のビットのみを検証し、二番目のビットを検証するステップも、二番目のビット以後の他のビットを検証する必要なしに既に記入された二番目のビットのみを検証すればよい。

また、本発明によるブロック状態確認セルＢＳＣＣは、メモリセルに記入されたデータを読み取るための一般的なデータ読み取り動作でも利用される。

ブロック状態確認セルＢＳＣＣは、ブロック状態確認セルＢＳＣＣの属するメモリブロックＭＢ１のメモリセルＭＣ１〜ＭＣｎが保存しうるビット数より１ビット小さいビット数を有しうる。例えば、メモリセルＭＣ１にｎビットのデータが保存されると仮定すれば、ブロック状態確認セルＢＳＣＣは、ｎ−１ビットの容量を有しうる。

図３は、図２のブロック状態確認セルに保存された情報によって、メモリセルに記入されたデータビット数を把握する過程を説明する図面である。
図３の一番目の行のように、ブロック状態確認セルＢＳＣＣの全てのビットが‘ｏｆｆ’である場合には、メモリセルＭＣ１〜ＭＣｎに１ビットのデータのみ記入されていると判断する。それにより、メモリセルＭＣ１〜ＭＣｎから１ビットのデータのみを読み取る。また、図３の二番目の行のように、ブロック状態確認セルＢＳＣＣの一番目のビット（Ｃｈｅｃｋ ｂｉｔ １）のみが‘ｏｎ’であり、残りのビットは、‘ｏｆｆ’である場合には、メモリセルＭＣ１〜ＭＣｎに２ビットのデータが記入されていると判断する。それにより、メモリセルＭＣ１〜ＭＣｎから２ビットのデータを読み取る。ここで、ブロック状態確認セルＢＳＣＣのビットが‘ｏｎ’である場合は、前記ビットを‘０’にプログラミングしたことを意味し、ブロック状態確認セルＢＳＣＣのビットが‘ｏｆｆ’である場合は、前記ビット‘１’にプログラミングしたことを意味する。

また、図３の三番目の行のように、ブロック状態確認セルＢＳＣＣの一番目のビット（Ｃｈｅｃｋ ｂｉｔ １）と二番目ビット（Ｃｈｅｃｋ ｂｉｔ ２）とが‘ｏｎ’であり、残りのビットは、‘ｏｆｆ’である場合には、メモリセルＭＣ１〜ＭＣｎに３ビットのデータが記入されていると判断する。それにより、メモリセルＭＣ１〜ＭＣｎから３ビットのデータを読み取る。また、図３の最後の行のように、ブロック状態確認セルＢＳＣＣの全てのビットが‘ｏｎ’である場合には、メモリセルＭＣ１〜ＭＣｎにｎビットのデータのみが記入されていると判断する。それにより、メモリセルＭＣ１〜ＭＣｎからｎビットのデータを読み取る。

また、図２を参照すれば、ブロック状態確認セルＢＳＣＣは、対応するメモリブロックＭＢ１の一番目のデータページに属しうる。ブロック状態確認セルＢＳＣＣは、対応するメモリブロックＭＢ１に連結される多数のワードラインのうち、一番目のワードラインＷＬ１に連結される。もちろん、ブロック状態確認セルＢＳＣＣは、一番目のデータページ以外の他のデータページに属することもあり、一番目のワードラインＷＬ１以外の他のワードラインＷＬ２〜ＷＬ３２に連結されることもある。

メモリブロックＭＢ１は、メモリセルＭＣ１〜ＭＣｎに欠陥が発生した場合、欠陥が発生したメモリセルを代替する少なくとも一つのスペアセルＳＣ２〜ＳＣｎをさらに備えうる。スペアセルＳＣ２〜ＳＣｎのロウ方向の個数とブロック状態確認セルＢＳＣＣのロウ方向の個数とは、メモリセルＭＣ１〜ＭＣｎのロウ方向の個数と同じでありうる。すなわち、既存のスペアセルのうち一つをブロック状態確認セルＢＳＣＣとして利用しうる。

図４は、図２のブロック状態確認セルを備える半導体装置を示すブロック図である。
図４を参照すれば、制御ロジック４６０でメモリセルアレイのブロック状態確認セルＢＳＣＣに保存された情報を読み取ってメモリセルアレイの現在記入状態を把握する。すなわち、メモリセルの何番目のビットまで記入されているかを確認する。このように把握されたビット情報に基づいて、コマンドレジスタ４５０は、読み取り方式を選択する。すなわち、メモリセルの何番目のビットまでデータを読み取るかを決定する。次いで、制御ロジック４６０、入出力バッファ／ラッチ４７０、Ｙゲーティング回路４３０、データレジスタ／センスアンプ４２０、出力ドライバ４９０及びグローバルバッファ４８０を利用して、メモリセルアレイからデータを読み取る。

以上のように、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。

本発明は、メモリ関連の技術分野に適用可能である。

多数のメモリブロックを備える半導体装置を示すブロック図である。 図１のメモリブロックがブロック状態確認セルを備える様子を示す図面である。 図２のブロック状態確認セルに保存された情報によってメモリセルに記入されたデータビット数を把握する過程を説明する図面である。 図２のブロック状態確認セルを備える半導体装置を示すブロック図である。

符号の説明

４１０ メモリセルアレイ
４２０ データレジスタ＆センスアンプ
４３０ Ｙゲーティング回路
４５０ コマンドレジスタ
４６０ 制御ロジック
４７０ 入出力バッファ＆ラッチ
４８０ グローバルバッファ
４９０ 出力ドライバ
ＢＳＣＣ ブロック状態確認セル

Claims (17)

1. データをそれぞれ保存する多数のメモリセルと、前記メモリセルに前記データの何番目のビットまで記入されているかに関する情報を保存するブロック状態確認セルとをそれぞれ備える少なくとも一つのメモリブロックと、
   前記ブロック状態確認セルに保存されたビットによって、前記メモリブロックから前記データを読み取るコントローラと、を備えることを特徴とする半導体装置。
2. 前記ブロック状態確認セルは、
   前記ブロック状態確認セルの属するメモリブロックのメモリセルが保存しうるビット数より１ビット小さなビット数を有することを特徴とする請求項１に記載の半導体装置。
3. 前記ブロック状態確認セルは、
   対応するメモリブロックの一番目のデータページに属することを特徴とする請求項１に記載の半導体装置。
4. 前記ブロック状態確認セルは、
   対応するメモリブロックに連結される多数のワードラインのうち、一番目のワードラインに連結されることを特徴とする請求項１に記載の半導体装置。
5. 前記それぞれのメモリブロックは、
   前記メモリセルに欠陥が発生した場合、前記欠陥の発生したメモリセルを代替する少なくとも一つのスペアセルをさらに備え、
   前記スペアセルのロウ方向の個数と前記ブロック状態確認セルのロウ方向の個数とは、前記メモリセルのロウ方向の個数と同じであることを特徴とする請求項１に記載の半導体装置。
6. 前記コントローラは、
   前記ブロック状態確認セルに保存されたビットによって、前記メモリセルに記入されたデータを検証することを特徴とする請求項１に記載の半導体装置。
7. 前記メモリセルは、
   ＮＡＮＤフラッシュメモリセルであることを特徴とする請求項１に記載の半導体装置。
8. 少なくとも一つのメモリセルのデータを読み取るメモリデータ読み取り方法において、
   前記メモリセルに記入されているデータのビット数を検出するステップと、
   前記検出されたビット数のみ前記メモリセルのデータを読み取るステップと、を含むことを特徴とするメモリデータ読み取り方法。
9. 前記データのビット数を検出するステップは、
   メモリセルに記入されているデータのビット数を指示するブロック状態確認セルに保存されたビット数を検出することを特徴とする請求項８に記載のメモリデータ読み取り方法。
10. 前記ブロック状態確認セルは、
    前記ブロック状態確認セルの属するメモリブロックのメモリセルが保存しうるビット数より小さいビット数を有することを特徴とする請求項９に記載の半導体装置。
11. 前記少なくとも一つのメモリセルと前記ブロック状態確認セルとは、
    少なくとも一つのメモリブロックに含まれることを特徴とする請求項１０に記載の半導体装置。
12. 前記少なくとも一つのメモリセルは、
    Ｍビットのデータを保存しうるマルチ−レベルフラッシュメモリセルを含むことを特徴とする請求項８に記載の半導体装置。
13. 前記読み取られたデータは、
    前記メモリセルに記入されているデータの検証に利用され、
    前記データ検証は、前記検出されたビット数のみ行われることを特徴とする請求項８に記載のメモリデータ読み取り方法。
14. 前記データ検証は、
    前記ブロック状態確認セルに保存された情報を読み取るコントローラで行われることを特徴とする請求項１３に記載のメモリデータ読み取り方法。
15. 多数のメモリセルにデータを記入するメモリプログラミング方法において、
    前記メモリセルにデータを記入するステップと、
    前記メモリセルに前記データの何番目のビットが記入されているかに関する情報を保存するステップと、
    前記情報を保存するステップで保存されたビットのみ前記データを検証するステップと、を含むことを特徴とするメモリプログラミング方法。
16. 前記メモリセルは、
    前記Ｍビットのデータが保存されるマルチレベルフラッシュメモリセルであることを特徴とする請求項１５に記載のメモリプログラミング方法。
17. 前記情報を保存するステップは、
    前記メモリセルが保存しうるデータのビット数より１ビット小さいビット数の情報を保存することを特徴とする請求項１５に記載のメモリプログラミング方法。

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