JP2001210082A - 不揮発性半導体記憶装置およびデータ記憶システム - Google Patents
不揮発性半導体記憶装置およびデータ記憶システムInfo
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Abstract
保できる不揮発性半導体記憶装置およびデータ記憶シス
テムを提供する。 【解決手段】 本発明の実施の形態によるフラッシュメ
モリは、不揮発性メモリセルを含むメモリセルアレイM
A、MBと、多値フラグ部15A、15Bと、メモリセ
ルアレイおよび多値フラグ部に対するデータの書込み、
読出し、消去を制御する制御用CPU16とを備える。
多値フラグ部は、メモリセルに書込んだデータが2値デ
ータであるか多値データであるかを示す値を記憶する。
多値フラグ部の値により、2値データについては、2値
用の読出シーケンスで、多値データについては、多値用
の読出シーケンスでデータを読出すことができる。
Description
記憶装置およびデータ記憶システムに関し、特に、電気
的に書込/消去可能な不揮発性半導体メモリセルを使用
する構成に関するものである。
導体メモリ(フラッシュメモリ)は、基板上での書換え
が可能であるという長所を生かして、当初、プログタム
コード格納用メモリとしてEPROMやマスクROMの
代替として普及した。
したため、画像データや音声データを記憶できる大容量
フラッシュメモリが登場し、デジタススチルカメラや携
帯オーディオへの応用が急速に進んでいる。
めにフラッシュメモリにはさらなる大容量化が要求され
ている。
のための重要な技術として、半導体加工技術の微細化と
ならんで、多値化の技術が挙げられる。フラッシュメモ
リは、一般的に絶縁膜によって周囲と絶縁されたフロー
ティングゲートに高電界をかけ、電荷を注入するまたは
放出することにより、メモリセルのしきい値を変化させ
て、データを記憶する。
メモリ)の場合、メモリのしきい値の高い状態を“1”
(または“0”)、メモリセルのしきい値の低い状態を
“0”(または“1”)に対応させている。
フラッシュメモリ)の場合、メモリセルのしきい値を3
以上の複数の状態に設定する。たとえば、4値を記憶す
ることができるフラッシュメモリでは、メモリセルのし
きい値を4つの状態にして、順に、“11”(しきい値
の最も低い状態)、“10”、“00”、“01”(し
きい値の最も高い状態)に対応させる。これにより、1
つのメモリセルに2ビットのデータを記憶することがで
きる。メモリセルの物理的な状態と論理的なデータとの
対応は、2値フラッシュメモリと同様、任意に定めるこ
とができることは言うまでもない。
シュメモリを実現するにあたり、メモリセルに“1”
(または“0”)を記憶して、長時間放置した後に当該
データを読出すと、“0”(または“1”)になるとい
う重要な問題がある。
ーティングゲートに注入された電子が絶縁膜にエネルギ
ー障壁を通り抜けて半導体基板またはゲートに放出され
るため、もしくは半導体基板またはゲートから注入され
ることによりメモリセルのしきい値が変化するために起
こる。
の場合、たとえば、“1”状態のしきい値を1V〜1.
7V、“0”状態のしきい値を4.3V以上とし、読出
時の判定しきい値を3Vとする。この場合、“1”状態
および“0”状態のいずれも、1.3Vの読出し余裕が
ある。この場合、1.3Vに相当する電子が注入/放出
されると、誤読出しが生じる。
合、たとえば、“11”状態のしきい値を1V〜1.7
V、“10”状態のしきい値を2.3V〜2.7V、
“00”状態のしきい値を3.3V〜3.7V、“0
1”状態のしきい値を4.3V以上とする。読出し時の
判定しきい値を2V、3V、4Vとすると、それぞれの
状態の読出し余裕は、0.3Vしかない。したがって、
0.3Vに相当する電子が注入/放出されると、誤読出
しが生じることになる。
特性を有するメモリセルが、フローティングゲートから
電子が放出されることにより、F2で表わされるVgs
−Igs特性を有するメモリセルと同じ状態になった場
合、多値フラッシュメモリでは、書込まれた“01”の
データが、“00”と誤読み出しされてしまう。
特性を有するメモリセルが、F4で表わされるVgs−
Igs特性を有するメモリセルと同じ状態になった場
合、多値フラッシュメモリでは、書込まれた“11”の
データが、“10”と誤読み出しされてしまう。
F1の状態のメモリセルがF2の状態になった場合であ
っても、またはF3の状態のメモリセルがF4の状態に
なっても、正しくデータが読み出される。
フラッシュメモリでは、互いに物理的には同等のデータ
保持特性を有するにもかかわらず、データの信頼性は多
値フラッシュメモリより2値フラッシュメモリのほうが
優れている。また、データ転送速度の点からは、2値フ
ラッシュメモリのほうが優れている。その一方で、上述
したように、コストおよび大容量化の点では、多値フラ
ッシュメモリのほうが優れている。したがって、今後
は、これらのすべての特性を有効に生かしたデバイスの
開発が要請される。
めになされたものであり、その目的は、メモリの大容量
を実現し、かつデータの信頼性、高速動作を可能にする
不揮発性半導体記憶装置およびデータ記憶システムを提
供することにある。
よる半導体記憶装置は、複数のメモリセルを含む不揮発
性メモリセルアレイと、複数のメモリセルに対する書込
動作、読出動作および消去動作を制御するための制御回
路とを備え、制御回路は、書込要求に応じて、書込対象
となるメモリセルに2値データまたは3値以上の多値デ
ータを書込み、読出動作時、読出対象となるメモリセル
の書込内容に応じて、2値データまたは多値データを読
出す。
メモリセルを、2値データの書込みの際には、消去状態
である第1状態または第1状態と異なる第n状態のいず
れか1つに設定し、多値データの書込みの際には、第1
状態から第n状態までの互いに異なる合計n個(3個以
上)の状態のうちいずれか1つに設定する。さらに、制
御回路は、読出動作時、2値データを書込んだメモリセ
ルについては、第1状態から第k状態(ただし、k<
n)まで、または第(k+1)状態から第n状態までの
いずれに属するかを判定し、多値データを書込んだメモ
リセルについては、合計n個の状態のうちのいずれに属
するかを判定する特に、読出動作時、2値データを書込
んだメモリセルが合計n個の状態のうちのいずれに属す
るかを判定し、第1状態または第n状態と異なる状態に
属すると判定された場合に、外部に2値データが変化し
たことを示す警告信号を出力する。または、前記読出動
作時、2値データを書込んだメモリセルが合計n個の状
態のうちのいずれに属するかを判定し、第1状態または
第n状態と異なる状態に属すると判定された場合に、メ
モリセルに対して再度前記2値データを書込むための書
込動作を行なう。
て書込動作および読出動作の対象となる複数の書込/読
出単位に分割され、複数の書込/読出単位のそれぞれに
対して配置される複数のフラグをさらに備え、複数のフ
ラグのそれぞれは、対応する書込/読出単位のメモリセ
ルに2値データを書込んだか、多値データを書込んだか
を示す値を格納する。特に、フラグは、メモリセルと同
じ構造を有する。
込対象となる書込/読出単位に2値データまたは多値デ
ータを書込むと同時に、対応するフラグに2値データを
書込んだか多値データを書込んだかを示す値を書込む。
求に応じて、書込対象となる書込/読出単位に対して、
2値データを書込むための第1書込シーケンス、または
多値データを書込むための第2書込シーケンスを実行す
る。そして、制御回路は、読出動作において、読出対象
となる書込/読出単位に対応するフラグの値に基づき、
読出対象となる書込/読出単位に2値データが書込まれ
ている場合には、2値データを読出すための第1読出シ
ーケンスを、多値データが書込まれている場合には、多
値データを読出すための第2読出シーケンスを実行す
る。
は、消去状態である第1状態と第1状態に最も近い第2
状態とを含む、互いに異なる合計n個の状態(nは、3
以上)を有し、制御回路は、2値データの書込時には、
書込対象となるメモリセルを第1状態または第2状態に
設定し、2値データの読出時には、読出対象となるメモ
リセルが、第1状態または合計n個の状態のうち第1状
態を除く状態のいずれに属するかを判定する。
システムは、第1特性を有する第1不揮発性半導体メモ
リと、第1特性と異なる第2特性を有する第2不揮発性
半導体メモリとを含むメモリ領域と、外部とデータの授
受を行ない、メモリ領域におけるデータの書込およびメ
モリ領域からのデータの読出を行なうための制御装置と
を備え、制御装置は、外部から受けるメモリ領域に書込
むための格納データに応じて、第1特性に合致した書込
みが要求されているか、第2特性に合致した書込みが要
求されているかを判断し、判断に応じて、第1不揮発性
半導体メモリまたは第2不揮発性半導体メモリに格納デ
ータを書込む。
でデータを記憶し、かつ所定の処理速度で動作すること
ができる特性であって、第2特性とは、第1特性よりも
相対的に高い信頼性でデータを記憶することができ、か
つ第1特性よりも高速に動作することができる特性であ
る。
は、各々が2ビット以上のデータを記憶する複数の多値
データ用メモリセルを含み、第2不揮発性半導体メモリ
は、各々が1ビットのデータを記憶する複数のメモリセ
ルを含む。
領域に相対的に高信頼性を要求されるデータを書込みま
たは高速にデータを授受することが外部から要求されて
いると判断する場合には、第2不揮発性半導体メモリに
格納データを書込み、それ以外の場合には、第1不揮発
性半導体メモリに格納データを書込む。
第1不揮発性半導体メモリが動作中であれば第2不揮発
性半導体メモリに、第1不揮発性半導体メモリが動作中
でなければ第1不揮発性半導体メモリに格納データを書
込む。
外部から受ける格納データの大きさを測定する測定回路
と、測定回路の出力を受けて、格納データの大きさが基
準値以下である場合には第1不揮発性半導体メモリに格
納データを書込み、格納データの大きさが基準値を超え
る場合には第2不揮発性半導体メモリに格納データを書
込むように制御する回路とを含む。
ータの授受が無いことに応じて、第2不揮発性半導体メ
モリに既に書込んだデータを第1不揮発性半導体メモリ
に転送する。
理するための管理データを、第2不揮発性半導体メモリ
に書込む。
する誤り訂正回路をさらに備え、制御装置は、第1不揮
発性半導体メモリに格納データを書込む際には、書込デ
ータに誤り検出符号を付加して書込みを行ない、第2不
揮発性半導体メモリに前記格納データを書込む際には、
書込データに誤り検出符号を付加せずに書込みを行な
う。
システムは、複数のメモリセルを含む不揮発性メモリ領
域を備え、複数のメモリセルのそれぞれは、2値または
3値以上の多値の状態でデータを記憶し、記憶した2値
または多値のデータを読出すことが可能であり、外部と
データの授受を行ない、不揮発性メモリ領域におけるデ
ータの書込および不揮発性メモリ領域からのデータの読
出を行なうための制御装置をさらに備え、制御装置は、
格納データに応じて、相対的に高信頼性を要求されるデ
ータを書込みまたは高速にデータを授受することが外部
から要求されていると判断する場合には、2値の状態で
格納データを不揮発性メモリ領域に書込む。
外部から受ける格納データの大きさを測定する測定回路
と、測定回路の出力を受けて、格納データの大きさが基
準値以下である場合には不揮発性メモリ領域に格納デー
タを多値の状態で書込み、格納データの大きさが基準値
を超える場合には不揮発性メモリ領域に格納データを2
値の状態で書込むように制御する回路とを含む。
ための管理データを、不揮発性メモリ領域に2値の状態
で書込む。
出符号を付加する誤り訂正回路を含み、制御装置は、多
値の状態でデータを書込む際には、誤り検出符号を付加
して書込みを行ない、2値の状態でデータを書込む際に
は、誤り検出符号を付加せずに書込みを行なう。
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。
よるフラッシュメモリ1000について説明する。本発
明の実施の形態1は、多値データを記憶する領域と2値
データを記憶する領域とを混在させることができるフラ
ッシュメモリに関するものである。
0は、外部との間で信号の授受を行なうための複数のピ
ン、複数のピンに対応して設けられる入出力バッファ1
1、入出力バッファ11から出力される内部アドレス信
号をデコードするアドレスデコーダ12、入出力バッフ
ァ11から出力される内部制御信号をデコードしてコマ
ンドを発行するコマンドデコーダ13、ならびに行列状
に配置される複数の不揮発性メモリセルを含むメモリセ
ルアレイMAおよびMBを備える。
(Busy状態)、動作可能な状態であるか(Read
y状態)を示す信号R/Bを出力するR/BピンP1、
データの入出力を行なうデータ入出力ピン群P2、およ
び内部動作を制御する外部制御信号を受ける制御ピン群
P3を含む。制御ピン群P3は、チップイネーブル/C
E信号を受ける/CEピンを含む。
るメモリセルは、複数の状態に設定可能であり、2値デ
ータまたは多値データ(3値以上)を記憶する。以下で
は、多値データの一例として、“01”、“00”、
“10”、“11”を用いて説明する。多値データ/2
値データとしきい値との関係は、図44に示す対応関係
を適用する。なお、実施の形態1では、2値データ
“0”の書込要求があった場合、メモリセルを多値デー
タ“01”の状態にする。
タの書込、読出、消去等を制御するための制御用CPU
16、およびベリファイ動作を制御するためのベリファ
イ回路17を備える。制御用CPU16は、デバイス内
部のステータスを保持するステータスレジスタ18を含
む。ステータスレジスタ18の保持する情報は、外部に
出力可能である。
ルにデータを2値で記憶するか、多値で記憶するかを制
御する。コマンドデコーダ13で、2値書込コマンド/
多値書込コマンドのいずれが入力されたかを認識させ
る。制御用CPU16は、コマンドデコーダ13の出力
に応じて、2値の書込シーケンスまたは多値の書込シー
ケンスに従って、メモリセルにデータを書込むための制
御を行なう。
るメモリセルからなるセクタ(またはページ)単位で行
なう。
レスデコーダ12の出力を受けてメモリセルアレイMA
の行方向の選択をおこなうXデコーダ14A、アドレス
デコーダ12の出力を受けてメモリセルアレイMBの行
方向の選択をおこなうXデコーダ14B、メモリセルア
レイMAに対して設けられる多値フラグ部15A、メモ
リセルアレイMBに対して設けられる多値フラグ部15
B、アドレスデコーダ12の出力と制御用CPU16の
出力とに応じて動作するYデコーダ/データラッチ1
9、20、アドレスデコーダ12の出力と制御用CPU
16の出力とに応じて動作するYデコーダ/センスラッ
チ21、および多値フラグセンスラッチ部22を備え
る。Yデコーダは、メモリセルアレイの列方向の選択を
おこなう。
るように、メモリセルに2値データを記憶したか多値デ
ータを記憶したかを示す値を格納する。多値フラグ部1
5A、15Bへのデータの書込(多値なら“0”、2値
なら“1”)、多値フラグ部15A、15Bのデータの
読出は、制御用CPU16で制御する。多値フラグ部1
5A、5Bのデータは、後述するようにメモリセルから
のデータの読出と同じ手順で読出す。
は、複数の不揮発性メモリセルMと、行方向に配置され
るワード線WL00およびWL01とを含む。メモリセ
ルアレイMBは、複数の不揮発性メモリセルMと、行方
向に配置されるワード線WL10およびWL11とを含
む。ビット線BL1、BL2は、メモリセルアレイMA
およびMBの列に対応して共通に配置される。
ード線と、ドレイン領域はビット線と接続され、ソース
領域は、ソース電圧VSLを受ける。
スデコーダ12の出力するデコード信号を受ける複数の
NAND回路と複数のインバータとを含む。Xデコーダ
14Aに含まれるインバータV1aは、NAND回路N
1aの出力を反転してワード線WL00を駆動し、イン
バータV1bは、NAND回路N1bの出力を反転して
ワード線WL01を駆動する。Xデコーダ14Bに含ま
れるインバータV1cは、NAND回路N1cの出力を
反転してワード線WL10を駆動し、インバータV1d
は、NAND回路N1dの出力を反転してワード線WL
11を駆動する。
れは、多値フラグMFを含む。多値フラグMFは、メモ
リセルM(不揮発性メモリセル)と同じ構造を有する。
図においては、ワード線WL00、WL01、WL10
およびWL11のそれぞれ接続される4つの多値フラグ
MFが示されている。多値フラグMFは、セクタまたは
ページ単位で配置される。多値フラグMFは、ビット線
方向に配置される配線(ビット線BL0と称す)で多値
フラグセンスラッチ部22と接続されている。多値フラ
グMFは、同一ワード線に接続されるメモリセルMに2
値でデータを書込んだか、多値でデータを書込んだかを
示す値を記憶する。
線に対応して設けられるセンスラッチ3♯1を含む。セ
ンスラッチ3♯1は、インバータV2aおよびインバー
タV2bで構成される。
線に対応して配置されるデータラッチ1を含む。データ
ラッチ1は、インバータV3aおよびインバータV3b
で構成される。Yデコーダ/データラッチ20は、ビッ
ト線に対応して配置されるデータラッチ2を含む。デー
タラッチ2は、インバータV4aおよびインバータV4
bで構成される。
ドレインのそれぞれは、互いに異なるセンスラッチとデ
ータラッチとに電気的に接続されている。
センスラッチを介して、メモリセルに電流が流れるかど
うかを判定する。データラッチ1、2は、読出した結果
を退避するために使用する。本発明の実施の形態1で
は、1つのメモリセルから2ビットの信号を読出すた
め、データラッチ1、2を配置している。データラッチ
1、2の値を用いて、データを外部に出力する。
データを入力し、次にセンスラッチ3♯1に値を設定す
ることで、メモリセルのしきい値を変化させる。
ータV5aおよびV5bで構成されるセンスラッチ3♯
2を含む。センスラッチ3♯1および3♯2を総称的
に、センスラッチ3と記す。
とビット線との間には、信号処理回路25が配置され
る。
に、NMOSトランジスタT1、T2およびT3を含
む。なお、図3において、ラッチLは、データラッチ、
センスラッチのいずれかを示している。
の入出力ノードZ1との間に配置される。トランジスタ
T2は、ノードZ2とノードZ3との間に接続され、ゲ
ートはノードZ1と接続される。トランジスタT3は、
ノードZ3とビット線との間に接続される。
ジ処理・選択ディスチャージ処理・センス処理を行な
う。制御用CPU16は、処理に応じて、ノードZ2、
トランジスタT1のゲート、トランジスタT3のゲート
に信号を与える。
示されるように、トランジスタT1のゲートにLレベル
の信号を、ノードZ2にHレベルの信号を、トランジス
タT3のゲートにHレベルの信号を印加する。ラッチL
にラッチされる値が“1”ならば、トランジスタT2お
よびT3により、ビット線は“H”に、 “0”なら
ば、ビット線はそのまま電圧レベルを保持する。
に示されるように、トランジスタT1のゲートにLレベ
ルの信号を、ノードZ2にLレベルの信号を、トランジ
スタT3のゲートにHレベルの信号を印加する。ラッチ
Lにラッチされる値が“1”ならば、ビット線は“L”
に、 “0”ならば、ビット線はそのまま電圧レベルを
保持する。
されるように、トランジスタT1のゲートにHレベルの
信号を、ノードZ2にHまたはLレベルの信号を、トラ
ンジスタT3のゲートにLレベルの信号を印加する。ラ
ッチLは、ビット線の電位に応じて、“1”または
“0”となる。
ータの転送処理は、転送元のラッチに基づき選択プリチ
ャージ処理を行ない、転送先のラッチでセンス処理を行
なうことで実現される。
消去の概要について、図27(A)〜(D)を用いて説
明する。メモリセルMは、基板10上に形成されるソー
ス領域6およびビット線に接続されるドレイン領域7、
フローティングゲート層8、ならびにワード線と接続さ
れるコントロールゲート層9を含む。
ように、書込対象となるメモリセルに対しては、ワード
線を介してコントロールゲート層9に正の高電圧(たと
えば、18V)を印加する。この際、対応するセンスラ
ッチを“0”(0V)にして、ドレイン領域7に0Vを
印加する。なお、ソース領域6は、オープン状態とす
る。
でないメモリセルに対しては、対応するセンスラッチを
“1”(6V)にして、ドレイン領域7に6Vを印加す
る。
示されるように、コントロールゲート層9に負の高電圧
(たとえば、−16V)を印加する。この際、ソース領
域6およびドレイン領域7には0Vを印加する。メモリ
セルのしきい値は最も低い状態になる(多値データ“1
1”、2値データ“1”に対応)。
ように、ワード線を介してコントロールゲート層9に正
の電圧(たとえば、3V)を、ソース領域6およびドレ
イン領域7に0Vを印加する。そして、メモリセルに電
流が流れるか否かをセンスラッチを用いて判定する。
データの読出シーケンスの詳細について、多値データの
みを記憶する多値フラッシュメモリと比較しながら説明
する。
示される読出シーケンスを実行する。なお、多値データ
(“01”、“00”、“10”または“11”)を、
本願と同様、データラッチ1、2およびセンスラッチ3
を使用して読出すものとする。
D1、READ2、READ3)を実行する。READ
1では、ワード線電圧を3.0V、READ2では、ワ
ード線電圧を4.0V、READ3では、ワード線電圧
を2.0Vにする。
リセルアレイからデータを読出し、読出したデータ
(“1”、“1”、“0”、“0”)を、センスラッチ
3でラッチする。次にセンスラッチ3からデータラッチ
2にデータを転送する(転送処理)。
リセルアレイからデータを読出し、読出したデータ(
“1”、“0”、“0”、“0”)を、センスラッチ3
でラッチする。次にセンスラッチ3からデータラッチ1
にデータを転送する(転送処理)。
リセルアレイからデータを読出し、読出したデータ
(“1”、“1”、“1”、“0”)を、センスラッチ
3でラッチする。
照)。演算処理では、センスラッチ3からデータラッチ
1にデータを転送し(転送処理)、データラッチ1から
センスラッチ3にデータを転送する(転送反転処理)。
これにより、センスラッチ3のデータとデータラッチ1
のデータとのXOR処理が行われる。
具体的には、センスラッチ3からデータラッチ1にデー
タを転送する(転送処理)。そして、データラッチ2の
データ(“0”、“0”、“1”、“1”)と、データ
ラッチ1のデータ(“0”、“1”、“1”、“0”)
を反転したデータとを出力する。これにより、多値デー
タ(“01”、“00”、“10”、“11”)が読出
されることになる。
チの値)と各動作によりセンスラッチ3にラッチされる
値との関係は、図8に示されるようになる。
は、図9〜図11に示される多値データの読出シーケン
スを実行する。まず、制御用CPU16は、1回目の読
出動作(READ1)で多値フラグMFのデータを読出
し、この値に基づき、2回目および3回目の読出動作を
行なうか否かを判断する。多値フラグMFのデータが
“0”、すなわち同一セクタ(または同一ページ)のメ
モリセルMに多値データが記憶されていることを示す場
合、2回目、3回目の読出動作READ2、READ3
を実行する。READ1では、ワード線電圧を3.0
V、READ2では、ワード線電圧を4.0V、REA
D3では、ワード線電圧を2.0Vにする。
モリセルアレイMAのメモリセルMおよび当該メモリセ
ルMに対応する多値フラグMFのデータを読出す。メモ
リセルMのデータ(“1”、“1”、“0”、“0”)
をセンスラッチ3♯1で、多値フラグMFのデータ
(“0”)をセンスラッチ3♯2でラッチする。
め、制御用CPU16は、多値データ読出用のシーケン
スを実行する。センスラッチ3♯1からデータラッチ2
にメモリセルMの反転データを転送する(転送処理)。
モリセルMからデータを読出す。メモリセルMのデータ
( “1”、“0”、“0”、“0”)を、センスラッ
チ3♯1でラッチする。センスラッチ3♯1からデータ
ラッチ1にメモリセルMのデータを転送する(転送処
理)。
モリセルMからデータを読出す。メモリセルMのデータ
( “1”、“1”、“1”、“0”)を、センスラッ
チ3♯1でラッチする。
照)。演算処理では、メモリセルアレイMAのビット線
に対して、センスラッチ3♯1に基づき選択プリチャー
ジ処理を行ない、データラッチ1に基づき選択ディスチ
ャージ処理を行なう。これにより、データラッチ1のデ
ータとセンスラッチ3♯1のデータとのXOR処理が行
なわれる。
照)。具体的には、データラッチ1でセンス処理を行な
う。データラッチ1に、メモリセルアレイMAのビット
線の電位に対応するデータがラッチされる(“0”、
“1”、“1”、“0”)。そして、データラッチ2の
データ(“0”、“0”、“1”、“1”)と、データ
ラッチ1のデータを反転したデータとを出力する。これ
により、多値データ(“01”、“00”、“10”、
“11”)が読出されることになる。
タラッチの値)と各動作によりセンスラッチ3にラッチ
される値との関係は、図12に示されるようになる。
リ1000は、図13〜図14に示される2値データの
読出シーケンスを実行する。制御用CPU16は、1回
目の読出動作(READ1)で読出された多値フラグM
Fのデータが“1”であるならば、図13に示されるよ
うに、READ1で読出動作を終了する。
モリセルアレイMAのメモリセルMおよび当該メモリセ
ルMに対応する多値フラグMFのデータを読出す。メモ
リセルMのデータ(“1”、“1”、“0”、“0”)
をセンスラッチ3♯1で、多値フラグMFのデータ
(“1”)をセンスラッチ3♯2でラッチする。
め、制御用CPU16は、2値データ読出用のシーケン
スを実行するように制御する。センスラッチ3♯1から
データラッチ2にデータを転送する(転送処理)。デー
タラッチ2に、読出したデータの反転データがラッチさ
れる。
照)。具体的には、データラッチ2のデータ(“0”、
“0”、“1”、“1”)を出力する。これにより、2
値データ(“0”、“0”、“1”、“1”)が読出さ
れることになる。
ラッチの値)と1回の読出動作でセンスラッチ3にラッ
チされる値との関係は、図15に示されるようになる。
このように、多値フラグの値に基づき、読出動作を1回
で終了することができる。
の書込シーケンスについて、多値データのみを記憶する
多値フラッシュメモリと比較しながら説明する。
9に示される書込シーケンスを実行する。なお、多値デ
ータ(“01”、“00”、“10”または“11”)
を、本願と同様、データラッチ1、2およびセンスラッ
チ3♯1を使用して書込むものとする。
OGRAM1、PROGRAM2、PROGRAM3)
を実行する。PROGRAM1では、ワード線電圧を1
8V、PROGRAM2では、ワード線電圧を17V、
PROGRAM3では、ワード線電圧を16Vにする。
ROGRAM2でデータ“00”が、PROGRAM3
でデータ“10”が書込まれる。
〜(D)に示されるとおりである。図17(A)を参照
して、データラッチ1に1ビット目のデータ(“1”、
“0”、“0”、“1”)を、データラッチ2に2ビッ
ト目のデータ(“0”、“0”、“1”、“1”)を格
納する。データラッチ1からセンスラッチ3にデータを
転送する(転送処理)。
とセンスラッチ3との間のビット線をすべてプリチャー
ジする(“1”)。図17(C)を参照して、当該ビッ
ト線に対して、データラッチ2に基づき選択ディスチャ
ージ処理を、センスラッチ3に基づき選択ディスチャー
ジ処理を行なう。
ッチ3でセンス処理を行なう。センスラッチ3に、当該
ビット線の電位に対応するデータ(“1”、“0”、
“0”、“0”)および反転データがラッチされる。
“0”をラッチしたセンスラッチに接続されるメモリセ
ルMにデータ“01”が書込まれる。
〜(D)に示されるとおりである。図18(A)を参照
して、データラッチ1からセンスラッチ3にデータを転
送する(転送処理)。図18(B)を参照して、センス
ラッチ3に基づき、データラッチ2とセンスラッチ3と
の間のビット線に対して選択プリチャージ処理を行な
う。図18(C)を参照して、データラッチ2に基づ
き、当該ビット線に対して選択ディスチャージ処理を行
なう。図18(D)を参照して、センスラッチ3でセン
ス処理を行なう。センスラッチ3に、当該ビット線の電
位に対応するデータ(“0”、“1”、“0”、
“0”)および反転データがラッチされる。“0”をラ
ッチしたセンスラッチに接続されるメモリセルMにデー
タ“00”が書込まれる。
〜(D)に示されるとおりである。図19(A)を参照
して、データラッチ1からセンスラッチ3にデータを転
送する(転送処理)。図19(B)を参照して、センス
ラッチ3とデータラッチ1との間のビット線をすべてプ
リチャージ(“1”)する。図19(C)を参照して、
当該ビット線に対して、センスラッチ3に基づき選択デ
ィスチャージ処理を、データラッチ1に基づき選択ディ
スチャージ処理を行なう。
ッチ3でセンス処理を行なう。センスラッチ3に、当該
ビット線の電位に対応するデータ(“0”、“0”、
“1”、“0”)および反転データがラッチされる。
“0”をラッチしたセンスラッチに接続されるメモリセ
ルMにデータ“10”が書込まれる。
ッチの値)と各動作でセンスラッチ3にラッチされる値
との関係は、図20に示されるようになる。
は、多値データの書込時には、図21〜図23に示され
る書込シーケンスを実行する。
OGRAM1、PROGRAM2、PROGRAM3)
を実行する。PROGRAM1では、ワード線電圧を1
8V、PROGRAM2では、ワード線電圧を17V、
PROGRAM3では、ワード線電圧を16Vにする。
〜(D)に示されるとおりである。図22(A)を参照
して、データラッチ1に1ビット目のデータ(“1”、
“0”、“0”、“1”)を、データラッチ2に2ビッ
ト目のデータ(“0”、“0”、“1”、“1”)を格
納する。データラッチ1からセンスラッチ3♯1にデー
タを転送する(転送処理)。
ラグMFに“0”を書込むため、センスラッチ3♯2の
メモリセルアレイMA側に“0”を格納する。
イMBのビット線をすべてプリチャージする
(“1”)。図22(C)を参照して、メモリセルアレ
イMBのビット線に対して、データラッチ2に基づき選
択ディスチャージ処理を、センスラッチ3♯1に基づき
選択ディスチャージ処理を行なう。
♯1でセンス処理を行なう。センスラッチ3♯1に、当
該ビット線の電位に対応するデータ(“1”、“0”、
“0”、“0”)および反転データがラッチされる。
“0”をラッチしたセンスラッチに接続されるメモリセ
ルMにデータ“01”が書込まれる。
した多値フラッシュメモリにおけるPROGRAM2、
3の処理と同じである。これにより、データ“00”、
“10”が書込まれる。
ッチの値)と各書込動作においてセンスラッチ3にラッ
チされる値との関係は、図23に示されるようになる。
ータラッチに書込データをラッチする。そして、多値デ
ータ“01”を書込むときは、対応するセンスラッチを
“0”に、“01”以外の多値データに対応するメモリ
セルのセンスラッチを“1”にする。同様に、多値デー
タ“00”を書込むときは、対応するセンスラッチを
“0”に、“00”以外の多値データに対応するメモリ
セルのセンスラッチを“1”にする。さらに、多値デー
タ“10”を書込むときは、対応するセンスラッチを
“0”に、“10”以外の多値データに対応するメモリ
セルのセンスラッチを“1”にする。この際、多値フラ
グには、多値データであることを示す値を格納する。
値データの書込時には、図24〜図25に示される書込
シーケンスを実行する。
OGRAM1)を実行する。PROGRAM1では、ワ
ード線電圧を18Vにする。
〜(C)に示されるとおりである。図25(A)を参照
して、データラッチ2に書込データ(“0”、“0”、
“1”、“1”)を格納する。同時に、メモリセルアレ
イMA側の多値フラグMFに“1”を書込むため、セン
スラッチ3♯2のメモリセルアレイMA側に“1”を格
納する。そして、メモリセルアレイMBのビット線をす
べてプリチャージする(“1”)。
イMBのビット線に対して、データラッチ2に基づき選
択ディスチャージ処理を行なう。図25(C)を参照し
て、センスラッチ3♯1でセンス処理を行なう。センス
ラッチ3♯1に、当該ビット線の電位に対応するデータ
(“1”、“1”、“0”、“0”)および反転データ
がラッチされる。これにより、“0”をラッチしたセン
スラッチに接続されるメモリセルMにデータ“0”(デ
ータ“01”に相当)が書込まれる。
値)と1回の書込動作でセンスラッチ3にラッチされる
値との関係は、図26に示されるようになる。
場合には、データ“01”を書込んだ時点で書込み動作
を終了することができる。
フラッシュメモリ1000によると、多値データと2値
データとを混在して記憶することができる。したがっ
て、書込要求に応じて、たとえば、高い信頼性を必要と
されるデータについては2値で記憶し、また大容量のデ
ータは、多値で記憶することができる。また、多値デー
タについては、多値で、2値データについては、2値で
データを読出すことができる。
は、フラッシュメモリ1000の改良例について説明す
る。本発明の実施の形態2による制御用CPU16は、
2値データを読出す際も、多値データと同様、3回の読
出動作を行なうように制御する。そして、1回目の読出
動作と3回目の読出動作とで読出データの値が異なった
場合、より具体的には、多値データの“10”、“0
0”に相当するしきい値になっている場合、2値で記憶
させたデータのしきい値が変化していることを示す警告
を発生する。
は、2値データを再度書込むための制御を行なう。
モリにおける2値データの読出シーケンスを、図28〜
図31を用いて説明する。
に示されるように、合計3回の読出動作(READ1、
READ2、READ3)を実行する。READ1で
は、ワード線電圧を3.0V、READ2では、ワード
線電圧を4.0V、READ3では、ワード線電圧を
2.0Vにする。
データ“01”の状態(“0P”)、多値データ“0
0”の状態(“0E”)、多値データ“11”の状態
(“1P”)、または多値データ“10”の状態(“1
E”)になったとする。制御用CPU16は、“0E”
および“1E”の状態を検出し、警告を発生する。
モリセルアレイMAのメモリセルMおよび当該メモリセ
ルMに対応する多値フラグMFのデータを読出し、セン
スラッチでラッチする。センスラッチ3♯1には、メモ
リセルM(“0P”、“0E”、“1E”、“1P”)
に対応するデータ(“1”、“1”、“0”、“0”)
が、センスラッチ3♯2のメモリセルアレイMA側に
は、多値フラグMFのデータ(“1”)が格納される。
センスラッチ3♯1からデータラッチ2にデータを転送
する(転送処理)。
モリセルMからデータを読出す。読出したデータ(
“1”、“0”、“0”、“0”)を、センスラッチ3
♯1でラッチする。センスラッチ3♯1からデータラッ
チ1にデータを転送する(転送処理)。
モリセルMからデータを読出す。読出したデータ(
“1”、“1”、“1”、“0”)を、センスラッチ3
♯1でラッチする。
照)。演算処理では、メモリセルアレイMAのビット線
に対して、センスラッチ3♯1に基づき選択プリチャー
ジ処理を行ない、データラッチ1に基づき選択ディスチ
ャージ処理を行なう。これにより、データラッチ1のデ
ータとセンスラッチ3♯1のデータとのXOR処理が行
なわれる。
照)。具体的には、データラッチ1でセンス処理を行な
う。データラッチ1に、メモリセルアレイMAのビット
線の電位に対応するデータがラッチされる(“0”、
“1”、“1”、“0”)。
タラッチの値)と各動作によりセンスラッチ3♯1にラ
ッチされる値との関係は、図32に示されるようにな
る。
値データの場合(多値フラグMFが“1”)、00レベ
ル検出処理および10レベル検出処理をさらに行なう。
(図30(A)参照)、メモリセルアレイMAのビット
線をすべてプリチャージする。第2処理では(図30
(B)参照)、メモリセルアレイMAのビット線に対し
て、データラッチ1に基づき選択ディスチャージ処理を
行ない、センスラッチ3♯1でセンス処理を行なう。
リセルアレイMBのビット線に対して、センスラッチ3
♯1に基づき選択プリチャージ処理を行ない、データラ
ッチ2に基づき選択ディスチャージ処理を行なう。さら
に、第4処理として(図30(D)参照)、センスラッ
チ3♯1でセンス処理を行なう。センスラッチ3♯1
に、メモリセルアレイMBのビット線の電位に対応する
データがラッチされる(“0”、“1”、“0”、
“0”)。
ンスラッチには、他のメモリセルに対応するセンスラッ
チと異なる値が格納される。ラッチされた値を用いて、
図33に示される全ラッチ判定回路200でALL判定
処理を行なう。そして、00レベル検出処理の第4処理
が終了すると、10レベル検出処理を行なう。
1(A)参照)、データラッチ1からセンスラッチ3♯
1にデータを転送する(転送処理)。続く第2処理では
(図31(B)参照)、メモリセルアレイMBのビット
線に対して、センスラッチ3♯1に基づき選択ディスチ
ャージ処理を行ない、データラッチ2に基づき選択プリ
チャージ処理を行なう。
センスラッチ3♯1でセンス処理を行なう。センスラッ
チ3♯1に、メモリセルアレイMBのビット線の電位に
対応するデータがラッチされる(“0”、“0”、
“1”、“0”)。
ンスラッチには、他のメモリセルに対応するセンスラッ
チと異なる値が格納される。ラッチされた値を用いて、
図33に示される全ラッチ判定回路200でALL判定
処理を行なう。
200は、図33に示されるように、信号線Lと接地電
圧を受けるノードとの間に設けれる複数のNMOSトラ
ンジスタT10、T11、T12、…、信号線Lと電源
電圧を受けるノードとの間に設けられる抵抗素子R、な
らびに信号線Lの信号を反転するインバータV20およ
びV21を含む。
は、複数のセンスラッチ3♯1のそれぞれに対応して設
けられる。トランジスタT10、T11、T12、…の
それぞれは、対応するセンスラッチ3♯1の出力に応じ
てオン/オフする。
“L"レベルであれば、インバータV21から出力され
る判定値は、”H"レベルになる。
る場合、1つのセンスラッチ3♯1からHレベルの信号
が出力されるため、判定値は“L”レベルになる。この
判定値に基づき、制御用CPU16は、しきい値のずれ
を修正するため再度2値データの書込みを行うととも
に、しきい値のずれを示す警告信号を発生する。警告信
号は、たとえば、ステータスレジスタ18を介して外部
に出力する。
フラッシュメモリによると、2値データを正確に記憶す
ることができる。また、2値データのずれを検出した場
合には、外部にずれの発生を知らせることができる。
は、フラッシュメモリ1000の改良例を示す。上述し
た実施の形態1では、2値データ“0”の書込要求があ
った場合、メモリセルを多値データ“01”の状態、す
なわちしきい値が最も高い状態に設定する。
ける制御用CPU16は、2値データ“0”の書込要求
があった場合、メモリセルを、多値データ“11”の状
態に最も近い多値データ“10”の状態に設定する(図
43参照)。
シフト量が少ないので、書込み時間を短縮することがで
きる。この結果、本発明の実施の形態3によるフラッシ
ュメモリによると、高速な書込動作が実現される。
よるデータ記憶システム4000について、図34を用
いて説明する。データ記憶システム4000は、図34
に示されるように、2値フラッシュメモリ102、多値
フラッシュメモリ104Aおよび104B、ならびにカ
ウンタ/タイマ401、バッファ402、コントローラ
403、およびエラー訂正回路404を含むシステムコ
ントローラ400を備える。
揮発性メモリセルを含む。2値フラッシュメモリ102
に含まれるメモリセルには2値データが書込まれ、また
当該メモリセルからは2値データが読出される。
4Bのそれぞれは、複数の不揮発性メモリセルを含む。
多値フラッシュメモリ104Aおよび104Bのそれぞ
れに含まれるメモリセルには多値データが書込まれ、ま
た当該メモリセルからは多値データが読出される。
シュメモリ104Aおよび104Bのそれぞれは、I/
Oピンからデータを入出力する。I/Oピンは、バッフ
ァ402と接続されている。
ンから動作中であるか否かを示す信号R/B0を出力す
る。多値フラッシュメモリ104Aおよび104Bのそ
れぞれは、R/Bピンから動作中であるか否かを示す信
号R/B1、R/B2を出力する。信号R/B0、R/
B1、R/B2は、コントローラ403に入力される。
シュメモリ104Aおよび104Bのそれぞれは、コン
トローラ403から出力されるチップイネーブル信号を
/OEピンで受けて動作する。
ホストシステム4100から要求される書込データの大
きさを測定する。カウンタ/タイマ401の測定結果
は、コントローラ403に出力される。
0から転送されるデータを取込み、またフラッシュメモ
リから読出されたデータを取込む。
03の制御に基づき、バッファ402に取込まれた書込
データに誤り訂正検出信号を付加し、またホストシステ
ム4100への読出データの転送時に、バッファ402
に取込まれたデータに対してエラー訂正処理を行なう。
401の出力、信号R/B0、R/B1、R/B2をモ
ニタして、フレッシュメモリへのデータの書込みを制御
する。また、データの読出時、エラー訂正を行なうか否
かを制御する。
テム4000を駆動するためのソフトウェア、FAT情
報(フラッシュメモリのアドレスとデータ記憶システム
4000におけるアドレスとの対応を示すファイル情
報)および高速書込要求時のユーザデータは、相対的に
高信頼性かつ高速動作が可能なフラッシュメモリ102
に書込む。これら以外のユーザデータは、多値フラッシ
ュメモリ104Aおよび104Bに書込む。
シュメモリへの書込制御の第1例について、多値フラッ
シュメモリのみを複数個配置したデータ記憶システムと
対比して説明する。
図36に示される手順で書込みが行なわれる。なお、デ
ータ記憶システムが、多値フラッシュメモリをN個搭載
しているものとする。N個の多値フラッシュメモリのそ
れぞれにデバイス番号1〜Nを割当てる。ホストシステ
ムからの書込要求があると(ステップS401)、書込
対象として指定するデバイス番号(DEVICE NO)を初期
化“0”する(ステップS401)。
ントする(ステップS402)。対応する多値フラッシ
ュメモリの信号R/Bに応じて、書込可能であるか(R
eady状態)か、書込不可である(Busy状態)か
を判断する(ステップS403)。
バイス番号に対応する多値フラッシュメモリにホストシ
ステムから受けるデータを書込む(ステップS40
4)。そして、ホストシステムからの次の書込要求を受
付ける(ステップS400)。
イス番号が最大値“N”に達したか否かを判断する(ス
テップS405)。デバイス番号がNより小さければ、
デバイス番号を“1”インクリメントする処理に移る
(ステップS402)。デバイス番号が“N”である場
合には、デバイス番号を初期化“0”する処理に移る
(ステップS401)。このようにして、搭載される複
数の多値フラッシュメモリのうち、書込可能なフラッシ
ュメモリにデータを順次書込んでいく。
と、図37に示される手順で書込みが実行される。な
お、データ記憶システム4000が、N個の多値フラッ
シュメモリと1個の2値フラッシュメモリとを搭載して
いるものとする。N個の多値フラッシュメモリのそれぞ
れにデバイス番号1〜Nを、2値フラッシュメモリにデ
バイス番号(N+1)を割当てる。
ると(ステップS410)、書込対象となるデバイス番
号を初期化“0”する(ステップS411)。続いて、
デバイス番号を“1”インクリメントする(ステップS
412)。対応する多値フラッシュメモリの信号R/B
に応じて、書込可能であるか(Ready状態)か、書
込不可である(Busy状態)かを判断する(ステップ
S413)。
バイス番号に対応するフラッシュメモリにデータを書込
む(ステップS414)。そして、ホストシステム41
00からの次の書込要求を受付ける(ステップS41
0)。
イス番号が最大値“N+1”に達したか否かを判断する
(ステップS415)。デバイス番号が“N+1”より
小さければ、デバイス番号を“1”インクリメントする
処理に移る(ステップS412)。
は、対応するフラッシュメモリ(2値フラッシュメモ
リ)がReady状態かBusy状態であるかを判断す
る処理に移る(ステップS413)。
は、フラッシュメモリの状態(R/B)をモニタして、
Ready状態の多値フラッシュメモリからデータの書
込みを行なうよう制御する。そして、すべての多値フラ
ッシュメモリがBusy状態になると、2値フラッシュ
メモリにデータを書込むように制御する。この動作によ
り、データ記憶システム4000に、大容量のデータを
格納することができる。
シュメモリへの書込制御の第2例について、図38を用
いて説明する。図38を参照して、ホストシステム41
00からの書込要求があるか否かを判断する(ステップ
S420)。書込要求がある場合には、後述するデータ
の大きさによる書込制御処理(ステップS421)に移
る。
リ102に高速書込要求時のユーザデータが書込まれて
いるか否かを判断する(ステップS422)。2値フラ
ッシュメモリ102に高速書込要求時のユーザデータが
無いときには、処理を行なわない(ステップS42
3)。2値フラッシュメモリ102に高速書込要求時の
ユーザデータが書込まれているときには、2値フラッシ
ュメモリ102の当該データをバッファ402に転送さ
せる(ステップS424)。
メモリに当該データを書込む(ステップS425)。そ
して、ホストシステム4100の次の書込要求を判断す
る処理に移る(ステップS420)。
込要求が無いときには、2値フラッシュメモリ102に
書込まれた高速書込要求時のユーザデータを多値フラッ
シュメモリに移し替える。これにより、高速書込と大容
量とを両立させることができる。
(ステップS421)について、図39を用いて説明す
る。ホストシステム4100からの書込み要求があると
(ステップS430)、カウンタ/タイマ401の出力
に基づき、一定時間の大きさ(基準値)の書込データが
あるか否かを判断する。書込データの大きさが基準値以
内の場合、書込対象とするデバイス番号を初期化“0”
する(ステップS432)。続いて、デバイス番号を
“1”インクリメントして(ステップS433)、対応
するフラッシュメモリのReady/Busy状態を判
定する処理に移る(ステップS435)。
デバイス番号を“N+1”にして(ステップS43
4)、対応する2値フラッシュメモリのReady/B
usy状態を判定する処理に移る(ステップS43
5)。
態であるならば、当該フラッシュメモリにデータを書込
む(ステップS436)。そして、ホストシステム41
00からの次の書込要求を受付ける(ステップS43
0)。
の場合、デバイス番号が最大値“N+1”に達したか否
かを判断する(ステップS437)。デバイス番号が
“N+1”より小さければ、デバイス番号を“1”イン
クリメントする処理に移る(ステップS433)。
るフラッシュメモリ(2値フラッシュメモリ)がRea
dy状態かBusy状態であるかを判断する処理に移る
(ステップS435)。
は、データが大きい場合には高速なデータの書込が要求
されていると判断して、高速動作が可能な2値フラッシ
ュメモリに当該データを書込む。
フラッシュメモリの読出制御例について、図40を用い
て説明する。ホストシステム4100からの読出要求が
あると(ステップS450)、フラッシュメモリに格納
される対応するデータがバッファ402に転送される
(ステップS451)。
値フラッシュメモリから読出された多値データであるか
否かを判断する(ステップS452)。
れた場合、エラー訂正回路404におけるエラー訂正処
理を行なわず、バッファ402からホストシステム41
00へデータを転送する処理に移る(ステップS45
6)。
れた場合、バッファ402に転送されたデータをエラー
訂正回路404に送る(ステップS453)。エラー訂
正回路404においてエラー訂正処理が実施される(ス
テップS454)。エラー訂正後のデータは、バッファ
402に格納する(ステップS455)。そして、バッ
ファ402からホストシステム4100へデータを転送
する処理に移る(ステップS456)。
み時には、誤り訂正符号を付けず、多値フラッシュメモ
リへの書込み時には、誤り訂正符号を付加しておく。そ
して、ホストシステム4100からのデータ読出要求に
対し、高信頼性の2値フラッシュメモリからデータを読
出した場合には、エラー訂正を行なわず、多値フラッシ
ュメモリからデータを読出した場合には、エラー訂正を
行なってからホストシステム4100にデータを転送す
るよう制御する。これにより、高速動作を実現すること
ができる。
よるデータ記憶システム5000について、図41を用
いて説明する。データ記憶システム5000は、図41
に示されるように、多値/2値フラッシュメモリ100
A、100Bおよび100C、ならびにシステムコント
ローラ400を含む。多値/2値フラッシュメモリ10
0A〜100Cは、実施の形態1、2または3で説明し
た構成を有し、メモリセルに2値データまたは多値デー
タを記憶させることができる。
示されるように、フラッシュメモリ100A、100B
に、ユーザデータを多値データで、高速書込要求時のユ
ーザデータを2値データで書込み、フラッシュメモリ1
00Cに、ユーザデータを多値データで、高速書込要求
時のユーザデータ、データ記憶システムを駆動するため
のソフトウェアおよびFAT情報(フラッシュメモリの
アドレスとデータ記憶システム5000におけるアドレ
スとの対応を示すファイル情報)を2値データで書込む
ことができる。
ステム4100から受ける書込みデータの種類に応じ
て、多値で記憶させるか2値で記憶させるかを制御す
る。また、システムコントローラ400は、データの種
類に応じて、エラー訂正を行なう否かを制御することも
可能である。
モリに高速書込要求時のユーザデータ(2値データ)が
書込まれているときには、当該データをバッファ402
に転送させ、バッファ402を介して、多値の状態で当
該データを記憶させることも可能である。
リ102に未使用領域が多く残っているにもかかわらず
多値フラッシュメモリには未使用領域が無くなり、また
は、多値フラッシュメモリに未使用領域が多く残ってい
るにもかかわらず2値フラッシュメモリ102には未使
用領域が無くなることもあり得る。
データ/2値データを書込み、書込んだ多値データ/値
データを読出すことができるフラッシュメモリを配置す
る。これにより、メモリ空間を有効に使用しつつ、信頼
性の高いかつ高速動作が行なうことが可能になる。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
装置によると、要求に応じて、2値データまたは3以上
の多値データを書込み、読出すことができる。これによ
り、大容量のデータを記憶しつつ、必要に応じて、高信
頼性かつ高速にデータを書込みかつ読出すことができ
る。
は、請求項3に係る不揮発性半導体記憶装置であって、
2値データを記憶したメモリセルに対して、しきい値の
ずれを検出することができる。
は、請求項3に係る不揮発性半導体記憶装置であって、
2値データを記憶したメモリセルに対して、しきい値の
ずれを検出した場合、再度2値データを書込み(データ
修復)することができる。
は、請求項1に係る不揮発性半導体記憶装置であって、
書込/読出単位(セクタ、ページ)毎にフラグを配置す
る。これにより、2値データを書込んだか多値データを
書込んだかを示す値をフラグに格納することができる。
は、請求項6に係る不揮発性半導体記憶装置であって、
フラグをメモリセルと同じ構造とする。これにより、メ
モリセルの書込/読出と同時に、フラグに対する書込/
読出を行なうことが容易にできる。
は、請求項6に係る不揮発性半導体記憶装置であって、
メモリセルへの書込みと同時に、フラグに、メモリセル
に2値データを書込んだか多値データを書込んだかを記
憶させることができる。
は、請求項6に係る不揮発性半導体記憶装置であって、
外部から2値データの書込要求がある場合には、2値デ
ータの書込シーケンスを、外部から多値データの書込要
求がある場合には、多値データの書込シーケンスを実行
することができる。
は、請求項6に係る不揮発性半導体記憶装置であって、
フラグに基づき、書込/読出単位ごとに、2値データま
たは多値データを読出すことができる。
は、請求項1に係る不揮発性半導体記憶装置であって、
書込要求に応じて、書込対象となるメモリセルが第1状
態または第2状態になるように制御し、読出動作におい
ては、読出対象となるメモリセルが、第1状態か他の状
態かを判定する。これにより、2値データの書込み/読
出を行なうことができる。
ムは、互いに特性の異なる不揮発性半導体メモリを少な
くとも2つ備え、格納データに応じて該当する特性を有
する不揮発性半導体メモリにデータを記憶することがで
きる。特に、所定の信頼性でデータを記憶し、かつ所定
の処理速度で動作することができる第1不揮発性半導体
メモリと、第1不揮発性半導体メモリよりも相対的に高
い信頼性でデータを記憶することができ、かつ前記第1
特性よりも高速に動作することができる第2不揮発性半
導体メモリとを用いることで、大容量で、高信頼性かつ
高速なデータ処理を実行することができる。
請求項13に係るデータ記憶システムであって、2値デ
ータを記憶する第2不揮発性半導体メモリと、多値デー
タを記憶する第1不揮発性半導体メモリとを用いること
ができる。
請求項13に係るデータ記憶システムであって、相対的
に高信頼性を要求されるデータを書込みまたは高速にデ
ータを授受することが前記外部から要求されていると判
断する場合には、2値データ対応の不揮発性半導体メモ
リにデータを書込むことができる。
請求項13に係るデータ記憶システムであって、格納デ
ータを、第1不揮発性半導体メモリが動作中であれば第
2不揮発性半導体メモリに、第1不揮発性半導体メモリ
が動作中でなければ第1不揮発性半導体メモリに格納デ
ータを書込むことができる。
請求項13に係るデータ記憶システムであって、一定期
間内に、前記外部から受ける格納データの大きさを測定
する測定回路を備えることにより、前記格納データの大
きさが前記基準値を超える場合には高速で書込みが要求
されていると判断して、2値データ対応の不揮発性半導
体メモリに格納データを書込むことができる。
請求項13に係るデータ記憶システムであって、外部と
の間でデータの授受が無いことに応じて、2値データ対
応の不揮発性半導体メモリに書込んだ2値データを、多
値データ対応の不揮発性半導体メモリに多値データとし
て記憶させることができる。
請求項13に係るデータ記憶システムであって、メモリ
領域を管理するための管理データについては、2値デー
タ対応の不揮発性半導体メモリに2値データとして記憶
させる。これにより、管理データに関する誤読出しの確
率が低減するため、システムに致命的なエラーを引起こ
す可能性が低減される。
請求項13に係るデータ記憶システムであって、2値デ
ータについては、誤り訂正処理を実行しない。これによ
り、高速なデータ処理が実現される。
ムは、2値または多値の状態でデータを記憶することが
できる複数のメモリセルを含み、外部からの受けるデー
タに応じて、2値の状態または多値の状態でデータを格
納することができる。これにより、大容量で、高信頼性
かつ高速なデータ処理を実行することができる。
請求項22に係るデータ記憶システムであって、一定期
間内に、前記外部から受ける格納データの大きさを測定
する測定回路を備えることにより、前記格納データの大
きさが前記基準値を超える場合には高速で書込みが要求
されていると判断して、2値の状態でデータを書込むこ
とができる。
請求項22に係るデータ記憶システムであって、メモリ
領域を管理するための管理データについては、2値でデ
ータを記憶させる。これにより、管理データに関する誤
読出しの確率が低減するため、システムに致命的なエラ
ーを引起こす可能性が低減される。
請求項22に係るデータ記憶システムであって、2値デ
ータについては、誤り訂正処理を実行しない。これによ
り、高速なデータ処理が実現される。
リ1000の全体構成の概要を示すブロック図である。
示す回路図である。
めの回路図である。
選択ディスチャージ処理・センス処理における信号の状
態を示す図である。
ワード線電圧を示す図である。
おける読出シーケンス(READ1〜READ3)を示
す図である。
リにおける読出シーケンスを示す図である。
データとセンスラッチの値との関係を示す図である。
動作時におけるワード線電圧を示す図である。
00における多値データの読出シーケンス(READ1
〜READ3)を示す図である。
1000における多値データの読出シーケンスを示す図
である。
出動作時におけるデータとセンスラッチの値との関係を
示す図である。
出動作時におけるワード線電圧を示す図である。
1000における2値データの読出シーケンスについて
説明するための図である。
出動作時におけるデータとセンスラッチの値との関係を
示す図である。
るワード線電圧を示す図である。
における書込シーケンス(PROGRAM1)について
説明するための図である。
における書込シーケンス(PROGRAM2)について
説明するための図である。
における書込シーケンス(PROGRAM3)について
説明するための図である。
るデータとセンスラッチの値との関係を示す図である。
込動作時におけるワード線電圧を示す図である。
00における多値データの書込シーケンス(PROGR
AM1)を示す図である。
込動作時におけるデータとセンスラッチの値との関係を
示す図である。
込動作時におけるワード線電圧を示す図である。
00における2値データの書込シーケンス(PROGR
AM1)を示す図である。
込動作時におけるデータとセンスラッチの値との関係を
示す図である。
00の書込/消去/読出時における電圧関係を説明する
ための図である。
モリの2値データ読出時におけるワード線電圧を示す図
である。
によるフラッシュメモリにおける2値データの読出シー
ケンスを示す図である。
における00レベル検出処理の内容を示す図である。
における10レベル検出処理の内容を示す図である。
ンスラッチの値との関係を示す図である。
図である。
ステム4000について説明するための図である。
レス空間上のデータ配置例を示す図である。
たデータ記憶システムにおける書込制御を示すフローチ
ャートである。
の書込制御を示すフローチャートである。
の書込制御を示すフローチャートである。
データの大きさによる書込制御処理を示すフローチャー
トである。
制御を示すフローチャートである。
ステム5000について説明するための図である。
レス空間上のデータ配置例を示す図である。
である。
2値データとの関係を示す図である。
チ、11 入出力バッファ、12 アドレスデコーダ、
13 コマンドデコーダ、14A,14B Xデコー
ダ、15A,15B 多値フラグ部、16 制御用CP
U、17 ベリファイ回路、18 ステータスレジス
タ、19,20 Yデコーダ/データラッチ、21 Y
デコーダ/センスラッチ、22 多値フラグセンスラッ
チ部、25 信号処理部、100A〜100C 多値/
2値フラッシュメモリ、102 2値フラッシュメモ
リ、104A,104B 多値フラッシュメモリ、40
0 システムコントローラ、401 カウンタ/タイ
マ、402 バッファ402 コントローラ、404
エラー訂正回路、1000 フラッシュメモリ、400
0 データ記憶システム、4100 ホストシステム、
MA,MB メモリセルアレイ、M メモリセル、MF
多値フラグ。
Claims (25)
- 【請求項1】 複数のメモリセルを含む不揮発性メモリ
セルアレイと、 前記複数のメモリセルに対する書込動作、読出動作およ
び消去動作を制御するための制御回路とを備え、 前記制御回路は、 書込要求に応じて、書込対象となるメモリセルに2値デ
ータまたは3値以上の多値データを書込み、前記読出動
作時、読出対象となるメモリセルの書込内容に応じて、
前記2値データまたは前記多値データを読出す、不揮発
性半導体記憶装置。 - 【請求項2】 前記制御回路は、 前記書込対象となるメモリセルを、前記2値データの書
込みの際には、消去状態である第1状態または前記第1
状態と異なる第n状態のいずれか1つに設定し、前記多
値データの書込みの際には、前記第1状態から前記第n
状態までの互いに異なる合計n個(3個以上)の状態の
うちいずれか1つに設定する、請求項1に記載の不揮発
性半導体記憶装置。 - 【請求項3】 前記制御回路は、 前記読出動作時、前記2値データを書込んだメモリセル
については、前記第1状態から前記第k状態(ただし、
前記k<前記n)まで、または第(k+1)状態から前
記第n状態までのいずれに属するかを判定し、前記多値
データを書込んだメモリセルについては、前記合計n個
の状態のうちのいずれに属するかを判定する、請求項2
に記載の不揮発性半導体記憶装置。 - 【請求項4】 前記制御回路は、 前記読出動作時、前記2値データを書込んだメモリセル
が前記合計n個の状態のうちのいずれに属するかを判定
し、前記第1状態または前記第n状態と異なる状態に属
すると判定された場合に、外部に前記2値データが変化
したことを示す警告信号を出力する、請求項3に記載の
不揮発性半導体記憶装置。 - 【請求項5】 前記制御回路は、 前記読出動作時、前記2値データを書込んだメモリセル
が前記合計n個の状態のうちのいずれに属するかを判定
し、前記第1状態または前記第n状態と異なる状態に属
すると判定された場合に、前記メモリセルに対して再度
前記2値データを書込むための書込動作を行なう、請求
項3に記載の不揮発性半導体記憶装置。 - 【請求項6】 前記複数のメモリセルは、 一括して前記書込動作および前記読出動作の対象となる
複数の書込/読出単位に分割され、 前記複数の書込/読出単位のそれぞれに対して配置され
る複数のフラグをさらに備え、 前記複数のフラグのそれぞれは、 対応する書込/読出単位のメモリセルに前記2値データ
を書込んだか、前記多値データを書込んだかを示す値を
格納する、請求項1に記載の不揮発性半導体記憶装置。 - 【請求項7】 前記フラグは、 前記メモリセルと同じ構造を有する、請求項6に記載の
不揮発性半導体記憶装置。 - 【請求項8】 前記制御回路は、 前記書込動作において、前記書込対象となる書込/読出
単位に前記2値データまたは前記多値データを書込むと
同時に、対応するフラグに前記2値データを書込んだか
前記多値データを書込んだかを示す値を書込む、請求項
6に記載の不揮発性半導体記憶装置。 - 【請求項9】 前記制御回路は、 外部から受ける前記書込要求に応じて、前記書込対象と
なる書込/読出単位に対して、前記2値データを書込む
ための第1書込シーケンス、または前記多値データを書
込むための第2書込シーケンスを実行する、請求項6に
記載の不揮発性半導体記憶装置。 - 【請求項10】 前記制御回路は、 前記読出動作において、前記読出対象となる書込/読出
単位に対応するフラグの値に基づき、前記読出対象とな
る書込/読出単位に前記2値データが書込まれている場
合には、前記2値データを読出すための第1読出シーケ
ンスを、前記多値データが書込まれている場合には、前
記多値データを読出すための第2読出シーケンスを実行
する、請求項6に記載の不揮発性半導体記憶装置。 - 【請求項11】 前記複数のメモリセルのそれぞれは、 消去状態である第1状態と前記第1状態に最も近い第2
状態とを含む、互いに異なる合計n個の状態(前記n
は、3以上)を有し、前記制御回路は、 前記2値データの書込時には、前記書込対象となるメモ
リセルを前記第1状態または前記第2状態に設定し、前
記2値データの読出時には、前記読出対象となるメモリ
セルが、前記第1状態または前記合計n個の状態のうち
前記第1状態を除く状態のいずれに属するかを判定す
る、請求項1に記載の不揮発性半導体記憶装置。 - 【請求項12】 第1特性を有する第1不揮発性半導体
メモリと、前記第1特性と異なる第2特性を有する第2
不揮発性半導体メモリとを含むメモリ領域と、 外部とデータの授受を行ない、前記メモリ領域における
データの書込および前記メモリ領域からのデータの読出
を行なうための制御装置とを備え、 前記制御装置は、 前記外部から受ける前記メモリ領域に書込むための格納
データに応じて、前記第1特性に合致した書込みが要求
されているか、前記第2特性に合致した書込みが要求さ
れているかを判断し、前記判断に応じて、前記第1不揮
発性半導体メモリまたは前記第2不揮発性半導体メモリ
に前記格納データを書込む、データ記憶システム。 - 【請求項13】 前記第1特性とは、 所定の信頼性でデータを記憶し、かつ所定の処理速度で
動作することができる特性であって、 前記第2特性とは、 前記第1特性よりも相対的に高い信頼性でデータを記憶
することができ、かつ前記第1特性よりも高速に動作す
ることができる特性である、請求項12に記載のデータ
記憶システム。 - 【請求項14】 前記第1不揮発性半導体メモリは、 各々が2ビット以上のデータを記憶する複数の多値デー
タ用メモリセルを含み、 前記第2不揮発性半導体メモリは、 各々が1ビットのデータを記憶する複数のメモリセルを
含む、請求項13に記載のデータ記憶システム。 - 【請求項15】 前記制御装置は、 前記格納データに応じて、相対的に高信頼性を要求され
るデータを書込みまたは高速にデータを授受することが
前記外部から要求されていると判断する場合には、前記
第2不揮発性半導体メモリに前記格納データを書込み、
それ以外の場合には、前記第1不揮発性半導体メモリに
前記格納データを書込む、請求項13に記載のデータ記
憶システム。 - 【請求項16】 前記制御装置は、 前記格納データを、前記第1不揮発性半導体メモリが動
作中であれば前記第2不揮発性半導体メモリに、前記第
1不揮発性半導体メモリが動作中でなければ前記第1不
揮発性半導体メモリに前記格納データを書込む、請求項
13に記載のデータ記憶システム。 - 【請求項17】 前記制御装置は、 一定期間内に、前記外部から受ける格納データの大きさ
を測定する測定回路と、 前記測定回路の出力を受けて、前記格納データの大きさ
が基準値以下である場合には前記第1不揮発性半導体メ
モリに前記格納データを書込み、前記格納データの大き
さが前記基準値を超える場合には前記第2不揮発性半導
体メモリに前記格納データを書込むように制御する回路
とを含む、請求項13に記載のデータ記憶システム。 - 【請求項18】 前記制御装置は、 前記外部との間でデータの授受が無いことに応じて、前
記第2不揮発性半導体メモリに既に書込んだデータを前
記第1不揮発性半導体メモリに転送する、請求項13に
記載のデータ記憶システム。 - 【請求項19】 前記制御装置は、 前記メモリ領域を管理するための管理データを、前記第
2不揮発性半導体メモリに書込む、請求項13に記載の
データ記憶システム。 - 【請求項20】 データに誤り検出符号を付加する誤り
訂正回路をさらに備え、 前記制御装置は、 前記第1不揮発性半導体メモリに前記格納データを書込
む際には、前記格納データに前記誤り検出符号を付加し
て書込みを行ない、前記第2不揮発性半導体メモリに前
記格納データを書込む際には、前記格納データに前記誤
り検出符号を付加せずに書込みを行なう、請求項13に
記載のデータ記憶システム。 - 【請求項21】 複数のメモリセルを含む不揮発性メモ
リ領域を備え、 前記複数のメモリセルのそれぞれは、 2値または3値以上の多値の状態でデータを記憶し、記
憶した前記2値または前記多値のデータを読出すことが
可能であり、 外部とデータの授受を行ない、前記不揮発性メモリ領域
におけるデータの書込および前記不揮発性メモリ領域か
らのデータの読出を行なうための制御装置をさらに備
え、 前記制御装置は、 前記格納データに応じて、相対的に高信頼性を要求され
るデータを書込みまたは高速にデータを授受することが
前記外部から要求されていると判断する場合には、前記
2値の状態で前記格納データを前記不揮発性メモリ領域
に書込む、データ記憶システム。 - 【請求項22】 前記複数のメモリセルのそれぞれは、 消去状態である第1状態から第n状態(前記nは、3以
上)までの合計n個の状態に設定可能であり、前記2値
の状態でデータが書込まれる場合には、前記第1状態ま
たは前記第1状態と異なる状態に設定され、前記多値の
状態でデータが書込まれる場合には、前記合計n個の状
態のうちのいずれかの状態に設定される、請求項21に
記載のデータ記憶システム。 - 【請求項23】 前記制御装置は、 一定期間内に、前記外部から受ける格納データの大きさ
を測定する測定回路と、 前記測定回路の出力を受けて、前記格納データの大きさ
が基準値以下である場合には前記不揮発性メモリ領域に
前記格納データを前記多値の状態で書込み、前記格納デ
ータの大きさが前記基準値を超える場合には前記不揮発
性メモリ領域に前記格納データを前記2値の状態で書込
むように制御する回路とを含む、請求項22に記載のデ
ータ記憶システム。 - 【請求項24】 前記制御装置は、 前記不揮発性メモリ領域を管理するための管理データ
を、前記不揮発性メモリ領域に前記2値の状態で書込
む、請求項22に記載のデータ記憶システム。 - 【請求項25】 前記制御装置は、 データに誤り検出符号を付加する誤り訂正回路を含み、 前記制御装置は、 前記多値の状態でデータを書込む際には、前記誤り検出
符号を付加して書込みを行ない、前記2値の状態でデー
タを書込む際には、前記誤り検出符号を付加せずに書込
みを行なう、請求項22に記載のデータ記憶システム。
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