JP2001210082A - 不揮発性半導体記憶装置およびデータ記憶システム - Google Patents

Abstract

(57)【要約】 【課題】 大容量であって、高信頼性かつ高速動作を確
保できる不揮発性半導体記憶装置およびデータ記憶シス
テムを提供する。 【解決手段】 本発明の実施の形態によるフラッシュメ
モリは、不揮発性メモリセルを含むメモリセルアレイＭ
Ａ、ＭＢと、多値フラグ部１５Ａ、１５Ｂと、メモリセ
ルアレイおよび多値フラグ部に対するデータの書込み、
読出し、消去を制御する制御用ＣＰＵ１６とを備える。
多値フラグ部は、メモリセルに書込んだデータが２値デ
ータであるか多値データであるかを示す値を記憶する。
多値フラグ部の値により、２値データについては、２値
用の読出シーケンスで、多値データについては、多値用
の読出シーケンスでデータを読出すことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびデータ記憶システムに関し、特に、電気
的に書込／消去可能な不揮発性半導体メモリセルを使用
する構成に関するものである。

【０００２】

【従来の技術】電気的に書込み消去が可能な不揮発性半
導体メモリ（フラッシュメモリ）は、基板上での書換え
が可能であるという長所を生かして、当初、プログタム
コード格納用メモリとしてＥＰＲＯＭやマスクＲＯＭの
代替として普及した。

【０００３】近年では、半導体加工技術の微細化が進歩
したため、画像データや音声データを記憶できる大容量
フラッシュメモリが登場し、デジタススチルカメラや携
帯オーディオへの応用が急速に進んでいる。

【０００４】しかし、動画データの記録を可能にするた
めにフラッシュメモリにはさらなる大容量化が要求され
ている。

【０００５】フラッシュメモリのさらなる大容量化実現
のための重要な技術として、半導体加工技術の微細化と
ならんで、多値化の技術が挙げられる。フラッシュメモ
リは、一般的に絶縁膜によって周囲と絶縁されたフロー
ティングゲートに高電界をかけ、電荷を注入するまたは
放出することにより、メモリセルのしきい値を変化させ
て、データを記憶する。

【０００６】通常のフラッシュメモリ（２値フラッシュ
メモリ）の場合、メモリのしきい値の高い状態を“１”
（または“０”）、メモリセルのしきい値の低い状態を
“０”（または“１”）に対応させている。

【０００７】多値技術を用いたフラッシュメモリ（多値
フラッシュメモリ）の場合、メモリセルのしきい値を３
以上の複数の状態に設定する。たとえば、４値を記憶す
ることができるフラッシュメモリでは、メモリセルのし
きい値を４つの状態にして、順に、“１１”（しきい値
の最も低い状態）、“１０”、“００”、“０１”（し
きい値の最も高い状態）に対応させる。これにより、１
つのメモリセルに２ビットのデータを記憶することがで
きる。メモリセルの物理的な状態と論理的なデータとの
対応は、２値フラッシュメモリと同様、任意に定めるこ
とができることは言うまでもない。

【０００８】

【発明が解決しようとする課題】ところで、多値フラッ
シュメモリを実現するにあたり、メモリセルに“１”
（または“０”）を記憶して、長時間放置した後に当該
データを読出すと、“０”（または“１”）になるとい
う重要な問題がある。

【０００９】この問題点は、物理的には、主としてフロ
ーティングゲートに注入された電子が絶縁膜にエネルギ
ー障壁を通り抜けて半導体基板またはゲートに放出され
るため、もしくは半導体基板またはゲートから注入され
ることによりメモリセルのしきい値が変化するために起
こる。

【００１０】図４４を参照して、２値フラッシュメモリ
の場合、たとえば、“１”状態のしきい値を１Ｖ〜１．
７Ｖ、“０”状態のしきい値を４．３Ｖ以上とし、読出
時の判定しきい値を３Ｖとする。この場合、“１”状態
および“０”状態のいずれも、１．３Ｖの読出し余裕が
ある。この場合、１．３Ｖに相当する電子が注入／放出
されると、誤読出しが生じる。

【００１１】これに対し、多値フラッシュメモリの場
合、たとえば、“１１”状態のしきい値を１Ｖ〜１．７
Ｖ、“１０”状態のしきい値を２．３Ｖ〜２．７Ｖ、
“００”状態のしきい値を３．３Ｖ〜３．７Ｖ、“０
１”状態のしきい値を４．３Ｖ以上とする。読出し時の
判定しきい値を２Ｖ、３Ｖ、４Ｖとすると、それぞれの
状態の読出し余裕は、０．３Ｖしかない。したがって、
０．３Ｖに相当する電子が注入／放出されると、誤読出
しが生じることになる。

【００１２】図４４のＦ１で表わされるＶｇｓ−Ｉｇｓ
特性を有するメモリセルが、フローティングゲートから
電子が放出されることにより、Ｆ２で表わされるＶｇｓ
−Ｉｇｓ特性を有するメモリセルと同じ状態になった場
合、多値フラッシュメモリでは、書込まれた“０１”の
データが、“００”と誤読み出しされてしまう。

【００１３】同様に、Ｆ３で表わされるＶｇｓ−Ｉｇｓ
特性を有するメモリセルが、Ｆ４で表わされるＶｇｓ−
Ｉｇｓ特性を有するメモリセルと同じ状態になった場
合、多値フラッシュメモリでは、書込まれた“１１”の
データが、“１０”と誤読み出しされてしまう。

【００１４】これに対し、２値フラッシュメモリでは、
Ｆ１の状態のメモリセルがＦ２の状態になった場合であ
っても、またはＦ３の状態のメモリセルがＦ４の状態に
なっても、正しくデータが読み出される。

【００１５】このように、多値フラッシュメモリと２値
フラッシュメモリでは、互いに物理的には同等のデータ
保持特性を有するにもかかわらず、データの信頼性は多
値フラッシュメモリより２値フラッシュメモリのほうが
優れている。また、データ転送速度の点からは、２値フ
ラッシュメモリのほうが優れている。その一方で、上述
したように、コストおよび大容量化の点では、多値フラ
ッシュメモリのほうが優れている。したがって、今後
は、これらのすべての特性を有効に生かしたデバイスの
開発が要請される。

【００１６】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は、メモリの大容量
を実現し、かつデータの信頼性、高速動作を可能にする
不揮発性半導体記憶装置およびデータ記憶システムを提
供することにある。

【００１７】

【課題を解決するための手段】この発明の一つの局面に
よる半導体記憶装置は、複数のメモリセルを含む不揮発
性メモリセルアレイと、複数のメモリセルに対する書込
動作、読出動作および消去動作を制御するための制御回
路とを備え、制御回路は、書込要求に応じて、書込対象
となるメモリセルに２値データまたは３値以上の多値デ
ータを書込み、読出動作時、読出対象となるメモリセル
の書込内容に応じて、２値データまたは多値データを読
出す。

【００１８】好ましくは、制御回路は、書込対象となる
メモリセルを、２値データの書込みの際には、消去状態
である第１状態または第１状態と異なる第ｎ状態のいず
れか１つに設定し、多値データの書込みの際には、第１
状態から第ｎ状態までの互いに異なる合計ｎ個（３個以
上）の状態のうちいずれか１つに設定する。さらに、制
御回路は、読出動作時、２値データを書込んだメモリセ
ルについては、第１状態から第ｋ状態（ただし、ｋ＜
ｎ）まで、または第（ｋ＋１）状態から第ｎ状態までの
いずれに属するかを判定し、多値データを書込んだメモ
リセルについては、合計ｎ個の状態のうちのいずれに属
するかを判定する特に、読出動作時、２値データを書込
んだメモリセルが合計ｎ個の状態のうちのいずれに属す
るかを判定し、第１状態または第ｎ状態と異なる状態に
属すると判定された場合に、外部に２値データが変化し
たことを示す警告信号を出力する。または、前記読出動
作時、２値データを書込んだメモリセルが合計ｎ個の状
態のうちのいずれに属するかを判定し、第１状態または
第ｎ状態と異なる状態に属すると判定された場合に、メ
モリセルに対して再度前記２値データを書込むための書
込動作を行なう。

【００１９】好ましくは、複数のメモリセルは、一括し
て書込動作および読出動作の対象となる複数の書込／読
出単位に分割され、複数の書込／読出単位のそれぞれに
対して配置される複数のフラグをさらに備え、複数のフ
ラグのそれぞれは、対応する書込／読出単位のメモリセ
ルに２値データを書込んだか、多値データを書込んだか
を示す値を格納する。特に、フラグは、メモリセルと同
じ構造を有する。

【００２０】特に、制御回路は、書込動作において、書
込対象となる書込／読出単位に２値データまたは多値デ
ータを書込むと同時に、対応するフラグに２値データを
書込んだか多値データを書込んだかを示す値を書込む。

【００２１】特に、制御回路は、外部から受ける書込要
求に応じて、書込対象となる書込／読出単位に対して、
２値データを書込むための第１書込シーケンス、または
多値データを書込むための第２書込シーケンスを実行す
る。そして、制御回路は、読出動作において、読出対象
となる書込／読出単位に対応するフラグの値に基づき、
読出対象となる書込／読出単位に２値データが書込まれ
ている場合には、２値データを読出すための第１読出シ
ーケンスを、多値データが書込まれている場合には、多
値データを読出すための第２読出シーケンスを実行す
る。

【００２２】好ましくは、複数のメモリセルのそれぞれ
は、消去状態である第１状態と第１状態に最も近い第２
状態とを含む、互いに異なる合計ｎ個の状態（ｎは、３
以上）を有し、制御回路は、２値データの書込時には、
書込対象となるメモリセルを第１状態または第２状態に
設定し、２値データの読出時には、読出対象となるメモ
リセルが、第１状態または合計ｎ個の状態のうち第１状
態を除く状態のいずれに属するかを判定する。

【００２３】この発明のさらなる局面によるデータ記憶
システムは、第１特性を有する第１不揮発性半導体メモ
リと、第１特性と異なる第２特性を有する第２不揮発性
半導体メモリとを含むメモリ領域と、外部とデータの授
受を行ない、メモリ領域におけるデータの書込およびメ
モリ領域からのデータの読出を行なうための制御装置と
を備え、制御装置は、外部から受けるメモリ領域に書込
むための格納データに応じて、第１特性に合致した書込
みが要求されているか、第２特性に合致した書込みが要
求されているかを判断し、判断に応じて、第１不揮発性
半導体メモリまたは第２不揮発性半導体メモリに格納デ
ータを書込む。

【００２４】好ましくは、第１特性とは、所定の信頼性
でデータを記憶し、かつ所定の処理速度で動作すること
ができる特性であって、第２特性とは、第１特性よりも
相対的に高い信頼性でデータを記憶することができ、か
つ第１特性よりも高速に動作することができる特性であ
る。

【００２５】好ましくは、第１不揮発性半導体メモリ
は、各々が２ビット以上のデータを記憶する複数の多値
データ用メモリセルを含み、第２不揮発性半導体メモリ
は、各々が１ビットのデータを記憶する複数のメモリセ
ルを含む。

【００２６】好ましくは、格納データに応じて、メモリ
領域に相対的に高信頼性を要求されるデータを書込みま
たは高速にデータを授受することが外部から要求されて
いると判断する場合には、第２不揮発性半導体メモリに
格納データを書込み、それ以外の場合には、第１不揮発
性半導体メモリに格納データを書込む。

【００２７】好ましくは、制御装置は、格納データを、
第１不揮発性半導体メモリが動作中であれば第２不揮発
性半導体メモリに、第１不揮発性半導体メモリが動作中
でなければ第１不揮発性半導体メモリに格納データを書
込む。

【００２８】好ましくは、制御装置は、一定期間内に、
外部から受ける格納データの大きさを測定する測定回路
と、測定回路の出力を受けて、格納データの大きさが基
準値以下である場合には第１不揮発性半導体メモリに格
納データを書込み、格納データの大きさが基準値を超え
る場合には第２不揮発性半導体メモリに格納データを書
込むように制御する回路とを含む。

【００２９】好ましくは、制御装置は、外部との間でデ
ータの授受が無いことに応じて、第２不揮発性半導体メ
モリに既に書込んだデータを第１不揮発性半導体メモリ
に転送する。

【００３０】好ましくは、制御装置は、メモリ領域を管
理するための管理データを、第２不揮発性半導体メモリ
に書込む。

【００３１】好ましくは、データに誤り検出符号を付加
する誤り訂正回路をさらに備え、制御装置は、第１不揮
発性半導体メモリに格納データを書込む際には、書込デ
ータに誤り検出符号を付加して書込みを行ない、第２不
揮発性半導体メモリに前記格納データを書込む際には、
書込データに誤り検出符号を付加せずに書込みを行な
う。

【００３２】この発明のさらなる局面によるデータ記憶
システムは、複数のメモリセルを含む不揮発性メモリ領
域を備え、複数のメモリセルのそれぞれは、２値または
３値以上の多値の状態でデータを記憶し、記憶した２値
または多値のデータを読出すことが可能であり、外部と
データの授受を行ない、不揮発性メモリ領域におけるデ
ータの書込および不揮発性メモリ領域からのデータの読
出を行なうための制御装置をさらに備え、制御装置は、
格納データに応じて、相対的に高信頼性を要求されるデ
ータを書込みまたは高速にデータを授受することが外部
から要求されていると判断する場合には、２値の状態で
格納データを不揮発性メモリ領域に書込む。

【００３３】好ましくは、制御装置は、一定期間内に、
外部から受ける格納データの大きさを測定する測定回路
と、測定回路の出力を受けて、格納データの大きさが基
準値以下である場合には不揮発性メモリ領域に格納デー
タを多値の状態で書込み、格納データの大きさが基準値
を超える場合には不揮発性メモリ領域に格納データを２
値の状態で書込むように制御する回路とを含む。

【００３４】特に、制御装置は、メモリ領域を管理する
ための管理データを、不揮発性メモリ領域に２値の状態
で書込む。

【００３５】好ましくは、制御装置は、データに誤り検
出符号を付加する誤り訂正回路を含み、制御装置は、多
値の状態でデータを書込む際には、誤り検出符号を付加
して書込みを行ない、２値の状態でデータを書込む際に
は、誤り検出符号を付加せずに書込みを行なう。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。

【００３７】［実施の形態１］本発明の実施の形態１に
よるフラッシュメモリ１０００について説明する。本発
明の実施の形態１は、多値データを記憶する領域と２値
データを記憶する領域とを混在させることができるフラ
ッシュメモリに関するものである。

【００３８】図１を参照して、フラッシュメモリ１００
０は、外部との間で信号の授受を行なうための複数のピ
ン、複数のピンに対応して設けられる入出力バッファ１
１、入出力バッファ１１から出力される内部アドレス信
号をデコードするアドレスデコーダ１２、入出力バッフ
ァ１１から出力される内部制御信号をデコードしてコマ
ンドを発行するコマンドデコーダ１３、ならびに行列状
に配置される複数の不揮発性メモリセルを含むメモリセ
ルアレイＭＡおよびＭＢを備える。

【００３９】複数のピンは、メモリが動作中であるか
（Ｂｕｓｙ状態）、動作可能な状態であるか（Ｒｅａｄ
ｙ状態）を示す信号Ｒ／Ｂを出力するＲ／ＢピンＰ１、
データの入出力を行なうデータ入出力ピン群Ｐ２、およ
び内部動作を制御する外部制御信号を受ける制御ピン群
Ｐ３を含む。制御ピン群Ｐ３は、チップイネーブル／Ｃ
Ｅ信号を受ける／ＣＥピンを含む。

【００４０】メモリセルアレイＭＡおよびＭＢの含まれ
るメモリセルは、複数の状態に設定可能であり、２値デ
ータまたは多値データ（３値以上）を記憶する。以下で
は、多値データの一例として、“０１”、“００”、
“１０”、“１１”を用いて説明する。多値データ／２
値データとしきい値との関係は、図４４に示す対応関係
を適用する。なお、実施の形態１では、２値データ
“０”の書込要求があった場合、メモリセルを多値デー
タ“０１”の状態にする。

【００４１】フラッシュメモリ１０００はさらに、デー
タの書込、読出、消去等を制御するための制御用ＣＰＵ
１６、およびベリファイ動作を制御するためのベリファ
イ回路１７を備える。制御用ＣＰＵ１６は、デバイス内
部のステータスを保持するステータスレジスタ１８を含
む。ステータスレジスタ１８の保持する情報は、外部に
出力可能である。

【００４２】外部から受けるコマンドにより、メモリセ
ルにデータを２値で記憶するか、多値で記憶するかを制
御する。コマンドデコーダ１３で、２値書込コマンド／
多値書込コマンドのいずれが入力されたかを認識させ
る。制御用ＣＰＵ１６は、コマンドデコーダ１３の出力
に応じて、２値の書込シーケンスまたは多値の書込シー
ケンスに従って、メモリセルにデータを書込むための制
御を行なう。

【００４３】読出／書込は、１本のワード線に接続され
るメモリセルからなるセクタ（またはページ）単位で行
なう。

【００４４】フラッシュメモリ１０００はさらに、アド
レスデコーダ１２の出力を受けてメモリセルアレイＭＡ
の行方向の選択をおこなうＸデコーダ１４Ａ、アドレス
デコーダ１２の出力を受けてメモリセルアレイＭＢの行
方向の選択をおこなうＸデコーダ１４Ｂ、メモリセルア
レイＭＡに対して設けられる多値フラグ部１５Ａ、メモ
リセルアレイＭＢに対して設けられる多値フラグ部１５
Ｂ、アドレスデコーダ１２の出力と制御用ＣＰＵ１６の
出力とに応じて動作するＹデコーダ／データラッチ１
９、２０、アドレスデコーダ１２の出力と制御用ＣＰＵ
１６の出力とに応じて動作するＹデコーダ／センスラッ
チ２１、および多値フラグセンスラッチ部２２を備え
る。Ｙデコーダは、メモリセルアレイの列方向の選択を
おこなう。

【００４５】多値フラグ部１５Ａ、１５Ｂには、後述す
るように、メモリセルに２値データを記憶したか多値デ
ータを記憶したかを示す値を格納する。多値フラグ部１
５Ａ、１５Ｂへのデータの書込（多値なら“０”、２値
なら“１”）、多値フラグ部１５Ａ、１５Ｂのデータの
読出は、制御用ＣＰＵ１６で制御する。多値フラグ部１
５Ａ、５Ｂのデータは、後述するようにメモリセルから
のデータの読出と同じ手順で読出す。

【００４６】図２を参照して、メモリセルアレイＭＡ
は、複数の不揮発性メモリセルＭと、行方向に配置され
るワード線ＷＬ００およびＷＬ０１とを含む。メモリセ
ルアレイＭＢは、複数の不揮発性メモリセルＭと、行方
向に配置されるワード線ＷＬ１０およびＷＬ１１とを含
む。ビット線ＢＬ１、ＢＬ２は、メモリセルアレイＭＡ
およびＭＢの列に対応して共通に配置される。

【００４７】メモリセルＭのコントロールゲート層はワ
ード線と、ドレイン領域はビット線と接続され、ソース
領域は、ソース電圧ＶＳＬを受ける。

【００４８】Ｘデコーダ１４Ａおよび１４Ｂは、アドレ
スデコーダ１２の出力するデコード信号を受ける複数の
ＮＡＮＤ回路と複数のインバータとを含む。Ｘデコーダ
１４Ａに含まれるインバータＶ１ａは、ＮＡＮＤ回路Ｎ
１ａの出力を反転してワード線ＷＬ００を駆動し、イン
バータＶ１ｂは、ＮＡＮＤ回路Ｎ１ｂの出力を反転して
ワード線ＷＬ０１を駆動する。Ｘデコーダ１４Ｂに含ま
れるインバータＶ１ｃは、ＮＡＮＤ回路Ｎ１ｃの出力を
反転してワード線ＷＬ１０を駆動し、インバータＶ１ｄ
は、ＮＡＮＤ回路Ｎ１ｄの出力を反転してワード線ＷＬ
１１を駆動する。

【００４９】多値フラグ部１５Ａおよび１５Ｂのそれぞ
れは、多値フラグＭＦを含む。多値フラグＭＦは、メモ
リセルＭ（不揮発性メモリセル）と同じ構造を有する。
図においては、ワード線ＷＬ００、ＷＬ０１、ＷＬ１０
およびＷＬ１１のそれぞれ接続される４つの多値フラグ
ＭＦが示されている。多値フラグＭＦは、セクタまたは
ページ単位で配置される。多値フラグＭＦは、ビット線
方向に配置される配線（ビット線ＢＬ０と称す）で多値
フラグセンスラッチ部２２と接続されている。多値フラ
グＭＦは、同一ワード線に接続されるメモリセルＭに２
値でデータを書込んだか、多値でデータを書込んだかを
示す値を記憶する。

【００５０】Ｙデコーダ／データラッチ２１は、ビット
線に対応して設けられるセンスラッチ３♯１を含む。セ
ンスラッチ３♯１は、インバータＶ２ａおよびインバー
タＶ２ｂで構成される。

【００５１】Ｙデコーダ／データラッチ１９は、ビット
線に対応して配置されるデータラッチ１を含む。データ
ラッチ１は、インバータＶ３ａおよびインバータＶ３ｂ
で構成される。Ｙデコーダ／データラッチ２０は、ビッ
ト線に対応して配置されるデータラッチ２を含む。デー
タラッチ２は、インバータＶ４ａおよびインバータＶ４
ｂで構成される。

【００５２】一本のワード線に接続されるメモリセルの
ドレインのそれぞれは、互いに異なるセンスラッチとデ
ータラッチとに電気的に接続されている。

【００５３】読出動作時、ワード線に読出電圧を与え、
センスラッチを介して、メモリセルに電流が流れるかど
うかを判定する。データラッチ１、２は、読出した結果
を退避するために使用する。本発明の実施の形態１で
は、１つのメモリセルから２ビットの信号を読出すた
め、データラッチ１、２を配置している。データラッチ
１、２の値を用いて、データを外部に出力する。

【００５４】書込動作では、まずデータラッチ１、２に
データを入力し、次にセンスラッチ３♯１に値を設定す
ることで、メモリセルのしきい値を変化させる。

【００５５】多値フラグセンスラッチ部２２は、インバ
ータＶ５ａおよびＶ５ｂで構成されるセンスラッチ３♯
２を含む。センスラッチ３♯１および３♯２を総称的
に、センスラッチ３と記す。

【００５６】各ラッチ（データラッチ、センスラッチ）
とビット線との間には、信号処理回路２５が配置され
る。

【００５７】信号処理回路２５は、図３に示されるよう
に、ＮＭＯＳトランジスタＴ１、Ｔ２およびＴ３を含
む。なお、図３において、ラッチＬは、データラッチ、
センスラッチのいずれかを示している。

【００５８】トランジスタＴ１は、ビット線とラッチＬ
の入出力ノードＺ１との間に配置される。トランジスタ
Ｔ２は、ノードＺ２とノードＺ３との間に接続され、ゲ
ートはノードＺ１と接続される。トランジスタＴ３は、
ノードＺ３とビット線との間に接続される。

【００５９】信号処理回路２５により、選択プリチャー
ジ処理・選択ディスチャージ処理・センス処理を行な
う。制御用ＣＰＵ１６は、処理に応じて、ノードＺ２、
トランジスタＴ１のゲート、トランジスタＴ３のゲート
に信号を与える。

【００６０】選択プリチャージ処理では、図４（Ａ）に
示されるように、トランジスタＴ１のゲートにＬレベル
の信号を、ノードＺ２にＨレベルの信号を、トランジス
タＴ３のゲートにＨレベルの信号を印加する。ラッチＬ
にラッチされる値が“１”ならば、トランジスタＴ２お
よびＴ３により、ビット線は“Ｈ”に、 “０”なら
ば、ビット線はそのまま電圧レベルを保持する。

【００６１】選択ディスチャージ処理では、図４（Ｂ）
に示されるように、トランジスタＴ１のゲートにＬレベ
ルの信号を、ノードＺ２にＬレベルの信号を、トランジ
スタＴ３のゲートにＨレベルの信号を印加する。ラッチ
Ｌにラッチされる値が“１”ならば、ビット線は“Ｌ”
に、 “０”ならば、ビット線はそのまま電圧レベルを
保持する。

【００６２】さらに、センス処理では、図４（Ｃ）に示
されるように、トランジスタＴ１のゲートにＨレベルの
信号を、ノードＺ２にＨまたはＬレベルの信号を、トラ
ンジスタＴ３のゲートにＬレベルの信号を印加する。ラ
ッチＬは、ビット線の電位に応じて、“１”または
“０”となる。

【００６３】なお、以下に示すラッチからラッチへのデ
ータの転送処理は、転送元のラッチに基づき選択プリチ
ャージ処理を行ない、転送先のラッチでセンス処理を行
なうことで実現される。

【００６４】フラッシュメモリ１０００の書込／読出／
消去の概要について、図２７（Ａ）〜（Ｄ）を用いて説
明する。メモリセルＭは、基板１０上に形成されるソー
ス領域６およびビット線に接続されるドレイン領域７、
フローティングゲート層８、ならびにワード線と接続さ
れるコントロールゲート層９を含む。

【００６５】データの書込時、図２７（Ａ）に示される
ように、書込対象となるメモリセルに対しては、ワード
線を介してコントロールゲート層９に正の高電圧（たと
えば、１８Ｖ）を印加する。この際、対応するセンスラ
ッチを“０”（０Ｖ）にして、ドレイン領域７に０Ｖを
印加する。なお、ソース領域６は、オープン状態とす
る。

【００６６】図２７（Ｂ）に示されるように、書込対象
でないメモリセルに対しては、対応するセンスラッチを
“１”（６Ｖ）にして、ドレイン領域７に６Ｖを印加す
る。

【００６７】データの一括消去時には、図２７（Ｃ）に
示されるように、コントロールゲート層９に負の高電圧
（たとえば、−１６Ｖ）を印加する。この際、ソース領
域６およびドレイン領域７には０Ｖを印加する。メモリ
セルのしきい値は最も低い状態になる（多値データ“１
１”、２値データ“１”に対応）。

【００６８】データの読出時、図２７（Ｄ）に示される
ように、ワード線を介してコントロールゲート層９に正
の電圧（たとえば、３Ｖ）を、ソース領域６およびドレ
イン領域７に０Ｖを印加する。そして、メモリセルに電
流が流れるか否かをセンスラッチを用いて判定する。

【００６９】次に、フラッシュメモリ１０００における
データの読出シーケンスの詳細について、多値データの
みを記憶する多値フラッシュメモリと比較しながら説明
する。

【００７０】多値フラッシュメモリでは、図５〜図７に
示される読出シーケンスを実行する。なお、多値データ
（“０１”、“００”、“１０”または“１１”）を、
本願と同様、データラッチ１、２およびセンスラッチ３
を使用して読出すものとする。

【００７１】図５を参照して、３回の読出動作（ＲＥＡ
Ｄ１、ＲＥＡＤ２、ＲＥＡＤ３）を実行する。ＲＥＡＤ
１では、ワード線電圧を３．０Ｖ、ＲＥＡＤ２では、ワ
ード線電圧を４．０Ｖ、ＲＥＡＤ３では、ワード線電圧
を２．０Ｖにする。

【００７２】ＲＥＡＤ１では（図６（Ａ）参照）、メモ
リセルアレイからデータを読出し、読出したデータ
（“１”、“１”、“０”、“０”）を、センスラッチ
３でラッチする。次にセンスラッチ３からデータラッチ
２にデータを転送する（転送処理）。

【００７３】ＲＥＡＤ２では（図６（Ｂ）参照）、メモ
リセルアレイからデータを読出し、読出したデータ（
“１”、“０”、“０”、“０”）を、センスラッチ３
でラッチする。次にセンスラッチ３からデータラッチ１
にデータを転送する（転送処理）。

【００７４】ＲＥＡＤ３では（図６（Ｃ）参照）、メモ
リセルアレイからデータを読出し、読出したデータ
（“１”、“１”、“１”、“０”）を、センスラッチ
３でラッチする。

【００７５】次に、演算処理を行なう（図７（Ａ）参
照）。演算処理では、センスラッチ３からデータラッチ
１にデータを転送し（転送処理）、データラッチ１から
センスラッチ３にデータを転送する（転送反転処理）。
これにより、センスラッチ３のデータとデータラッチ１
のデータとのＸＯＲ処理が行われる。

【００７６】次に、出力処理を行なう（図７（Ｂ））。
具体的には、センスラッチ３からデータラッチ１にデー
タを転送する（転送処理）。そして、データラッチ２の
データ（“０”、“０”、“１”、“１”）と、データ
ラッチ１のデータ（“０”、“１”、“１”、“０”）
を反転したデータとを出力する。これにより、多値デー
タ（“０１”、“００”、“１０”、“１１”）が読出
されることになる。

【００７７】なお、データ（３回の読出後のデータラッ
チの値）と各動作によりセンスラッチ３にラッチされる
値との関係は、図８に示されるようになる。

【００７８】これに対し、フラッシュメモリ１０００で
は、図９〜図１１に示される多値データの読出シーケン
スを実行する。まず、制御用ＣＰＵ１６は、１回目の読
出動作（ＲＥＡＤ１）で多値フラグＭＦのデータを読出
し、この値に基づき、２回目および３回目の読出動作を
行なうか否かを判断する。多値フラグＭＦのデータが
“０”、すなわち同一セクタ（または同一ページ）のメ
モリセルＭに多値データが記憶されていることを示す場
合、２回目、３回目の読出動作ＲＥＡＤ２、ＲＥＡＤ３
を実行する。ＲＥＡＤ１では、ワード線電圧を３．０
Ｖ、ＲＥＡＤ２では、ワード線電圧を４．０Ｖ、ＲＥＡ
Ｄ３では、ワード線電圧を２．０Ｖにする。

【００７９】ＲＥＡＤ１では（図１０（Ａ）参照）、メ
モリセルアレイＭＡのメモリセルＭおよび当該メモリセ
ルＭに対応する多値フラグＭＦのデータを読出す。メモ
リセルＭのデータ（“１”、“１”、“０”、“０”）
をセンスラッチ３♯１で、多値フラグＭＦのデータ
（“０”）をセンスラッチ３♯２でラッチする。

【００８０】多値フラグＭＦのデータが“０”であるた
め、制御用ＣＰＵ１６は、多値データ読出用のシーケン
スを実行する。センスラッチ３♯１からデータラッチ２
にメモリセルＭの反転データを転送する（転送処理）。

【００８１】ＲＥＡＤ２では（図１０（Ｂ）参照）、メ
モリセルＭからデータを読出す。メモリセルＭのデータ
（ “１”、“０”、“０”、“０”）を、センスラッ
チ３♯１でラッチする。センスラッチ３♯１からデータ
ラッチ１にメモリセルＭのデータを転送する（転送処
理）。

【００８２】ＲＥＡＤ３では（図１０（Ｃ）参照）、メ
モリセルＭからデータを読出す。メモリセルＭのデータ
（ “１”、“１”、“１”、“０”）を、センスラッ
チ３♯１でラッチする。

【００８３】次に、演算処理を行なう（図１１（Ａ）参
照）。演算処理では、メモリセルアレイＭＡのビット線
に対して、センスラッチ３♯１に基づき選択プリチャー
ジ処理を行ない、データラッチ１に基づき選択ディスチ
ャージ処理を行なう。これにより、データラッチ１のデ
ータとセンスラッチ３♯１のデータとのＸＯＲ処理が行
なわれる。

【００８４】次に、出力処理を行なう（図１１（Ｂ）参
照）。具体的には、データラッチ１でセンス処理を行な
う。データラッチ１に、メモリセルアレイＭＡのビット
線の電位に対応するデータがラッチされる（“０”、
“１”、“１”、“０”）。そして、データラッチ２の
データ（“０”、“０”、“１”、“１”）と、データ
ラッチ１のデータを反転したデータとを出力する。これ
により、多値データ（“０１”、“００”、“１０”、
“１１”）が読出されることになる。

【００８５】なお、データ（３回の読出動作の後のデー
タラッチの値）と各動作によりセンスラッチ３にラッチ
される値との関係は、図１２に示されるようになる。

【００８６】２値データの読出時には、フラッシュメモ
リ１０００は、図１３〜図１４に示される２値データの
読出シーケンスを実行する。制御用ＣＰＵ１６は、１回
目の読出動作（ＲＥＡＤ１）で読出された多値フラグＭ
Ｆのデータが“１”であるならば、図１３に示されるよ
うに、ＲＥＡＤ１で読出動作を終了する。

【００８７】ＲＥＡＤ１では（図１４（Ａ）参照）、メ
モリセルアレイＭＡのメモリセルＭおよび当該メモリセ
ルＭに対応する多値フラグＭＦのデータを読出す。メモ
リセルＭのデータ（“１”、“１”、“０”、“０”）
をセンスラッチ３♯１で、多値フラグＭＦのデータ
（“１”）をセンスラッチ３♯２でラッチする。

【００８８】多値フラグＭＦのデータが“１”であるた
め、制御用ＣＰＵ１６は、２値データ読出用のシーケン
スを実行するように制御する。センスラッチ３♯１から
データラッチ２にデータを転送する（転送処理）。デー
タラッチ２に、読出したデータの反転データがラッチさ
れる。

【００８９】次に、出力処理を行なう（図１４（Ｂ）参
照）。具体的には、データラッチ２のデータ（“０”、
“０”、“１”、“１”）を出力する。これにより、２
値データ（“０”、“０”、“１”、“１”）が読出さ
れることになる。

【００９０】なお、データ（１回の読出動作後のデータ
ラッチの値）と１回の読出動作でセンスラッチ３にラッ
チされる値との関係は、図１５に示されるようになる。
このように、多値フラグの値に基づき、読出動作を１回
で終了することができる。

【００９１】次にフラッシュメモリ１０００へのデータ
の書込シーケンスについて、多値データのみを記憶する
多値フラッシュメモリと比較しながら説明する。

【００９２】多値フラッシュメモリでは、図１６〜図１
９に示される書込シーケンスを実行する。なお、多値デ
ータ（“０１”、“００”、“１０”または“１１”）
を、本願と同様、データラッチ１、２およびセンスラッ
チ３♯１を使用して書込むものとする。

【００９３】図１６を参照して、３回の書込動作（ＰＲ
ＯＧＲＡＭ１、ＰＲＯＧＲＡＭ２、ＰＲＯＧＲＡＭ３）
を実行する。ＰＲＯＧＲＡＭ１では、ワード線電圧を１
８Ｖ、ＰＲＯＧＲＡＭ２では、ワード線電圧を１７Ｖ、
ＰＲＯＧＲＡＭ３では、ワード線電圧を１６Ｖにする。

【００９４】ＰＲＯＧＲＡＭ１でデータ“０１”が、Ｐ
ＲＯＧＲＡＭ２でデータ“００”が、ＰＲＯＧＲＡＭ３
でデータ“１０”が書込まれる。

【００９５】ＰＲＯＧＲＡＭ１の処理は、図１７（Ａ）
〜（Ｄ）に示されるとおりである。図１７（Ａ）を参照
して、データラッチ１に１ビット目のデータ（“１”、
“０”、“０”、“１”）を、データラッチ２に２ビッ
ト目のデータ（“０”、“０”、“１”、“１”）を格
納する。データラッチ１からセンスラッチ３にデータを
転送する（転送処理）。

【００９６】図１７（Ｂ）を参照して、データラッチ２
とセンスラッチ３との間のビット線をすべてプリチャー
ジする（“１”）。図１７（Ｃ）を参照して、当該ビッ
ト線に対して、データラッチ２に基づき選択ディスチャ
ージ処理を、センスラッチ３に基づき選択ディスチャー
ジ処理を行なう。

【００９７】次に、図１７（Ｄ）を参照して、センスラ
ッチ３でセンス処理を行なう。センスラッチ３に、当該
ビット線の電位に対応するデータ（“１”、“０”、
“０”、“０”）および反転データがラッチされる。
“０”をラッチしたセンスラッチに接続されるメモリセ
ルＭにデータ“０１”が書込まれる。

【００９８】ＰＲＯＧＲＡＭ２の処理は、図１８（Ａ）
〜（Ｄ）に示されるとおりである。図１８（Ａ）を参照
して、データラッチ１からセンスラッチ３にデータを転
送する（転送処理）。図１８（Ｂ）を参照して、センス
ラッチ３に基づき、データラッチ２とセンスラッチ３と
の間のビット線に対して選択プリチャージ処理を行な
う。図１８（Ｃ）を参照して、データラッチ２に基づ
き、当該ビット線に対して選択ディスチャージ処理を行
なう。図１８（Ｄ）を参照して、センスラッチ３でセン
ス処理を行なう。センスラッチ３に、当該ビット線の電
位に対応するデータ（“０”、“１”、“０”、
“０”）および反転データがラッチされる。“０”をラ
ッチしたセンスラッチに接続されるメモリセルＭにデー
タ“００”が書込まれる。

【００９９】ＰＲＯＧＲＡＭ３の処理は、図１９（Ａ）
〜（Ｄ）に示されるとおりである。図１９（Ａ）を参照
して、データラッチ１からセンスラッチ３にデータを転
送する（転送処理）。図１９（Ｂ）を参照して、センス
ラッチ３とデータラッチ１との間のビット線をすべてプ
リチャージ（“１”）する。図１９（Ｃ）を参照して、
当該ビット線に対して、センスラッチ３に基づき選択デ
ィスチャージ処理を、データラッチ１に基づき選択ディ
スチャージ処理を行なう。

【０１００】次に、図１９（Ｄ）を参照して、センスラ
ッチ３でセンス処理を行なう。センスラッチ３に、当該
ビット線の電位に対応するデータ（“０”、“０”、
“１”、“０”）および反転データがラッチされる。
“０”をラッチしたセンスラッチに接続されるメモリセ
ルＭにデータ“１０”が書込まれる。

【０１０１】なお、データ（データロード後のデータラ
ッチの値）と各動作でセンスラッチ３にラッチされる値
との関係は、図２０に示されるようになる。

【０１０２】これに対し、フラッシュメモリ１０００
は、多値データの書込時には、図２１〜図２３に示され
る書込シーケンスを実行する。

【０１０３】図２１を参照して、３回の書込動作（ＰＲ
ＯＧＲＡＭ１、ＰＲＯＧＲＡＭ２、ＰＲＯＧＲＡＭ３）
を実行する。ＰＲＯＧＲＡＭ１では、ワード線電圧を１
８Ｖ、ＰＲＯＧＲＡＭ２では、ワード線電圧を１７Ｖ、
ＰＲＯＧＲＡＭ３では、ワード線電圧を１６Ｖにする。

【０１０４】ＰＲＯＧＲＡＭ１の処理は、図２２（Ａ）
〜（Ｄ）に示されるとおりである。図２２（Ａ）を参照
して、データラッチ１に１ビット目のデータ（“１”、
“０”、“０”、“１”）を、データラッチ２に２ビッ
ト目のデータ（“０”、“０”、“１”、“１”）を格
納する。データラッチ１からセンスラッチ３♯１にデー
タを転送する（転送処理）。

【０１０５】同時に、メモリセルアレイＭＡ側の多値フ
ラグＭＦに“０”を書込むため、センスラッチ３♯２の
メモリセルアレイＭＡ側に“０”を格納する。

【０１０６】図２２（Ｂ）を参照して、メモリセルアレ
イＭＢのビット線をすべてプリチャージする
（“１”）。図２２（Ｃ）を参照して、メモリセルアレ
イＭＢのビット線に対して、データラッチ２に基づき選
択ディスチャージ処理を、センスラッチ３♯１に基づき
選択ディスチャージ処理を行なう。

【０１０７】図２２（Ｄ）を参照して、センスラッチ３
♯１でセンス処理を行なう。センスラッチ３♯１に、当
該ビット線の電位に対応するデータ（“１”、“０”、
“０”、“０”）および反転データがラッチされる。
“０”をラッチしたセンスラッチに接続されるメモリセ
ルＭにデータ“０１”が書込まれる。

【０１０８】ＰＲＯＧＲＡＭ２、３の処理内容は、上述
した多値フラッシュメモリにおけるＰＲＯＧＲＡＭ２、
３の処理と同じである。これにより、データ“００”、
“１０”が書込まれる。

【０１０９】なお、データ（データロード後のデータラ
ッチの値）と各書込動作においてセンスラッチ３にラッ
チされる値との関係は、図２３に示されるようになる。

【０１１０】このように、多値データの書込時には、デ
ータラッチに書込データをラッチする。そして、多値デ
ータ“０１”を書込むときは、対応するセンスラッチを
“０”に、“０１”以外の多値データに対応するメモリ
セルのセンスラッチを“１”にする。同様に、多値デー
タ“００”を書込むときは、対応するセンスラッチを
“０”に、“００”以外の多値データに対応するメモリ
セルのセンスラッチを“１”にする。さらに、多値デー
タ“１０”を書込むときは、対応するセンスラッチを
“０”に、“１０”以外の多値データに対応するメモリ
セルのセンスラッチを“１”にする。この際、多値フラ
グには、多値データであることを示す値を格納する。

【０１１１】さらに、フラッシュメモリ１０００は、２
値データの書込時には、図２４〜図２５に示される書込
シーケンスを実行する。

【０１１２】図２４を参照して、１回の書込動作（ＰＲ
ＯＧＲＡＭ１）を実行する。ＰＲＯＧＲＡＭ１では、ワ
ード線電圧を１８Ｖにする。

【０１１３】ＰＲＯＧＲＡＭ１の処理は、図２５（Ａ）
〜（Ｃ）に示されるとおりである。図２５（Ａ）を参照
して、データラッチ２に書込データ（“０”、“０”、
“１”、“１”）を格納する。同時に、メモリセルアレ
イＭＡ側の多値フラグＭＦに“１”を書込むため、セン
スラッチ３♯２のメモリセルアレイＭＡ側に“１”を格
納する。そして、メモリセルアレイＭＢのビット線をす
べてプリチャージする（“１”）。

【０１１４】図２５（Ｂ）を参照して、メモリセルアレ
イＭＢのビット線に対して、データラッチ２に基づき選
択ディスチャージ処理を行なう。図２５（Ｃ）を参照し
て、センスラッチ３♯１でセンス処理を行なう。センス
ラッチ３♯１に、当該ビット線の電位に対応するデータ
（“１”、“１”、“０”、“０”）および反転データ
がラッチされる。これにより、“０”をラッチしたセン
スラッチに接続されるメモリセルＭにデータ“０”（デ
ータ“０１”に相当）が書込まれる。

【０１１５】データ（データロード後のデータラッチの
値）と１回の書込動作でセンスラッチ３にラッチされる
値との関係は、図２６に示されるようになる。

【０１１６】このように、２値での書込み要求があった
場合には、データ“０１”を書込んだ時点で書込み動作
を終了することができる。

【０１１７】このように、本発明の実施の形態１による
フラッシュメモリ１０００によると、多値データと２値
データとを混在して記憶することができる。したがっ
て、書込要求に応じて、たとえば、高い信頼性を必要と
されるデータについては２値で記憶し、また大容量のデ
ータは、多値で記憶することができる。また、多値デー
タについては、多値で、２値データについては、２値で
データを読出すことができる。

【０１１８】［実施の形態２］本発明の実施の形態２で
は、フラッシュメモリ１０００の改良例について説明す
る。本発明の実施の形態２による制御用ＣＰＵ１６は、
２値データを読出す際も、多値データと同様、３回の読
出動作を行なうように制御する。そして、１回目の読出
動作と３回目の読出動作とで読出データの値が異なった
場合、より具体的には、多値データの“１０”、“０
０”に相当するしきい値になっている場合、２値で記憶
させたデータのしきい値が変化していることを示す警告
を発生する。

【０１１９】警告が発生した場合、制御用ＣＰＵ１６
は、２値データを再度書込むための制御を行なう。

【０１２０】本発明の実施の形態２によるフラッシュメ
モリにおける２値データの読出シーケンスを、図２８〜
図３１を用いて説明する。

【０１２１】本発明の実施の形態２においては、図２８
に示されるように、合計３回の読出動作（ＲＥＡＤ１、
ＲＥＡＤ２、ＲＥＡＤ３）を実行する。ＲＥＡＤ１で
は、ワード線電圧を３．０Ｖ、ＲＥＡＤ２では、ワード
線電圧を４．０Ｖ、ＲＥＡＤ３では、ワード線電圧を
２．０Ｖにする。

【０１２２】２値データを書込んだメモリセルが、多値
データ“０１”の状態（“０Ｐ”）、多値データ“０
０”の状態（“０Ｅ”）、多値データ“１１”の状態
（“１Ｐ”）、または多値データ“１０”の状態（“１
Ｅ”）になったとする。制御用ＣＰＵ１６は、“０Ｅ”
および“１Ｅ”の状態を検出し、警告を発生する。

【０１２３】ＲＥＡＤ１では（図２９（Ａ）参照）、メ
モリセルアレイＭＡのメモリセルＭおよび当該メモリセ
ルＭに対応する多値フラグＭＦのデータを読出し、セン
スラッチでラッチする。センスラッチ３♯１には、メモ
リセルＭ（“０Ｐ”、“０Ｅ”、“１Ｅ”、“１Ｐ”）
に対応するデータ（“１”、“１”、“０”、“０”）
が、センスラッチ３♯２のメモリセルアレイＭＡ側に
は、多値フラグＭＦのデータ（“１”）が格納される。
センスラッチ３♯１からデータラッチ２にデータを転送
する（転送処理）。

【０１２４】ＲＥＡＤ２では（図２９（Ｂ）参照）、メ
モリセルＭからデータを読出す。読出したデータ（
“１”、“０”、“０”、“０”）を、センスラッチ３
♯１でラッチする。センスラッチ３♯１からデータラッ
チ１にデータを転送する（転送処理）。

【０１２５】ＲＥＡＤ３では（図２９（Ｃ）参照）、メ
モリセルＭからデータを読出す。読出したデータ（
“１”、“１”、“１”、“０”）を、センスラッチ３
♯１でラッチする。

【０１２６】次に、演算処理を行なう（図２９（Ｄ）参
照）。演算処理では、メモリセルアレイＭＡのビット線
に対して、センスラッチ３♯１に基づき選択プリチャー
ジ処理を行ない、データラッチ１に基づき選択ディスチ
ャージ処理を行なう。これにより、データラッチ１のデ
ータとセンスラッチ３♯１のデータとのＸＯＲ処理が行
なわれる。

【０１２７】次に、出力処理を行なう（図２９（Ｅ）参
照）。具体的には、データラッチ１でセンス処理を行な
う。データラッチ１に、メモリセルアレイＭＡのビット
線の電位に対応するデータがラッチされる（“０”、
“１”、“１”、“０”）。

【０１２８】なお、データ（３回の読出動作の後のデー
タラッチの値）と各動作によりセンスラッチ３♯１にラ
ッチされる値との関係は、図３２に示されるようにな
る。

【０１２９】制御用ＣＰＵ１６は、読出したデータが２
値データの場合（多値フラグＭＦが“１”）、００レベ
ル検出処理および１０レベル検出処理をさらに行なう。

【０１３０】００レベル検出処理では、第１処理として
（図３０（Ａ）参照）、メモリセルアレイＭＡのビット
線をすべてプリチャージする。第２処理では（図３０
（Ｂ）参照）、メモリセルアレイＭＡのビット線に対し
て、データラッチ１に基づき選択ディスチャージ処理を
行ない、センスラッチ３♯１でセンス処理を行なう。

【０１３１】第３処理では（図３０（Ｃ）参照）、メモ
リセルアレイＭＢのビット線に対して、センスラッチ３
♯１に基づき選択プリチャージ処理を行ない、データラ
ッチ２に基づき選択ディスチャージ処理を行なう。さら
に、第４処理として（図３０（Ｄ）参照）、センスラッ
チ３♯１でセンス処理を行なう。センスラッチ３♯１
に、メモリセルアレイＭＢのビット線の電位に対応する
データがラッチされる（“０”、“１”、“０”、
“０”）。

【０１３２】“０Ｅ”の状態のメモリセルに対応するセ
ンスラッチには、他のメモリセルに対応するセンスラッ
チと異なる値が格納される。ラッチされた値を用いて、
図３３に示される全ラッチ判定回路２００でＡＬＬ判定
処理を行なう。そして、００レベル検出処理の第４処理
が終了すると、１０レベル検出処理を行なう。

【０１３３】１０レベル検出処理の第１処理では（図３
１（Ａ）参照）、データラッチ１からセンスラッチ３♯
１にデータを転送する（転送処理）。続く第２処理では
（図３１（Ｂ）参照）、メモリセルアレイＭＢのビット
線に対して、センスラッチ３♯１に基づき選択ディスチ
ャージ処理を行ない、データラッチ２に基づき選択プリ
チャージ処理を行なう。

【０１３４】続く第３処理では（図３１（Ｃ）参照）、
センスラッチ３♯１でセンス処理を行なう。センスラッ
チ３♯１に、メモリセルアレイＭＢのビット線の電位に
対応するデータがラッチされる（“０”、“０”、
“１”、“０”）。

【０１３５】“１Ｅ”の状態のメモリセルに対応するセ
ンスラッチには、他のメモリセルに対応するセンスラッ
チと異なる値が格納される。ラッチされた値を用いて、
図３３に示される全ラッチ判定回路２００でＡＬＬ判定
処理を行なう。

【０１３６】ＡＬＬ判定処理を行なう全ラッチ判定回路
２００は、図３３に示されるように、信号線Ｌと接地電
圧を受けるノードとの間に設けれる複数のＮＭＯＳトラ
ンジスタＴ１０、Ｔ１１、Ｔ１２、…、信号線Ｌと電源
電圧を受けるノードとの間に設けられる抵抗素子Ｒ、な
らびに信号線Ｌの信号を反転するインバータＶ２０およ
びＶ２１を含む。

【０１３７】トランジスタＴ１０、Ｔ１１、Ｔ１２、…
は、複数のセンスラッチ３♯１のそれぞれに対応して設
けられる。トランジスタＴ１０、Ｔ１１、Ｔ１２、…の
それぞれは、対応するセンスラッチ３♯１の出力に応じ
てオン／オフする。

【０１３８】すべてのセンスラッチ３♯１の出力が
“Ｌ"レベルであれば、インバータＶ２１から出力され
る判定値は、”Ｈ"レベルになる。

【０１３９】したがって、図３０および図３１に示され
る場合、１つのセンスラッチ３♯１からＨレベルの信号
が出力されるため、判定値は“Ｌ”レベルになる。この
判定値に基づき、制御用ＣＰＵ１６は、しきい値のずれ
を修正するため再度２値データの書込みを行うととも
に、しきい値のずれを示す警告信号を発生する。警告信
号は、たとえば、ステータスレジスタ１８を介して外部
に出力する。

【０１４０】このように、本発明の実施の形態２による
フラッシュメモリによると、２値データを正確に記憶す
ることができる。また、２値データのずれを検出した場
合には、外部にずれの発生を知らせることができる。

【０１４１】［実施の形態３］本発明の実施の形態３で
は、フラッシュメモリ１０００の改良例を示す。上述し
た実施の形態１では、２値データ“０”の書込要求があ
った場合、メモリセルを多値データ“０１”の状態、す
なわちしきい値が最も高い状態に設定する。

【０１４２】これに対して、本発明の実施の形態３にお
ける制御用ＣＰＵ１６は、２値データ“０”の書込要求
があった場合、メモリセルを、多値データ“１１”の状
態に最も近い多値データ“１０”の状態に設定する（図
４３参照）。

【０１４３】“０１”に書込む場合よりも、しきい値の
シフト量が少ないので、書込み時間を短縮することがで
きる。この結果、本発明の実施の形態３によるフラッシ
ュメモリによると、高速な書込動作が実現される。

【０１４４】［実施の形態４］本発明の実施の形態４に
よるデータ記憶システム４０００について、図３４を用
いて説明する。データ記憶システム４０００は、図３４
に示されるように、２値フラッシュメモリ１０２、多値
フラッシュメモリ１０４Ａおよび１０４Ｂ、ならびにカ
ウンタ／タイマ４０１、バッファ４０２、コントローラ
４０３、およびエラー訂正回路４０４を含むシステムコ
ントローラ４００を備える。

【０１４５】２値フラッシュメモリ１０２は、複数の不
揮発性メモリセルを含む。２値フラッシュメモリ１０２
に含まれるメモリセルには２値データが書込まれ、また
当該メモリセルからは２値データが読出される。

【０１４６】多値フラッシュメモリ１０４Ａおよび１０
４Ｂのそれぞれは、複数の不揮発性メモリセルを含む。
多値フラッシュメモリ１０４Ａおよび１０４Ｂのそれぞ
れに含まれるメモリセルには多値データが書込まれ、ま
た当該メモリセルからは多値データが読出される。

【０１４７】２値フラッシュメモリ１０２、多値フラッ
シュメモリ１０４Ａおよび１０４Ｂのそれぞれは、Ｉ／
Ｏピンからデータを入出力する。Ｉ／Ｏピンは、バッフ
ァ４０２と接続されている。

【０１４８】２値フラッシュメモリ１０２は、Ｒ／Ｂピ
ンから動作中であるか否かを示す信号Ｒ／Ｂ０を出力す
る。多値フラッシュメモリ１０４Ａおよび１０４Ｂのそ
れぞれは、Ｒ／Ｂピンから動作中であるか否かを示す信
号Ｒ／Ｂ１、Ｒ／Ｂ２を出力する。信号Ｒ／Ｂ０、Ｒ／
Ｂ１、Ｒ／Ｂ２は、コントローラ４０３に入力される。

【０１４９】２値フラッシュメモリ１０２、多値フラッ
シュメモリ１０４Ａおよび１０４Ｂのそれぞれは、コン
トローラ４０３から出力されるチップイネーブル信号を
／ＯＥピンで受けて動作する。

【０１５０】カウンタ／タイマ４０１は、一定期間内に
ホストシステム４１００から要求される書込データの大
きさを測定する。カウンタ／タイマ４０１の測定結果
は、コントローラ４０３に出力される。

【０１５１】バッファ４０２は、ホストシステム４１０
０から転送されるデータを取込み、またフラッシュメモ
リから読出されたデータを取込む。

【０１５２】エラー訂正回路４０４は、コントローラ４
０３の制御に基づき、バッファ４０２に取込まれた書込
データに誤り訂正検出信号を付加し、またホストシステ
ム４１００への読出データの転送時に、バッファ４０２
に取込まれたデータに対してエラー訂正処理を行なう。

【０１５３】コントローラ４０３は、カウンタ／タイマ
４０１の出力、信号Ｒ／Ｂ０、Ｒ／Ｂ１、Ｒ／Ｂ２をモ
ニタして、フレッシュメモリへのデータの書込みを制御
する。また、データの読出時、エラー訂正を行なうか否
かを制御する。

【０１５４】図３５に示されるように、データ記憶シス
テム４０００を駆動するためのソフトウェア、ＦＡＴ情
報（フラッシュメモリのアドレスとデータ記憶システム
４０００におけるアドレスとの対応を示すファイル情
報）および高速書込要求時のユーザデータは、相対的に
高信頼性かつ高速動作が可能なフラッシュメモリ１０２
に書込む。これら以外のユーザデータは、多値フラッシ
ュメモリ１０４Ａおよび１０４Ｂに書込む。

【０１５５】システムコントローラ４００によるフラッ
シュメモリへの書込制御の第１例について、多値フラッ
シュメモリのみを複数個配置したデータ記憶システムと
対比して説明する。

【０１５６】多値フラッシュメモリのみを用いる場合、
図３６に示される手順で書込みが行なわれる。なお、デ
ータ記憶システムが、多値フラッシュメモリをＮ個搭載
しているものとする。Ｎ個の多値フラッシュメモリのそ
れぞれにデバイス番号１〜Ｎを割当てる。ホストシステ
ムからの書込要求があると（ステップＳ４０１）、書込
対象として指定するデバイス番号（DEVICE NO）を初期
化“０”する（ステップＳ４０１）。

【０１５７】続いて、デバイス番号を“１”インクリメ
ントする（ステップＳ４０２）。対応する多値フラッシ
ュメモリの信号Ｒ／Ｂに応じて、書込可能であるか（Ｒ
ｅａｄｙ状態）か、書込不可である（Ｂｕｓｙ状態）か
を判断する（ステップＳ４０３）。

【０１５８】書込可能（Ｒｅａｄｙ状態）であれば、デ
バイス番号に対応する多値フラッシュメモリにホストシ
ステムから受けるデータを書込む（ステップＳ４０
４）。そして、ホストシステムからの次の書込要求を受
付ける（ステップＳ４００）。

【０１５９】書込不可（Ｂｕｓｙ状態）であれば、デバ
イス番号が最大値“Ｎ”に達したか否かを判断する（ス
テップＳ４０５）。デバイス番号がＮより小さければ、
デバイス番号を“１”インクリメントする処理に移る
（ステップＳ４０２）。デバイス番号が“Ｎ”である場
合には、デバイス番号を初期化“０”する処理に移る
（ステップＳ４０１）。このようにして、搭載される複
数の多値フラッシュメモリのうち、書込可能なフラッシ
ュメモリにデータを順次書込んでいく。

【０１６０】一方、データ記憶システム４０００による
と、図３７に示される手順で書込みが実行される。な
お、データ記憶システム４０００が、Ｎ個の多値フラッ
シュメモリと１個の２値フラッシュメモリとを搭載して
いるものとする。Ｎ個の多値フラッシュメモリのそれぞ
れにデバイス番号１〜Ｎを、２値フラッシュメモリにデ
バイス番号（Ｎ＋１）を割当てる。

【０１６１】ホストシステム４１００から書込要求があ
ると（ステップＳ４１０）、書込対象となるデバイス番
号を初期化“０”する（ステップＳ４１１）。続いて、
デバイス番号を“１”インクリメントする（ステップＳ
４１２）。対応する多値フラッシュメモリの信号Ｒ／Ｂ
に応じて、書込可能であるか（Ｒｅａｄｙ状態）か、書
込不可である（Ｂｕｓｙ状態）かを判断する（ステップ
Ｓ４１３）。

【０１６２】書込可能（ＲｅａｄＹ状態）であれば、デ
バイス番号に対応するフラッシュメモリにデータを書込
む（ステップＳ４１４）。そして、ホストシステム４１
００からの次の書込要求を受付ける（ステップＳ４１
０）。

【０１６３】書込不可（Ｂｕｓｙ状態）であれば、デバ
イス番号が最大値“Ｎ＋１”に達したか否かを判断する
（ステップＳ４１５）。デバイス番号が“Ｎ＋１”より
小さければ、デバイス番号を“１”インクリメントする
処理に移る（ステップＳ４１２）。

【０１６４】デバイス番号が“Ｎ＋１”である場合に
は、対応するフラッシュメモリ（２値フラッシュメモ
リ）がＲｅａｄｙ状態かＢｕｓｙ状態であるかを判断す
る処理に移る（ステップＳ４１３）。

【０１６５】すなわち、システムコントローラ４００
は、フラッシュメモリの状態（Ｒ／Ｂ）をモニタして、
Ｒｅａｄｙ状態の多値フラッシュメモリからデータの書
込みを行なうよう制御する。そして、すべての多値フラ
ッシュメモリがＢｕｓｙ状態になると、２値フラッシュ
メモリにデータを書込むように制御する。この動作によ
り、データ記憶システム４０００に、大容量のデータを
格納することができる。

【０１６６】システムコントローラ４００によるフラッ
シュメモリへの書込制御の第２例について、図３８を用
いて説明する。図３８を参照して、ホストシステム４１
００からの書込要求があるか否かを判断する（ステップ
Ｓ４２０）。書込要求がある場合には、後述するデータ
の大きさによる書込制御処理（ステップＳ４２１）に移
る。

【０１６７】書込要求が無い場合、２値フラッシュメモ
リ１０２に高速書込要求時のユーザデータが書込まれて
いるか否かを判断する（ステップＳ４２２）。２値フラ
ッシュメモリ１０２に高速書込要求時のユーザデータが
無いときには、処理を行なわない（ステップＳ４２
３）。２値フラッシュメモリ１０２に高速書込要求時の
ユーザデータが書込まれているときには、２値フラッシ
ュメモリ１０２の当該データをバッファ４０２に転送さ
せる（ステップＳ４２４）。

【０１６８】バッファ４０２を介して、多値フラッシュ
メモリに当該データを書込む（ステップＳ４２５）。そ
して、ホストシステム４１００の次の書込要求を判断す
る処理に移る（ステップＳ４２０）。

【０１６９】すなわち、ホストシステム４１００から書
込要求が無いときには、２値フラッシュメモリ１０２に
書込まれた高速書込要求時のユーザデータを多値フラッ
シュメモリに移し替える。これにより、高速書込と大容
量とを両立させることができる。

【０１７０】書込データの大きさによる書込制御処理
（ステップＳ４２１）について、図３９を用いて説明す
る。ホストシステム４１００からの書込み要求があると
（ステップＳ４３０）、カウンタ／タイマ４０１の出力
に基づき、一定時間の大きさ（基準値）の書込データが
あるか否かを判断する。書込データの大きさが基準値以
内の場合、書込対象とするデバイス番号を初期化“０”
する（ステップＳ４３２）。続いて、デバイス番号を
“１”インクリメントして（ステップＳ４３３）、対応
するフラッシュメモリのＲｅａｄｙ／Ｂｕｓｙ状態を判
定する処理に移る（ステップＳ４３５）。

【０１７１】書込データの大きさが基準値以上の場合、
デバイス番号を“Ｎ＋１”にして（ステップＳ４３
４）、対応する２値フラッシュメモリのＲｅａｄｙ／Ｂ
ｕｓｙ状態を判定する処理に移る（ステップＳ４３
５）。

【０１７２】対応するフラッシュメモリがＲｅａｄｙ状
態であるならば、当該フラッシュメモリにデータを書込
む（ステップＳ４３６）。そして、ホストシステム４１
００からの次の書込要求を受付ける（ステップＳ４３
０）。

【０１７３】対応するフラッシュメモリがＢｕｓｙ状態
の場合、デバイス番号が最大値“Ｎ＋１”に達したか否
かを判断する（ステップＳ４３７）。デバイス番号が
“Ｎ＋１”より小さければ、デバイス番号を“１”イン
クリメントする処理に移る（ステップＳ４３３）。

【０１７４】デバイス番号が“Ｎ＋１”の場合、対応す
るフラッシュメモリ（２値フラッシュメモリ）がＲｅａ
ｄｙ状態かＢｕｓｙ状態であるかを判断する処理に移る
（ステップＳ４３５）。

【０１７５】すなわち、システムコントローラ４００
は、データが大きい場合には高速なデータの書込が要求
されていると判断して、高速動作が可能な２値フラッシ
ュメモリに当該データを書込む。

【０１７６】次に、システムコントローラ４００による
フラッシュメモリの読出制御例について、図４０を用い
て説明する。ホストシステム４１００からの読出要求が
あると（ステップＳ４５０）、フラッシュメモリに格納
される対応するデータがバッファ４０２に転送される
（ステップＳ４５１）。

【０１７７】バッファ４０２に転送されたデータが、多
値フラッシュメモリから読出された多値データであるか
否かを判断する（ステップＳ４５２）。

【０１７８】データが２値フラッシュメモリから読出さ
れた場合、エラー訂正回路４０４におけるエラー訂正処
理を行なわず、バッファ４０２からホストシステム４１
００へデータを転送する処理に移る（ステップＳ４５
６）。

【０１７９】データが多値フラッシュメモリから読出さ
れた場合、バッファ４０２に転送されたデータをエラー
訂正回路４０４に送る（ステップＳ４５３）。エラー訂
正回路４０４においてエラー訂正処理が実施される（ス
テップＳ４５４）。エラー訂正後のデータは、バッファ
４０２に格納する（ステップＳ４５５）。そして、バッ
ファ４０２からホストシステム４１００へデータを転送
する処理に移る（ステップＳ４５６）。

【０１８０】すなわち、２値フラッシュメモリへの書込
み時には、誤り訂正符号を付けず、多値フラッシュメモ
リへの書込み時には、誤り訂正符号を付加しておく。そ
して、ホストシステム４１００からのデータ読出要求に
対し、高信頼性の２値フラッシュメモリからデータを読
出した場合には、エラー訂正を行なわず、多値フラッシ
ュメモリからデータを読出した場合には、エラー訂正を
行なってからホストシステム４１００にデータを転送す
るよう制御する。これにより、高速動作を実現すること
ができる。

【０１８１】［実施の形態５］本発明の実施の形態５に
よるデータ記憶システム５０００について、図４１を用
いて説明する。データ記憶システム５０００は、図４１
に示されるように、多値／２値フラッシュメモリ１００
Ａ、１００Ｂおよび１００Ｃ、ならびにシステムコント
ローラ４００を含む。多値／２値フラッシュメモリ１０
０Ａ〜１００Ｃは、実施の形態１、２または３で説明し
た構成を有し、メモリセルに２値データまたは多値デー
タを記憶させることができる。

【０１８２】実施の形態５による構成の場合、図４２に
示されるように、フラッシュメモリ１００Ａ、１００Ｂ
に、ユーザデータを多値データで、高速書込要求時のユ
ーザデータを２値データで書込み、フラッシュメモリ１
００Ｃに、ユーザデータを多値データで、高速書込要求
時のユーザデータ、データ記憶システムを駆動するため
のソフトウェアおよびＦＡＴ情報（フラッシュメモリの
アドレスとデータ記憶システム５０００におけるアドレ
スとの対応を示すファイル情報）を２値データで書込む
ことができる。

【０１８３】システムコントローラ４００は、ホストシ
ステム４１００から受ける書込みデータの種類に応じ
て、多値で記憶させるか２値で記憶させるかを制御す
る。また、システムコントローラ４００は、データの種
類に応じて、エラー訂正を行なう否かを制御することも
可能である。

【０１８４】また、書込要求が無い場合、フラッシュメ
モリに高速書込要求時のユーザデータ（２値データ）が
書込まれているときには、当該データをバッファ４０２
に転送させ、バッファ４０２を介して、多値の状態で当
該データを記憶させることも可能である。

【０１８５】実施の形態４の場合、２値フラッシュメモ
リ１０２に未使用領域が多く残っているにもかかわらず
多値フラッシュメモリには未使用領域が無くなり、また
は、多値フラッシュメモリに未使用領域が多く残ってい
るにもかかわらず２値フラッシュメモリ１０２には未使
用領域が無くなることもあり得る。

【０１８６】そこで、本発明の実施の形態５では、多値
データ／２値データを書込み、書込んだ多値データ／値
データを読出すことができるフラッシュメモリを配置す
る。これにより、メモリ空間を有効に使用しつつ、信頼
性の高いかつ高速動作が行なうことが可能になる。

【０１８７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。

【０１８８】

【発明の効果】請求項１〜３に係る不揮発性半導体記憶
装置によると、要求に応じて、２値データまたは３以上
の多値データを書込み、読出すことができる。これによ
り、大容量のデータを記憶しつつ、必要に応じて、高信
頼性かつ高速にデータを書込みかつ読出すことができ
る。

【０１８９】請求項４に係る不揮発性半導体記憶装置
は、請求項３に係る不揮発性半導体記憶装置であって、
２値データを記憶したメモリセルに対して、しきい値の
ずれを検出することができる。

【０１９０】請求項５に係る不揮発性半導体記憶装置
は、請求項３に係る不揮発性半導体記憶装置であって、
２値データを記憶したメモリセルに対して、しきい値の
ずれを検出した場合、再度２値データを書込み（データ
修復）することができる。

【０１９１】請求項６に係る不揮発性半導体記憶装置
は、請求項１に係る不揮発性半導体記憶装置であって、
書込／読出単位（セクタ、ページ）毎にフラグを配置す
る。これにより、２値データを書込んだか多値データを
書込んだかを示す値をフラグに格納することができる。

【０１９２】請求項７に係る不揮発性半導体記憶装置
は、請求項６に係る不揮発性半導体記憶装置であって、
フラグをメモリセルと同じ構造とする。これにより、メ
モリセルの書込／読出と同時に、フラグに対する書込／
読出を行なうことが容易にできる。

【０１９３】請求項８に係る不揮発性半導体記憶装置
は、請求項６に係る不揮発性半導体記憶装置であって、
メモリセルへの書込みと同時に、フラグに、メモリセル
に２値データを書込んだか多値データを書込んだかを記
憶させることができる。

【０１９４】請求項９に係る不揮発性半導体記憶装置
は、請求項６に係る不揮発性半導体記憶装置であって、
外部から２値データの書込要求がある場合には、２値デ
ータの書込シーケンスを、外部から多値データの書込要
求がある場合には、多値データの書込シーケンスを実行
することができる。

【０１９５】請求項１０に係る不揮発性半導体記憶装置
は、請求項６に係る不揮発性半導体記憶装置であって、
フラグに基づき、書込／読出単位ごとに、２値データま
たは多値データを読出すことができる。

【０１９６】請求項１１に係る不揮発性半導体記憶装置
は、請求項１に係る不揮発性半導体記憶装置であって、
書込要求に応じて、書込対象となるメモリセルが第１状
態または第２状態になるように制御し、読出動作におい
ては、読出対象となるメモリセルが、第１状態か他の状
態かを判定する。これにより、２値データの書込み／読
出を行なうことができる。

【０１９７】請求項１２、１３に係るデータ記憶システ
ムは、互いに特性の異なる不揮発性半導体メモリを少な
くとも２つ備え、格納データに応じて該当する特性を有
する不揮発性半導体メモリにデータを記憶することがで
きる。特に、所定の信頼性でデータを記憶し、かつ所定
の処理速度で動作することができる第１不揮発性半導体
メモリと、第１不揮発性半導体メモリよりも相対的に高
い信頼性でデータを記憶することができ、かつ前記第１
特性よりも高速に動作することができる第２不揮発性半
導体メモリとを用いることで、大容量で、高信頼性かつ
高速なデータ処理を実行することができる。

【０１９８】請求項１４に係るデータ記憶システムは、
請求項１３に係るデータ記憶システムであって、２値デ
ータを記憶する第２不揮発性半導体メモリと、多値デー
タを記憶する第１不揮発性半導体メモリとを用いること
ができる。

【０１９９】請求項１５に係るデータ記憶システムは、
請求項１３に係るデータ記憶システムであって、相対的
に高信頼性を要求されるデータを書込みまたは高速にデ
ータを授受することが前記外部から要求されていると判
断する場合には、２値データ対応の不揮発性半導体メモ
リにデータを書込むことができる。

【０２００】請求項１６に係るデータ記憶システムは、
請求項１３に係るデータ記憶システムであって、格納デ
ータを、第１不揮発性半導体メモリが動作中であれば第
２不揮発性半導体メモリに、第１不揮発性半導体メモリ
が動作中でなければ第１不揮発性半導体メモリに格納デ
ータを書込むことができる。

【０２０１】請求項１７に係るデータ記憶システムは、
請求項１３に係るデータ記憶システムであって、一定期
間内に、前記外部から受ける格納データの大きさを測定
する測定回路を備えることにより、前記格納データの大
きさが前記基準値を超える場合には高速で書込みが要求
されていると判断して、２値データ対応の不揮発性半導
体メモリに格納データを書込むことができる。

【０２０２】請求項１８に係るデータ記憶システムは、
請求項１３に係るデータ記憶システムであって、外部と
の間でデータの授受が無いことに応じて、２値データ対
応の不揮発性半導体メモリに書込んだ２値データを、多
値データ対応の不揮発性半導体メモリに多値データとし
て記憶させることができる。

【０２０３】請求項１９に係るデータ記憶システムは、
請求項１３に係るデータ記憶システムであって、メモリ
領域を管理するための管理データについては、２値デー
タ対応の不揮発性半導体メモリに２値データとして記憶
させる。これにより、管理データに関する誤読出しの確
率が低減するため、システムに致命的なエラーを引起こ
す可能性が低減される。

【０２０４】請求項２０に係るデータ記憶システムは、
請求項１３に係るデータ記憶システムであって、２値デ
ータについては、誤り訂正処理を実行しない。これによ
り、高速なデータ処理が実現される。

【０２０５】請求項２１、２２に係るデータ記憶システ
ムは、２値または多値の状態でデータを記憶することが
できる複数のメモリセルを含み、外部からの受けるデー
タに応じて、２値の状態または多値の状態でデータを格
納することができる。これにより、大容量で、高信頼性
かつ高速なデータ処理を実行することができる。

【０２０６】請求項２３に係るデータ記憶システムは、
請求項２２に係るデータ記憶システムであって、一定期
間内に、前記外部から受ける格納データの大きさを測定
する測定回路を備えることにより、前記格納データの大
きさが前記基準値を超える場合には高速で書込みが要求
されていると判断して、２値の状態でデータを書込むこ
とができる。

【０２０７】請求項２４に係るデータ記憶システムは、
請求項２２に係るデータ記憶システムであって、メモリ
領域を管理するための管理データについては、２値でデ
ータを記憶させる。これにより、管理データに関する誤
読出しの確率が低減するため、システムに致命的なエラ
ーを引起こす可能性が低減される。

【０２０８】請求項２５に係るデータ記憶システムは、
請求項２２に係るデータ記憶システムであって、２値デ
ータについては、誤り訂正処理を実行しない。これによ
り、高速なデータ処理が実現される。

【図面の簡単な説明】

【図１】 本発明の実施の形態１によるフラッシュメモ
リ１０００の全体構成の概要を示すブロック図である。

【図２】 フラッシュメモリ１０００の主要部の構成を
示す回路図である。

【図３】 信号処理回路２５の構成について説明するた
めの回路図である。

【図４】 （Ａ）〜（Ｃ）は、選択プリチャージ処理・
選択ディスチャージ処理・センス処理における信号の状
態を示す図である。

【図５】 多値フラッシュメモリの読出動作時における
ワード線電圧を示す図である。

【図６】 （Ａ）〜（Ｃ）は、多値フラッシュメモリに
おける読出シーケンス（ＲＥＡＤ１〜ＲＥＡＤ３）を示
す図である。

【図７】 （Ａ）および（Ｂ）は、多値フラッシュメモ
リにおける読出シーケンスを示す図である。

【図８】 多値フラッシュメモリの読出動作時における
データとセンスラッチの値との関係を示す図である。

【図９】 フラッシュメモリ１０００の多値データ読出
動作時におけるワード線電圧を示す図である。

【図１０】 （Ａ）〜（Ｃ）は、フラッシュメモリ１０
００における多値データの読出シーケンス（ＲＥＡＤ１
〜ＲＥＡＤ３）を示す図である。

【図１１】 （Ａ）および（Ｂ）は、フラッシュメモリ
１０００における多値データの読出シーケンスを示す図
である。

【図１２】 フラッシュメモリ１０００の多値データ読
出動作時におけるデータとセンスラッチの値との関係を
示す図である。

【図１３】 フラッシュメモリ１０００の２値データ読
出動作時におけるワード線電圧を示す図である。

【図１４】 （Ａ）および（Ｂ）は、フラッシュメモリ
１０００における２値データの読出シーケンスについて
説明するための図である。

【図１５】 フラッシュメモリ１０００の２値データ読
出動作時におけるデータとセンスラッチの値との関係を
示す図である。

【図１６】 多値フラッシュメモリの書込動作時におけ
るワード線電圧を示す図である。

【図１７】 （Ａ）〜（Ｄ）は、多値フラッシュメモリ
における書込シーケンス（ＰＲＯＧＲＡＭ１）について
説明するための図である。

【図１８】 （Ａ）〜（Ｄ）は、多値フラッシュメモリ
における書込シーケンス（ＰＲＯＧＲＡＭ２）について
説明するための図である。

【図１９】 （Ａ）〜（Ｄ）は、多値フラッシュメモリ
における書込シーケンス（ＰＲＯＧＲＡＭ３）について
説明するための図である。

【図２０】 多値フラッシュメモリの書込動作時におけ
るデータとセンスラッチの値との関係を示す図である。

【図２１】 フラッシュメモリ１０００の多値データ書
込動作時におけるワード線電圧を示す図である。

【図２２】 （Ａ）〜（Ｄ）は、フラッシュメモリ１０
００における多値データの書込シーケンス（ＰＲＯＧＲ
ＡＭ１）を示す図である。

【図２３】 フラッシュメモリ１０００の多値データ書
込動作時におけるデータとセンスラッチの値との関係を
示す図である。

【図２４】 フラッシュメモリ１０００の２値データ書
込動作時におけるワード線電圧を示す図である。

【図２５】 （Ａ）〜（Ｃ）は、フラッシュメモリ１０
００における２値データの書込シーケンス（ＰＲＯＧＲ
ＡＭ１）を示す図である。

【図２６】 フラッシュメモリ１０００の２値データ書
込動作時におけるデータとセンスラッチの値との関係を
示す図である。

【図２７】 （Ａ）〜（Ｄ）は、フラッシュメモリ１０
００の書込／消去／読出時における電圧関係を説明する
ための図である。

【図２８】 本発明の実施の形態２によるフラッシュメ
モリの２値データ読出時におけるワード線電圧を示す図
である。

【図２９】 （Ａ）〜（Ｅ）は、本発明の実施の形態２
によるフラッシュメモリにおける２値データの読出シー
ケンスを示す図である。

【図３０】 （Ａ）〜（Ｄ）は、本発明の実施の形態２
における００レベル検出処理の内容を示す図である。

【図３１】 （Ａ）〜（Ｃ）は、本発明の実施の形態２
における１０レベル検出処理の内容を示す図である。

【図３２】 ２値データ読出動作時におけるデータとセ
ンスラッチの値との関係を示す図である。

【図３３】 全ラッチ判定回路２００の構成を示す回路
図である。

【図３４】 本発明の実施の形態４によるデータ記憶シ
ステム４０００について説明するための図である。

【図３５】 データ記憶システム４０００におけるアド
レス空間上のデータ配置例を示す図である。

【図３６】 多値フラッシュメモリのみを複数個配置し
たデータ記憶システムにおける書込制御を示すフローチ
ャートである。

【図３７】 データ記憶システム４０００における第１
の書込制御を示すフローチャートである。

【図３８】 データ記憶システム４０００における第２
の書込制御を示すフローチャートである。

【図３９】 データ記憶システム４０００における書込
データの大きさによる書込制御処理を示すフローチャー
トである。

【図４０】 データ記憶システム４０００における読出
制御を示すフローチャートである。

【図４１】 本発明の実施の形態５によるデータ記憶シ
ステム５０００について説明するための図である。

【図４２】 データ記憶システム５０００におけるアド
レス空間上のデータ配置例を示す図である。

【図４３】 多値データと２値データとの関係を示す図
である。

【図４４】 不揮発性メモリセルにおける多値データと
２値データとの関係を示す図である。

【符号の説明】

１，２ データラッチ、３♯１，３♯２ センスラッ
チ、１１ 入出力バッファ、１２ アドレスデコーダ、
１３ コマンドデコーダ、１４Ａ，１４Ｂ Ｘデコー
ダ、１５Ａ，１５Ｂ 多値フラグ部、１６ 制御用ＣＰ
Ｕ、１７ ベリファイ回路、１８ ステータスレジス
タ、１９，２０ Ｙデコーダ／データラッチ、２１ Ｙ
デコーダ／センスラッチ、２２ 多値フラグセンスラッ
チ部、２５ 信号処理部、１００Ａ〜１００Ｃ 多値／
２値フラッシュメモリ、１０２ ２値フラッシュメモ
リ、１０４Ａ，１０４Ｂ 多値フラッシュメモリ、４０
０ システムコントローラ、４０１ カウンタ／タイ
マ、４０２ バッファ４０２ コントローラ、４０４
エラー訂正回路、１０００ フラッシュメモリ、４００
０ データ記憶システム、４１００ ホストシステム、
ＭＡ，ＭＢ メモリセルアレイ、Ｍ メモリセル、ＭＦ
多値フラグ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 興梠 泰宏 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD05 AD08 AE05 AE08

Claims (25)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを含む不揮発性メモリ
   セルアレイと、 前記複数のメモリセルに対する書込動作、読出動作およ
   び消去動作を制御するための制御回路とを備え、 前記制御回路は、 書込要求に応じて、書込対象となるメモリセルに２値デ
   ータまたは３値以上の多値データを書込み、前記読出動
   作時、読出対象となるメモリセルの書込内容に応じて、
   前記２値データまたは前記多値データを読出す、不揮発
   性半導体記憶装置。
2. 【請求項２】 前記制御回路は、 前記書込対象となるメモリセルを、前記２値データの書
   込みの際には、消去状態である第１状態または前記第１
   状態と異なる第ｎ状態のいずれか１つに設定し、前記多
   値データの書込みの際には、前記第１状態から前記第ｎ
   状態までの互いに異なる合計ｎ個（３個以上）の状態の
   うちいずれか１つに設定する、請求項１に記載の不揮発
   性半導体記憶装置。
3. 【請求項３】 前記制御回路は、 前記読出動作時、前記２値データを書込んだメモリセル
   については、前記第１状態から前記第ｋ状態（ただし、
   前記ｋ＜前記ｎ）まで、または第（ｋ＋１）状態から前
   記第ｎ状態までのいずれに属するかを判定し、前記多値
   データを書込んだメモリセルについては、前記合計ｎ個
   の状態のうちのいずれに属するかを判定する、請求項２
   に記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記制御回路は、 前記読出動作時、前記２値データを書込んだメモリセル
   が前記合計ｎ個の状態のうちのいずれに属するかを判定
   し、前記第１状態または前記第ｎ状態と異なる状態に属
   すると判定された場合に、外部に前記２値データが変化
   したことを示す警告信号を出力する、請求項３に記載の
   不揮発性半導体記憶装置。
5. 【請求項５】 前記制御回路は、 前記読出動作時、前記２値データを書込んだメモリセル
   が前記合計ｎ個の状態のうちのいずれに属するかを判定
   し、前記第１状態または前記第ｎ状態と異なる状態に属
   すると判定された場合に、前記メモリセルに対して再度
   前記２値データを書込むための書込動作を行なう、請求
   項３に記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記複数のメモリセルは、 一括して前記書込動作および前記読出動作の対象となる
   複数の書込／読出単位に分割され、 前記複数の書込／読出単位のそれぞれに対して配置され
   る複数のフラグをさらに備え、 前記複数のフラグのそれぞれは、 対応する書込／読出単位のメモリセルに前記２値データ
   を書込んだか、前記多値データを書込んだかを示す値を
   格納する、請求項１に記載の不揮発性半導体記憶装置。
7. 【請求項７】 前記フラグは、 前記メモリセルと同じ構造を有する、請求項６に記載の
   不揮発性半導体記憶装置。
8. 【請求項８】 前記制御回路は、 前記書込動作において、前記書込対象となる書込／読出
   単位に前記２値データまたは前記多値データを書込むと
   同時に、対応するフラグに前記２値データを書込んだか
   前記多値データを書込んだかを示す値を書込む、請求項
   ６に記載の不揮発性半導体記憶装置。
9. 【請求項９】 前記制御回路は、 外部から受ける前記書込要求に応じて、前記書込対象と
   なる書込／読出単位に対して、前記２値データを書込む
   ための第１書込シーケンス、または前記多値データを書
   込むための第２書込シーケンスを実行する、請求項６に
   記載の不揮発性半導体記憶装置。
10. 【請求項１０】 前記制御回路は、 前記読出動作において、前記読出対象となる書込／読出
    単位に対応するフラグの値に基づき、前記読出対象とな
    る書込／読出単位に前記２値データが書込まれている場
    合には、前記２値データを読出すための第１読出シーケ
    ンスを、前記多値データが書込まれている場合には、前
    記多値データを読出すための第２読出シーケンスを実行
    する、請求項６に記載の不揮発性半導体記憶装置。
11. 【請求項１１】 前記複数のメモリセルのそれぞれは、 消去状態である第１状態と前記第１状態に最も近い第２
    状態とを含む、互いに異なる合計ｎ個の状態（前記ｎ
    は、３以上）を有し、前記制御回路は、 前記２値データの書込時には、前記書込対象となるメモ
    リセルを前記第１状態または前記第２状態に設定し、前
    記２値データの読出時には、前記読出対象となるメモリ
    セルが、前記第１状態または前記合計ｎ個の状態のうち
    前記第１状態を除く状態のいずれに属するかを判定す
    る、請求項１に記載の不揮発性半導体記憶装置。
12. 【請求項１２】 第１特性を有する第１不揮発性半導体
    メモリと、前記第１特性と異なる第２特性を有する第２
    不揮発性半導体メモリとを含むメモリ領域と、 外部とデータの授受を行ない、前記メモリ領域における
    データの書込および前記メモリ領域からのデータの読出
    を行なうための制御装置とを備え、 前記制御装置は、 前記外部から受ける前記メモリ領域に書込むための格納
    データに応じて、前記第１特性に合致した書込みが要求
    されているか、前記第２特性に合致した書込みが要求さ
    れているかを判断し、前記判断に応じて、前記第１不揮
    発性半導体メモリまたは前記第２不揮発性半導体メモリ
    に前記格納データを書込む、データ記憶システム。
13. 【請求項１３】 前記第１特性とは、 所定の信頼性でデータを記憶し、かつ所定の処理速度で
    動作することができる特性であって、 前記第２特性とは、 前記第１特性よりも相対的に高い信頼性でデータを記憶
    することができ、かつ前記第１特性よりも高速に動作す
    ることができる特性である、請求項１２に記載のデータ
    記憶システム。
14. 【請求項１４】 前記第１不揮発性半導体メモリは、 各々が２ビット以上のデータを記憶する複数の多値デー
    タ用メモリセルを含み、 前記第２不揮発性半導体メモリは、 各々が１ビットのデータを記憶する複数のメモリセルを
    含む、請求項１３に記載のデータ記憶システム。
15. 【請求項１５】 前記制御装置は、 前記格納データに応じて、相対的に高信頼性を要求され
    るデータを書込みまたは高速にデータを授受することが
    前記外部から要求されていると判断する場合には、前記
    第２不揮発性半導体メモリに前記格納データを書込み、
    それ以外の場合には、前記第１不揮発性半導体メモリに
    前記格納データを書込む、請求項１３に記載のデータ記
    憶システム。
16. 【請求項１６】 前記制御装置は、 前記格納データを、前記第１不揮発性半導体メモリが動
    作中であれば前記第２不揮発性半導体メモリに、前記第
    １不揮発性半導体メモリが動作中でなければ前記第１不
    揮発性半導体メモリに前記格納データを書込む、請求項
    １３に記載のデータ記憶システム。
17. 【請求項１７】 前記制御装置は、 一定期間内に、前記外部から受ける格納データの大きさ
    を測定する測定回路と、 前記測定回路の出力を受けて、前記格納データの大きさ
    が基準値以下である場合には前記第１不揮発性半導体メ
    モリに前記格納データを書込み、前記格納データの大き
    さが前記基準値を超える場合には前記第２不揮発性半導
    体メモリに前記格納データを書込むように制御する回路
    とを含む、請求項１３に記載のデータ記憶システム。
18. 【請求項１８】 前記制御装置は、 前記外部との間でデータの授受が無いことに応じて、前
    記第２不揮発性半導体メモリに既に書込んだデータを前
    記第１不揮発性半導体メモリに転送する、請求項１３に
    記載のデータ記憶システム。
19. 【請求項１９】 前記制御装置は、 前記メモリ領域を管理するための管理データを、前記第
    ２不揮発性半導体メモリに書込む、請求項１３に記載の
    データ記憶システム。
20. 【請求項２０】 データに誤り検出符号を付加する誤り
    訂正回路をさらに備え、 前記制御装置は、 前記第１不揮発性半導体メモリに前記格納データを書込
    む際には、前記格納データに前記誤り検出符号を付加し
    て書込みを行ない、前記第２不揮発性半導体メモリに前
    記格納データを書込む際には、前記格納データに前記誤
    り検出符号を付加せずに書込みを行なう、請求項１３に
    記載のデータ記憶システム。
21. 【請求項２１】 複数のメモリセルを含む不揮発性メモ
    リ領域を備え、 前記複数のメモリセルのそれぞれは、 ２値または３値以上の多値の状態でデータを記憶し、記
    憶した前記２値または前記多値のデータを読出すことが
    可能であり、 外部とデータの授受を行ない、前記不揮発性メモリ領域
    におけるデータの書込および前記不揮発性メモリ領域か
    らのデータの読出を行なうための制御装置をさらに備
    え、 前記制御装置は、 前記格納データに応じて、相対的に高信頼性を要求され
    るデータを書込みまたは高速にデータを授受することが
    前記外部から要求されていると判断する場合には、前記
    ２値の状態で前記格納データを前記不揮発性メモリ領域
    に書込む、データ記憶システム。
22. 【請求項２２】 前記複数のメモリセルのそれぞれは、 消去状態である第１状態から第ｎ状態（前記ｎは、３以
    上）までの合計ｎ個の状態に設定可能であり、前記２値
    の状態でデータが書込まれる場合には、前記第１状態ま
    たは前記第１状態と異なる状態に設定され、前記多値の
    状態でデータが書込まれる場合には、前記合計ｎ個の状
    態のうちのいずれかの状態に設定される、請求項２１に
    記載のデータ記憶システム。
23. 【請求項２３】 前記制御装置は、 一定期間内に、前記外部から受ける格納データの大きさ
    を測定する測定回路と、 前記測定回路の出力を受けて、前記格納データの大きさ
    が基準値以下である場合には前記不揮発性メモリ領域に
    前記格納データを前記多値の状態で書込み、前記格納デ
    ータの大きさが前記基準値を超える場合には前記不揮発
    性メモリ領域に前記格納データを前記２値の状態で書込
    むように制御する回路とを含む、請求項２２に記載のデ
    ータ記憶システム。
24. 【請求項２４】 前記制御装置は、 前記不揮発性メモリ領域を管理するための管理データ
    を、前記不揮発性メモリ領域に前記２値の状態で書込
    む、請求項２２に記載のデータ記憶システム。
25. 【請求項２５】 前記制御装置は、 データに誤り検出符号を付加する誤り訂正回路を含み、 前記制御装置は、 前記多値の状態でデータを書込む際には、前記誤り検出
    符号を付加して書込みを行ない、前記２値の状態でデー
    タを書込む際には、前記誤り検出符号を付加せずに書込
    みを行なう、請求項２２に記載のデータ記憶システム。