JP2007200388A - 半導体記憶装置及び半導体記憶装置の使用方法 - Google Patents

Abstract

【課題】半導体記憶装置でのデータ誤りを抑制することが可能な技術を提供する。
【解決手段】メモリセルアレイ６は、設定されるしきい値電圧に応じた値のデータを記憶するメモリセルトランジスタを備える。書き込み制御部３は、メモリセルトランジスタへのデータの書き込みを制御する。メモリセル駆動部５は、書き込み制御部３の制御によってメモリセルトランジスタに対してデータを書き込む。書き込み制御部３は、メモリセル駆動部５を制御して、メモリセルトランジスタに対して互いに値の異なる少なくとも３種類のしきい値電圧を設定することが可能であり、メモリセルトランジスタに対してデータを書き込む際には、当該少なくとも３種類のしきい値電圧のうち、値が隣接していない複数種類のしきい値電圧のみを使用する。
【選択図】図１

Description

本発明は、メモリセルトランジスタにデータを記憶する半導体記憶装置及び当該半導体記憶装置の使用方法に関する。

従来から、１つのメモリセルトランジスタに３種類以上のしきい値電圧を設定することにより、１セルあたり３値以上のデータを記憶することが可能な、多値メモリと呼ばれる半導体記憶装置が提案されている。例えば特許文献１には、１セルあたり３ビット、つまり“０００”〜“１１１”までの８値のデータを記憶することが可能なフラッシュメモリに関する技術が記載されている。また特許文献２にも多値メモリに関する技術が記載されている。

なお、特許文献３には、電荷を蓄積する領域を物理的に２箇所有する不揮発性メモリに関する技術が記載されている。

特開平１１−３３９４９５号公報 特開平１１−１５４３９４号公報 特開２００３−２７３２５６号公報

さて、上述のような従来の半導体記憶装置では、メモリセルトランジスタに設定したしきい値電圧の遷移や、読み出し時のセンスアンプに発生する電流ノイズなどが原因となって、メモリセルトランジスタに書き込まれたデータを正常に読み出すことができず、読み出しデータに誤りを生じることがあった。

そこで、本発明は上述の問題に鑑みて成されたものであり、メモリセルトランジスタを有する半導体記憶装置でのデータ誤りを抑制することが可能な技術を提供することを目的とする。

上記課題を解決するため、請求項１の発明は、設定されるしきい値電圧に応じた値のデータを記憶する第１のメモリセルトランジスタと、前記第１のメモリセルトランジスタへのデータの書き込みを制御する書き込み制御部と、前記書き込み制御部の制御によって前記第１のメモリセルトランジスタに対してデータを書き込むメモリセル駆動部とを備え、前記書き込み制御部は、前記メモリセル駆動部を制御して、前記第１のメモリセルトランジスタに対して互いに値の異なる少なくとも３種類のしきい値電圧を設定することが可能であり、前記第１のメモリセルトランジスタに対してデータを書き込む際には、前記少なくとも３種類のしきい値電圧のうち、値が隣接していない複数種類のしきい値電圧のみを使用する半導体記憶装置である。

また、請求項２の発明は、請求項１に記載の半導体記憶装置であって、前記書き込み制御部は、前記メモリセル駆動部を制御して前記第１のメモリセルトランジスタに対してデータを書き込む際には、前記少なくとも３種類のしきい値電圧のうち最小及び最大のしきい値電圧のみを使用する。

また、請求項３の発明は、請求項１及び請求項２のいずれか一つに記載の半導体記憶装置であって、設定されるしきい値電圧に応じた値のデータを記憶する第２のメモリセルトランジスタをさらに備え、前記書き込み制御部は、前記第２のメモリセルトランジスタへのデータの書き込みをも制御し、前記メモリセル駆動部は、前記書き込み制御部の制御によって前記第２のメモリセルトランジスタに対してもデータを書き込み、前記書き込み制御部は、前記メモリセル駆動部を制御して前記第２のメモリセルトランジスタに対してデータを書き込む際には、前記少なくとも３種類のしきい値電圧のすべてを使用する。

また、請求項４の発明は、設定されるしきい値電圧に応じた値のデータを記憶し、互いに値が異なる少なくとも３種類のしきい値電圧を設定することが可能なメモリセルトランジスタを備える半導体記憶装置の使用方法であって、前記メモリセルトランジスタに対してデータを書き込む際には、前記少なくとも３種類のしきい値電圧のうち値が隣接していない複数種類のしきい値電圧を使用する。

請求項１及び請求項４の発明によれば、メモリセルトランジスタに対してデータを書き込む際には、当該メモリセルトランジスタに設定可能なしきい値電圧のうち、値が隣接していない複数種類のしきい値電圧のみを使用している。したがって、メモリセルトランジスタに実際に設定されるしきい値電圧の間隔を大きくすることができる。そのため、１つのメモリセルトランジスタあたりに記憶できる情報量は少なくなるものの、メモリセルトランジスタから読み出されるデータの誤りを低減できる。

また、請求項２の発明によれば、メモリセルトランジスタに設定可能なしきい値電圧のうち最小及び最大のしきい値電圧のみを使用しているため、メモリセルトランジスタに設定されるしきい値電圧の間隔をさらに大きくすることができる。よって、メモリセルトランジスタから読み出されるデータの誤りをより確実に低減することができる。

また、請求項３の発明によれば、メモリセルトランジスタにデータを書き込む際の当該メモリセルトランジスタに対するしきい値電圧の設定方法を相違させることによって、１つのメモリセルに記憶できる情報量は比較的少ないもののデータ誤りが発生する確率が比較的低い第１のメモリセルトランジスタと、データ誤りが発生する確率が比較的高いものの１つのメモリセルに記憶できる情報量が比較的多い第２のメモリセルトランジスタとを実現している。したがって、同じ構造を用いて第１及び第２のメモリセルトランジスタを構成することができる。よって、簡単な構造を用いて２種類のメモリセルを有する半導体記憶装置を実現でき、当該半導体記憶装置の製造コストを低減できる。

実施の形態１．
図１は本発明の実施の形態１に係る情報処理装置の構成を示すブロック図である。本実施の形態１に係る情報処理装置は、例えば、携帯電話機等の通信装置や、液晶ディスプレイ装置等の表示装置である。図１に示されるように、本実施の形態１に係る情報処理装置は、当該情報処理装置での主たる機能に関する信号処理を実行するメイン処理部１と、当該メイン処理部１の動作プログラムや当該メイン処理部１等からの各種データを不揮発的に記憶する半導体記憶装置２とを備えている。半導体記憶装置２は例えばメモリカードであって、コネクタによってメイン処理部１に対して着脱自在に接続される。

メイン処理部１は、本実施の形態に係る情報処理装置が例えばデジタル通信方式の携帯電話機である場合には、複合化処理や符号化処理等の基地局あるいは相手端末との通信に関する信号処理を行い、本実施の形態に係る情報処理装置が例えば液晶ディスプレイ装置である場合には、画像処理等の画像表示に関する信号処理を行う。

半導体記憶装置２は、書き込み制御部３と、読み出し制御部４と、メモリセル駆動部５と、メモリセルアレイ６とを備えている。書き込み制御部３は、記憶部として機能するメモリセルアレイ６へのデータの書き込みを制御する。読み出し制御部４は、メモリセルアレイ６からのデータの読み出しを制御する。メモリセル駆動部５は、アドレスデコーダ回路、ワード線ドライバ、ビット線ドライバ、及びセンスアンプ回路等を備えている。メモリセル駆動部５は、書き込み制御部３の制御によってメモリセルアレイ６にデータを書き込み、読み出し制御部４の制御によってメモリセルアレイ６からデータを読み出す。

図２はメモリセルアレイ６の構成を示すブロック図である。図２に示されるように、メモリセルアレイ６は、行列状に配置された複数のメモリセルトランジスタ１６を備えている。複数のメモリセルトランジスタ１６は、第１メモリ領域ＭＲ１と、第２メモリ領域ＭＲ２とに区分されている。第１メモリ領域ＭＲ１では、複数のメモリセルトランジスタ１６が記憶単位ＭＵ１を構成しており、当該記憶単位ＭＵ１ごとにＭ値（Ｍ≧３）のデータを記憶することが可能である。本実施の形態１では、例えば、２個のメモリセルトランジスタ１６で記憶単位ＭＵ１を構成しており、２ビットのデータ、つまり００”，“０１”，“１０”，“１１”の４値のデータを記憶単位ＭＵ１ごとに記憶することができる。以後、記憶単位ＭＵ１を構成する２個のメモリセルトランジスタ１６の一方を「メモリセルトランジスタ１６ａ」と呼び、他方を「メモリセルトランジスタ１６ｂ」と呼ぶことがある。

一方で、第２メモリ領域ＭＲ２では、一つのメモリセルトランジスタ１６で記憶単位ＭＵ２を構成しており、記憶単位ＭＵ２ごと、つまりメモリセルトランジスタ１６ごとにＭ値のデータ、例えば“００”，“０１”，“１０”，“１１”の４値のデータを記憶することが可能である。

本実施の形態１に係るメモリセルトランジスタ１６は、フラッシュメモリで採用されるような、導電性のフローティングゲートを有するメモリセルトランジスタである。メモリセルトランジスタ１６では、フローティングゲートに注入する電子の量を変更することによって、そのしきい値電圧を変化させることができる。そして、メモリセルトランジスタ１６は、設定されるしきい値電圧に応じた値のデータを記憶する。

本実施の形態１に係るメモリセルトランジスタ１６には、メモリセル駆動部５が書き込み制御部３によって制御されることにより、互いに値が異なるＭ種類のしきい値電圧Ｖｔｈ１〜ＶｔｈＭを設定することが可能である。例えば、メモリセルトランジスタ１６には４種類のしきい値電圧Ｖｔｈ１〜Ｖｔｈ４（Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３＜Ｖｔｈ４）を設定することが可能である。そして、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６にデータを書き込む際には、しきい値電圧Ｖｔｈ１〜Ｖｈｔ４のうち、値が隣接しないＮ（≧２）種類のしきい値電圧しか使用せず、第２メモリ領域ＭＲ２のメモリセルトランジスタ１６にデータを書き込む際には、４種類のしきい値電圧Ｖｔｈ１〜Ｖｈｔ４のすべてを使用する。

本実施の形態１では、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６にデータを書き込む際には、それに設定可能なしきい値電圧Ｖｔｈ１〜Ｖｔｈ４のうち、最小のしきい値電圧Ｖｔｈ１及び最大のしきい値電圧Ｖｔｈ４の２種類を使用する。そして、この２種類のしきい値電圧Ｖｔｈ１，Ｖｔｈ４を使用して、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６には１ビットのデータを書き込む。例えば、メモリセルトランジスタ１６に“０”のデータを書き込む際にはしきい値電圧Ｖｔｈ１を設定し、“１”のデータを書き込む際にはしきい値電圧Ｖｔｈ４を設定する。そして、２つのメモリセルトランジスタ１６ａ，１６ｂで構成される記憶単位ＭＵ１全体で２ビットのデータを記憶する。例えば、記憶単位ＭＵ１に書き込む２ビットのデータの上位ビットＢ１の値をメモリセルトランジスタ１６ａに書き込み、下位ビットＢ０の値をメモリセルトランジスタ１６ｂに書き込む。記憶単位ＭＵ１からデータを読み出す際には、当該記憶単位ＭＵ１を構成するメモリセルトランジスタ１６ａ，１６ｂのそれぞれから１ビットのデータを読み出して、それらを組み合わせて２ビットのデータとして出力する。なお、しきい値電圧Ｖｔｈ１、Ｖｔｈ４を使用する代わりに、しきい値電圧Ｖｔｈ１，Ｖｔｈ３を使用しても良いし、しきい値電圧Ｖｔｈ２，Ｖｔｈ４を使用しても良い。

一方で、第２メモリ領域ＭＲ２のメモリセルトランジスタ１６に対しては、しきい値電圧Ｖｔｈ１〜Ｖｔｈ４を使用して２ビットのデータを書き込む。例えば、メモリセルトランジスタ１６に“１１”のデータを書き込む際にはしきい値電圧Ｖｔｈ１を設定し、“０１”のデータを書き込む際にはしきい値電圧Ｖｔｈ２を設定する。またメモリセルトランジスタ１６に“００”のデータを書き込む際にはしきい値電圧Ｖｔｈ３を設定し、“１０”のデータを書き込む際にはしきい値電圧Ｖｔｈ４を設定する。

図３は第２メモリ領域ＭＲ２におけるメモリセルトランジスタ１６のしきい値電圧の分布を示す図である。図中の横軸はメモリセルトランジスタ１６のしきい値電圧を示しており、縦軸はそのしきい値電圧を有するメモリセルトランジスタ１６の数を示している。図３に示されるように、メモリセルトランジスタ１６に“１１”のデータを書き込んだ場合であっても、当該メモリセルトランジスタ１６の実際のしきい値電圧は必ずしもＶｔｈ１とはならず、しきい値電圧Ｖｔｈ１を中心とした分布の山を形成する。しきい値電圧Ｖｔｈ２〜Ｖｔｈ４についても同様である。そして、多値メモリにおいては、隣り合うしきい値電圧の分布の山の間隔は２値メモリと比べて狭くなっているため、ある分布の山に属するメモリセルトランジスタ１６のしきい値電圧がわずかに変化した場合であっても、当該しきい値電圧は他の分布の山に入りやすくなってしまう。そのため、多値メモリにおいては、読み出しデータに誤りが発生する確率は２値メモリに比べて高くなる。

一方で、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６に対しては、設定可能な４種類のしきい値電圧Ｖｔｈ１〜Ｖｔｈ４のうち、値が隣接していないしきい値電圧Ｖｔｈ１，Ｖｔｈ４しか実際には設定されないため、設定されるしきい値電圧の間隔を大きくすることができる。したがって、ある分布の山に属するメモリセルトランジスタ１６のしきい値電圧が多少変化した場合であっても、当該しきい値電圧が他の分布の山に入ることはない。その結果、一つのメモリセルトランジスタ１６に記憶できる情報量は少なくなるものの、メモリセルトランジスタ１６からの読み出しデータに誤りが発生しにくくなる。

以下に、第１メモリ領域ＭＲ１及び第２メモリ領域ＭＲ２へのデータの書き込み方法、及び第１メモリ領域ＭＲ１及び第２メモリ領域ＭＲ２からのデータの読み出し方法について詳細に説明する。

書き込み制御部３は、第１メモリ領域ＭＲ１に対する２ビットの書き込みデータをメイン処理部１から受け取ると、メモリセル駆動部５を制御することによって、書き込み対象の記憶単位ＭＵ１に当該書き込みデータを書き込む。具体的には、２ビットの書き込みデータのうち上位ビットＢ１の値に対応したしきい値電圧を、書き込み対象の記憶単位ＭＵ１が有する一方のメモリセルトランジスタ１６ａに設定して当該上位ビットＢ１の値を書き込み、下位ビットＢ０の値に対応するしきい値電圧を他方のメモリセルトランジスタ１６ｂに設定して当該下位ビットＢ０の値を書き込む。

一方で、書き込み制御部３は、第２メモリ領域ＭＲ２に対する２ビットの書き込みデータをメイン処理部１から受け取ると、メモリセル駆動部５を制御することによって、書き込み対象の記憶単位ＭＵ２に当該書き込みデータを書き込む。具体的には、書き込み対象の記憶単位ＭＵ２を構成するメモリセルトランジスタ１６に対して、しきい値電圧Ｖｔｈ１〜Ｖｔｈ４のうち書き込みデータの値に対応したしきい値電圧を設定し、当該書き込みデータを書き込む。

第１メモリ領域ＭＲ１からデータを読み出す際には、読み出し制御部４は、メモリセル駆動部５を制御して、読み出し対象の記憶単位ＭＵ１を構成するメモリセルトランジスタ１６ａ，１６ｂのそれぞれから１ビットのデータを読み出す。具体的には、読み出し制御部４は、メモリセル駆動部５に対してデータを読み出す記憶単位ＭＵ１を通知し、メモリセル駆動部５は、通知された記憶単位ＭＵ１を構成するメモリセルトランジスタ１６ａ，１６ｂのそれぞれからデータを読み出し、読み出したデータを読み出し制御部４に出力する。

読み出し制御部４は、メモリセルトランジスタ１６ａから読み出した１ビットのデータを上位ビットＢ１とし、メモリセルトランジスタ１６ｂから読み出した１ビットのデータを下位ビットＢ０として両データを組み合わせて２ビットのデータを生成し、当該２ビットのデータを読み出し対象の記憶単位ＭＵ１が記憶するデータとしてメイン処理部１に出力する。

一方で、第２メモリ領域ＭＲ２からデータを読み出す際には、読み出し制御部４は、メモリセル駆動部５を制御することによって、読み出し対象の記憶単位ＭＵ２を構成するメモリセルトランジスタ１６からデータを読み出して、そのままメイン処理部１に出力する。具体的には、読み出し制御部４は、メモリセル駆動部５に対してデータを読み出す記憶単位ＭＵ２を通知し、メモリセル駆動部５は、通知された記憶単位ＭＵ２を構成するメモメモリセルトランジスタ１６から２ビットのデータを読み出し、読み出したデータを読み出し制御部４に出力する。そして読み出し制御部４は、受け取った２ビットのデータを読み出し対象の記憶単位ＭＵ２が記憶するデータとしてメイン処理部１に出力する。

以上のように、本実施の形態１に係るメモリセルアレイ６の第１メモリ領域ＭＲ１では、メモリセルトランジスタ１６に対してデータを書き込む際には、当該メモリセルトランジスタ１６に設定可能なＭ種類のしきい値電圧Ｖｔｈ１〜ＶｔｈＭのうち、値が隣接していないＮ種類のしきい値電圧のみを使用している。したがって、メモリセルトランジスタ１６に実際に設定されるしきい値電圧の間隔を大きくすることができる。そのため、１つのメモリセルトランジスタ１６に記憶できる情報量は少なくなるものの、メモリセルトランジスタ１６から読み出されるデータの誤りを低減できる。その結果、記憶単位ＭＵ１から読み出されるデータの誤りを低減できる。

また一般的に、メモリセルトランジスタ１６に対するデータの書き込み回数が増加するにつれて、しきい値電圧の分布の山が変形し、読み出しデータに誤りが発生しやすくなる傾向がある。したがって、しきい値電圧の間隔が狭い多値メモリにおいては、メモリセルトランジスタ１６に対するデータ書き込みの許容回数が大きく制限される。本実施の形態１に係る第１メモリ領域ＭＲ１では、メモリセルトランジスタ１６に設定されるしきい値電圧の間隔が大きいため、データの書き込み回数の増加によりしきい値電圧の分布の山が多少変形したとしてもメモリセルトランジスタ１６から正確にデータを読み出すことができる。よって、メモリセルトランジスタ１６に対するデータ書き込みの許容回数を増加させることができる。

また、本実施の形態１では、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６にデータを書き込む際には、４種類のしきい値電圧Ｖｔｈ１〜Ｖｔｈ４のうち最小のしきい値電圧Ｖｔｈ１と最大のしきい値電圧Ｖｔｈ４のみを使用しているため、メモリセルトランジスタ１６に設定されるしきい値電圧の間隔を最も広くとることができる。そのため、当該メモリセルトランジスタ１６から読み出されるデータの誤りをより確実に低減することができる。

また、本実施の形態１では、メモリセルトランジスタ１６にデータを書き込む際の当該メモリセルトランジスタ１６に対するしきい値電圧の設定方法を相違させることによって、１つのメモリセルに記憶できる情報量は比較的少ないもののデータ誤りが発生する確率が比較的低い第１メモリ領域ＭＲ１中のメモリセルトランジスタ１６と、データ誤りが発生する確率が比較的高いものの１つのメモリセルに記憶できる情報量が比較的多い第２メモリ領域ＭＲ２中のメモリセルトランジスタ１６とを実現している。したがって、本実施の形態１のように、同じ構造を用いて、第１メモリ領域ＭＲ１及び第２メモリ領域ＭＲ２のメモリセルトランジスタ１６を構成することができる。よって、簡単な構造を用いて２種類のメモリセルを有する半導体記憶装置を実現でき、当該半導体記憶装置の製造コストを低減できる。

実施の形態２．
図４は本発明の実施の形態２に係る情報処理装置が備えるメモリセルトランジスタ１６の構造を示す断面図である。本実施の形態２に係る情報処理装置は、上述の実施の形態１に係る情報処理装置において、構成としては、図４に示されるメモリセルトランジスタ１６をメモリセルアレイ６に使用したものである。以下では、実施の形態１に係る情報処理装置とは異なる点を中心に、本実施の形態２に係る情報処理装置について説明する。

本実施の形態２に係るメモリセルトランジスタ１６は、上述の特許文献３に記載されているような、電荷を蓄積する領域を物理的に２箇所有するメモリセルトランジスタであって、図４に示されるように、ｐ型の半導体基板２６０の上面内に所定距離を成して形成された２つのｎ型の不純物領域２６１，２６２と、不純物領域２６１，２６２の間の半導体基板２６０の上面上に形成された第１シリコン酸化膜２６３と、第１シリコン酸化膜２６３上に形成されたシリコン窒化膜２６４と、シリコン窒化膜２６４上に形成された第２シリコン酸化膜２６５と、第２シリコン酸化膜２６５上に形成されたゲート電極２６６とを備えている。シリコン窒化膜２６４は、電荷を蓄積する２箇所の電荷蓄積領域２７０，２７１を有している。

本実施の形態２に係るメモリセルトランジスタ１６では、電荷蓄積領域２７０が蓄積する電荷の量に応じた値のデータを記憶する。そして、当該データとは別に、電荷蓄積領域２７１が蓄積している電荷の量に応じた値のデータを記憶する。

ここで、電荷蓄積領域２７１が蓄積している電荷の量は、不純物領域２６１，２６２がそれぞれドレイン領域及びソース領域として機能する場合のメモリセルトランジスタ１６のしきい値電圧を決定する。また、電荷蓄積領域２７０が蓄積している電荷の量は、不純物領域２６１，２６２がそれぞれソース領域及びドレイン領域として機能する場合のメモリセルトランジスタ１６のしきい値電圧を決定する。したがって、本実施の形態２に係るメモリセルトランジスタ１６は、不純物領域２６１，２６２がそれぞれドレイン領域及びソース領域として機能する場合のしきい値電圧に応じた値のデータを記憶するとともに、不純物領域２６１，２６２がそれぞれソース領域及びドレイン領域として機能する場合のしきい値電圧に応じた値のデータを記憶する。以後、不純物領域２６１，２６２がそれぞれドレイン領域及びソース領域として機能する場合を「第１動作モード」と呼び、不純物領域２６１，２６２がそれぞれソース領域及びドレイン領域として機能する場合を「第２動作モード」と呼ぶ。

本実施の形態２に係るメモリセルトランジスタ１６には、書き込み制御部３によって制御されるメモリセル駆動部５が電荷蓄積領域２７１に電荷を蓄積することによって、第１動作モードにおけるＭ種類のしきい値電圧ＶＡｔｈ１〜ＶＡｔｈＭを設定することが可能である。また、本実施の形態２に係るメモリセルトランジスタ１６には、書き込み制御部３によって制御されるメモリセル駆動部５が電荷蓄積領域２７０に電荷を蓄積することによって、第２動作モードにおけるＭ種類のしきい値電圧ＶＢｔｈ１〜ＶＢｔｈＭを設定することが可能である。なお、しきい値電圧ＶＡｔｈ１〜ＶＡｔｈＭと、しきい値電圧ＶＢｔｈ１〜ＶＢｔｈＭとは、完全に同一であっても良いし、部分的にあるいは完全に異なっていても良い。また、しきい値電圧ＶＡｔｈ１〜ＶＡｔｈＭは相互に値が異なっており、しきい値電圧ＶＢｔｈ１〜ＶＢｔｈＭも相互に値が異なっている。

本実施の形態２では、例えば、メモリセルトランジスタ１６に対して、第１動作モードにおけるしきい値電圧として４種類のしきい値電圧ＶＡｔｈ１〜ＶＡｔｈ４（ＶＡｔｈ１＜ＶＡｔｈ２＜ＶＡｔｈ３＜ＶＡｔｈ４）を設定することが可能であり、第２動作モードにおけるしきい値電圧として４種類のしきい値電圧ＶＢｔｈ１〜ＶＢｔｈ４（ＶＢｔｈ１＜ＶＢｔｈ２＜ＶＢｔｈ３＜ＶＢｔｈ４）を設定することが可能である。そして、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６に対して第１動作モードのしきい値電圧に対応するデータを書き込む際には、しきい値電圧ＶＡｔｈ１〜ＶＡｈｔ４のうち、値が隣接しないＮ（≧２）種類のしきい値電圧しか使用せず、第２動作モードのしきい値電圧に対応するデータを書き込む際にも、しきい値電圧ＶＢｔｈ１〜ＶＢｈｔ４のうち、値が隣接しないＮ種類のしきい値電圧しか使用しない。一方で、第２メモリ領域ＭＲ２のメモリセルトランジスタ１６に対して第１動作モードのしきい値電圧に対応するデータを書き込む際には４種類のしきい値電圧ＶＡｔｈ１〜ＶＡｈｔ４のすべてを使用し、第２動作モードのしきい値電圧に対応するデータを書き込む際にも４種類のしきい値電圧ＶＢｔｈ１〜ＶＢｈｔ４のすべてを使用する。

本実施の形態２では、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６に対して第１動作モードのしきい値電圧に対応するデータを書き込む際には、設定可能なしきい値電圧ＶＡｔｈ１〜ＶＡｔｈ４のうち、最小のしきい値電圧ＶＡｔｈ１及び最大のしきい値電圧ＶＡｔｈ４の２種類を使用し、第２動作モードのしきい値電圧に対応するデータを書き込む際には、設定可能なしきい値電圧ＶＢｔｈ１〜ＶＢｔｈ４のうち、最小のしきい値電圧ＶＢｔｈ１及び最大のしきい値電圧ＶＢｔｈ４の２種類を使用する。そして、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６には、２種類のしきい値電圧ＶＡｔｈ１，ＶＡｔｈ４を使用して第１動作モードのしきい値電圧に対応する１ビットのデータを書き込み、２種類のしきい値電圧ＶＢｔｈ１，ＶＢｔｈ４を使用して第２動作モードのしきい値電圧に対応する１ビットのデータを書き込む。例えば、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６に“０”のデータを書き込む際にはしきい値電圧ＶＡｔｈ１，ＶＢｔｈ１を設定し、“１”のデータを書き込む際にはしきい値電圧ＶＡｔｈ４，ＶＢｔｈ４を設定する。これにより、第１メモリ領域ＭＲ１中の一つのメモリセルトランジスタ１６には、合計２ビットのデータ、つまり４値のデータを書き込むことができる。

本実施の形態２に係るメモリセルアレイ６の第１メモリ領域ＭＲ１では、実施の形態１と同様に、２つのメモリセルトランジスタ１６ａ，１６ｂで記憶単位ＭＵ１が構成されており、記憶単位ＭＵ１全体で４ビットのデータを記憶することが可能である。例えば、記憶単位ＭＵ１に書き込む４ビットのデータの最下位ビットから最上位ビットまでをそれぞれビットＢ０〜Ｂ３とすると、図５に示されるように、上位２ビットＢ２，Ｂ３のデータを一方のメモリセルトランジスタ１６ａに書き込み、下位２ビットＢ０，Ｂ１のデータを他方のメモリセルトランジスタ１６ｂに書き込む。記憶単位ＭＵ１からデータを読み出す際には、図６に示されるように、当該記憶単位ＭＵ１を構成する２つのメモリセルトランジスタ１６ａ，１６ｂのそれぞれから２ビットのデータを読み出して、それらを組み合わせて４ビットのデータとして出力する。

一方で、第２メモリ領域ＭＲ２中のメモリセルトランジスタ１６に対しては、しきい値電圧ＶＡｔｈ１〜ＶＡｔｈ４を使用して第１動作モードのしきい値電圧に対応する２ビットのデータを書き込み、しきい値電圧ＶＢｔｈ１〜ＶＢｔｈ４を使用して第２動作モードのしきい値電圧に対応する２ビットのデータを書き込む。例えば、メモリセルトランジスタ１６に“１１”のデータを書き込む際にはしきい値電圧ＶＡｔｈ１，ＶＢｔｈ１を設定し、“０１”のデータを書き込む際にはしきい値電圧ＶＡｔｈ２，ＶＢｔｈ２を設定する。またメモリセルトランジスタ１６に“００”のデータを書き込む際にはしきい値電圧ＶＡｔｈ３，ＶＢｔｈ３を設定し、“１０”のデータを書き込む際にはしきい値電圧ＶＡｔｈ４，ＶＢｔｈ４を設定する。これにより、第２メモリ領域ＭＲ２中の一つのメモリセルトランジスタ１６には、合計４ビットのデータ、つまり１６値のデータを書き込むことができる。本実施の形態２に係るメモリセルアレイ６の第２メモリ領域ＭＲ２では、実施の形態１と同様に、一つのメモリセルトランジスタ１６で記憶単位ＭＵ２を構成しているため、記憶単位ＭＵ２ごとに４ビットのデータを記憶することができる。以後、しきい値電圧ＶＡｔｈ１〜ＶＡｔｈＭを総称して「しきい値電圧ＶＡｔｈ」と、しきい値電圧ＶＢｔｈ１〜ＶＢｔｈＭを総称して「しきい値電圧ＶＢｔｈ」と呼ぶことがある。

次に、本実施の形態２に係る情報処理装置での第１メモリ領域ＭＲ１及び第２メモリ領域ＭＲ２へのデータの書き込み方法、及び第１メモリ領域ＭＲ１及び第２メモリ領域ＭＲ２からのデータの読み出し方法について詳細に説明する。

書き込み制御部３は、第１メモリ領域ＭＲ１に対する４ビットの書き込みデータをメイン処理部１から受け取ると、メモリセル駆動部５を制御することによって、書き込み対象の記憶単位ＭＵ１に当該書き込みデータを書き込む。

例えば、書き込みデータの最下位ビットから最上位ビットまでをそれぞれビットＢ０〜Ｂ３とすると、書き込み対象の記憶単位ＭＵ１を構成する一方のメモリセルトランジスタ１６ａの電荷蓄積領域２７１に所定量の電荷を蓄積することによってビットＢ２の値に対応するしきい値電圧ＶＡｔｈをメモリセルトランジスタ１６ａに設定し、これによりメモリセルトランジスタ１６ａにビットＢ２のデータを書き込む。また、メモリセルトランジスタ１６ａの電荷蓄積領域２７０に所定量の電荷を蓄積することによってビットＢ３の値に対応するしきい値電圧ＶＢｔｈをメモリセルトランジスタ１６ａに設定し、これによりメモリセルトランジスタ１６ａにビットＢ３のデータを書き込む。また、書き込み対象の記憶単位ＭＵ１を構成する他方のメモリセルトランジスタ１６ｂの電荷蓄積領域２７１に所定量の電荷を蓄積することによってビットＢ０の値に対応するしきい値電圧ＶＡｔｈをメモリセルトランジスタ１６ｂに設定し、これによりメモリセルトランジスタ１６ｂにビットＢ０のデータを書き込む。そして、メモリセルトランジスタ１６ｂの電荷蓄積領域２７０に所定量の電荷を蓄積することによってビットＢ１の値に対応するしきい値電圧ＶＢｔｈをメモリセルトランジスタ１６ｂに設定し、これによりメモリセルトランジスタ１６ｂにビットＢ１のデータを書き込む。

一方で、書き込み制御部３は、第２メモリ領域ＭＲ２に対する４ビットの書き込みデータをメイン処理部１から受け取ると、メモリセル駆動部５を制御することによって、書き込み対象の記憶単位ＭＵ２に当該書き込みデータを書き込む。例えば、書き込み対象の記憶単位ＭＵ２を構成するメモリセルトランジスタ１６の電荷蓄積領域２７１に所定量の電荷を蓄積して、４ビットの書き込みデータの上位２ビットＢ２，Ｂ３の値に対応するしきい値電圧ＶＡｔｈを当該メモリセルトランジスタ１６に設定し、これによりメモリセルトランジスタ１６に２ビットＢ２，Ｂ３のデータを書き込む。また、メモリセルトランジスタ１６の電荷蓄積領域２７０に所定量の電荷を蓄積することによって、４ビットの書き込みデータの下位２ビットＢ０，Ｂ１の値に対応するしきい値電圧ＶＢｔｈをメモリセルトランジスタ１６に設定し、これによりメモリセルトランジスタ１６に２ビットＢ０，Ｂ１のデータを書き込む。

第１メモリ領域ＭＲ１からデータを読み出す際には、まず、読み出し制御部４が、メモリセル駆動部５に対してデータを読み出す記憶単位ＭＵ１を通知する。そして、メモリセル駆動部５は、通知された記憶単位ＭＵ１を構成するメモリセルトランジスタ１６ａ，１６ｂのそれぞれから、第１動作モードのしきい値電圧に対応する１ビットのデータと、第２動作モードのしきい値電圧に対応する１ビットのデータとを読み出す。

読み出し制御部４は、読み出し対象の記憶単位ＭＵ１を構成する一方のメモリセルトランジスタ１６ａから読み出した、第１動作モードのしきい値電圧に対応する１ビットのデータと第２動作モードのしきい値電圧に対応する１ビットのデータとを、それぞれビットＢ２及びビットＢ３とし、読み出し対象の記憶単位ＭＵ１を構成する他方のメモリセルトランジスタ１６ｂから読み出した、第１動作モードのしきい値電圧に対応する１ビットのデータと第２動作モードのしきい値電圧に対応する１ビットのデータとを、それぞれビットＢ０及びビットＢ１として、それらのデータを組み合わせて４ビットのデータを生成する。そして、読み出し制御部４は、生成した４ビットのデータを読み出し対象の記憶単位ＭＵ１が記憶するデータとしてメイン処理部１に出力する。

一方で、第２メモリ領域ＭＲ２からデータを読み出す際には、まず、読み出し制御部４が、メモリセル駆動部５に対してデータを読み出す記憶単位ＭＵ２を通知する。メモリセル駆動部５は、通知された記憶単位ＭＵ２を構成するメモリセルトランジスタ１６の動作モードを第１動作モードに設定して、当該メモリセルトランジスタ１６から、第１動作モードのしきい値電圧に対応する２ビットのデータを読み出して読み出し制御部４に出力する。また、メモリセル駆動部５は、読み出し対象の記憶単位ＭＵ２を構成するメモリセルトランジスタ１６の動作モードを第２動作モードに設定して、当該メモリセルトランジスタ１６から、第２動作モードのしきい値電圧に対応する２ビットのデータを読み出して読み出し制御部４に出力する。

読み出し制御部４は、読み出し対象の記憶単位ＭＵ２を構成するメモリセルトランジスタ１６から読み出した、第１動作モードのしきい値電圧に対応する２ビットのデータと第２動作モードのしきい値電圧に対応する２ビットのデータとを、それぞれ上位２ビットＢ２，Ｂ３及び下位２ビットＢ０，Ｂ１として、それらのデータを組み合わせて４ビットのデータを生成する。そして、読み出し制御部４は、生成した４ビットのデータを読み出し対象の記憶単位ＭＵ２が記憶するデータとしてメイン処理部１に出力する。

以上のように、本実施の形態２に係るメモリセルアレイ６の第１メモリ領域ＭＲ１では、メモリセルトランジスタ１６に対して第１動作モードのしきい値電圧に対応するデータを書き込む際には、当該メモリセルトランジスタ１６に設定可能なＭ種類のしきい値電圧ＶＡｔｈ１〜ＶＡｔｈＭのうち、値が隣接していないＮ種類のしきい値電圧のみを使用している。また、メモリセルトランジスタ１６に対して第２動作モードのしきい値電圧に対応するデータを書き込む際には、当該メモリセルトランジスタ１６に設定可能なＭ種類のしきい値電圧ＶＢｔｈ１〜ＶＢｔｈＭのうち、値が隣接していないＮ種類のしきい値電圧のみを使用している。したがって、メモリセルトランジスタ１６に実際に設定される第１動作モード及び第２動作モードのしきい値電圧の間隔を大きくすることができる。そのため、１つのメモリセルトランジスタ１６に記憶できる情報量は少なくなるものの、メモリセルトランジスタ１６から読み出されるデータの誤りを低減できる。その結果、記憶単位ＭＵ１から読み出されるデータの誤りを低減できる。

また、本実施の形態２に係る第１メモリ領域ＭＲ１では、メモリセルトランジスタ１６に設定されるしきい値電圧の間隔が大きくなるため、データの書き込み回数の増加によりしきい値電圧の分布の山が多少変形したとしてもメモリセルトランジスタ１６から正確にデータを読み出すことができる。よって、メモリセルトランジスタ１６に対するデータ書き込みの許容回数を増加させることができる。

また、本実施の形態２では、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６に第１動作モードのしきい値電圧に対応するデータを書き込む際には、４種類のしきい値電圧ＶＡｔｈ１〜ＶＡｔｈ４のうち最小のしきい値電圧ＶＡｔｈ１と最大のしきい値電圧ＶＡｔｈ４のみを使用しているため、メモリセルトランジスタ１６に設定される第１動作モードのしきい値電圧の間隔を最も広くとることができる。また、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６に第２動作モードのしきい値電圧に対応するデータを書き込む際には、４種類のしきい値電圧ＶＢｔｈ１〜ＶＢｔｈ４のうち最小のしきい値電圧ＶＢｔｈ１と最大のしきい値電圧ＶＢｔｈ４のみを使用しているため、メモリセルトランジスタ１６に設定される第２動作モードのしきい値電圧の間隔を最も広くとることができる。したがって、メモリセルトランジスタ１６から読み出されるデータの誤りをより確実に低減することができる。

また、本実施の形態２では、メモリセルトランジスタ１６にデータを書き込む際の当該メモリセルトランジスタ１６に対するしきい値電圧の設定方法を相違させることによって、１つのメモリセルに記憶できる情報量は比較的少ないもののデータ誤りが発生する確率が比較的低い第１メモリ領域ＭＲ１中のメモリセルトランジスタ１６と、データ誤りが発生する確率が比較的高いものの１つのメモリセルに記憶できる情報量が比較的多い第２メモリ領域ＭＲ２中のメモリセルトランジスタ１６とを実現している。したがって、本実施の形態２のように、同じ構造を用いて、第１メモリ領域ＭＲ１及び第２メモリ領域ＭＲ２のメモリセルトランジスタ１６を構成することができる。よって、簡単な構造を用いて２種類のメモリセルを有する半導体記憶装置を実現でき、当該半導体記憶装置の製造コストを低減できる。

なお、本実施の形態２では、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６に対しては、第１動作モードのしきい値電圧に対応する１ビットのデータと、第２動作モードのしきい値電圧に対応する１ビットのデータとの両方を記憶させていたが、どちらか一方の１ビットのデータのみを記憶させても良い。この場合には、記憶単位ＭＵ１で４ビットのデータを記憶するために、４つのメモリセルトランジスタ１６で記憶単位ＭＵ１を構成することになる。以下に、この場合のメモリセルトランジスタ１６に対するデータの書き込み方法及びデータの読み出し方法について説明する。以下の説明では、記憶単位ＭＵ１を構成する４つのメモリセルトランジスタ１６をそれぞれメモリセルトランジスタ１６ａ〜１６ｄと呼ぶ。また、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６に対しては、第１動作モードのしきい値電圧に対応する１ビットのデータのみを記憶させることにする。

第１メモリ領域ＭＲ１の記憶単位ＭＵ１に４ビットのデータを書き込む際には、図７に示されるように、当該４ビットのデータを１ビットずつに分離し、それによって得られた４つの１ビットデータを、当該記憶単位ＭＵ１を構成する４つのメモリセルトランジスタ１６ａ〜１６ｄにそれぞれ書き込む。例えば、書き込みデータの最上位ビットＢ３の値に対応したしきい値電圧ＶＡｔｈを、書き込み対象の記憶単位ＭＵ１におけるメモリセルトランジスタ１６ａに設定してビットＢ３の値を書き込む。また、書き込みデータの上位から２つのビットＢ２の値に対応したしきい値電圧ＶＡｔｈを、書き込み対象の記憶単位ＭＵ１におけるメモリセルトランジスタ１６ｂに設定してビットＢ２の値を書き込む。また、書き込みデータの上位から３つのビットＢ１の値に対応したしきい値電圧ＶＡｔｈを、書き込み対象の記憶単位ＭＵ１におけるメモリセルトランジスタ１６ｃに設定してビットＢ１の値を書き込む。また、書き込みデータの最下位のビットＢ０の値に対応したしきい値電圧ＶＡｔｈを、書き込み対象の記憶単位ＭＵ１におけるメモリセルトランジスタ１６ｄに設定してビットＢ０の値を書き込む。これにより、記憶単位ＭＵ１を構成する各メモリセルトランジスタ１６には１ビットのデータが書き込まれ、記憶単位ＭＵ１全体としては４ビットのデータが書き込まれる。

第１メモリ領域ＭＲ１中の記憶単位ＭＵ１からデータを読み出す際には、読み出し制御部４は、メモリセル駆動部５を制御して、図８に示されるように、読み出し対象の記憶単位ＭＵ１を構成する４つのメモリセルトランジスタ１６ａ〜１６ｄのそれぞれから１ビットのデータを読み出し、メモリセルトランジスタ１６ａから読み出した１ビットのデータをビットＢ３とし、メモリセルトランジスタ１６ｂから読み出した１ビットのデータをビットＢ２とし、メモリセルトランジスタ１６ｃから読み出した１ビットのデータをビットＢ１とし、メモリセルトランジスタ１６ｄから読み出した１ビットのデータをビットＢ０として、それらのデータを組み合わせて４ビットのデータを生成する。そして、読み出し制御部４は、生成した４ビットのデータを読み出し対象の記憶単位ＭＵ１が記憶するデータとしてメイン処理部１に出力する。

このように、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６に対して、第１及び第２動作モードのどちらか一方のしきい値電圧に対応するデータのみを書き込むことによって、言い換えれば、第１メモリ領域ＭＲ１のメモリセルトランジスタ１６に対して、２箇所の電荷蓄積領域２７０，２７１のうちどちらか一方の領域のみに電荷を蓄積することによって、当該メモリセルトランジスタ１６からの読み出しデータの誤りをさらに低減することができる。そして、当該メモリセルトランジスタ１６に対するデータ書き込みの許容回数をさらに増加させることができる。

なお、第１メモリ領域ＭＲ１を２つの領域に区分して、一方の領域におけるメモリセルトランジスタ１６に対しては第１動作モードのしきい値電圧に対応するデータと第２動作モードのしきい値電圧に対するデータとの両方を記憶し、他方の領域におけるメモリセルトランジスタ１６に対しては第１及び第２動作モードのいずれか一方のしきい値電圧に対応するデータのみを記憶しても良い。この場合には、メモリセルアレイ６には、１ビットのデータを記憶する、データ誤りの発生確率が非常に低いメモリセルトランジスタ１６と、２ビットのデータを記憶する、データ誤りの発生確率がある程度低いメモリセルトランジスタ１６と、４ビットのデータを記憶する、データ誤りの発生確率が比較的高いメモリセルトランジスタ１６との３種類のメモリセルトランジスタ１６が含まれることになる。つまり、メモリセルアレイ６には、記憶できる情報量及びデータ誤りの発生確率が異なる３種類のメモリセルトランジスタ１６が含まれることになる。したがって、この場合には、メモリセル構造は共通にしながらも、３種類のメモリセルトランジスタ１６を書き込みデータの種類等に応じて使い分けることができる。

また、上述の実施の形態１、２では、Ｍ＝４であったが、Ｍ＝８であっても同様に読み出しデータの誤りを低減できる。以下に、実施の形態１を例に挙げて、Ｍ＝８の場合の第１メモリ領域ＭＲ１へのデータの書き込み方法及び当該第１メモリ領域ＭＲ１からのデータの読み出し方法について説明する。以下の説明では、記憶単位ＭＵ１，ＭＵ２のそれぞれは３ビットのデータ、つまり、“０００”〜“１１１”までの８値のデータを記憶することができ、メモリセルトランジスタ１６にはしきい値電圧Ｖｔｈ１〜Ｖｔｈ８までを設定することが可能であるものとする。また、しきい値電圧Ｖｔｈ１〜Ｖｔｈ８はこの順に大きい値となるように設定されている。

Ｍ＝８の場合には、第１メモリ領域ＭＲ１中のメモリセルトランジスタ１６に対してデータを書き込む際には、例えば、８種類のしきい値電圧Ｖｔｈ１〜Ｖｔｈ８のうち２種類のしきい値電圧Ｖｔｈ１，Ｖｔｈ８を使用する。そして、３つのメモリセルトランジスタ１６で記憶単位ＭＵ１を構成し、当該記憶単位ＭＵ１を構成する各メモリセルトランジスタ１６に、２種類のしきい値電圧Ｖｔｈ１，Ｖｔｈ８を用いて、１ビットのデータを書き込む。例えば、メモリセルトランジスタ１６に“０”のデータを書き込む際にはしきい値電圧Ｖｔｈ１を設定し、“１”のデータを書き込む際にはしきい値電圧Ｖｔｈ８を設定する。そして、３つのメモリセルトランジスタ１６で構成される記憶単位ＭＵ１全体で３ビットのデータを記憶する。

第１メモリ領域ＭＲ１中の記憶単位ＭＵ１からデータを読み出す際には、読み出し制御部４は、メモリセル駆動部５を制御して、読み出し対象の記憶単位ＭＵ１を構成する３つのメモリセルトランジスタ１６のそれぞれから１ビットのデータを読み出して、それらを組み合わせて３ビットのデータを生成する。そして、読み出し制御部４は、生成した３ビットのデータを読み出し対象の記憶単位ＭＵ１が記憶するデータとしてメイン処理部１に出力する。

このように、第１メモリ領域ＭＲ１中のメモリセルトランジスタ１６にデータを書き込む際に、設定可能な８種類のしきい値電圧Ｖｔｈ１〜Ｖｔｈ８のうち２種類のしきい値電圧Ｖｔｈ１，Ｖｔｈ８を使用する場合であっても、ビット密度は低減するものの記憶単位ＭＵ１から読み出されるデータの誤りを抑制することができる。

また、実施の形態１，２において、メモリセルアレイ６の全領域について、あるいはメモリセルアレイ６の第２メモリ領域ＭＲ２だけについて、メモリセルトランジスタ１６に書き込むデータに対してＳＥＣ−ＤＥＤ（Single Error Correcting - Double Error Detecting）符号等のＥＣＣ（Error Correcting Code）を付与し、メモリセルトランジスタ１６から読み出されたデータに対して誤り訂正を行っても良い。この場合には、図３に示されるように、メモリセルトランジスタ１６に設定される複数のしきい値電圧において、隣り合うしきい値電圧間のハミング距離を“１”に設定することによって、訂正確率を向上することができる。

上述のように、メモリセルアレイ６の第１メモリ領域ＭＲ１に関しては、データ誤りが発生しにくいことから、当該第１メモリ領域ＭＲ１のデータに対して誤り訂正を行う場合であっても、当該第１メモリ領域ＭＲ１のデータに対しては訂正能力がそれほど高くないＥＣＣを付与するだけでよい。一般的に、ＥＣＣの訂正能力が高いほど、誤り訂正を行うために必要な時間が増大し、誤り訂正後のデータを出力するまでの時間が増大する。その結果、メモリ領域に対するアクセススピードが増加する。第１メモリ領域ＭＲ１のデータに対しては訂正能力がそれほど高くないＥＣＣを使用して誤り訂正を行うことができるため、当該第１メモリ領域ＭＲ１へのアクセススピードを低減することができる。

また、実施の形態１，２に係るメモリセルアレイ６は第１メモリ領域ＭＲ１と第２メモリ領域ＭＲ２とを備えていたが、データ誤りの発生をできるだけ抑制する必要のある情報を主に扱う場合にはメモリセルアレイ６の全領域を第１メモリ領域ＭＲ１だけで構成しても良い。

また、実施の形態１，２において、図９に示されるように、情報処理装置の主たる機能に関する信号処理を行うメイン処理部１が、書き込み制御部３及び読み出し制御部４として機能しても良い。つまり、メイン処理部１が、メモリセル駆動部５を制御して、メモリセルトランジスタ１６にデータを書き込んだり、メモリセルトランジスタ１６からデータを読み出しても良い。この場合であっても同様の効果を得ることができる。

本発明の実施の形態１に係る情報処理装置の構成を示すブロック図である。 本発明の実施の形態１に係るメモリセルアレイの構成を示すブロック図である。 本発明の実施の形態１に係る第２メモリ領域のメモリセルトランジスタのしきい値電圧の分布を示す図である。 本発明の実施の形態２に係るメモリセルトランジスタの構造を示す断面図である。 本発明の実施の形態２に係る第１メモリ領域へのデータの書き込み方法を示す図である。 本発明の実施の形態２に係る第１メモリ領域からのデータの読み出し方法を示す図である。 本発明の実施の形態２に係る第１メモリ領域へのデータの書き込み方法の変形例を示す図である。 本発明の実施の形態２に係る第１メモリ領域からのデータの読み出し方法の変形例を示す図である。 本発明の実施の形態１，２に係る情報処理装置の変形例の構成を示すブロック図である。

符号の説明

２ 半導体記憶装置
３ 書き込み制御部
５ メモリセル駆動部
１６，１６ａ，１６ｂ メモリセルトランジスタ

Claims (4)

1. 設定されるしきい値電圧に応じた値のデータを記憶する第１のメモリセルトランジスタと、
   前記第１のメモリセルトランジスタへのデータの書き込みを制御する書き込み制御部と、
   前記書き込み制御部の制御によって前記第１のメモリセルトランジスタに対してデータを書き込むメモリセル駆動部と
   を備え、
   前記書き込み制御部は、前記メモリセル駆動部を制御して、前記第１のメモリセルトランジスタに対して互いに値の異なる少なくとも３種類のしきい値電圧を設定することが可能であり、前記第１のメモリセルトランジスタに対してデータを書き込む際には、前記少なくとも３種類のしきい値電圧のうち、値が隣接していない複数種類のしきい値電圧のみを使用する、半導体記憶装置。
2. 請求項１に記載の半導体記憶装置であって、
   前記書き込み制御部は、前記メモリセル駆動部を制御して前記第１のメモリセルトランジスタに対してデータを書き込む際には、前記少なくとも３種類のしきい値電圧のうち最小及び最大のしきい値電圧のみを使用する、半導体記憶装置。
3. 請求項１及び請求項２のいずれか一つに記載の半導体記憶装置であって、
   設定されるしきい値電圧に応じた値のデータを記憶する第２のメモリセルトランジスタをさらに備え、
   前記書き込み制御部は、前記第２のメモリセルトランジスタへのデータの書き込みをも制御し、
   前記メモリセル駆動部は、前記書き込み制御部の制御によって前記第２のメモリセルトランジスタに対してもデータを書き込み、
   前記書き込み制御部は、前記メモリセル駆動部を制御して前記第２のメモリセルトランジスタに対してデータを書き込む際には、前記少なくとも３種類のしきい値電圧のすべてを使用する、半導体記憶装置。
4. 設定されるしきい値電圧に応じた値のデータを記憶し、互いに値が異なる少なくとも３種類のしきい値電圧を設定することが可能なメモリセルトランジスタを備える半導体記憶装置の使用方法であって、
   前記メモリセルトランジスタに対してデータを書き込む際には、前記少なくとも３種類のしきい値電圧のうち値が隣接していない複数種類のしきい値電圧を使用する、半導体記憶装置の使用方法。
   

Images