KR101565585B1

KR101565585B1 - 플래시 메모리 장치 및 그것을 포함한 메모리 시스템

Info

Publication number: KR101565585B1
Application number: KR1020090110473A
Authority: KR
Inventors: 김주형; 강창석; 박영우; 최정달; 김종연
Original assignee: 삼성전자주식회사
Priority date: 2009-11-16
Filing date: 2009-11-16
Publication date: 2015-11-03
Also published as: US20110119564A1; US8522115B2; KR20110053798A

Abstract

여기에 제공되는 플래시 메모리 장치는 유저 데이터를 저장하는 유저 데이터 영역과; 그리고 보안 데이터를 저장하는 보안 데이터 영역을 포함하며, 보안 데이터를 저장하는 메모리 셀들의 제 1 그룹들이 더미 데이터를 저장하는 메모리 셀들의 제 2 그룹들 사이에 각각 배치되는 보안 데이터 패턴이 상기 보안 데이터 영역에 저장된다.

Description

플래시 메모리 장치 및 그것을 포함한 메모리 시스템{FLASH MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}

본 발명은 플래시 메모리 장치에 관한 것이다.

반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.

MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.

불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.

불 휘발성 메모리 장치의 일예로서, 플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.

본 발명의 목적은 보안 데이터의 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그것을 포함한 메모리 시스템을 제공하는 것이다.

본 발명의 일 특징은 유저 데이터를 저장하는 유저 데이터 영역과; 그리고 보안 데이터를 저장하는 보안 데이터 영역을 포함하며, 보안 데이터를 저장하는 메모리 셀들의 제 1 그룹들이 더미 데이터를 저장하는 메모리 셀들의 제 2 그룹들 사이에 각각 배치되는 보안 데이터 패턴이 상기 보안 데이터 영역에 저장되는 플래시 메모리 장치를 제공하는 것이다.

예시적인 실시예에 있어서, 상기 제 1 그룹들 각각은 보안 데이터를 저장하는 제 1 메모리 셀들과, 상기 제 1 메모리 셀들 사이에 각각 배치되며 더미 데이터를 저장하는 제 2 메모리 셀들을 포함한다.

예시적인 실시예에 있어서, 상기 제 1 및 제 2 그룹들은 워드 라인으로 구성된다.

예시적인 실시예에 있어서, 상기 제 1 및 제 2 그룹들은 비트 라인으로 구성된다.

예시적인 실시예에 있어서, 상기 보안 데이터는 소거 상태 및 복수의 프로그 램 상태들 중 어느 하나에 대응하는 2-비트 데이터이다.

예시적인 실시예에 있어서, 상기 더미 데이터는 상기 복수의 프로그램 상태들 중 하나에 대응한다.

예시적인 실시예에 있어서, 상기 보안 데이터는 M-비트 데이터(M은 2 또는 그 보다 큰 정수)이다.

예시적인 실시예에 있어서, 상기 보안 데이터 영역의 허용 가능한 에러 비트 수는 상기 유저 데이터 영역의 허용 가능한 에러 비트 수보다 많다.

예시적인 실시예에 있어서, 상기 메모리 셀들 각각은 전하 저장층으로서 부유 게이트와 전하 트랩층 중 어느 하나를 갖는 저장 소자를 포함한다.

예시적인 실시예에 있어서, 상기 보안 데이터는 웨이퍼 레벨과 패키지 레벨 중 어느 하나에서 프로그램된다.

본 발명의 실시예에 따르면, 전하 손실로 인해 M-비트 보안 데이터(M은 2 또는 그 보다 큰 정수)가 소실되는 것을 방지하는 것이 가능하다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.

본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.

도 1은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.

도 1을 참조하면, 플래시 메모리 장치(1000)는 데이터 정보를 저장하는 메모리 셀 어레이(1100)를 포함할 것이다. 메모리 셀 어레이(1100)는 행들과 열들로 배열된 저장 소자로서 메모리 셀들을 포함하며, 각 메모리 셀은 단일-비트 데이터 그리고/또는 멀티-비트 데이터(예를 들면, 2 또는 그 보다 많은 데이터 비트들)를 저장할 것이다. 각 메모리 셀은 플로팅 게이트, 전하 트랩층, 등과 같은 전하 저장층, 가변 저항, 등을 갖는 메모리 트랜지스터로 구성될 수 있다.

도 1에 도시된 바와 같이, 플래시 메모리 장치(1000)는 행 디코더 회 로(1200), 전압 발생 회로(1300), 읽기/쓰기 회로(1400), 입출력 회로(1500), 그리고 제어 로직(1600)을 더 포함할 것이다.

행 디코더 회로(1200)는 제어 로직(1600)에 의해서 제어되며, 메모리 셀 어레이(1100)의 행들을 선택 및 구동할 것이다. 행 디코더 회로(1200)는 양의 전압 뿐만 아니라 음의 전압으로 메모리 셀 어레이(1100)의 행들을 구동하도록 구성될 것이다. 전압 발생 회로(1300)는 제어 로직(1600)에 의해서 제어되며, 메모리 셀 어레이(1100)에 공급될 전압들(예를 들면, 프로그램 전압, 읽기 전압, 음의 전압 등을 포함함)을 발생하도록 구성될 것이다. 읽기/쓰기 회로(1400)는 제어 로직(1600)에 의해서 제어되며, 읽기 동작시 메모리 셀 어레이(1100)의 선택된 메모리 셀들로부터 데이터를 읽도록 구성될 것이다. 읽기/쓰기 회로(1400)는 프로그램될 데이터에 따라 메모리 셀 어레이(1100)의 열들(또는, 비트 라인들)을 전원 전압(비트 라인 프로그램 금지 전압이라 불림) 또는 접지 전압(비트 라인 프로그램 전압이라 불림)으로 각각 구동하도록 구성될 것이다. 읽기/쓰기 회로(1400)는, 비록 도면에는 도시되지 않았지만, 페이지 버퍼 블록과 열 선택 블록(또는, 페이지 버퍼 블록, 열 선택 블록, 그리고 패스/페일 판별 블록)을 포함할 것이다. 입출력 회로(1500)는 제어 로직(1600)에 의해서 제어되며, 읽기/쓰기 회로(1400)와 외부 장치(예를 들면, 메모리 제어기) 사이에서 데이터를 인터페이스하도록 구성될 것이다. 제어 로직(1600)은 플래시 메모리 장치(1000)의 전반적인 동작을 제어하도록 구성될 것이다.

도 2는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모 리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다. 메모리 셀 어레이(1100)의 예시적인 구조들이 설명될 것이다. 일례로서, 메모리 셀 어레이(1100)가 복수 개의, 예를 들면, 1024개의 메모리 블록들로 나눠진 낸드 플래시 메모리 장치가 설명될 것이다. 각 메모리 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에 있어서, 메모리 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 각 메모리 블록에는, 예를 들면, 비트 라인들(예를 들면, 1KB의 비트 라인들)에 각각 대응하는 복수의 열들이 있다. 올 비트 라인 (all bit line: ABL) 구조라 불리는 일 실시예에 있어서, 메모리 블록의 모든 비트 라인들은 읽기 및 프로그램 동작들 동안 동시에 선택될 수 있다. 공통 워드 라인에 속하며 모든 비트 라인들과 연결된 저장 소자들은 동시에 프로그램될 수 있다.

예시적인 실시예에 있어서, 동일한 열에 속한 복수의 저장 소자들은 낸드 스트링(1101)을 구성하도록 직렬로 연결된다. 낸드 스트링의 일 단자는 스트링 선택 라인(SSL)에 의해서 제어되는 선택 트랜지스터를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 접지 선택 라인(GSL)에 의해서 제어되는 선택 트랜지스터를 통해 공통 소오스 라인(CSL)에 연결된다.

오드-이븐 구조(odd-even architecture)라 불리는 다른 예시적인 실시예에 있어서, 비트 라인들은 이븐 비트 라인들(BLe)과 오드 비트 라인들(BLo)로 구분된다. 오드/이븐 비트 라인 구조에 있어서, 공통 워드 라인에 속하면 오드 비트 라인들과 연결된 저장 소자들이 제 1 시간에 프로그램되는 반면에, 공통 워드 라인에 속하면 이븐 비트 라인들과 연결된 저장 소자들은 제 2 시간에 프로그램된다. 데이 터는 다른 블록들로 프로그램될 수 있고 다른 메모리 블록들로부터 읽혀질 수 있다. 이러한 동작은 동시에 수행될 수 있다.

예시적인 실시예에 있어서, 메모리 셀 어레이의 메모리 블록들은 2차원 어레이 구조 또는 3차원 어레이 구조를 갖는 배열될 수 있다.

도 2에 있어서, 메모리 셀 어레이(1100)를 구성하는 메모리 블록들 중 적어도 하나는 보안을 필요로 하는 데이터를 저장하기 위한 블록일 것이다. 이하, 그러한 블록은 보안 블록(security block)이라 칭하며, 다른 블록들은 유저 데이터를 저장하기 위한 유저 블록이라 칭한다. 하지만, 메모리 셀 어레이(1100)가 플래시 메모리 장치를 관리하는 데 필요한 그리고/또는 플래시 메모리 장치에 저장된 파일들을 관리하는 데 필요한 블록(메타 블록이라 불림)을 포함함은 잘 이해될 것이다. 보안 블록에는 플래시 메모리 장치에 대한 보안 데이터(예를 들면, 제조업체의 시리얼 번호, 제조일, 등), 즉 보안이 필요한 데이터가 저장될 것이다. 게다가, 비록 보안 블록의 크기 증가를 수반하지만, 제조업체의 거래처(Customer)의 요청에 따라 거래처의 데이터를 저장하는 데 보안 블록이 사용될 수 있다. 보안 블록에 저장된 데이터는 안전하게 보호되어야 한다.

각 메모리 셀에 M-비트 데이터(M은 2 또는 그 보다 큰 정수)가 저장되는 유저 블록들과 마찬가지로, 보안 블록의 메모리 셀들 역시 M-비트 데이터를 저장할 수 있다. 각 메모리 셀에 M-비트 데이터(M은 2 또는 그 보다 큰 정수)가 저장되는 방식은 멀티-비트 셀(MLC) 프로그램 방식이라 불리며, 각 메모리 셀에 단일-비트 데이터가 저장되는 방식은 단일-비트 셀(SLC) 프로그램 방식이라 불린다. 보안 데 이터의 신뢰성은 보안 블록에 SLC 프로그램 방식을 적용함으로써 확보될 수 있다. 이에 반해서, 보안 데이터의 양이 증가함에 따라, 보안 블록들의 수가 증가될 수 있다. 이러한 경우, 보안 블록에 MLC 프로그램 방식이 적용되면, 보안 블록들의 수를 줄일 수 있다. 잘 알려진 바와 같이, MLC 프로그램 방식으로 보안 블록의 메모리 셀들이 프로그램되면, 문턱 전압 산포들(또는, 상태들) 사이의 마진이 감소하게 된다. 마진의 감소는 다양한 원인들로 인해 생기는 문턱 전압 변화(예를 들면, 전하 손실 및 전하 획득)로 인해 데이터의 손실을 초래할 것이다. 문턱 전압 변화/전하 손실은 주변 메모리 셀들의 데이터 패턴에 영향을 받을 것이다. 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치의 경우, 신뢰성 열화를 수반하는 전하 손실로 인해 보안 블록에 저장된 보안 데이터의 손실을 방지할 수 있는 프로그램 스킴이 보안 블록에 적용될 것이다. 그러한 프로그램 스킴은 이후 상세히 설명될 것이다. 또한, MLC 프로그램 방식 대신에 SLC 프로그램 방식을 보안 블록에 적용할 수 있다.

도 3은 본 발명의 예시적인 실시예에 따른 보안 블록의 프로그램 방식을 설명하기 위한 도면이고, 도 4는 각 메모리 셀에 2-비트 데이터가 저장되는 경우 문턱 전압 상태들을 보여주는 도면이다.

도 3에는 보안 블록의 일부(점선으로 표시된 블록에 대응함)에 속한 메모리 셀들에 대한 프로그램 패턴이 도시되어 있다. 보안 블록의 나머지 메모리 셀들 역시 도 3에 도시된 것과 실질적으로 동일한 방식으로 프로그램될 것이다.

도 3에서, 'D'는 더미 데이터를 나타내고, 'E'는 소거 상태를 나타내며, 'P1', 'P2', 그리고 'P3'는 프로그램 상태를 각각 나타낼 것이다. 도 4에는 소거 상태(E)와 프로그램 상태들(P1, P2, P3)의 문턱 전압 분포들(산포들)이 도시되어 있다. 본 발명의 예시적인 실시예에 있어서, 더미 데이터(D)를 저장하는 메모리 셀들은 프로그램 상태들(P1, P2, P3) 중 어느 하나를 갖도록 프로그램될 것이다. 예를 들면, 더미 데이터(D)를 저장하는 메모리 셀들은 최상위 프로그램 상태(P3)를 갖도록 프로그램될 것이다. 또는, 더미 데이터(D)를 저장하는 메모리 셀들은 프로그램 상태(P2)를 갖도록 프로그램될 것이다. 또는, 더미 데이터(D)를 저장하는 메모리 셀들은 프로그램 상태(P1)를 갖도록 프로그램될 것이다. 이에 반해서, 더미 데이터(D)를 저장하는 메모리 셀들은 소거 상태(E)를 갖도록 프로그램될 수도 있음은 잘 이해될 것이다. 메모리 셀에 M-비트 데이터(M은 2 또는 그 보다 큰 정수)를 프로그램 방식은 다양하게 구현될 수 있으며, 본 발명의 보안 블록은 어느 하나의 프로그램 방식에 국한되지 않을 것이다. 예시적인 MLC 프로그램 방식들이 미국공개특허 제2008-0144370호 그리고 미국공개특허 제2008-0059835호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 본 발명에 적용되는 MLC 프로그램 방식이 여기에 개시되어 있는 것에 국한되지 않음은 잘 이해될 것이다.

도 3에서, 상태들(E, P1, P2, P3)에 각각 대응하는 메모리 셀들에 저장된 데이터는 보안 데이터를 구성하며, 더미 데이터(D)는 보안 데이터에 포함되지 않는 데이터일 것이다. 도 3에 도시된 바와 같이, 보안 데이터(E, P1, P2, 또는 P3로 표기됨)를 저장하는 메모리 셀들 각각은 프로그램 상태들(P1, P2, P3) 중 어느 하나에 대응하는 더미 데이터(D)를 저장하는 메모리 셀들에 의해서 둘러쌓여 있다. 예 를 들면, 보안 데이터(E, P1, P2, 또는 P3로 표기됨)를 저장하는 메모리 셀들 각각은 향 방향, 열 방향, 그리고 대각선 방향으로 인접하여 배열되고 더미 데이터(D)를 저장하는 메모리 셀들에 의해서 둘러쌓여 있다. 보안 데이터는 웨이퍼 레벨에서 또는 패키지 레벨에서 보안 블록에 저장될 수 있다.

이러한 보안 데이터 패턴에 의하면, 보안 데이터를 저장하는 메모리 셀들 각각은 주변 메모리 셀들(행, 열, 그리고 대각선 방향으로 인접하여 배열됨)로부터 동일한 영향을 받을 것이다. 예를 들면, 소거 상태를 갖는 메모리 셀은 물리적인 위치에 관계없이 동일한 상태(예를 들면, P1, P2, 그리고 P3 중 어느 하나에 대응함)의 메모리 셀들에 의해서 둘러쌓일 것이다. 이는 보안 데이터를 저장하는 메모리 셀들의 상태들 각각이 물리적인 위치에 관계없이 주변 메모리 셀들의 영향으로 인해 동일한 문턱 전압 변화(예를 들면, 전하 손실)를 겪음을 의미한다. 다시 말해서, 보안 데이터를 저장하는 메모리 셀(예를 들면, 1110)과 더미 데이터를 저장하는 각 주변 메모리 셀 사이에 생기는 전위차(각 방향에 대응하는 전위차)는 물리적인 위치에 관계없이 보안 데이터를 저장하는 메모리 셀(예를 들면, 1120)과 더미 데이터를 저장하는 각 주변 메모리 셀 사이에 생기는 전위차(각 방향에 대응하는 전위차)와 동일할 것이다. P1 상태와 마찬가지로, 나머지 상태들(E, P2, P3) 역시 물리적인 위치에 관계없이 동일한 문턱 전압 변화(예를 들면, 전하 손실)를 경험할 것이다. 보안 데이터를 MLC 프로그램 방식으로 프로그램하는 경우, 앞서 설명된 바와 같이, 보안 데이터를 저장하는 메모리 셀들이 더미 데이터를 저장하는 메모리 셀들로 둘러쌓이도록 보안 데이터 패턴을 구성함으로써 보안 데이터의 손실을 방지 할 수 있다.

도 5 및 도 6은 본 발명의 다른 예시적인 실시예들에 따른 보안 블록의 프로그램 방식을 설명하기 위한 도면들이다. 먼저, 도 5를 참조하면, 보안 데이터 패턴은 보안 데이터(E, P1, P2, 또는 P3로 표기됨)를 저장하는 메모리 셀들의 행(예를 들면, WLi+2)이 더미 데이터를 저장하는 메모리 셀들의 행들(예를 들면, WLi+1, WLi+3) 사이에 위치하도록 그리고 동일한 행에 속하는 메모리 셀들에 보안 데이터(E, P1, P2, 또는 P3로 표기됨)를 저장하도록 구현될 수도 있다. 또는, 도 6에 도시된 바와 같이, 보안 데이터 패턴은 보안 데이터(E, P1, P2, 또는 P3로 표기됨)를 저장하는 메모리 셀들의 열(예를 들면, BLj+1)이 더미 데이터를 저장하는 메모리 셀들의 열들 사이에 위치하도록 그리고 동일한 열에 속하는 메모리 셀들에 보안 데이터(E, P1, P2, 또는 P3로 표기됨)를 저장하도록 구현될 수도 있다.

도 7은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치에 적용되는 에러 정정 능력을 설명하기 위한 도면이다.

도 3, 도 5, 그리고 도 6에서 설명된 보안 데이터 패턴을 갖도록 프로그램된 보안 블록에는 유저 블록들과 다른 에러 정정 능력이 적용될 것이다. 도 7에 도시된 바와 같이, 보안 블록에 적용되는 에러 정정 능력은 유저 블록들에 적용되는 것보다 높게 설정될 것이다. 예를 들면, 보안 블록에는 M-비트 에러 정정 코드가 적용되고, 유저 블록들에는 N-비트 에러 정정 코드(M>N)가 적용될 것이다. 보안 블록에 대한 허용 가능한 에러 비트 수를 증가시킴으로써 보안 데이터의 손실을 막을 수 있다. 보안 블록에 저장되는 보안 데이터의 ECC 데이터는 보안 블록의 스페어 영역(미도시됨)에 저장되며, 이는 웨이퍼 레벨에서 또는 패키지 레벨에서 행해질 것이다. ECC 데이터는 보안 데이터의 에러를 검출하고 정정하는 데 사용될 것이다. ECC 데이터는 SLC 프로그램 방식과 MLC 프로그램 방식 중 어느 하나에 의해서 프로그램될 것이다. MLC 프로그램 방식으로 보안 데이터의 ECC 데이터가 저장되는 경우, 보안 데이터의 ECC 데이터는 앞서 설명된 프로그램 방식에 따른 데이터 패턴을 갖도록 도 8에 도시된 데이터 패턴을 갖도록 프로그램될 수 있다.

도 3, 도 5, 그리고 도 6에서 설명된 보안 데이터 패턴과 달리, 도 8에 도시된 바와 같은 보안 데이터 패턴을 갖도록 보안 블록을 프로그램하는 것이 가능하다. 이러한 경우, 도 7에서 설명된 바와 같이, 보안 블록의 허용 가능한 에러 비트 수를 증가시킴으로써 보안 데이터의 손실을 막을 수 있다. 즉, 보안 블록에 적용되는 에러 정정 능력은 유저 블록들에 적용되는 것보다 높게 설정될 것이다.

도 9는 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 포함한 메모리 시스템을 개략적으로 보여주는 블록도이다.

도 9를 참조하면, 메모리 시스템(2000)은 불 휘발성 메모리 장치로서 플래시 메모리 장치(2100)와 제어기(2200)를 포함할 것이다. 플래시 메모리 장치(2100)에는 유저 블록들(2110)과 보안 블록(2120)을 포함하는 메모리 셀 어레이가 제공될 것이다. 보안 블록(2120)에 저장되는 보안 데이터는 앞서 설명된 방식들(도 3, 도 5, 도 6, 그리고 도 8에서 설명된 방식들) 중 어느 하나에 따라 프로그램되며, 그것에 대한 설명은 그러므로 생략될 것이다. 제어기(2200)는 플래시 메모리 장치(2100)로부터 읽혀진 데이터의 에러를 검출 및 정정하도록 구성된 ECC 유니 트(2210)를 포함할 것이다. ECC 유니트(2210)는 M-비트 ECC 유니트(2212)와 N-비트 ECC 유니트(2214) (여기서, M>N)를 포함할 것이다. M-비트 ECC 유니트(2212)는 보안 블록(2120)으로부터 읽혀진 데이터의 에러를 검출 및 정정하는 데 사용되며, N-비트 ECC 유니트(2214)는 유저 블록(2110)으로부터 읽혀진 데이터의 에러를 검출 및 정정하는 데 사용될 것이다.

비록 도면에는 도시되지 않았지만, 유저 블록들(2110)과 보안 블록(2120)에 동일한 에러 정정 능력을 갖는 ECC 유니트가 적용될 수 있음은 잘 이해될 것이다.

플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템이 도 10에 개략적으로 도시되어 있다.

본 발명에 따른 컴퓨팅 시스템은 버스(3001)에 전기적으로 연결된 마이크로프로세서(3100), 사용자 인터페이스(3200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(3300), 제어기(3400), 그리고 플래시 메모리들로 구성된 저장 매체(3500)를 포함한다. 모뎀(3300)에는 유선 또는 무선을 통해 네트워크에 연결될 것이다. 저장 매체(3500)의 각 플래시 메모리는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치의 보안 블록에 앞서 설명된 프로그램 스킴에 따라 프로그램된 보안 데이터 패턴이 저장될 것이다. 저장 매체(3500)에는 마이크로프로세서(3100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 제어기(3400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(3600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

예시적인 실시예에 있어서, 제어기(3400)와 저장 매체(3500)는 반도체 드라이브(Solid State Drive: SSD), 메모리 카드, 등을 구성할 것이다.

플래시 메모리 장치 그리고/또는 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 플래시 메모리 장치 그리고/또는 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다. 전자 저장층으로사 전하 트랩층이 사용되는 플래시 메모리 장치에 앞서 언급된 프로그램 스킴이 적용되는 경우, 전자들의 수평 확산(lateral spreading)에 의한 전하 손실을 줄이는 것이 가능하다.

전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

스택 플래시 구조를 보여주는 도 11을 참조하면, 본 발명에 따른 플래시 메모리 장치는 입체적으로 배열된 메모리 셀들을 구비한다. 메모리 셀들은, 모오스 트랜지스터 형성을 위한 반도체 기판으로 사용되는, 적층된 복수개의 반도체층들을 구비한다. 한편, 논의의 편의를 위해, 도 11에는 단지 두 개의 반도체층들(즉, 제 1 반도체층(100') 및 제 2 반도체층(200'))이 도시되었지만, 반도체층들의 수는 2 이상일 수 있다.

본 발명의 일 실시예에 따르면, 제 1 반도체층(100')은 단결정 실리콘 웨이퍼일 수 있고, 제 2 반도체층(200')은 제 1 반도체층(100')(즉, 웨이퍼)를 씨드층 으로 사용하는 에피택시얼 공정을 통해 형성된 단결정 실리콘 에피택시얼층일 수 있다. 한국출원번호 2004-97003호는 이처럼 에피택시얼 공정을 사용하여 반도체 웨이퍼 상에 에피택시얼 반도체층을 형성하는 방법을 개시하고 있으며, 이 방법은 본 발명의 실시예들을 위해 사용될 수 있다.

본 발명의 실시예들에 따르면, 반도체층들(100', 200') 각각은 실질적으로 동일한 구조를 갖는 셀 어레이를 구비한다. 결과적으로, 상기 메모리 셀들은 다층의 셀 어레이들을 구성한다. 이러한 다층 배치에 따른 논의의 복잡함을 줄이기 위해, (게이트 구조체(gate structure), 공통 소오스 라인(Common source line, CSL), 비트라인 플러그들(bit-line plugs) 및 불순물 영역들(impurity regions) 등과 같은) 상기 셀 어레이의 구성 요소들(elements) 각각을 간략하게 표현하는 표기법(notation)을 먼저 정의할 것이다. 구성 요소들 각각의 수직적 위치를 간략하게 표현하기 위하여, 상기 구성 요소가 배치되는 반도체층의 순서를 그 구성 요소의 이름 뒤에 쓰여진 둥근 괄호 내에 표기할 것이다. 예를 들면, GSL(1) 및 SSL(2)은 각각 제 1 반도체층(100') 상에 형성된 접지 선택 라인 및 제 2 반도체층(200') 상에 형성된 스트링 선택 라인을 나타낸다.

반도체층들(100', 200') 각각은, 잘 알려진 소자분리막 패턴들(105)에 의해 한정되는, 활성영역들을 구비한다. 상기 활성영역들은 일 방향을 따라 서로 평행하게 형성된다. 상기 소자분리막 패턴들(105)은 실리콘 산화막을 포함하는 절연성 물질들로 만들어지며, 상기 활성영역들을 전기적으로 분리시킨다.

반도체층들(100', 200') 각각의 상부에는, 상기 활성영역들을 가로지르는, 한 쌍의 선택 라인들(selection lines)(GSLs, SSLs) 및 M개의 워드라인들(WLs)로 구성되는 게이트 구조체가 배치된다. 게이트 구조체의 일 측에는 소오스 플러그들(500')이 배치되고, 게이트 구조체의 타 측에는 비트라인 플러그들(400')이 배치된다. 비트라인 플러그들(400')은, 워드라인들(WLs)을 가로지르는, N개의 비트라인들(BLs)에 각각 접속한다. 이때, 비트라인들(BLs)은 최상부 반도체층(예를 들면, 도 30에서 제2반도체층(200'))의 상부에서 워드라인들(WLs)을 가로지르도록 형성된다. 비트라인(BLs)의 수 N은 1보다 큰 정수일 수 있으며, 바람직하게는 8의 배수들 중의 한가지일 수 있다.

워드라인들(WLs)은 선택 라인들(GSLs, SSLs) 사이에 배치되며, 일 게이트 구조체를 구성하는 워드라인들(WLs)의 수 M은 1보다 큰 정수이다. 바람직하게는, 정수 M은 8의 배수들 중의 한가지일 수 있다. 선택 라인들(GSLs, SSLs) 중의 하나는 공통 소오스 라인(CSL)과 메모리 셀들의 전기적 연결을 제어하는 접지 선택 라인(Ground selection line, GSL)으로 사용되고, 선택 라인들 중의 다른 하나는 비트 라인들과 메모리 셀들의 전기적 연결을 제어하는 스트링 선택 라인(String selection line, SSL)으로 사용된다.

선택 라인들 및 워드 라인들 사이의 활성영역 내에는 불순물 영역들이 형성된다. 이때, 접지 선택 라인(GSL)의 일 측에 형성되는 불순물 영역들(110S, 210S)은 공통 소오스 라인(CSL(1), CSL(2))에 의해 연결되는 소오스 전극들로 사용되고, 스트링 선택 라인(SSL(1), SSL(2))의 일 측에 형성되는 불순물 영역들(110D, 210D)은 비트라인 플러그들(400)을 통해 비트라인들(BLs)에 연결되는 드레인 전극들로 사용된다. 또한, 워드라인들(WLs)의 양측에 형성되는 불순물 영역들(110I, 210I)은, 메모리 셀들을 직렬로 연결시키는, 내부 불순물 영역들로 사용된다.

본 발명에 따르면, 소오스 플러그들(500')은 상기 제 1 및 제 2 반도체층들(100', 200')에 형성되어 소오스 전극으로 사용되는 불순물 영역들(110S, 210S)(이하, 제 1 및 제 2 소오스 영역들)을 반도체층들(100', 200')에 전기적으로 연결시킨다. 그 결과, 제 1 및 제 2 소오스 영역들(110S, 210S)은 반도체층들(100', 200')과 등전위(equipotential)를 구성하게 된다.

이러한 전기적 연결을 위해, 본 발명의 일 실시예에 따르면, 도 32에 도시된 것처럼, 소오스 플러그들(500')은 제 2 반도체층(200') 및 제 2 소오스 영역(210S)을 관통하여, 제 1 소오스 영역(110S)에 연결된다. 이때, 소오스 플러그(500')는 제 2 반도체층(200') 및 제 2 소오스 영역(210S)의 내벽에 직접 접촉한다.

도 11에 도시된 스택 플래시 구조를 갖는 플래시 메모리 장치에도 앞서 설명된 프로그램 방식이 적용될 수 있음은 잘 이해될 것이다.

앞서 언급된 핀-타입 구조를 보여주는 도 12를 참조하면, 반도체 기판은 복수의 영역들로 한정될 수 있다. 예를 들면, 반도체 기판은 셀 영역(A), 주변 영역(C), 그리고 셀 영역(A)과 주변 영역(C) 사이의 경계 영역(B)으로 구분될 수 있다. 셀 영역(A)은 메모리 트랜지스터가 형성되는 부분이고, 주변 영역(C)은 메모리 트랜지스터의 동작을 제어하기 위한 주변 회로 소자가 형성되는 부분일 수 있다. 경계 영역(B)은 셀 영역(A) 및 주변 영역(C)과 구분되어 사용될 수도 있지만, 그 보다는 셀 영역(A) 및 주변 영역(B)의 가장 자리 부분을 포함하는 것으로 이해될 수 있다.

반도체 기판의 제 1 영역, 예를 들면, 셀 영역(A)에는 제 1 소자 분리막(610a)이 제공되고, 제 2 영역, 예를 들면, 경계 영역(B) 그리고/또는 주변 영역(C)에는 제 2 소자 분리막(610b, 610c)이 제공될 수 있다. 제 1 소자 분리막(610a)은 핀-타입의 제 1 활성 영역(615a)을 한정하도록 반도체 기판의 표면으로부터 소정 깊이만큼 함몰되게 형성될 수 있다. 제 2 소자 분리막(615b, 615c)은 평면-타입의 제 2 활성 영역(615b, 615c)을 한정하도록 반도체 기판의 표면에 맞추어 또는 표면보다 돌출되게 제공될 수 있다. 제 1 소자 분리막(610a) 및 제 2 소자 분리막(610b, 610c)은 동일한 바닥 깊이를 갖는 것으로 도시되었으나, 서로 다른 바닥 깊이를 가질 수도 있다.

제 1 활성 영역(615a)은 상면 및 측면들이 제 1 소자 분리막(610a)으로부터 노출되어 입체적 형태를 가질 수 있다. 반면, 제 2 활성 영역(615b, 615c)은 상면만이 제 2 소자 분리막(610b, 610c)으로부터 노출된 1차원적인 형태를 가질 수 있다. 제 1 소자 분리막(610a)의 함몰 깊이는 제 1 활성 영역(615a)의 노출된 측면의 깊이를 결정하는 인자로서, 소자의 요구된 특성에 따라 제어될 수 있다.

터널 절연막(630), 스토리지 노드막(635), 블로킹 절연막(640), 그리고 제어 전극(645)은 메모리 트랜지스터를 형성하기 위해 셀 영역(A)에 형성되거나 또는 셀 영역(A)과 경계 영역(B)에 걸쳐서 제공될 수 있다. 스토리지 노드막(635)은 터널 절연막(630) 상에 제공되고, 소자 분리막들(615a, 615b) 상으로 신장되도록 제공될 수 있다. 블로킹 절연막(640)은 스토리지 노드막(635) 상에 제공되고, 제어 게이트 전극(645)은 블로킹 절연막(640) 상에 활성 영역들(615a, 615b)을 가로지르는 방향으로 제공될 수 있다.

셀 영역(A)의 메모리 트랜지스터는 핀-타입 구조를 갖고, 제 1 활성 영역(615a)을 비트 라인의 일부로 이용하고 제어 게이트전극(615)을 워드 라인의 일부로 이용할 수 있다. 이에 따라, 제 1 활성 영역(615a)의 상면 및 측면들의 표면 부근이 모두 채널 영역으로 이용될 수 있다. 주변 영역(C)에는 평면-타입 트랜지스터가 제공될 수 있다. 예를 들면, 평면-타입 트랜지스터는 주변 영역(C) 상의 게이트 절연막(630c) 및 게이트 절연막(630c) 상의 게이트 전극(645c)을 포함할 수 있다.

도 12에 도시된 핀-타입 구조에도 앞서 설명된 프로그램 스킴이 적용될 수 있음은 잘 이해될 것이다.

소오스/드레인이 없는 플래시 구조를 보여주는 도 13을 참조하면, 접지 선택 트랜지스터, 스트링 선택 트랜지스터 및 셀 트랜지스터들은 반도체 기판(50)에 정의된 활성영역에 형성된다. 접지 선택 라인(GSL), 스트링 선택 라인(SSL) 및 워드라인들(WLn)은 활성영역의 상부를 가로질러 형성된다. 비트라인(BLn)은 비트라인 콘택(DC)을 통하여 스트링 선택 라인(SSL)의 일측에 형성된 소오스/드레인 영역에 접속된다. 게이트 전극과 활성영역 사이에 개재된 전하저장층(64)을 포함한다. 전하저장층(64)는 플로팅 게이트일 수도 있고, 소노스(SONOS) 장치인 경우 전하저장절연층일 수 있다. 이 밖에도 전하저장층(64)은 반도체 또는 금속 나노 크리스탈일 수도 있다.

접지 선택 라인(GSL) 양측의 활성영역에 형성된 소오스/드레인 영역(62g)와 스트링 선택 라인(SSL) 양측의 활성영역에 형성된 소오스/드레인 영역(62s)은 기판에 대하여 반대 도전형의 확산층으로 이루어진 PN접합 구조의 소오스/드레인 영역이다. 이에 반해, 워드라인들(WLn) 사이의 소오스/드레인 영역은 PN접합 구조가 이니고, 인접한 워드라인에 인가되는 전압에 의해 유도된 프린지 필드에 의하여 활성영역에 생성된 반전층으로 이루어진 전계효과 소오스/드레인 영역이다. 본 발명에서 트랜지스터의 채널 및 소오스/드레인 영역이 형성되는 부분의 활성영역은 전하의 이동도가 강화된 층으로 형성하여, 전계효과 소오스/드레인 영역을 채택함으로 인해 온 전류가 낮아지는 것을 보상할 수 있다.

도 13에 도시된 소오스/드레인이 없는 플래시 구조에 앞서 설명된 프로그램 스킴이 적용될 수 있음은 잘 이해될 것이다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

도 2는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다.

도 3은 본 발명의 예시적인 실시예에 따른 보안 블록의 프로그램 방식을 설명하기 위한 도면이다.

도 4는 각 메모리 셀에 2-비트 데이터가 저장되는 경우 문턱 전압 상태들을 보여주는 도면이다.

도 5 및 도 6은 본 발명의 다른 예시적인 실시예에 따른 보안 블록의 프로그램 방식을 설명하기 위한 도면들이다.

도 8은 본 발명의 다른 예시적인 실시예에 따른 보안 블록의 프로그램 방식을 설명하기 위한 도면이다.

도 10은 발명의 예시적인 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

도 11 내지 도 13은 본 발명의 예시적인 실시예에 따른 플래시 메모리 장치 에 적용되는 플래시 구조를 보여주는 도면들이다.

Claims

유저 데이터를 저장하는 유저 데이터 영역과; 그리고

보안 데이터를 저장하는 보안 데이터 영역을 포함하며,

보안 데이터를 저장하는 메모리 셀들의 제 1 그룹들이 더미 데이터를 저장하는 메모리 셀들의 제 2 그룹들 사이에 각각 배치되는 보안 데이터 패턴이 상기 보안 데이터 영역에 저장되는 플래시 메모리 장치.
제 1 항에 있어서,

상기 제 1 그룹들 각각은 보안 데이터를 저장하는 제 1 메모리 셀들과, 상기 제 1 메모리 셀들 사이에 각각 배치되며 더미 데이터를 저장하는 제 2 메모리 셀들을 포함하는 플래시 메모리 장치.
제 2 항에 있어서,

상기 제 1 및 제 2 그룹들은 워드 라인으로 구성되는 플래시 메모리 장치.
제 2 항에 있어서,

상기 제 1 및 제 2 그룹들은 비트 라인으로 구성되는 플래시 메모리 장치.
제 2 항에 있어서,

상기 보안 데이터는 소거 상태 및 복수의 프로그램 상태들 중 어느 하나에 대응하는 2-비트 데이터인 플래시 메모리 장치.
제 5 항에 있어서,

상기 더미 데이터는 상기 복수의 프로그램 상태들 중 하나에 대응하는 플래시 메모리 장치.
제 2 항에 있어서,

상기 보안 데이터는 M-비트 데이터(M은 2 또는 그 보다 큰 정수)인 플래시 메모리 장치.
제 1 항에 있어서,

상기 보안 데이터 영역의 허용 가능한 에러 비트 수는 상기 유저 데이터 영역의 허용 가능한 에러 비트 수보다 많은 플래시 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀들 각각은 전하 저장층으로서 부유 게이트와 전하 트랩층 중 어느 하나를 갖는 저장 소자를 포함하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 보안 데이터는 웨이퍼 레벨과 패키지 레벨 중 어느 하나에서 프로그램되는 플래시 메모리 장치.