JP4856207B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関し、特に、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に使用される不揮発性半導体記憶装置に関する。

一般的に、不揮発性半導体記憶装置の信頼性を低下させる要因として、ＩＰＤ（Ｉｎｔｅｒ−Ｐｏｌｙ Ｄｉｅｌｅｃｔｒｉｃ）破壊の問題がある。

従来のＮＡＮＤ型フラッシュメモリは、データを書き込むときにメモリセルアレイの端部に形成されたダミーセルがフローティング状態になるように構成されている（特許文献１を参照）。

しかしながら、メモリセルアレイ内のメモリセルに対するデータの書込及び消去が繰り返されると、ダミーセルの電荷が増加するので、ダミーセルの閾値が低下してしまう。その結果、ダミーセルのＩＰＤの電荷が増加するので、ダミーセルのＩＰＤ破壊が発生してしまう。

特開２００８−６０４２１号公報

本発明の目的は、ダミーセルのＩＰＤ破壊を防ぐための不揮発性半導体記憶装置を提供することである。

本発明によれば、
第１方向に延びる複数のアクティブ領域と、
前記第１方向に延びるダミーアクティブ領域と、
前記アクティブ領域上に形成されたメモリセルと、
前記ダミーアクティブ領域上に形成された第１ダミーセルと、
前記メモリセル及び前記第１ダミーセルに接続された拡散層領域と、
前記アクティブ領域に形成された第１コンタクトと、
前記ダミーアクティブ領域に形成された第２コンタクトと、を有するメモリセルアレイと、
前記メモリセルを書込状態にするための第１電圧、又は、前記メモリセルを書込禁止状態にするための第２電圧を前記第１コンタクトに印加し、前記ダミーセルの閾値を変化させるための第３電圧を前記第２コンタクトに印加する電圧印加部を有する周辺回路と、
を備えることを特徴とする不揮発性半導体記憶装置が提供される。

本発明によれば、ダミーセルのＩＰＤ破壊を防ぐことができ、ひいては、不揮発性半導体記憶装置の信頼性を改善することができる。

本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１０の構造を示す平面図である。 本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１０と周辺回路２０との関係を示すブロック図である。 本発明の実施形態に係る不揮発性半導体記憶装置の動作を説明する論理回路図である。 本発明の実施形態に係るデータの消去の回数に基づく電圧制御処理の手順を示すフローチャートである。 本発明の実施形態に係るダミーセル１４の閾値Ｖ_Ｄｔｈに基づく電圧制御処理の手順を示すフローチャートである。 本発明の実施形態の第１変形例に係る不揮発性半導体記憶装置のメモリセルアレイ１０の構造を示す平面図である。 本発明の実施形態の第２変形例に係る不揮発性半導体記憶装置のメモリセルアレイ１０の構造を示す平面図である。

以下、本発明の実施の形態について、図面を参照して説明する。

本発明の実施形態に係る不揮発性半導体記憶装置の構造について説明する。図１は、本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１０の構造を示す平面図である。図２は、本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１０と周辺回路２０との関係を示すブロック図である。

図１に示すように、本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１０には、第１方向（図１のＹ方向）に延びる複数のアクティブ領域ＡＡと、第１方向に延びるダミーアクティブ領域ＤＡＡと、第１方向と交差する第２方向（図１のＸ方向）に延びる複数のワード線ＷＬと、第２方向に延びる拡散層領域１１と、第２方向に延びる一対の選択ゲート線ＳＧＤと、が形成されている。アクティブ領域ＡＡ上には、ワード線ＷＬと交差する領域にメモリセル１２が形成されている。また、アクティブ領域ＡＡ上には、選択ゲート線ＳＧＤと交差する領域に選択ゲートトランジスタＳＴが形成されている。ダミーアクティブ領域ＤＡＡ上には、ワード線ＷＬと交差する領域にダミーセル１４が形成されている。また、ダミーアクティブ領域ＤＡＡ上には、選択ゲート線ＳＧＤと交差する領域にダミー選択ゲートトランジスタＤＳＴが形成されている。ここで、メモリセル領域（メモリセルストリング）は、第１方向に直列接続された複数のメモリセル１２と、これら複数のメモリセル１２を挟むように形成された選択ゲートトランジスタＳＴで構成されている。また、ダミーメモリセル領域は、第１方向に直列接続された複数のダミーセル１４と、これら複数のダミーセル１４を挟むように形成されたダミー選択ゲートトランジスタＤＳＴで構成されている。すなわち、ダミーセル１４は、メモリセルアレイ１０の端部に形成されている。各拡散層領域１１は、メモリセル１２及びダミーセル１４に接続されている。選択ゲートトランジスタＳＴ間のアクティブ領域ＡＡには、ビット線（図示せず）と接続される第１コンタクト１６が形成されている。ダミー選択ゲートトランジスタＤＳＴ間のダミーアクティブ領域ＤＡＡには、ビット線と接続される第２コンタクト１８が形成されている。なお、アクティブ領域ＡＡは、幅Ｗ_ＡＡを有し、ダミーアクティブ領域ＤＡＡは、幅Ｗ_ＤＡＡを有している。

図２に示すように、本発明の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１０には、周辺回路２０が接続されている。周辺回路２０は、電圧印加部２２と、電圧制御部２４と、を備えている。

図２に示す電圧印加部２２は、電圧制御部２４から送信された制御信号（後述する）に基づいて動作するように構成されている。電圧印加部２２は、データの書込時に、メモリセル１２を書込状態にするための第１電圧Ｖ_１、又は、メモリセル１２を書込禁止状態にするための第２電圧Ｖ_２を第１コンタクト１６に印加し、ダミーセル１４を書戻状態にする（ダミーセル１４の閾値Ｖ_Ｄｔｈを変化させる）ための第３電圧Ｖ_３を第２コンタクト１８に印加するように構成されている。このとき、電圧印加部２２は、第１電圧Ｖ_１≦第３電圧Ｖ_３＜第２電圧Ｖ_２（電源電圧＝Ｖｄｄ）という条件を具備するように第３電圧Ｖ_３の値を決定する。

図２に示す電圧制御部２４は、カウンタ２４ａ及び閾値測定部２４ｂを備えている。カウンタ２４ａは、メモリセル１２に対するデータの消去が行われた回数を格納するように構成されている。ここで、メモリセル１２に記憶されたデータはブロック単位で一括消去される。メモリセル１２に対するデータの消去が行われた回数とは、メモリセル１２が配置されたブロックに対して消去が行われた回数ということができる。閾値測定部２４ｂは、ダミーセル１４の閾値Ｖ_Ｄｔｈを測定するように構成されている。電圧制御部２４は、カウンタ２４ａの値ｎが所定の値Ｘ_ｎに達したときに、所定の第３電圧Ｖ_３を第２コンタクト１８に印加するための制御信号を電圧印加部２２に送信するように構成されている。また、電圧制御部２４は、閾値測定部２４ｂによって測定された値Ｖ_Ｄｔｈが所定の値Ｘ_Ｖより小さいときに、閾値測定部２４ｂによって測定された値Ｖ_Ｄｔｈに基づいて定められる第３電圧Ｖ_３（例えば、Ｖｄｄ／２）を第２コンタクト１８に印加するための制御信号を電圧印加部２２に送信するように構成されている。

第２コンタクト１８は、ポリシリコンやその他の金属を用いたダマシンプロセスによって形成される。第２コンタクト１８は、第１コンタクト１６と同時に形成されてもよいし、周辺回路２０のコンタクトと同時に形成されてもよい。

本発明の実施形態に係る不揮発性半導体記憶装置の動作について説明する。図３は、本発明の実施形態に係る不揮発性半導体記憶装置の動作を説明する論理回路図である。

図３は、ビット線ＢＬ_ｍ−１及びＢＬ_ｍとワード線ＷＬ_０乃至ＷＬ_３１とが交差するメモリセルアレイ１０の一部の領域と、ビット線ＤＢＬとワード線ＷＬ_０乃至ＷＬ_３１と、が交差するダミーセル１４を示している。ビット線ＢＬ_ｍ−１及びＢＬ_ｍは、第１コンタクト１６を介して、アクティブ領域ＡＡと接続されている。一方、ビット線ＤＢＬは、第２コンタクト１８を介して、ダミーアクティブ領域ＤＡＡと接続されている。Ｘ方向に隣接するそれぞれのメモリセル１２及びダミーメモリセル１４のゲート電極は、共に、ワード線ＷＬに接続されている。Ｘ方向に隣接するそれぞれの選択ゲートトランジスタＳＴ及びダミー選択ゲートトランジスタＤＳＴのゲート電極は、共に、選択ゲート線ＳＧＤに接続されている。

ビット線ＢＬ_ｍとワード線ＷＬ_１とが交差する位置に形成されたメモリセル１２_{ｍ（ＷＬ１）}が書込状態であり、ビット線ＢＬ_ｍ−１とワード線ＷＬ_１とが交差する位置に形成されたメモリセル１２_{ｍ−１（ＷＬ１）}が書込禁止状態であり、ビット線ＢＬ_ｍ＋１とワード線ＷＬ_１とが交差する位置に形成されたダミーセル１４_{ｍ＋１（ＷＬ１）}が書戻状態であるとする。また、選択されたワード線はワード線WＬ_１であるとする。このとき、アクティブ領域ＡＡ_ｍには、第１コンタクト１６を介して第１電圧Ｖ_１が印加されている。第１電圧Ｖ_１は、例えば、０［Ｖ］である。アクティブ領域ＡＡ_ｍ−１には、第１コンタクト１６を介して第２電圧Ｖ_２が印加されている。第２電圧Ｖ_２は、１．５乃至３．５［Ｖ］である。また、選択されたワード線ＷＬ_１にはＶ_ｐｇｍ（約２０Ｖ）が印加され、それ以外のワード線WＬ_０、WＬ_３〜WＬ_３１にはパス電圧Ｖ_ｐａｓｓ（約６Ｖ）が印加される。ダミーアクティブ領域ＤＡＡには、第２コンタクト１８を介して第３電圧Ｖ_３が印加されている。第３電圧Ｖ_３は、例えば、本発明の実施形態に係る不揮発性半導体記憶装置の電源電圧Ｖｄｄと同一の値である。

第３電圧Ｖ_３は、第１電圧Ｖ_１より大きいので、書戻状態のダミーセル１４_{ｍ＋１（ＷＬ１）}を含むビット線ＢＬ_ｍ＋１の電位は、書戻状態のダミーセル１４_{ｍ＋１（１）}を含むビット線ＤＢＬの電位は、書込状態のメモリセル１２_ｍ（１）を含むビット線ＢＬ_ｍ＋１以上になる。また、書戻状態のダミーセル１４_{ｍ＋１（１）}を含むビット線ＤＢＬの電位は、書込禁止状態のメモリセル１２_{ｍ−１（１）}を含むビット線ＢＬ_ｍ−１の電位よりも小さくなる。従って、メモリセルアレイ１０内のメモリセル１２に対するデータの書込及び消去が繰り返されても、書戻状態のダミーセル１４_{ｍ＋１（１）}の閾値Ｖ_Ｄｔｈが、ＩＰＤ破壊を引き起こさない値（例えば、−１０［Ｖ］）と電源電圧Ｖｄｄとの間に含まれる。

データの消去の回数に基づいて、ダミーセル１４に第３電圧Ｖ_３を印加する電圧制御処理について説明する。図４は、本発明の実施形態に係るデータの消去の回数に基づく電圧制御処理の手順を示すフローチャートである。

＜書込要求（Ｓ４０１）＞ 例えばメモリセルコントローラ（図示せず）から、メモリセル１２にデータを書き込むための制御信号（以下、「書込要求」という）が送信される。その後、電圧制御部２４が、電圧印加部２２に対して、後述する書込工程（Ｓ４０２）において、第１電圧Ｖ_１及び第２電圧Ｖ_２をメモリセルアレイ１０に印加するための制御信号を送信する。

＜書込工程（Ｓ４０２）＞ 書込工程（Ｓ４０２）は、メモリセル１２にデータを書き込む工程である。電圧印加部２２が、電圧制御部２４から送信された制御信号を受け取る。電圧印加部２２が、書込状態にするメモリセル１２に接続されている第１コンタクト１６に第１電圧Ｖ_１を印加し、且つ、書込禁止状態にするメモリセル１２に接続されている第１コンタクト１６に第２電圧Ｖ_２を印加する。このとき、選択されたワード線（以下、「選択ワード線」という）には、書込電圧Ｖ_ｐｇｍ（約２０Ｖ）が印加され、選択されなかったワード線（以下、「非選択ワード線」という）には、パス電圧Ｖ_ｐａｓｓ（約６Ｖ）が印加される。ここで、パス電圧Ｖ_ｐａｓｓとは、メモリセル１２の閾値Ｖ_Ｍｔｈにかかわらずにメモリセル１２のトランジスタがオンになる電圧である。なお、書込工程（Ｓ４０２）では、第２コンタクト１８に第３電圧Ｖ_３が印加されず、フローティング状態となっている。すなわち、書込工程（Ｓ４０２）では、ダミーセル１４には電荷が蓄積されず、ダミーセル１４の閾値Ｖ_Ｄｔｈは上昇しない。

＜消去要求（Ｓ４０３）＞ 例えばメモリセルコントローラから、メモリセル１２に記憶されたデータを消去するための制御信号（以下、「消去信号」という）が送信される。その後、電圧制御部２４が、電圧印加部２２に対して、後述する消去工程（Ｓ４０４）において、ブロック単位のワード線ＷＬに０Ｖを印加し、且つ、メモリセル１２が配置されているウエル（図示せず）に消去電圧Ｖ_ｅｒａを印加するための制御信号を送信する。

＜消去工程（Ｓ４０４）＞ 消去工程（Ｓ４０４）は、メモリセル１２に書き込まれたデータを消去する工程である。電圧印加部２２が、電圧制御部２４から送信された制御信号を受け取る。電圧印加部２２が、メモリセル１２に書き込まれたデータの消去単位であるブロック単位のワード線ＷＬに０Ｖを印加し、且つ、メモリセル１２が配置されているウエルに消去電圧Ｖ_ｅｒａ（約２０Ｖ）を印加する。このワード線ＷＬとウエルとの間の電位差により、メモリセル１２に蓄えられている電荷がウエルへ放出される。この際、メモリセル１２とダミーセル１４のゲート電極はワード線ＷＬを共有しているため、データが消去されるメモリセル１２と同じブロックに配置されたダミーセル１４に蓄積された電荷もウエルへ放出される。その結果、ダミーセル１４の閾値が低下する。

＜Ｓ４０５＞ カウンタ２４ａの値ｎに１を加える。すなわち、カウンタ２４ａの値ｎが、ブロック単位のデータの消去の回数を示す。

＜Ｓ４０６＞ カウンタ２４ａの値ｎが所定の値Ｘ_ｎに達した場合には（Ｓ４０６−ＹＥＳ）、書込・書戻要求（Ｓ４０７）に進む。すなわち、電圧制御部２４が、例えばメモリセルコントローラから、メモリセル１２にデータを書き込み、且つ、ダミーセル１４を書き戻すための制御信号が送信されるのを待つ状態になる。一方、カウンタ２４ａの値ｎが所定の値Ｘ_ｎに達していない場合には（Ｓ４０６−ＮＯ）、書込要求（Ｓ４０１）に戻る。すなわち、電圧制御部２４が、例えばメモリセルコントローラから、メモリセル１２にデータを書き込むための制御信号が送信されるのを待つ状態になる。

＜書込・書戻要求（Ｓ４０７）＞ 例えばメモリセルコントローラから、書込要求及びダミーセル１４を書戻状態にするための制御信号（以下、「書戻要求」という）が送信される。その後、電圧制御部２４が、電圧印加部２２に対して、後述する書込・書戻工程（Ｓ４０８）において、第１電圧Ｖ_１、第２電圧Ｖ_２、及び第３電圧Ｖ_３をメモリセルアレイ１０に印加するための制御信号を送信する。すなわち、書込・書戻要求（Ｓ４０７）では、書込要求（Ｓ４０１）と同様の処理に加えて、メモリセルコントローラからダミーセル１４を書戻状態にするための制御信号が送信される。

＜書込・書戻工程（Ｓ４０８）＞ 書込・書戻工程（Ｓ４０８）は、メモリセル１２にデータを書き込む工程と、ダミーセル１４にデータを書き戻す工程と、を同時に行う工程である。電圧印加部２２が、電圧制御部２４から送信された制御信号を受け取る。電圧印加部２２が、書込状態にするメモリセル１２に接続されている第１コンタクト１６に第１電圧Ｖ_１を印加し、書込禁止状態にするメモリセル１２に接続されている第１コンタクト１６に第２電圧Ｖ_２を印加し、且つ、書戻状態にするダミーセル１４に接続されている第２コンタクト１８に第３電圧Ｖ_３を印加する。その結果、メモリセル１２とワード線ＷＬを共有するダミーセル１４に電荷が蓄積され、ダミーセル１４の閾値Ｖ_Ｄｔｈが上昇する。すなわち、消去工程（Ｓ４０４）でダミーセル１４から放出された電荷が書込・書戻工程（Ｓ４０８）でダミーセル１４に戻るので、ダミーセル１４のＩＰＤ破壊が発生する前に、ダミーセル１４の閾値Ｖ_Ｄｔｈが増加する。その結果、ダミーセル１４のＩＰＤ破壊を防止することができる。

＜リセット工程（Ｓ４０８）＞ カウンタ２４ａの値ｎがリセットされる。その後、書込要求（Ｓ４０１）に戻る。すなわち、電圧制御部２４が、例えばメモリセルコントローラから、メモリセル１２にデータを書き込むための制御信号が送信されるのを待つ状態になる。

図４に示す本発明の実施形態に係るデータの消去の回数に基づく電圧制御処理では、所定回数の消去工程（Ｓ４０４）が行われた後に書込・書戻工程（Ｓ４０８）が行われる。すなわち、ダミーセル１４のＩＰＤ破壊が発生するほどにダミーセル１４の閾値Ｖ_Ｄｔｈが低下した場合に、ダミーセル１４の書き戻しが行われる。これは、１回の消去工程（Ｓ４０４）では、ダミーセル１４のＩＰＤ破壊が発生するほど閾値は極端に低下しないからである。すなわち、１回の消去工程（Ｓ４０４）毎にダミーセル１４を書き戻す必要はない。

図４に示す本発明の実施形態に係るデータの消去の回数に基づく電圧制御処理では、ダミーセル１４Ｖ_Ｄｔｈが、ＩＰＤ破壊が発生する程に低下した場合に、ダミーセル１４の書き戻しが行われるので、ダミーセル１４の書き戻しの回数が最小限に抑えられる。すなわち、ダミーセル１４のＩＰＤ破壊を防止するときに、第３電圧Ｖ_３を生成するための時間及び電力、並びに、第３電圧Ｖ_３が印加されることに起因するダミーセル１４への書込ストレスが最小限に抑えられる。

また、図４に示す本発明の実施形態に係るデータの消去の回数に基づく電圧制御処理では、書込・書戻工程（Ｓ４０８）において、データを書き込むメモリセル１２とワード線ＷＬを共有するダミーセル１４にデータを書き戻す工程が、メモリセル１２にデータを書き込む工程と同時に行われるので、電圧制御処理における不揮発性半導体記憶装置の回路動作を高速化することができる。

ダミーセル１４の閾値Ｖ_Ｄｔｈに基づいて、ダミーセル１４に第３電圧Ｖ_３を印加する電圧制御処理について説明する。図５は、本発明の実施形態に係るダミーセル１４の閾値Ｖ_Ｄｔｈに基づく電圧制御処理の手順を示すフローチャートである。

＜書込要求（Ｓ５０１）＞ 図４に示す書込要求（Ｓ４０１）と同様である。

＜書込工程（Ｓ５０２）＞ 図４に示す書込工程（Ｓ４０２）と同様である。

＜閾値測定工程（Ｓ５０３）＞ 閾値測定部２４ｂが、ダミーセル１４の閾値Ｖ_Ｄｔｈを測定する。

＜Ｓ５０４＞ 閾値測定部２４ｂによって測定されたダミーセル１４の閾値Ｖ_Ｄｔｈが、所定の値Ｘ_Ｖより小さい場合には（Ｓ５０４−ＹＥＳ）、書戻工程（Ｓ５０５）に進む。一方、閾値測定部２４ｂによって測定されたダミーセル１４の閾値Ｖ_Ｄｔｈが、所定の値Ｘ_Ｖ以上である場合には（Ｓ５０４−ＮＯ）、消去要求（Ｓ５１１）に進む。すなわち、電圧制御部２４が、例えばメモリセルコントローラから、ブロック単位でデータを消去する制御信号を待つ状態になる。

＜書戻工程（Ｓ５０５）＞ 書戻工程（Ｓ５０５）は、ダミーセル１４を書き戻す工程である。電圧印加部２２が、書戻状態にするダミーセル１４に接続されている第２コンタクト１８に第３電圧Ｖ_３を印加する。その結果、ダミーセル１４に電荷が蓄積され、ダミーセル１４の閾値Ｖ_Ｄｔｈが上昇する。ただし、第１電圧Ｖ_１及び第２電圧Ｖ_２はコンタクト１６に印加されず、フローティング状態となる。すなわち、メモリセル１２には電荷変動が起こらず、例えばコントローラからの指示通りにデータが書き込まれた状態が維持される。書戻工程（Ｓ５０５）の後は、閾値測定工程（Ｓ５０３）に戻る。

＜消去要求（Ｓ５１１）＞ 図４に示す消去要求（Ｓ４０３）と同様である。

＜消去工程（Ｓ５１２）＞ 図４に示す消去工程（Ｓ４０４）と同様である。消去工程（Ｓ５１２）の後は、書込要求（Ｓ５０１）に戻る。すなわち、電圧制御部２４が、例えばメモリセルコントローラから、メモリセル１２にデータを書き込むための制御信号が送信されるのを待つ状態になる。

なお、書戻工程（Ｓ５０５）において、第３電圧Ｖ_３は、いわゆるベリファイ書き込みのように、徐々に増加するように設定されても良い。その結果、ダミーセル１４の閾値Ｖ_Ｄｔｈが、所定の値Ｘ_Ｖにより早く到達することになり、不揮発性半導体記憶装置の動作速度を向上させることができる。

図５に示すダミーセル１４の閾値Ｖ_Ｄｔｈに基づく電圧制御処理では、ダミーセル１４の閾値Ｖ_Ｄｔｈに基づいてダミーセル１４を書き戻すかどうかを判断している。ここで、メモリセル１２に書き込まれるデータはランダムである。従って、書込工程（Ｓ５０２）において、第２コンタクト１８がフローティング状態になっていたとしても、メモリセル１２とワード線ＷＬを共有しているため、ダミーセル１４の閾値Ｖ_Ｄｔｈにはばらつきが生じる。そのとき、ダミーセル１４のＶ_Ｄｔｈを測定することにより、ダミーセル１４の閾値Ｖ_Ｄｔｈの制御精度を改善することができる。

例えば、ダミーセル１４の閾値Ｖ_Ｄｔｈが−１０Ｖ以下になると、ダミーセル１４のＩＰＤ破壊が発生する可能性が高くなる。すなわち、ダミーセル１４の閾値Ｖ_Ｄｔｈが所定の値（ダミーセル１４のＩＰＤ破壊を引き起こす程に低い場合には、ダミーセル１４をより大きく書き戻す必要がある。一方、ダミーセル１４の閾値Ｖ_ＤｔｈがＩＰＤ破壊を引き起こす程に低くない場合には、大きく書き戻す必要はない。この場合には、ダミーセル１４を大きく書き戻すことによって、かえって、ダミーセル１４に過度の書込ストレスを加えてしまう。そこで、電圧制御部２４は、ダミーセル１４の閾値Ｖ_Ｄｔｈがダミーセル１４のＩＰＤ破壊を引き起こす程に低い（約−１０Ｖである）場合には、第３電圧Ｖ_３に０Ｖを印加し、ダミーセル１４の閾値Ｖ_ＤｔｈがＩＰＤ破壊を引き起こす程に低くない（例えば、±３Ｖ程度である）場合には、第２電圧Ｖ_２＝Ｖｄｄとほぼ同じ電圧を印加するように、電圧印加部２２を制御する。

また、図５に示すダミーセル１４の閾値Ｖ_Ｄｔｈに基づく電圧制御処理では、ＩＰＤ破壊を引き起こす程に閾値Ｖ_Ｄｔｈが低下しているダミーセル１４のみが書き戻される。その結果、図４に示すデータの消去の回数に基づく電圧制御処理に比べて、不揮発性半導体記憶装置の消費電力が低減し、且つ、動作速度が向上する。

本発明の実施形態によれば、不揮発性半導体記憶装置は、メモリセル１２を書込状態にするための第１電圧Ｖ_１、又は、メモリセル１２を書込禁止状態にするための第２電圧Ｖ_２を第１コンタクト１６に印加し、ダミーセル１４の閾値Ｖ_Ｄｔｈを変化させるための第３電圧Ｖ_３を第２コンタクト１８に印加する電圧印加部２２を有する周辺回路２０を備えている。すなわち、図３に示すように、書戻状態のダミーセル１４_{ｍ＋１（１）}を含むビット線ＤＢＬの電位は、書込状態のメモリセル１２_ｍ（１）を含むビット線ＢＬ_ｍ＋１以上になる。また、書戻状態のダミーセル１４_{ｍ＋１（１）}を含むビット線ＤＢＬの電位は、書込禁止状態のメモリセル１２_{ｍ−１（１）}を含むビット線ＢＬ_ｍ−１の電位よりも小さくなる。従って、メモリセルアレイ１０内のメモリセル１２に対するデータの書込及び消去が繰り返されても、ダミーセル１４_{ｍ＋１（１）}の電荷が必要以上に増加せず、且つ、ダミーセル１４_{ｍ＋１（１）}の閾値Ｖ_Ｄｔｈが低下することもない。その結果、ダミーセル１４_{ｍ＋１（１）}の電荷の増加が抑えられることにより、不揮発性半導体記憶装置の信頼性を改善するとともに、ダミーセル１４_{ｍ＋１（ＷＬ１）}のＩＰＤ破壊を防止することができる。

また、本発明の実施形態によれば、電圧印加部２２は、メモリセル１２に対するデータの消去が所定回数行われたときに、第３電圧Ｖ_３を第２コンタクト１８に印加するように構成されている。すなわち、図４に示すように、電圧印加部２２は、ダミーセル１４を書戻状態にする必要が生じた場合に限り、第３電圧Ｖ_３を第２コンタクト１８に印加するように構成されている。その結果、電圧制御処理の処理効率を向上させ、且つ、ダミーセル１４に対する書込ストレスを低減することができる。

また、本発明の実施形態によれば、電圧印加部２２は、ダミーセル１４の閾値Ｖ_Ｄｔｈが所定の値より小さいときに、第３電圧Ｖ_３を第２コンタクト１８に印加するように構成されている。すなわち、図５に示すように、電圧印加部２２は、ダミーセル１４を書戻状態にする必要が生じたときに、第３電圧Ｖ_３を第２コンタクト１８に印加するように構成されている。その結果、電圧制御処理の処理効率を向上させ、且つ、ダミーセル１４に対する書込ストレスを低減するとともに、ダミーセル１４の閾値Ｖ_Ｄｔｈの制御精度を向上させることができる。

本発明の実施形態の第１変形例について説明する。本発明の実施形態の第１変形例は、それぞれが異なる幅を有する複数のダミーアクティブ領域が形成されている場合の例である。図６は、本発明の実施形態の第１変形例に係る不揮発性半導体記憶装置のメモリセルアレイ１０の構造を示す平面図である。なお、本発明の実施形態と同様の説明は省略する。

図６に示すように、本発明の実施形態の第１変形例に係る不揮発性半導体記憶装置のメモリセルアレイ１０には、第１方向（図６のＹ方向）に延びる複数のアクティブ領域ＡＡと、第１方向に延び、且つ、第１方向と交差する第２方向（図６のＸ方向）に所定間隔を隔てて形成された複数のダミーアクティブ領域ＤＡＡ（１）及びＤＡＡ（２）と、第２方向に延びる複数のワード線ＷＬと、第２方向に延びる拡散層領域１１と、ワード線ＷＬに隣接する一対の選択ゲート線ＳＧＤと、が形成されている。アクティブ領域ＡＡ上には、メモリセル領域にメモリセル１２が形成されている。ダミーアクティブ領域ＤＡＡ（１）及びＤＡＡ（２）上には、ダミーセル領域にダミーセル１４（１）及び１４（２）が形成されている。すなわち、ダミーセル１４（１）及び１４（２）は、メモリセルアレイ１０の端部に形成されている。各拡散層領域１１は、メモリセル１２、並びに、ダミーセル１４（１）及び１４（２）に接続されている。アクティブ領域ＡＡには、ビット線（図示せず）と接続される第１コンタクト１６が形成されている。ダミーアクティブ領域ＤＡＡ（１）及びＤＡＡ（２）には、ビット線と接続される第２コンタクト１８（１）及び１８（２）が形成されている。なお、アクティブ領域ＡＡは、幅Ｗ_ＡＡを有し、ダミーアクティブ領域ＤＡＡ（１）は、幅Ｗ_{ＤＡＡ（１）}を有し、ダミーアクティブ領域ＤＡＡ（２）は、ダミーアクティブ領域ＤＡＡ（１）より小さい幅Ｗ_{ＤＡＡ（２）}を有している。

本発明の実施形態の第１変形例に係る周辺回路２０の構成は、図２に示すとおりである。本発明の実施形態の第１変形例に係る電圧印加部２２は、ダミーアクティブ領域ＤＡＡの幅Ｗ_ＤＡＡに基づいて、第３電圧Ｖ_３を決定するように構成されている。例えば、電圧印加部２２は、ダミーセル１４の閾値状態に基づいて、ダミーアクティブ領域ＤＡＡの幅Ｗ_ＤＡＡと比例関係にある第３電圧Ｖ_３を決定する。ここで、ダミーアクティブ領域ＤＡＡ（１）に接続される第２コンタクト１８（１）に印可される電圧を第３電圧Ｖ_{３ＤＡＡ（１）}とし、ダミーアクティブ領域ＤＡＡ（２）に接続される第２コンタクト１８（２）に印可される電圧を第３電圧Ｖ_{３ＤＡＡ（２）}とする。Ｘ方向に隣接するそれぞれのメモリセル１２及びダミーメモリセル１４（１）及び１４（２）のゲート電極は、共に、ワード線ＷＬに接続されている。Ｘ方向に隣接するそれぞれの選択ゲートトランジスタＳＴ及びダミー選択ゲートトランジスタＤＳＴのゲート電極は、共に、選択ゲート線ＳＧＤに接続されている。

ここで、ダミーアクティブ領域ＤＡＡ（１）は、ダミーアクティブ領域ＤＡＡ（２）より太い幅Ｗ_{ＤＡＡ（１）}を有しているので、ダミーセル１４（２）よりもダミーセル１４（１）の方がカップリング容量は低くなり、ＩＰＤにストレスがかかりやすい。そのため、ダミーメモリセル１４（１）のＩＰＤのストレス緩和するため、第３電圧Ｖ_{３ＤＡＡ（１）}を第３電圧Ｖ_{３ＤＡＡ（２）}よりも大きくする。すなわち、関係式（０≦Ｖ_{３ＤＡＡ（２）}＜Ｖ_{３ＤＡＡ（１）}＜Ｖ_２＝Ｖｄｄ）が成り立つ。

また、第３電圧Ｖ_{３ＤＡＡ（１）}と第３電圧Ｖ_{３ＤＡＡ（２）}とは、断面における膜の構成（トンネル絶縁膜、電荷蓄積層、ＩＰＤ等）が同じであれば、比例関係にある。

本発明の実施形態に係る第１変形例によれば、ダミーアクティブ領域ＤＡＡは、第１方向と交差する第２方向に所定間隔を隔てて複数個が形成され、且つ、ダミーアクティブ領域ＤＡＡの少なくとも２つは異なる幅Ｗ_{ＤＡＡ（１）}及びＷ_{ＤＡＡ（２）}を有し、電圧印加部２２は、ダミーアクティブ領域ＤＡＡの幅Ｗ_ＤＡＡに基づいて、第３電圧Ｖ_３を決定するように構成されている。すなわち、ダミーアクティブ領域ＤＡＡ（１）の幅Ｗ_{ＤＡＡ（１）}は、ダミーアクティブ領域ＤＡＡ（２）の幅Ｗ_{ＤＡＡ（２）}より太いので、ダミーセル１４（２）よりもダミーセル１４（１）の方がカップリング容量は低くなり、ＩＰＤにストレスがかかりやすい。そのため、ダミーセル１４（１）のＩＰＤに対するストレスを緩和するために、第３電圧Ｖ_{３ＤＡＡ（１）}を第３電圧Ｖ_{３ＤＡＡ（２）}よりも大きくする必要がある。その結果、複数のダミーセル１４についてＩＰＤ破壊を防止し、且つ、ダミーアクティブ領域ＤＡＡの幅Ｗ_ＤＡＡに応じた第３電圧Ｖ_３を印加することにより、ダミーセル１４（１）、１４（２）に対する書込ストレスを適正に低減するとともに、ダミーセル１４の閾値Ｖ_Ｄｔｈの制御精度を向上させることができる。

本発明の実施形態の第２変形例について説明する。本発明の実施形態の第２変形例は、ダミーワード線を備える不揮発性半導体記憶装置の例である。図７は、本発明の実施形態の第２変形例に係る不揮発性半導体記憶装置のメモリセルアレイ１０の構造を示す平面図である。なお、本発明の実施形態と同様の説明は省略する。

図７に示すように、本発明の実施形態の第２変形例に係る不揮発性半導体記憶装置のメモリセルアレイ１０には、第１方向（図７のＹ方向）に延びる複数のアクティブ領域ＡＡと、第１方向に延びるダミーアクティブ領域ＤＡＡと、第１方向と交差する第２方向（図７のＸ方向）に延びる複数のワード線ＷＬと、第２方向に延びる拡散層領域１１と、第２方向に延びる一対の選択ゲート線ＳＧＤと、第２方向に延び、選択ゲート線ＳＧＤ及びワード線ＷＬに隣接するダミーワード線ＤＷＬと、が形成されている。アクティブ領域ＡＡ上には、メモリセル領域にメモリセル１２が形成されている。ダミーアクティブ領域ＤＡＡ上には、ダミーセル領域に第１ダミーセル１４（１）が形成されている。ダミーワード線ＤＷＬとアクティブ領域ＡＡの交差する領域に第２ダミーセル１４（２）が、ダミーワード線ＤＬとダミーアクティブ領域ＤＡＡの交差する領域に第３ダミーセル１４（３）が形成されている。すなわち、第１ダミーセル１４（１）及び第３ダミーセル１４（３）は、メモリセルアレイ１０の端部に形成されている。第２ダミーセル１４（２）は、ワード線ＷＬの端部に形成されている。各拡散層領域１１は、メモリセル１２及びダミーセル１４に接続されている。アクティブ領域ＡＡには、ビット線（図示せず）と接続される第１コンタクト１６が形成されている。ダミーアクティブ領域ＤＡＡには、ビット線と接続される第２コンタクト１８が形成されている。なお、アクティブ領域ＡＡは、幅Ｗ_ＡＡを有し、ダミーアクティブ領域ＤＡＡは、幅Ｗ_ＤＡＡを有している。

メモリセル１２及び第１ダミーセル１４（１）のゲート電極は、共に、ワード線ＷＬに接続されている。また、Ｘ方向に隣接する第２ダミーセル１４（２）及び第３ダミーセル１４（３）のゲート電極は、共に、ダミーワード線ＤＷＬのゲート電極に接続されている。

本発明の実施形態の第２変形例に係る周辺回路２０の構成は、図２に示すとおりである。本発明の実施形態の第２変形例に係る電圧印加部２２は、メモリセル１２の閾値Ｖ_Ｍｔｈにかかわらずにパス電圧Ｖ_ｐａｓｓより小さい第４電圧Ｖ_４を、ダミーワード線ＤＷＬに印加するように構成されている。

本発明の実施形態の第２変形例によれば、複数のダミーアクティブ領域ＤＡＡが存在しても、全てのダミーアクティブ領域ＤＡＡ上に形成されたダミーセル１４のＩＰＤ破壊を防止することができる。また、ダミーアクティブ領域ＤＡＡの幅に応じた第３電圧Ｖ_３を印加する。その結果、ダミーセル１４に対する書込ストレスを低減するとともに、ダミーセル１４の閾値Ｖ_Ｄｔｈの制御精度を向上させることができる。

また、モリセル１２の閾値Ｖ_Ｍｔｈにかかわらずに、パス電圧Ｖ_ｐａｓｓより小さい第４電圧Ｖ_４をダミーワード線ＤＷＬに印加することにより、第２ダミーセル１４（２）の閾値上昇を防ぐと共に、第３ダミーセル１４（３）のＩＰＤ間に加わる電界が小さくなり、第３ダミーセル１４（３）のＩＰＤ破壊を防止することができる。

上述した実施形態は、いずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。例えば、ダミーワード線ＤＷＬが形成されている場合には、ダミーアクティブ領域ＤＡＡ上のダミーセル１４のみならず、ゲート電極が、ダミーワード線ＤＷＬに接続された第３ダミーセル１４（３）のＩＰＤ破壊を防止することができる。

１０ メモリセルアレイ
１２ メモリセル
１４ ダミーセル
１６ 第１コンタクト
１８ 第２コンタクト
２０ 周辺回路
２２ 電圧印加部
２４ 電圧制御部
２４ａ カウンタ
２４ｂ 閾値測定部
ＡＡ アクティブ領域
ＤＡＡ ダミーアクティブ領域
ＷＬ ワード線
ＤＷＬ ダミーワード線
ＳＧＤ 選択ゲート線

Claims (4)

1. 第１方向に延びる複数のアクティブ領域と、
   前記第１方向に延びるダミーアクティブ領域と、
   前記アクティブ領域上に形成されたメモリセルと、
   前記ダミーアクティブ領域上に形成された第１ダミーセルと、
   前記メモリセル及び前記第１ダミーセルに接続された拡散層領域と、
   前記アクティブ領域に形成された第１コンタクトと、
   前記ダミーアクティブ領域に形成された第２コンタクトと、を有するメモリセルアレイと、
   前記メモリセルを書込状態にするための第１電圧、又は、前記メモリセルを書込禁止状態にするための第２電圧を前記第１コンタクトに印加し、前記ダミーセルの閾値を書き戻すための第３電圧を前記第２コンタクトに印加し、前記メモリセルに対するデータの消去が所定回数行われたときに、前記第３電圧を前記第２コンタクトに印加する電圧印加部を有する周辺回路と、
   を備えることを特徴とする不揮発性半導体記憶装置。
2. 第１方向に延びる複数のアクティブ領域と、
   前記第１方向に延びるダミーアクティブ領域と、
   前記アクティブ領域上に形成されたメモリセルと、
   前記ダミーアクティブ領域上に形成された第１ダミーセルと、
   前記メモリセル及び前記第１ダミーセルに接続された拡散層領域と、
   前記アクティブ領域に形成された第１コンタクトと、
   前記ダミーアクティブ領域に形成された第２コンタクトと、を有するメモリセルアレイと、
   前記メモリセルを書込状態にするための第１電圧、又は、前記メモリセルを書込禁止状態にするための第２電圧を前記第１コンタクトに印加し、前記ダミーセルの閾値を書き戻すための第３電圧を前記第２コンタクトに印加する電圧印加部と、前記第１ダミーセルの閾値を測定する閾値測定部と、を有する周辺回路と、を備え
   前記電圧印加部は、前記閾値測定部の測定結果が所定の値より小さいときに、前記第３電圧を前記第２コンタクトに印加することを特徴とする不揮発性半導体記憶装置。
3. 前記ダミーアクティブ領域は、前記第１方向と交差する第２方向に所定間隔を隔てて複数個が形成され、且つ、前記ダミーアクティブ領域の少なくとも２つは異なる幅を有し、 前記電圧印加部は、前記ダミーアクティブ領域の幅に基づいて、前記第３電圧を決定する請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記アクティブ領域上に形成された第２ダミーセルをさらに有し、
   前記第２方向に延びるワード線と、
   前記第２方向に延び、前記ワード線に隣接するダミーワード線と、をさらに備え、
   前記第２方向に隣接する前記第１ダミーセルと前記第２ダミーセルのゲート電極は、共に、前記ダミーワード線に接続され、
   前記電圧印加部は、前記メモリセルの閾値にかかわらずに前記メモリセルのトランジスタがオンになるパス電圧より小さい第４電圧を、前記ダミーワード線に印加する請求項１乃至３の何れか１項に記載の不揮発性半導体記憶装置。

Images