以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
この発明の第1の実施形態に係る不揮発性半導体記憶装置について図1を用いて説明する。図1は、本実施形態に係るシステムLSIのブロック図である。
図示するように、システムLSI1は、CPU2及び2Trフラッシュメモリ3を備えている。CPU2は、フラッシュメモリ3との間で、データの授受を行う。フラッシュメモリ3は、メモリセルアレイ10、書き込み用デコーダ20、セレクトゲートデコーダ30、カラムデコーダ40、書き込み回路50、読み出し回路60、ソース線ドライバ70、スイッチ群80、入力バッファ90、アドレスバッファ100、ライトステートマシーン110、電圧発生回路120、及び読み出し制御回路130を備えている。LSI1には、外部から電圧Vcc1(1.25〜1.65V)が与えられている。
メモリセルアレイ10は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ10の構成について、図2を用いて説明する。図2はメモリセルアレイ10の一部領域の回路図である。
図示するように、メモリセルアレイ10は、主たるセルアレイ(以下、プライムセルアレイPCA(Prime cell array)と呼ぶ)と、レプリカセルアレイRCA(Replica cell array)とを備えている。
プライムセルアレイPCAは、((m+1)×(n+1)、但しm、nは自然数)個のメモリセルブロックBLK、並びにメモリセルブロックBLK毎に設けられた書き込み用カラムセレクタWCS、読み出し用カラムセレクタRCS、及び書き込み禁止用カラムセレクタICSを有している。またレプリカセルアレイRCAは、((m+1)×1))個のメモリセルブロックBLK、並びにメモリセルブロック毎に設けられた書き込み用セレクタWCS、読み出し用カラムセレクタ、RCA、及び書き込み禁止用カラムセレクタICAを有している。なお、図2においてレプリカセルアレイRCAに含まれるメモリセルブロックの列数は1本であるが、これは一例に過ぎず、複数であっても良い。
各々のメモリセルブロックBLKは、複数のメモリセルMCを含んでいる。メモリセルMCは、2Trフラッシュメモリのメモリセルである。すなわち、メモリセルMCの各々は、メモリセルトランジスタMTと選択トランジスタSTとを有している。そして、メモリセルトランジスタMTのソースは、選択トランジスタSTのドレインに接続されている。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また、列方向で隣接するメモリセルMC同士は、メモリセルトランジスタMTのドレイン領域、または選択トランジスタSTのソース領域を共有している。各々のメモリセルブロックBLKには、メモリセルMCが(4×4)個、含まれている。なお、列方向に配置されたメモリセルMCの数は、図2では4個であるが、この数は一例に過ぎず、例えば8個や16個等でも良く、限定されるものではない。4列に並ぶメモリセルMCのメモリセルトランジスタMTのドレイン領域は、4本のローカルビット線LBL0〜LBL3にそれぞれ接続されている。ローカルビット線LBL0〜LBL3の一端は書き込み用カラムセレクタWCSに接続され、他端は読み出し用カラムセレクタRCSに接続されている。
プライムセルアレイPCA内のメモリセルMCは、実際にデータを記憶するために用いられる。他方、レプリカセルアレイRCA内のメモリセルMCはデータの記憶のためには用いられず、プラムセルアレイPCAからのデータの読み出し制御の為に用いられる。以下ではプライムセルアレイPCA内のメモリセルとレプリカセルアレイRCA内のメモリセルとを区別する為に、前者をプライムセルPC、後者をレプリカセルRCと呼ぶことにする。
メモリセルアレイ10内において、同一行のメモリセルトランジスタMTの制御ゲートが、それぞれワード線WL0〜WL(4m−1)のいずれかに共通接続されている。前述のローカルビット線LBL0〜LBL3は各々のメモリセルブロックBLK内においてのみメモリセルトランジスタを共通接続するのに対して、ワード線WLは同一行にあるメモリセルトランジスタをメモリセルブロック間においても共通接続する。更にワード線WLは、プライムセルアレイPCA及びレプリカセルアレイRCA間でも共通接続する。
またプライムセルアレイPCA内において同一行の選択トランジスタSTのゲートは、それぞれセレクトゲート線SG0〜SG(4m−1)のいずれかに共通接続されている。セレクトゲート線は、同一行にある選択トランジスタのゲートを、メモリセルブロック間においても共通接続する。更にレプリカセルアレイRCA内において同一行の選択トランジスタSTのゲートは、それぞれレプリカセレクトゲート線RSG0〜RSG(4m−1)のいずれかに接続されている。
そして、ワード線WL0〜WL(4m−1)は書き込み用デコーダ20に接続される。また、セレクトゲート線SG0〜SG(4m−1)の一端はセレクトゲートデコーダ30に接続され、他端はレプリカセルアレイRCAを横断して書き込み用デコーダ20に接続される。すなわち、レプリカセルアレイRCAはメモリセルアレイ10内の端部に配置され、且つセレクトゲートデコーダ30から最も遠い位置に配置されている。レプリカセレクトゲート線RSG0〜RSG(4m−1)はセレクトゲート線SG0〜SG(4m−1)と分離されており、メモリセルアレイ10が形成されるウェル領域と同電位(VPW)とされている。また、選択トランジスタSTのソース領域は、複数のメモリセルブロックBLK間で共通接続され、ソース線ドライバ70に接続されている。
次に書き込み用カラムセレクタWCSの構成について説明する。書き込み用カラムセレクタWCSの各々は、4つのMOSトランジスタ11〜14を備えている。MOSトランジスタ11〜14の電流経路の一端はローカルビット線LBL0〜LBL3の一端にそれぞれ接続されている。そして、MOSトランジスタ11と12の電流経路の他端が共通接続され、MOSトランジスタ13と14の電流経路の他端が共通接続されている。このMOSトランジスタ11と12の共通接続ノードをノードN10、MOSトランジスタ13と14の共通接続ノードをN11と以下では呼ぶこととする。MOSトランジスタ11〜14のゲートは、書き込み用カラム選択線WCSL0〜WCSL(2m−1)のいずれかに接続されている。なお、同一行にある第1カラムセレクタWCSに含まれるMOSトランジスタ11、13は、同一の書き込み用カラム選択線WCSLi(i:1、3、5、…)に接続され、同一行にある第1カラムセレクタWCSに含まれるMOSトランジスタ12、14は、同一の書き込み用カラム選択線WCSL(i−1)に接続される。書き込み用カラム選択線WCSL0〜WCSL(2m−1)は、書き込み時において、カラムデコーダ40によって選択される。
プライムセルアレイPCA内におけるノードN10、N11は、それぞれ書き込み用グローバルビット線WGBL0〜WGBL(2n−1)のいずれかに接続されている。他方、レプリカセルアレイRCA内におけるノードN10、N11は、それぞれレプリカ書き込み用グローバルビット線R_WGBL0、R_WGBL1に接続されている。書き込み用グローバルビット線WGBL0〜WGBL(2n−1)、及びレプリカ書き込み用グローバルビット線R_WGBL0、R_WGBL1のそれぞれは、同一列にある第1カラムセレクタWCSのノードN10同士、またはノードN11同士を共通接続する。
次に読み出し用カラムセレクタRCSの構成について説明する。読み出し用カラムセレクタRCSの各々は、4つのMOSトランジスタ15〜18を備えている。MOSトランジスタ15〜18の電流経路の一端はローカルビット線LBL0〜LBL3の他端にそれぞれ接続されている。そして、MOSトランジスタ15〜18の電流経路の他端は、互いに共通接続されている。MOSトランジスタ15〜18の共通接続ノードをノードN20と以下では呼ぶこととする。MOSトランジスタ15〜18のゲートは、それぞれ異なる読み出し用カラム選択線RCSL0〜RCSL(4m−1)に接続されている。なお、同一行にある読み出し用カラムセレクタRCSに含まれるMOSトランジスタ15〜18のそれぞれは、同一の読み出し用カラム選択線RCSL0〜RCSL(4m−1)に接続されている。読み出し用カラム選択線RCSL0〜RCSL(4m−1)は、読み出し時において、カラムデコーダ40によって選択される。
プライムセルアレイPCA内におけるノードN20は、読み出し用グローバルビット線RGBL0〜RGBL(n−1)のいずれかに接続されている。他方、レプリカセルアレイRCA内におけるノードN20は、レプリカ読み出し用グローバルビット線R_RGBLに接続されている。書き込み用グローバルビット線WGBL0〜WGBL(n−1)、及びレプリカ読み出し用グローバルビット線R_RGBLは、同一列にある第1カラムセレクタRCSのノードN20同士を共通接続する。
次に書き込み禁止用カラムセレクタICSの構成について説明する。書き込み禁止用セレクタICSの各々は、4つのMOSトランジスタ41〜44を備えている。MOSトランジスタ41〜44の電流経路の一端はローカルビット線LBL0〜LBL3の一端にそれぞれ接続されている。そして、MOSトランジスタ41〜44の電流経路の他端には書き込み禁止電圧VPIが共通に印加される。書き込み禁止電圧VPIは電圧発生回路120によって生成される。MOSトランジスタ41〜44のゲートは、書き込み禁止用カラム選択線ICSL0〜ICSL(2m−1)のいずれかに接続されている。なお、同一行にある書き込み禁止用カラムセレクタICSに含まれるMOSトランジスタ41、43は、同一の書き込み用カラム選択線ICSL(i−1)(i:1、3、5、…)に接続され、同一行にある書き込み禁止用カラムセレクタICSに含まれるMOSトランジスタ42、44は、同一の書き込み用カラム選択線WCSLiに接続される。書き込み禁止用カラム選択線ICSL0〜ICSL(2m−1)は、書き込み時において、カラムデコーダ40によって選択される。
次に書き込み禁止用カラムセレクタICSの構成について説明する。書き込み禁止用セレクタICSの各々は、4つのMOSトランジスタ41〜44を備えている。MOSトランジスタ41〜44の電流経路の一端はローカルビット線LBL0〜LBL3の一端にそれぞれ接続されている。そして、MOSトランジスタ41〜44の電流経路の他端には書き込み禁止電圧VPIが共通に印加される。書き込み禁止電圧VPIは電圧発生回路120によって生成される。MOSトランジスタ41〜44のゲートは、書き込み禁止用カラム選択線ICSL0〜ICSL(2m−1)のいずれかに接続されている。なお、同一行にある書き込み禁止用カラムセレクタICSに含まれるMOSトランジスタ41、43は、同一の書き込み用カラム選択線ICSL(i−1)(i:1、3、5、…)に接続され、同一行にある書き込み禁止用カラムセレクタICSに含まれるMOSトランジスタ42、44は、同一の書き込み用カラム選択線WCSLiに接続される。書き込み禁止用カラム選択線ICSL0〜ICSL(2m−1)は、書き込み時において、カラムデコーダ40によって選択される。
本実施形態に係るメモリセルアレイ10の構成は次のようにも説明できる。すなわち、メモリセルアレイ10内には、複数のメモリセルMCがマトリクス状に配置されている。同一行にあるメモリセルMCのメモリセルトランジスタMTの制御ゲートは、ワード線に共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線に接続されている。そして、同一列にある4つのメモリセルMCのメモリセルトランジスタMTのドレインは、ローカルビット線LBL0〜LBL3のいずれかに共通接続されている。すなわち、メモリセルアレイ10内の複数のメモリセルMCは、一列に並んだ4つのメモリセルMC毎に、異なるローカルビット線LBL0〜LBL3のいずれかに接続されている。そして、同一列にあるローカルビット線LBL0及び同一列にあるローカルビット線LBL1の一端は、それぞれMOSトランジスタ11、12を介して、同一の書き込み用グローバルビット線WGBL0〜WGBL(2n−1)のいずれかに共通接続されている。また、同一列にあるローカルビット線LBL2及び同一列にあるローカルビット線LBL3の一端は、それぞれMOSトランジスタ13、14を介して、同一の書き込み用グローバルビット線WGBL0〜WGBL(2n−1)のいずれかに共通接続されている。そして、同一列にあるローカルビット線LBL0〜LBL3の他端は、MOSトランジスタ15〜18を介して、同一の読み出し用グローバルビット線RGBL0〜RGBL(n−1)のいずれかに共通接続されている。そして、メモリセルMCの選択トランジスタSTのソースは共通接続され、ソース線ドライバに接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された4つのメモリセルMCが4列集まって、1つのメモリセルブロックBLKが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックBLKは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。上記構成において、セレクトゲートデコーダ30から最も遠い位置にあるメモリセルブロックBLK内のメモリセルMCはレプリカセルとして機能する。
なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線RGBL、及び書き込み用グローバルビット線WGBLの本数は、本例に限ったものではない。また、プライムセルアレイPCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量は、レプリカセルアレイRCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量よりも小さい。この関係は、プライムセルアレイPCA内におけるローカルビット線LBL0〜LBL3のそれぞれに接続されたプライムセルPCの全てが消去状態であっても成立する。
入力バッファ90は、CPU2から与えられる書き込みデータを保持する。
スイッチ群80は、入力バッファ90で保持された書き込みデータを書き込み回路50に転送する。
書き込み回路50、スイッチ群80、及び入力バッファ90の構成について図3を用いて説明する。図3は、書き込み回路50、スイッチ群80、及び入力バッファ90の回路図である。
まず書き込み回路50について説明する。書き込み回路50はラッチ回路群51及びリセット回路52を備えている。ラッチ回路群51は、書き込み用グローバルビット線WGBL0〜WGBL(2n−1)、R_WGBL0、R_WGBL1毎に設けられたラッチ回路53を備えている。ラッチ回路53の各々は、2つのインバータ54、55を備えている。インバータ54の入力端は、インバータ55の出力端に接続され、インバータ54の出力端は、インバータ55の入力端に接続されている。そして、インバータ54の入力端とインバータ55の出力端との接続ノードがラッチ回路53の出力ノードとなり、対応する書き込み用グローバルビット線、レプリカ書き込み用グローバルビット線に接続されている。インバータ54、55はそれぞれ、電流経路が直列接続されたnチャネルMOSトランジスタ56及びpチャネルMOSトランジスタ57を備えている。nチャネルMOSトランジスタ56のソースはVBLPWノードに接続され、pチャネルMOSトランジスタ57のソースは書き込み禁止電圧ノードVPIに接続されている。nチャネルMOSトランジスタ56のゲートとpチャネルMOSトランジスタ57のゲートとは共通接続されている。そして、インバータ55のpチャネルMOSトランジスタ57のドレインとnチャネルMOSトランジスタ56のドレインとの接続ノードが、インバータ54のpチャネルMOSトランジスタ57のゲートとnチャネルMOSトランジスタ56のゲートとの接続ノードに接続され、更に書き込み用グローバルビット線に接続されている。また、インバータ54のpチャネルMOSトランジスタ57のドレインとnチャネルMOSトランジスタ56のドレインとの接続ノードが、インバータ55のpチャネルMOSトランジスタ57のゲートとnチャネルMOSトランジスタ56のゲートとの接続ノードに接続され、この接続ノードがラッチ回路53の入力ノードとなる。
リセット回路52は、書き込み用グローバルビット線WGBL0〜WGBL(2n−1)、R_WGBL0、R_WGBL1毎に設けられたnチャネルMOSトランジスタ58を備えている。各nチャネルMOSトランジスタ58のドレインは対応する書き込み用グローバルビット線に接続され、ソースはVBLPWノードに共通接続され、ゲートはWGBLRSTノードに共通接続されている。
スイッチ群80は、ラッチ回路53毎に設けられたnチャネルMOSトランジスタ81、及びnチャネルMOSトランジスタ82を備えている。MOSトランジスタ81の電流経路の一端は、対応するラッチ回路53の入力ノードに接続されている。そして、隣接するラッチ回路にそれぞれ接続された2つのMOSトランジスタ81の電流経路の他端は共通接続されている。すなわち、書き込み用グローバルビット線WGBL0、WGBL1にそれぞれ対応するラッチ回路53に接続されたMOSトランジスタ81同士が、その電流経路の他端を共通としている。書き込み用グローバルビット線WGBL2、WGBL3にそれぞれ対応するラッチ回路53に接続されたMOSトランジスタ81同士もまた同じである。レプリカ書き込み用グローバルビット線R_WGBL0、R_WGBL1もまた同じである。そして、書き込み用グローバルビット線WGBL(i−1)(i=1、3、5、…)に対応するラッチ回路53に接続されたMOSトランジスタ81のゲートは、WDH0ノードに共通接続され、書き込み用グローバルビット線WGBLiに対応するラッチ回路53に接続されたMOSトランジスタ81のゲートはWDH1ノードに共通接続されている。そして、互いに共通接続されたMOSトランジスタ81の電流経路の他端は、MOSトランジスタ82の電流経路の一端に接続されている。MOSトランジスタ82のゲートには、一括して正電圧Vcc2(≒3V)が印加される。正電圧Vcc2は、例えば電圧発生回路120によって生成される。なお以下では、プライムセルアレイPCAに対応するMOSトランジスタ81とラッチ回路53の入力ノードとの接続ノードを、それぞれノードA0〜A(2n−1)と呼ぶことにする。またレプリカセルアレイに対応するノードをRA0、RA1と呼ぶ。
次に入力バッファ90について説明する。入力バッファ90は、スイッチ群80内のMOSトランジスタ82毎に設けられたインバータ91を備えている。インバータ91の入力ノードには、CPU2から与えられる書き込みデータが入力され、出力ノードはMOSトランジスタ82の電流経路の他端に接続されている。インバータ91は、その高電圧側電源電位をVcc2、低電圧電源電位を0Vとして動作する。以下では、プライムセルアレイPCAに対応するインバータ91の出力ノードとMOSトランジスタ82との接続ノードをそれぞれノードTOWDI0〜TOWDI((2n−1)/2)と呼ぶことにする。またレプリカセルアレイに対応するノードを単にTOWDIと呼ぶ。
再び図1に戻ってLSI1の説明を続ける。
カラムデコーダ40は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。このカラムアドレスデコード信号に基づいて、カラム選択線WCSL、RCSL、ICSLの選択動作が行われる。
読み出し回路60は、読み出し時において、読み出し用グローバルビット線RGBL0〜RGBL(n−1)をプリチャージする。そして、読み出し用グローバルビット線RGBL0〜RGBL(n−1)に読み出したデータを増幅する。
読み出し制御回路130は、読み出し時において、レプリカ読み出し用グローバルビット線R_RGBLのプリチャージ及びディスチャージを行う。そして、レプリカ読み出し用グローバルビット線R_RGBLのプリチャージ時間及びディスチャージ時間に基づいて、読み出し回路60を制御する。
読み出し回路60及び読み出し制御回路130の構成について、図4を用いて説明する。図4は、読み出し回路60及び読み出し制御回路130の回路図である。
まず読み出し回路60について説明する。読み出し回路60は、読み出し用グローバルビット線RGBL0〜RGBL(n−1)毎に設けられた読み出しユニット61を備えている。それぞれの読み出しユニット61は、分離用MOSトランジスタ62、第1プリチャージ回路63、及びセンスアンプ64を備えている。
第1プリチャージ回路63は、読み出し時において、対応する読み出し用グローバルビット線RGBL0〜RGBL(n−1)をプリチャージする。第1プリチャージ回路63は、pチャネルMOSトランジスタ65及びnチャネルMOSトランジスタ66を備えている。pチャネルMOSトランジスタ65は、ソースが電源電圧VDD(例えば3V)に接続され、ゲートにプリチャージ信号/PREが入力される。nチャネルMOSトランジスタ66は、ドレインがMOSトランジスタ65のドレインに接続され、ゲートにバイアス信号BIASが入力される。
センスアンプ64は、読み出し時において、対応する読み出し用グローバルビット線RGBL0〜RGBL(n−1)に読み出した読み出しデータを増幅する。センスアンプ64は、インバータ67及びフリップフロップ68を備えている。インバータ67の入力ノードはMOSトランジスタ66のソースに接続され、出力ノードがフリップフロップ68の入力ノードに接続されている。そして、フリップフロップ68の出力ノードOUT0〜OUTnから、増幅された読み出しデータが出力される。
分離用MOSトランジスタ62は、電流経路の一端が、対応する読み出し用グローバルビット線RGBL0〜RGBL(n−1)に接続され、電流経路の他端が、MOSトランジスタ66のソース及びインバータ67の入力ノードに接続されたnチャネルMOSトランジスタである。すなわち、第1プリチャージ回路63及びセンスアンプ64は、分離用MOSトランジスタ62を介在して、対応する読み出し用グローバルビット線RGBL0〜RGBL(n−1)に接続されている。そして、全てのMOSトランジスタ62のゲートは共通接続され、信号ISOが入力されている。
次に読み出し制御回路130について説明する。読み出し制御回路130は、ディスチャージ回路131、分離用MOSトランジスタ132、第2プリチャージ回路133、及び信号発生回路134を備えている。
第2プリチャージ回路133は、読み出し時において、レプリカ読み出し用グローバルビット線R_RGBLをプリチャージする。第2プリチャージ回路133は第1プリチャージ回路と同様の構成を有し、且つ同じプリチャージ能力を有している。第2プリチャージ回路133は、pチャネルMOSトランジスタ135及びnチャネルMOSトランジスタ136を備えている。pチャネルMOSトランジスタ135は、ソースが電源電圧VDDに接続され、ゲートにプリチャージ制御信号/PRE_cntが入力される。nチャネルMOSトランジスタ135は、ドレインがMOSトランジスタ136のドレインに接続され、ゲートにバイアス信号BIASが入力される。
分離用MOSトランジスタ132は、電流経路の一端がレプリカ読み出し用グローバルビット線R_RGBLに接続され、電流経路の他端がMOSトランジスタ136のソースに接続されたnチャネルMOSトランジスタである。すなわち、第2プリチャージ回路133は、分離用MOSトランジスタ132を介在して、対応する読み出し用グローバルビット線RGBL0〜RGBL(n−1)に接続されている。そして、MOSトランジスタ132のゲートは分離用MOSトランジスタ62のゲートと共通接続され、信号ISOが入力されている。
信号発生回路134は、読み出し時において、MOSトランジスタ136のソース電位、すなわちレプリカ読み出し用グローバルビット線R_RGBLの電位に基づいて、読み出し終了信号Read−end及びプリチャージ信号/PREを生成する。プリチャージ信号/PREは、前述の通り、第1プリチャージ回路63のMOSトランジスタ65のゲートに入力される。読み出し終了信号Read−endは、センスアンプ64のフリップフロップ68に入力される。そして、読み出し終了信号Read−endによって、フリップフロップ68はその出力を確定させる。
ディスチャージ回路131は、レプリカ読み出し用グローバルビット線R_RGBLをディスチャージする。ディスチャージ回路131の構成について図5を用いて説明する。図5はディスチャージ回路131の回路図である。図示するように、ディスチャージ回路131は、電流源回路137及び電圧発生回路138を備えている。
電圧発生回路138は、レプリカ読み出し用グローバルビット線R_RGBLをディスチャージする際に、一定電圧Vrefを出力する。
電流源回路137は、一定電圧Vrefに応じた電流を流すことにより、レプリカ読み出し用グローバルビット線R_RGBLをディスチャージする。電流源回路137は、nチャネルMOSトランジスタ137−1、137−2を有している。MOSトランジスタ137−1のドレインはレプリカ読み出し用グローバルビット線R_RGBLに接続され、ソースがMOSトランジスタ137−2のドレインに接続されている。またMOSトランジスタ137−2のソースは接地され、MOSトランジスタ137−1、137−2のゲートは共通接続されて、一定電圧Vrefが印加される。
なお、電流源回路137は、例えばメモリセルアレイ10内のメモリセルMCと同一の構造であっても良い。すなわち、MOSトランジスタ137−1がメモリセルトランジスタMTに相当し、MOSトランジスタ137−2が選択トランジスタSTに相当する。そして、両者のフローティングゲートに接続されるコンタクトプラグが設けられ、このコンタクトプラグに一定電圧Vrefが印加される。
再び図1に戻って説明を続ける。
ソース線ドライバ70は、ソース線SLに電圧を供給する。
アドレスバッファ100は、CPU2から与えられるアドレス信号を保持する。そして、カラムアドレス信号CAをカラムデコーダ40に供給し、ロウアドレス信号RAを書き込み用デコーダ20及びセレクトゲートデコーダ30に供給する。
ライトステートマシーン110は、CPU2から与えられる命令信号に基づいて、フラッシュメモリ3に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。
電圧発生回路120は、外部から入力される電圧Vcc1に基づいて、複数の内部電圧を生成する。電圧発生回路は、負のチャージポンプ回路及び正のチャージポンプ回路を備えている。そして、負電圧VBB1(=−7V)、VBB2(=−8V)、正電圧VPP(=12V)、Vcc2(=3V)を生成する。
次に、書き込み用デコーダ20及びセレクトゲートデコーダ30の構成について、図6を用いて説明する。書き込み用デコーダ20は、書き込み時においてワード線WL0〜WL(4m−1)のいずれかを選択し、選択ワード線に正電位VPP(10V)を印加すると共に、全てのセレクトゲート線SG0〜SG(4m−1)に負電位VBB1(−6V)を印加する。また消去時において、全ワード線に負電位VBB1を印加する。
セレクトゲートデコーダ30は、読み出し時においてセレクトゲート線SG0〜SG(4m−1)のいずれかを選択し、選択セレクトゲート線に正電位Vcc2(3V)を印加する。また、信号ISOを制御して分離用MOSトランジスタ62の動作を制御する。
まず、セレクトゲートデコーダ30の構成について説明する。セレクトゲートデコーダ30は、ロウアドレスデコード回路31、及びスイッチ素子群32を備えている。ロウアドレスデコード回路31は、電源電圧Vcc2で動作し、(i+1)ビットのロウアドレス信号RA0〜RAiをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路31は、セレクトゲート線SG0〜SG(4m−1)毎に設けられたNAND回路33及びインバータ34を有している。NAND回路33は、ロウアドレス信号RA0〜RAiの各ビットのNAND演算を行う。そして、インバータ34がNAND演算結果を反転して、ロウアドレスデコード信号として出力する。
スイッチ素子群32は、nチャネルMOSトランジスタ35を有している。nチャネルMOSトランジスタ35は、セレクトゲート線SG0〜SG(4m−1)毎に設けられている。そして、インバータ34の出力が、nチャネルMOSトランジスタ35の電流経路を介して、セレクトゲート線SG0〜SG(4m−1)に与えられる。なお、nチャネルMOSトランジスタ35のゲートには、制御信号ZISOGが入力される。そして、制御信号ZISOGによって、書き込み動作時には、MOSトランジスタ35はオフ状態とされ、読み出し動作時にはオン状態とされる。
次に、書き込み用デコーダ20の構成について説明する。書き込み用デコーダ20は、ロウアドレスデコード回路21及びスイッチ素子群22を備えている。ロウアドレスデコード回路21は、(i+1)ビットのロウアドレス信号RA0〜RAiをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線WL0〜WL(4m−1)に与えられる。ロウアドレスデコード回路21は、ワード線WL0〜WL(4m−1)毎に設けられたNAND回路23及びインバータ24を有している。NAND回路23及びインバータ24は、正電源電圧ノードが電源電圧ノードVCGNWに接続され、負電源電圧ノードが電源電圧ノードVCGPWに接続されている。NAND回路23は、ロウアドレス信号RA0〜RAiの各ビットのNAND演算を行う。電源電圧ノードVCGNW、VCGPWには、電圧発生回路130の発生する正電圧VPP、負電圧VBB1、または0Vが与えられる。そして、インバータ24がNAND演算結果を反転して、ロウアドレスデコード信号として出力する。
スイッチ素子群22は、nチャネルMOSトランジスタ25を有している。MOSトランジスタ25は、セレクトゲート線SG0〜SG(4m−1)毎に設けられている。MOSトランジスタ25の電流経路の一端はセレクトゲート線SG0〜SG(4m−1)に接続され、他端には、負電位VBB1または正電位VPPが印加され、ゲートには、制御信号WSGが入力される。そして、制御信号WSGによって、MOSトランジスタ25は、書き込み時及び消去時にオン状態とされる。
更に書き込み用デコーダ20は、メモリセルアレイ10が形成されている半導体基板(ウェル領域)に対しても電圧VPWを印加する。なお、この電圧VPWは、前記ウェル領域に接続されているレプリカセレクトゲート線RSG0〜RSG(4m−1)にも与えられる。
次に、2Trフラッシュメモリ3の備えるメモリセルアレイ10の平面構造について、図7乃至図11を用いて説明する。図7はメモリセルアレイ10の一部領域の平面図である。また図8乃至図11は、素子領域、ワード線、及びセレクトゲート線に加えて、それぞれ第1層目乃至第4層目の金属配線層の平面パターンを示した平面図であり、図示する領域は図7に対応している。
図7乃至図11に示すように、半導体基板(p型ウェル領域)200中に、第1方向に沿ったストライプ形状の素子領域AAが、第1方向に直交する第2方向に沿って複数形成されている。そして、複数の素子領域AAを跨ぐようにして、第2方向に沿ったストライプ形状のワード線WL0〜WL(4m−1)が形成されている。またプライムセルアレイPCA内では、セレクトゲート線SG0〜SG(4m−1)がワード線WL0〜WL(4m−1)に平行に形成され、レプリカセルアレイRCA内では、レプリカセレクトゲート線RSG0〜RSG(4m−1)がワード線WL0〜WL(4m−1)に平行に形成されている。ワード線WL0〜WL(4m−1)がプライムセルアレイPCA及びレプリカセルアレイRCA間で電気的に共通接続されているのに対し、セレクトゲート線SG0〜SG(4m−1)とレプリカセレクトゲート線RSG0〜RSG(4m−1)とは電気的に分離されている。そして、ワード線WL0〜WL(4m−1)と素子領域AAとが交差する領域には、メモリセルトランジスタMTが形成されている。他方、セレクトゲート線SG0〜SG(4m−1)と素子領域AAとが交差する領域、及びレプリカセレクトゲート線RSG0〜RSG(4m−1)と素子領域AAとが交差する領域には、選択トランジスタSTが形成されている。また、ワード線WL0〜WL(4m−1)と素子領域AAとが交差する領域には、メモリセルトランジスタMT毎に分離されたフローティングゲート(図示せず)が形成されている。選択トランジスタSTは、メモリセルトランジスタMT同様に、制御ゲート及びフローティングゲートを有している。しかし、メモリセルトランジスタMTと異なり、選択トランジスタSTのフローティングゲートは、第2方向に沿って隣接する選択トランジスタST同士で共通接続されている。なお、隣接するプライムセル同士は、セレクトゲート線SGまたはワード線WL同士が隣り合っている。また隣接するレプリカセル同士は、レプリカセレクトゲート線RSGまたはワード線WL同士が隣り合っている。
以降、プライムセルアレイPCA内において、4列の素子領域AA群を、第1素子領域群AAG1と呼ぶことにする。そして、隣接する第1素子領域群AAG1間において、1列の素子領域AAが形成されている領域をソースコンタクト領域SCAと呼ぶことにする。第1素子領域群AAG1内に形成されるメモリセルMCは、データの記憶用として用いられる。しかし、ソースコンタクト領域SCA内のメモリセルMCは、ダミーのメモリセルであって、データの記憶用としては用いられない。また、2列の第1素子領域群AAG1毎に、スティッチ領域SA1が形成されている。本実施例ではスティッチ領域SA1内には素子領域AAは形成されない。またスティッチ領域SA1の幅は、1本の素子領域AAと、各素子領域AA間に形成された素子分離領域STIとを加えた幅に等しい。なおスティッチ領域SA1上にも、ワード線WL0〜WL(4m−1)及びセレクトゲート線SG0〜SG(4m−1)は形成されている。しかし、スティッチ領域SA1内に存在するワード線WL0〜WLm及びセレクトゲート線SG0〜SG(4m−1)は、実質的にプライムセルを構成するものではない。また、スティッチ領域SA1において、セレクトゲート線SG0〜SG(4m−1)は、その一部が幅広に形成されている。特に、隣接するセレクトゲート線側に凸となるように形成されている。この領域を、以後シャント領域SA2と呼ぶことにする。シャント領域SA2は、セレクトゲート線SG0〜SG(4m−1)に対して交互に設けられている。すなわち、あるスティッチ領域SA1においては、セレクトゲート線SG0、SG2、SG4…についてシャント領域SA2が形成され、当該スティッチ領域に隣接する別のスティッチ領域SA1においては、セレクトゲート線SG1、SG3、SG5、…についてシャント領域SA2が形成されている。そして、シャント領域SA2が形成されないセレクトゲート線は、当該スティッチ領域SA1において、その一部が除去されている。なお、以下では第1素子領域群AAG1とソースコンタクト領域SCAとを合わせた領域を第2素子領域群AAG2と呼ぶことにする。
また、レプリカセルアレイRCA内において、4列の素子領域AA群を、第3素子領域群AAG3と呼ぶことにする。そして、第3素子領域群AAG3に隣接し、1本の素子領域AAを含む領域をスティッチ領域SA3と呼ぶことにする。なおスティッチ領域SA3上にも、ワード線WL0〜WL(4m−1)及びレプリカセレクトゲート線RSG0〜RSG(4m−1)は形成されている。しかし、スティッチ領域SA3内に存在するワード線WL0〜WLm及びレプリカセレクトゲート線RSG0〜RSG(4m−1)は、実質的にレプリカセルを構成するものではない。スティッチ領域SA3では、スティッチ領域SA1と同様に、レプリカセレクトゲート線RSG0〜RSG(4m−1)が、その一部が幅広になるよう形成されている。特に、隣接するセレクトゲート線側に凸となるように形成されている。この領域を、以後シャント領域SA4と呼ぶことにする。
次に、図7及び図8を用いて、ワード線WL0〜WL(4m−1)、セレクトゲート線SG0〜SG(4m−1)、及びレプリカセレクトゲート線RSG0〜RSG(4m−1)の上に存在する1層目の金属配線層のパターンについて説明する。なお図8においては斜線を付した領域が、1層目の金属配線層である。
まずプライムセルアレイPCA内の構成について説明する。図示するように、隣接するセレクトゲート線SG間(SG0〜SG1間、SG2〜SG3間、…)には、それぞれ第2方向に沿ったストライプ形状の金属配線層210が形成されている。金属配線層210は、プライムセルアレイPCAのソース線SLの一部となるものである。金属配線層210の長手方向(第2方向)は、スティッチ領域SA1で分離されている。すなわち、第2素子領域群AAG2毎に独立した形状を有している。そして金属配線層210は、プライムセルの選択トランジスタSTのソース領域とコンタクトプラグCP1により接続されている。本実施例では、ソースコンタクト領域SCA内ではコンタクトプラグCP1は形成されておらず、金属配線層210とソースコンタクト領域SCAにおけるメモリセルのソース領域とは電気的に接続されない。また、第1素子領域群AAG1内のメモリセルトランジスタMTのドレイン領域上には、島状のパターンの金属配線層220が形成されている。各金属配線層220は互いに分離されており、対応するメモリセルトランジスタMTのドレイン領域とコンタクトプラグCP2により接続されている。従って、第2方向に沿って並んだ複数の金属配線層220群と、第2方向に沿ったストライプ形状の金属配線層210とが、第1方向に沿って交互に配置された格好となっている。更に、シャント領域SA2上には、島状のパターンの金属配線層230が形成されている。そして、対応するセレクトゲート線SGのシャント領域SA2と、コンタクトプラグCP3により接続されている。金属配線層230は、第1方向に沿っては、対応するセレクトゲート線SGの上部から対応するワード線WLの上部にかけて延設されている。
次にレプリカセルアレイRCA内の構成について説明する。図示するように、隣接するレプリカセレクトゲート線RSG間(RSG0〜RSG1間、RSG1〜RSG2間、…)には、それぞれ第2方向に沿ったストライプ形状の金属配線層210が形成されている。金属配線層210は、レプリカセルアレイRCAのソース線SLの一部となる。そして金属配線層210は、レプリカセルの選択トランジスタSTのソース領域とコンタクトプラグCP1により接続されている。また、プライムセルアレイPCAと同様にして、第3素子領域群AAG3内のメモリセルトランジスタMTのドレイン領域上に、島状のパターンの金属配線層220が形成されている。金属配線層220は、対応するメモリセルトランジスタMTのドレイン領域とコンタクトプラグCP2により接続されている。また、スティッチ領域SA3内には、金属配線層210と分離された金属配線層400が形成されている。金属配線層400は、レプリカセレクトゲート線RSG0〜RSG(4m−1)のシャント領域SA4とコンタクトプラグCP3により接続され、更にコンタクトプラグCP8によって素子領域AAに接続されている。
次に、図7及び図9を用いて、1層目の金属配線層210〜230、400の上に存在する2層目の金属配線層のパターンについて説明する。なお図9においては斜線を付した領域が、2層目の金属配線層である。
図示するように、第1素子領域群AAG1及び第3素子領域群AAG3内においては、素子領域AA上に、第1方向に沿ったストライプ形状の金属配線層240が形成されている。金属配線層240は、ローカルビット線LBL0、LBL1として機能するものであり、コンタクトプラグCP4によって、第1層目の金属配線層220と接続されている。また、ソースコンタクト領域SCAにおいても、金属配線層240と同様のパターンの金属配線層250が形成されている。従って、金属配線層250の線幅は、金属配線層240と同一である。そして金属配線層250は、ソース線SLの一部として機能するものであり、コンタクトプラグCP5によって、第1層目の金属配線層210と接続されている。すなわち、第1方向で分離されている複数の金属配線層210が、金属配線層250によって共通接続されている。また、スティッチ領域SA1においては、島状のパターンの金属配線層260が形成されている。金属配線層260は、第1層目の金属配線層230に対応して形成されており、その形状は、金属配線層230と略同一のパターンを有しており、金属配線層230とオーバーラップしている。また、金属配線層260は、コンタクトプラグCP6によって、金属配線層230と接続されている。なお図7及び図9では、コンタクトプラグCP6はワード線WLの直上に位置しているが、金属配線層230と260とを接続できる位置で有れば限定されるものではない。
次に、図7及び図10を用いて、2層目の金属配線層240〜260の上に存在する3層目の金属配線層のパターンについて説明する。なお図10においては斜線を付した領域が3層目の金属配線層である。
図示するように、第2方向に沿ったストライプ形状の金属配線層270が形成されている。金属配線層270は、1組のワード線及びセレクトゲート線毎(WL0とSG1の1組、WL1とSG1の1組、…毎)に設けられている。そして、対応するセレクトゲート線に電気的に接続されている第2層目の金属配線層260と、コンタクトプラグCP7によって接続されている。すなわち、各金属配線層270は、セレクトゲート線SG0〜SG(4m−1)のシャント配線として機能する。また、金属配線層270は、ワード線WLの中央部と、該ワード線WLに対応するセレクトゲート線SGの中央部との間の領域に形成されている。換言すれば、メモリセルMCの中央部を通過する。従って、複数の金属配線層270は、第1方向に沿った互いの間隔が、等間隔となるよう配置されている。そして、金属配線層270は、第2方向で隣接する第2素子領域群AAG2間で共通接続されている。金属配線層270の一端はセレクトゲートデコーダ30に接続され、他端は、レプリカセルアレイRCA上を通過して書き込み用デコーダ20に接続されている。
次に、図7及び図11を用いて、3層目の金属配線層270の上に存在する4層目の金属配線層のパターンについて説明する。なお図11においては斜線を付した領域が4層目の金属配線層である。
図示するように、第1方向に沿ったストライプ形状の金属配線層280、290が形成されている。金属配線層280は、書き込み用グローバルビット線WGBL0〜WGBL(2n−1)、及びレプリカ書き込み用グローバルビット線R_WGBL0、R_WGBL1として機能する。また金属配線層290は、読み出し用グローバルビット線RGBL0〜RGBL(n−1)、及びレプリカ読み出し用グローバルビット線R_RGBLとして機能する。そして、2本の金属配線層280と1本の金属配線層290で一組を為している。金属配線層280は、2本のローカルビット線LBL0、LBL1の一組、または2本のローカルビット線LBL2、LBL3の一組に対応して設けられ、金属配線層290は、4本のローカルビット線LBL0〜LBL3の一組に対応して設けられている。
なお、上記図面において、レプリカセルアレイRCA内にソースコンタクトエリアSCAを設けても良い。
次に、上記構成のフラッシュメモリの断面構造について説明する。まず、プライムセルアレイPCAにおける第2素子領域群AAG2の断面構造について、図12乃至図18を用いて説明する。図12乃至図16はそれぞれ、図7におけるX1−X1’線方向、X2−X2’線方向、X3−X3’線方向、X4−X4’線方向、X5−X5’線方向に沿った断面図であり、図17、図18はそれぞれ、図7におけるY1−Y1’線、Y2−Y2’線に沿った断面図である。
図示するように、p型半導体基板200の表面領域内にn型ウェル領域201が形成され、n型ウェル領域201の表面領域内にp型ウェル領域202が形成されている。p型ウェル領域202中には素子分離領域STIが形成され、素子分離領域STIによって周囲を取り囲まれた領域が、素子領域AAとなっている。p型ウェル領域201の素子領域AA上には、ゲート絶縁膜300が形成され、ゲート絶縁膜300上に、メモリセルトランジスタMT及び選択トランジスタSTのゲート電極が形成されている。メモリセルトランジスタMT及び選択トランジスタSTのゲート電極は、ゲート絶縁膜300上に形成された多結晶シリコン層310、多結晶シリコン層310上に形成されたゲート間絶縁膜320、及びゲート間絶縁膜320上に形成された多結晶シリコン層330を有している。ゲート間絶縁膜320は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるON膜、NO膜、またはONO膜で形成される。
メモリセルトランジスタMTにおいては、図12、図15に示すように、多結晶シリコン層310は隣接する素子領域AA間で互いに分離されており、フローティングゲート(FG)として機能する。他方、多結晶シリコン層330は、隣接する素子領域AA間で共通接続され、コントロールゲート(ワード線WL)として機能する。
選択トランジスタSTにおいては、図13、図14に示すように、多結晶シリコン膜310、320は、隣接する素子領域AA間で共通接続されている。そして、多結晶シリコン層310、330が、セレクトゲート線SGとして機能する。但し、実質的にセレクトゲート線として機能するのは、多結晶シリコン層310のみである(詳細は後述する)。
そして隣接するゲート電極間に位置するp型ウェル領域202表面内には、不純物拡散層340が形成されている。不純物拡散層340は、隣接するトランジスタ同士で共用されている。
前述の通り、メモリセルトランジスタMTと選択トランジスタSTとを含むプライムセルPCは、次のような関係を有して形成されている。すなわち、隣接するプライムセルPCは、互いに選択トランジスタST同士、またはメモリセルトランジスタMT同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層340を共有している。従って、隣接する2つのプライムセルPC、PCは、選択トランジスタST同士が隣り合う場合には、2つの選択トランジスタST、STが共有する不純物拡散層340を中心にして、対称に配置されている。逆に、メモリセルトランジスタMT同士が隣り合う場合には、2つのメモリセルトランジスタMT、MTが共有する不純物拡散層340を中心にして、対称に配置されている。
そして、p型ウェル領域202上には、上記メモリセルトランジスタMT、及び選択トランジスタSTを被覆するようにして、層間絶縁膜350が形成されている。層間絶縁膜350中には、2つの選択トランジスタST、STが共有する不純物拡散層(ソース領域)340に達するコンタクトプラグCP1が形成されている。そして層間絶縁膜350上には、コンタクトプラグCP1に接続される金属配線層210が形成されている。金属配線層210は、ソース線SLとして機能する。また、層間絶縁膜350中には、2つのメモリセルトランジスタMT、MTが共有する不純物拡散層(ドレイン領域)340に達するコンタクトプラグCP2が形成されている。そして層間絶縁膜350上には、コンタクトプラグCP2に接続される金属配線層220が形成されている。
層間絶縁膜350上には、金属配線層210、220を被覆するようにして、層間絶縁膜360が形成されている。そして、層間絶縁膜360中には、金属配線層220に達するコンタクトプラグCP4が形成されている(図17参照)。そして、層間絶縁膜360上には、複数のコンタクトプラグCP4に共通に接続された金属配線層240が形成されている(図17参照)。金属配線層240は、ローカルビット線LBL0〜LBL3のいずれかとして機能する。また層間絶縁膜360内には金属配線層210に達するコンタクトプラグCP5が形成されている(図18参照、ソースコンタクト領域SCA)。そして、層間絶縁膜360上には、複数のコンタクトプラグCP5をビット線方向で共通接続する金属配線層250が形成されている(図18参照、ソースコンタクト領域SCA)。金属配線層250は、ソース線SLの一部として機能する。
層間絶縁膜360上には、金属配線層240、250を被覆するようにして、層間絶縁膜370が形成されている。そして、層間絶縁膜370上には金属配線層270が形成されている。金属配線層270は、セレクトゲート線のシャント配線として機能するものであり、配線間は等間隔とされている。そして、層間絶縁膜370上には、金属配線層270を被覆するようにして、層間絶縁膜380が形成されている。
層間絶縁膜380上には、書き込み用グローバルビット線及び読み出し用グローバルビット線として機能する金属配線層280、290が形成され、更に層間絶縁膜390が形成されている。
次に、プライムセルアレイ内のスティッチ領域SA1の断面構造について、図13、図16及び図19を用いて説明する。図19は図7におけるY3−Y3’線に沿った断面図である。
図示するように、p型ウェル領域202中には素子分離領域STIが形成されている。そして、素子分離領域STI上に、メモリセルトランジスタMTのフローティングゲート310及びコントロールゲート330が形成されている。また、当該スティッチ領域SA1においてシャント領域SA2を有しないセレクトゲート線は、多結晶シリコン層310、330が除去されている(図13参照)。すなわち、スティッチ領域SA1を挟んで、セレクトゲート線が分割されている。シャント領域SA2を有するセレクトゲート線は、当該スティッチ領域内においても、多結晶シリコン層310、330を含む積層ゲートが形成されている。そしてその積層ゲートは、隣接するセレクトゲート線に対して凸となるように形成されている(図19参照)。更に、図16及び図19に示すように、シャント領域SA2内においては、多結晶シリコン層330及びゲート間絶縁膜320が除去されて、多結晶シリコン層310が露出されている。そして、当該領域における多結晶シリコン層310上に接するようにして、コンタクトプラグCP3が形成されている。コンタクトプラグCP3と多結晶シリコン層330との間は、絶縁膜331によって電気的に分離されている(図16、図19参照)。コンタクトプラグCP3は、層間絶縁膜350表面から、多結晶シリコン層310に達するようにして形成される。
層間絶縁膜350上には、金属配線層230が形成されている。金属配線層230は、対応する選択トランジスタSTのゲート電極上部を被覆し、且つ、当該選択トランジスタに対応するメモリセルトランジスタMTの積層ゲート電極上部を被覆するように延設されている(図19参照)。そして、対応する選択トランジスタSTに接続されたコンタクトプラグCP3に接続されている。層間絶縁膜350上には、金属配線層230を被覆するようにして層間絶縁膜360が形成されている。層間絶縁膜360中には、金属配線層230に達するコンタクトプラグCP6が形成され、層間絶縁膜360上にはコンタクトプラグCP6と接続される金属配線層260が形成されている。金属配線層260も金属配線層230と同様に、対応する選択トランジスタSTのゲート電極上部を被覆し、且つ、当該選択トランジスタSTに対応するメモリセルトランジスタMTの積層ゲート電極上部を被覆するように延設されている(図19参照)。層間絶縁膜360上には層間絶縁膜370が形成され、層間絶縁膜370中には金属配線層260に達するコンタクトプラグCP7が形成されている。図19に示すように、コンタクトプラグCP7は、メモリセルの中央部に位置している。換言すれば、メモリセルトランジスタMTの積層ゲートの中央部と、選択トランジスタSTのゲート電極の中央部との間の領域上に形成されている。層間絶縁膜370上には、コンタクトプラグCP7と接続された金属配線層270が形成されている。図19に示されるように、複数の金属配線層270は、層間絶縁膜370上に等間隔に配置されている。そして、層間絶縁膜370上に、金属配線層270を被覆するようにして層間絶縁膜380、390が形成されている。
図20は、シャント領域SA2の斜視図である。図示するように、セレクトゲート線を形成する積層ゲート構造が、一部幅広に形成されている。そして、幅広に形成された領域の一部における多結晶シリコン層330及びゲート間絶縁膜320が除去されて、多結晶シリコン層310が露出されている。この露出された多結晶シリコン層310に接触するようにして、コンタクトプラグCP3が形成されている。更に、コンタクトプラグCP3は、多結晶シリコン層330と電気的に分離されている。すなわち、多結晶シリコン層330は、シャント配線270とは電気的に分離されている。
次に、レプリカセルアレイRCAについて説明する。まず、レプリカセルアレイRCAおける第3素子領域群AAG3の断面構造について、図21及び図22を用いて説明する。図21及び図22はそれぞれ、図7におけるX6−X6’線方向、Y4−Y4’線方向に沿った断面図である。
図示するように、第3素子領域群AAG3の構成は、プライムセルアレイPCAにおける第1素子領域群と同じである。すなわち、p型ウェル領域202中に素子分離領域STIが形成され、素子分離領域STIによって周囲を取り囲まれた領域が、素子領域AAとなっている。p型ウェル領域201の素子領域AA上には、ゲート絶縁膜300が形成され、ゲート絶縁膜300上に、レプリカセルRCのメモリセルトランジスタMT及び選択トランジスタSTのゲート電極が形成されている。
メモリセルトランジスタMTにおいては、多結晶シリコン層310は隣接する素子領域AA間で互いに分離されており、フローティングゲート(FG)として機能する。他方、多結晶シリコン層330は、隣接する素子領域AA間で共通接続され、コントロールゲート(ワード線WL)として機能する。
選択トランジスタSTにおいては、多結晶シリコン膜310、320は、隣接する素子領域AA間で共通接続されている。そして、多結晶シリコン層310、330が、レプリカセレクトゲート線RSGとして機能する。但し、実質的にレプリカセレクトゲート線として機能するのは、多結晶シリコン層310のみである。
メモリセルトランジスタのコントロールゲートとなる多結晶シリコン層330は、プライムセルPCのコントロールゲートと共通接続されている。他方、レプリカセルRCのレプリカセレクトゲート線RSGとなる多結晶シリコン層310、330は、プライムセルアレイPCAとレプリカセルアレイRCAとの境界部分において、プライムセルPCのセレクトゲート線SGとなる多結晶シリコン層310、330と分離されている。
そして隣接するゲート電極間に位置するp型ウェル領域202表面内には、不純物拡散層340が形成されている。不純物拡散層340は、隣接するトランジスタ同士で共用されている。
前述の通り、メモリセルトランジスタMTと選択トランジスタSTとを含むレプリカセルRCは、次のような関係を有して形成されている。すなわち、隣接するレプリカセルRCは、互いに選択トランジスタST同士、またはメモリセルトランジスタMT同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層340を共有している。従って、隣接する2つのレプリカセルRC、RCは、選択トランジスタST同士が隣り合う場合には、2つの選択トランジスタST、STが共有する不純物拡散層340を中心にして、対称に配置されている。逆に、メモリセルトランジスタMT同士が隣り合う場合には、2つのメモリセルトランジスタMT、MTが共有する不純物拡散層340を中心にして、対称に配置されている。
層間絶縁膜360上には、セレクトゲート線SGのシャント配線270が形成されている。しかし、シャント配線270と、レプリカセレクトゲート線RSGとなる多結晶シリコン層310、330とは電気的に分離されている。そして層間絶縁膜380上には、レプリカ書き込み用グローバルビット線及びレプリカ読み出し用グローバルビット線として機能する金属配線層280、290が形成されている。
次に、レプリカセルアレイRCA内のスティッチ領域SA3の断面構造について、図21及び図23を用いて説明する。図23は図7におけるY5−Y5’線に沿った断面図である。
図示するように、スティッチ領域SA3内には、レプリカセレクトゲート線RSG0〜RSG(4m−1)のシャント領域SA4及び素子領域AAが形成されている。シャント領域SA4の構造は、セレクトゲート線SGのシャント領域SA2と同じである(図20、図23参照)。すなわち、レプリカセレクトゲート線RSGの一部である多結晶シリコン層330及びゲート間絶縁膜320が除去されて、多結晶シリコン層310が露出されている。そして、当該領域における多結晶シリコン層310上に接するようにして、コンタクトプラグCP3が形成されている。コンタクトプラグCP3と多結晶シリコン層330との間は、絶縁膜331によって電気的に分離されている。コンタクトプラグCP3は、層間絶縁膜350表面から、多結晶シリコン層310に達するようにして形成される。
また、スティッチ領域SA3内には素子領域AAが形成されており、層間絶縁膜350内には、素子領域AAに達するコンタクトプラグCP8が形成されている(図21参照)。層間絶縁膜350上には、金属配線層400が形成されている。金属配線層400は、コンタクトプラグCP3とコンタクトプラグCP8とを接続する。すなわち、レプリカセレクトゲート線RSGとなる多結晶シリコン層310は、コンタクトプラグCP3、CP8、及び金属配線層400を介在して、p型ウェル領域202に接続されている。
層間絶縁膜350上には層間絶縁膜360、370が順次形成され、層間絶縁膜370上に、シャント配線270が形成されている。また、スティッチ領域SA3内にもワード線WL0〜WL(4m−1)が形成されている。シャント配線270及びワード線WL0〜WL(4m−1)は、スティッチ領域SA3を通過して書き込み用デコーダ20に接続される。他方、レプリカセレクトゲート線RSG0〜RSG(4m−1)となる多結晶シリコン層310、330は、レプリカセルアレイRCA内にのみ形成されている。
次に、読み出し制御回路130内のディスチャージ回路131の備える電流源回路137の構成について、図24乃至図27を用いて説明する。図24は、電流源回路137の平面図であり、図25乃至図27はそれぞれ、図24におけるX7−X7’線方向、Y6−Y6’線方向、Y7−Y7’線方向に沿った断面図であり、
図示するように、メモリセルアレイ10と同様に、p型半導体基板200の表面内にn型ウェル領域201が形成され、n型ウェル領域201の表面内にp型ウェル領域202が形成されている。p型ウェル領域202の表面内には複数の素子分離領域STIが形成され、素子分離領域STIによって周囲を取り囲まれ、長手方向が第1方向に沿ったストライプ形状の領域が素子領域AAとなっている。また、p型ウェル領域202上には、複数の素子領域AAを跨ぐようにして、第1方向に直交する第2方向に沿ったストライプ形状のゲート電極410、420が形成されている。ゲート電極410、420はそれぞれ、MOSトランジスタ137−1、137−2のゲート電極として機能するものである。ゲート電極410、420は、プライムセルPC及びレプリカセルRCの選択トランジスタSTと同様のスタック構造を有している。すなわち、ゲート電極410は、p型ウェル領域202上にゲート絶縁膜411を介在して形成された多結晶シリコン層412と、多結晶シリコン層412上にゲート間絶縁膜413を介在して形成された多結晶シリコン層414とを備えている。そして、多結晶シリコン層412、414は、隣接する素子領域AA間で共通接続されている。但し、実質的にゲート電極として機能するのは多結晶シリコン層412である。そして、p型ウェル領域202の表面内に、MOSトランジスタ137−1、137−2のソース領域及びドレイン領域として機能する不純物拡散層480が形成されている。MOSトランジスタ137−1のソース領域は、MOSトランジスタ137−2のドレイン領域と、不純物拡散層430を共有する。
なお、複数の素子領域AA上に、複数のMOSトランジスタが形成されているが、MOSトランジスタ137−1、137−2として機能するのはそのうちのいずれかのみであり、その他のMOSトランジスタは、ダミーのMOSトランジスタであり、電流源回路137として実質的な機能を有するものではない。
ゲート電極410、420は、電流源回路137の端部まで引き出され、プライムセルPCやレプリカセルRCのシャント領域SA2、SA4と同一の構造を有する領域が形成されている。すなわち、素子分離領域STI上において、ゲート電極410、420は幅広になるように形成され、多結晶シリコン層414、424及びゲート間絶縁膜413、423が除去されている。
そして、上記MOSトランジスタ群を被覆するようにして、p型ウェル領域202上に層間絶縁膜350が形成されている。層間絶縁膜350中には、MOSトランジスタ480の不純物拡散層480に達するコンタクトホールCP9、CP10が形成されている。コンタクトホールCP9は、MOSトランジスタ137−1のドレイン、及びMOSトランジスタ137−1と同一行にあるダミーMOSトランジスタのドレインに接続される。他方、コンタクトホールCP10は、MOSトランジスタ137−2のソース、及びMOSトランジスタ137−2と同一行にあるダミーMOSトランジスタのソースに接続される。更に、多結晶シリコン層414、424及びゲート間絶縁膜413、423が除去された領域においては、層間絶縁膜350中に、多結晶シリコン層412、422に達するコンタクトプラグCP11が形成されている。
層間絶縁膜350上には、島状の金属配線層430が形成されている。互いに離隔された金属配線層430は、それぞれコンタクトプラグCP9またはCP10と接している。更に層間絶縁膜350上には、金属配線層470が、コンタクトプラグCP11に接続されるようにして形成されている。すなわち、ゲート電極410の多結晶シリコン層412と、ゲート電極420の多結晶シリコン層422とは、コンタクトプラグCP11及び金属配線層470を介在して、電気的に接続されている。
層間絶縁膜350上には、上記金属配線層430、470を被覆するようにして層間絶縁膜360が形成されている。層間絶縁膜360中には、コンタクトプラグCP9に接続された金属配線層430に接するコンタクトプラグCP11、及びコンタクトプラグCP10に接続された金属配線層430に接するコンタクトプラグCP12が形成されている。
層間絶縁膜360上には、長手方向が第1方向に沿ったストライプ形状の金属配線層440、450、460が形成されている。金属配線層440は、MOSトランジスタ137−1に電気的に接続されたコンタクトプラグCP11に接し、金属配線層450は、MOSトランジスタ137−2に電気的に接続されたコンタクトプラグCP12に接する。金属配線層460は、ダミーMOSトランジスタに接続されたコンタクトプラグCP11、CP12に接する。そして金属配線層440はレプリカ読み出し用グローバルビット線R_RGBLに接続され、金属配線層450は接地電位に接続されている。上記金属配線層440、450、460を被覆するようにして、層間絶縁膜360上には層間絶縁膜370が形成されている。
上記のように、電流源回路137は、メモリセルアレイ10内のメモリセルブロックBLKと同様の構成を有しており、メモリセルブロックの一部を電流源回路137として流用出来る。この際、メモリセルトランジスタMT及び選択トランジスタSTは、それぞれ電流源回路137のMOSトランジスタ137−1、137−2のいずれかとして機能出来る。そして、メモリセルアレイ10内の金属配線層220及びローカルビット線を、それぞれ電流源回路137の金属配線層430及び金属配線層440、450、460として用いることが出来る。
次に、上記構成の2Trフラッシュメモリ3の動作について、図28を用いて以下説明する。図28は、各種信号及び各ノードの電圧のタイミングチャートである。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“1”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“0”データが書き込まれている状態と定義する。また説明の簡単化の為に、2本の書き込み用グローバルビット線WGBL0、WGBL1及び1本の読み出し用グローバルビット線RGBL0を有するメモリセルアレイ10の場合を例に説明する。
<初期動作>
まず、初期動作について図29を用いて説明する。初期動作とは、データの書き込み、読み出し、及び消去などにあたって、最初に行われる動作のことである。初期動作は、図28において、時刻t0〜t1の期間に行われる。図29は、初期動作時における、書き込み用グローバルビット線WGBL0、WGBL1に対応した入力バッファ90、スイッチ群80、及び書き込み回路50の回路図である。なお図29はプライムセルアレイに対応した図面であるが、レプリカセルアレイに対応する構成も同様である。
まず初期動作にあたっては、信号WDH0、WDH1が共に“L”レベル(0V)とされる。これによりスイッチ群80内のMOSトランジスタ81がオフ状態となり、書き込み回路50と入力バッファ90とは電気的に分離される。また、ラッチ回路53の高電圧電源電圧として与えられる書き込み禁止電圧VPIがVcc2とされ、VBLPWが0Vとされる。そして、信号WGBLRSTが“H”レベル(Vcc2)とされ、全ての書き込み用グローバルビット線WGBL0、WGBL1がリセットされる。すなわち、書き込み回路50内のMOSトランジスタ58がオン状態とされ、VBLPWノードから0Vが書き込み用グローバルビット線WGBL0、WGBL1に与えられる。この結果、全てのラッチ回路53の出力ノードは“L”レベル(0V)となり、入力ノード(ノードA0、A1)は“H”レベル(Vcc2)となる。
以上のように、初期動作において、書き込み用グローバルビット線及びレプリカ書き込み用グローバルビット線が0Vにされると共に、ノードA0、A1にVcc2が与えられる。
<データラッチ動作>
次に、データラッチ動作について図30及び図31を用いて説明する。データラッチ動作とは、データの書き込みにあたって、各ラッチ回路53に対して、書き込みデータを入力する動作のことである。データラッチ動作は、時刻t1〜t2の間に行われる。図30、図31はデータラッチ動作時における、入力バッファ90、スイッチ群80、及び書き込み回路50の回路図であり、図30は“0”データが入力された場合、図31は“1”データが入力された場合について示している。以下では、書き込み用グローバルビット線WGBL0に接続されたメモリセルに“0”データを書き込み(WGBL0が選択状態)、WGBL1に接続されたメモリセルに“1”データを書き込む(WGBL1が非選択状態)場合を例に挙げて説明する。
まず図30を用いて“0”データが入力された際について説明する。データラッチ動作にあたっては、信号WGBLRSTが0Vとされ、MOSトランジスタ58はオフ状態とされる。これにより、各書き込み用グローバルビット線WGBL0、WGBL1はVBLPWノードと電気的に分離される。更に、書き込み用グローバルビット線WGBL0に対応するラッチ回路53にデータをラッチさせる為に、信号WDH0が“H”レベル(Vcc2)とされ、書き込み用グローバルビット線WGBL0に対応するMOSトランジスタ81がオン状態となる。他方、書き込み用グローバルビット線WGBL1に対応するMOSトランジスタ81はオフ状態となる。従って、入力バッファ90と、書き込み用グローバルビット線WGBL0に対応するラッチ回路53とが電気的に接続される。
そして、CPU2から入力バッファ90のインバータに“0”データが入力される。“0”データが入力される際には、インバータ91の入力ノードに0Vが印加される。“0”データはインバータ91で反転される。その結果、TOWDI0ノードの電位はVcc2となる。すると、MOSトランジスタ82のゲートにはVcc2が印加されているので、MOSトランジスタ82はカットオフの状態となる。従って、ラッチ回路53は時刻t0〜t1で与えられたデータを保持し続ける。すなわち、ノードA0はVcc2のままであり、書き込み用グローバルビット線WGBL0は0Vのままである。
次に図31を用いて“1”データを入力する場合について説明する。“0”データを入力する場合と異なるのは、WDH0=0V、WDH1=Vcc2とされることにより、書き込み用グローバルビット線WGBL1に対応するMOSトランジスタ81がオン状態とされる点である。
そしてCPU2から入力バッファに“1”データが入力される。“1”データが入力される際には、インバータ91の入力ノードにVcc2が印加される。従って、TOWDI0ノードの電位は0Vとなる。このTOWDI0ノードの電位は、MOSトランジスタ81の電流経路を介してラッチ回路53に入力される。その結果、ノードA1の電位はVcc2から0Vに反転し、書き込み用グローバルビット線WGBL1の電位は0VからVcc2に反転する。
以上のように、データラッチ動作においては、“1”書き込みを行うメモリセルに対応したラッチ回路内のデータが、初期状態から反転される。すなわち、“0”書き込み(電子を注入)するときには、実質的にはデータは外部から入力されず、“1”書き込み(電子を注入しない=非選択)するときには、データを外部から取り込む。
なお、2Trフラッシュメモリにデータをストアさせる際、レプリカセルの全ては書き込み非選択とされる。従って、レプリカ書き込み用グローバルビット線R_WGBL0、R_WGBL1に対応する書き込み回路50、スイッチ群80及び入力バッファ90の動作は、上記プライムセルアレイPCAにおける書き込み用グローバルビット線WGBL1の場合と同様である。すなわち、レプリカ書き込み用グローバルビット線R_WGBL0、R_WGBL1には、MOSトランジスタ52のソースからVPI=0Vが与えられる。
<書き込み動作>
次に書き込み動作について図32を用いて説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線LBL0、LBL1のいずれかに接続されたプライムセルと、ローカルビット線LBL2、LBL3のいずれかに接続されたプライムセルの2つである。また、選択ワード線に接続されたレプリカセルには、必ず“1”データが書き込まれる。言い換えれば、レプリカセルが保持しているデータは書き換えられない。
書き込み動作は、図28において、時刻t2〜t3の期間に行われる。また図31は、書き込み動作時におけるメモリセルアレイ10及び書き込み回路50の回路図である。図32において、ワード線WL0、及びローカルビット線LBL0、LBL2に接続されたメモリセルトランジスタMTにデータを書き込むものとし、そのうち、ローカルビット線LBL0に接続されたメモリセルトランジスタMTに“0”データを書き込み、ローカルビット線LBL2に接続されたメモリセルトランジスタMTに“1”データを書き込むものとする。換言すれば、ローカルビット線LBL0に接続されたメモリセルが選択され、ローカルビット線LBL2に接続されたメモリセルが非選択とされる。
まず書き込み動作にあたって、信号WGBLRSTは依然として0Vである。そして、時刻t2において書き込み禁止電圧VPIがVcc2から0Vに変化し、VBLPWノードの電位が0VからVBB1(−7V)に変化する。負電位VBB1は、ライトステートマシーン110の命令によって電圧発生回路120が出力する。なお、VPIの電位は、−7Vではなく、その他の負電位であっても良い。
すると、ラッチ回路53内のインバータ54、55の低電圧側の電源電圧が0VからVBB1に変化し、高電圧側の電源電圧がVcc2から0Vに変化するから、ノードA0、A1の電位はそれぞれ0V、VBB1に変化する。また書き込み用グローバルビット線WGBL0、WGBL1の電位もそれぞれVBB1、0Vに変化する。
そして、書き込み用デコーダ20が、ワード線WL0を選択して、選択ワード線WL0に正電圧VPP(12V)を印加する。また分離用MOSトランジスタ25がオン状態とされることによって、VSGPWノードから、全セレクトゲート線SG0〜SG(4m−1)に負電位VBB1(−7V)が印加される。更に、レベルシフト回路27の出力が“L”レベルとなり、VPW_RWノードが0VからVBB1に変化するから、メモリセルが形成されている基板(p型ウェル領域202)には負電位VBB1が印加される。なお、書き込み時においては、信号ZISOGは“L”レベルとされており、セレクトゲートデコーダ30のロウアドレスデコード回路31は、セレクトゲート線から電気的に分離されている。
また、カラムデコーダ40は、選択ワード線WL0を含むメモリセルブロックBLKに対応する書き込み用カラムセレクタWCSに接続された2本の書き込み用カラム選択線のうち、書き込み用カラム選択線WCSL0を選択する。これにより、書き込み用カラムセレクタWCS内のMOSトランジスタ11、13がオン状態とされる。その結果、書き込み用グローバルビット線WGBL0とローカルビット線LBL0とが電気的に接続され、書き込み用グローバルビット線WGBL1とローカルビット線LBL2とが電気的に接続される。
またカラムデコーダ40は、選択ワード線WL0を含まないメモリセルブロックBLKに対応する書き込み用カラムセレクタWCSに接続された書き込み用カラム選択線を全て非選択とする。そのため、選択ワード線を含まないメモリセルブロックBLKに対応する書き込み用カラムセレクタWCS内のMOSトランジスタ11〜14はオフ状態とされる。
更にカラムデコーダ40は、全ての読み出し用カラム選択線RCSL0〜RCSL(4m−1)を非選択とする。これにより、全ての読み出し用カラムセレクタRCS内のMOSトランジスタ15〜18はオフ状態とされる。従って、読み出し用グローバルビット線RGBLとローカルビット線LBL0〜LBL3とは、電気的に分離されている。
更にカラムデコーダ40は、非選択とされるローカルビット線LBL1、LBL3に接続されるMOSトランジスタ42、44をオン状態とすべく、書き込み禁止用カラム選択線ICSL1を“H”レベル(Vcc2)とする。選択ローカルビット線LBL0、LBL2に対応するMOSトランジスタ41、43に接続される書き込み禁止用カラム選択線ICSL0は“L”レベルとされ、MOSトランジスタ41、43はオフ状態である。その結果、非選択ローカルビット線LBL1、LBL3には書き込み禁止電圧VPI=0Vが印加される。
上記の結果、書き込み用カラムセレクタWCS内のMOSトランジスタ11を介して、書き込み用グローバルビット線WGBL0から、選択ワード線WL0を含むメモリセルブロックBLKのローカルビット線LBL0に、書き込み電圧(VBB1)が与えられる。更に、MOSトランジスタ13を介して、書き込み用グローバルビット線WGBL1から、選択ワード線WL0を含むメモリセルブロックBLKのローカルビット線LBL2に、書き込み禁止電圧VPI(0V)が与えられる。
その結果、書き込み用グローバルビット線WGBL1及びワード線WL0に接続されたメモリセルトランジスタMTにおいては、ゲート・チャネル間の電位差が十分ではない(VPP−VPI=12V)ため、フローティングゲートに電子は注入されない。すなわち、メモリセルMCは負の閾値を維持する。すなわち“1”データが書き込まれる。また、非選択ローカルビット線LBL1、LBL3及びワード線WL0に接続されたメモリセルトランジスタMTにおいても、チャネルにVPIが印加されているため、フローティングゲートに電子は注入されず、メモリセルMCは負の閾値を保持する。他方、書き込み用グローバルビット線WGBL0及びワード線WL0に接続されたメモリセルトランジスタMTにおいては、ゲート・チャネル間の電位差が十分である(VPP−VBB1=19V)ため、FN tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタMTの閾値は正に変化する、すなわち“0”データが書き込まれる。
なお上記はプライムセルアレイPCAの場合であるが、レプリカセルアレイRCAの場合であっても同様である。但しレプリカセレクトゲート線RSG0〜RSG(4m−1)はVPWに接続されているため、全てVBB1とされる。そしてレプリカ書き込み用グローバルビット線R_WGBL0、R_WGBL1とワード線WL0に接続されたメモリセルトランジスタMTのフローティングゲートには電子は注入されない。従って、レプリカセルRCの閾値は負の値を維持する。
以上のようにして、1ページのメモリセルトランジスタに一括してデータが書き込まれる。そして、実質的にデータのストレージに用いられるのはプライムセルアレイPCAのみであり、レプリカセルアレイRCAには常時“0”データが書き込まれる。すなわち、書き込み動作によってレプリカセルRCの閾値は変化することは無く、レプリカセルRCには実質的にデータは書き込まれない。
<読み出し動作>
次に読み出し動作について図33、図34を用いて説明する。図33は、2Trフラッシュメモリ3のプライムセルアレイPCA及び読み出しユニット61の回路図であり、図34は、レプリカセルアレイRCA及び読み出し制御回路130の回路図である。図33は、ローカルビット線LBL0とワード線WL0に接続されたメモリセルトランジスタMTからデータを読み出す場合について示しており、図34はその際におけるレプリカセルアレイRCAの様子を示している。
本実施形態においてデータはプライムセルアレイPCAのみから読み出され、レプリカセルアレイRCAからは読み出されない。そしてデータは、メモリセルブロックBLKあたり1つのプライムセルPCから読み出される。但し1つのメモリセルブロックBLKあたり複数本の読み出し用グローバルビット線が存在する場合には、その数だけデータが読み出される。
まず図33に示すように、セレクトゲートデコーダ30が、セレクトゲート線SG0を選択(“H”レベル:Vcc=3V)する。また、書き込み用デコーダ20は、全てのワード線WL0〜WL(4m−1)を非選択(0V)とし、p型ウェル領域202の電位VPWを0Vとする。更に、ソース線ドライバ70は、ソース線の電位を0Vとする。
そして、カラムデコーダ40は、選択セレクトゲート線SG0を含むメモリセルブロックBLKに対応する読み出し用カラムセレクタRCSに接続された、4本の読み出し用カラム選択線RCSL0〜RCSL3のうち、読み出し用カラム選択線RCSL0を選択する。これにより、選択セレクトゲート線SG0を含むメモリセルブロックBLKに対応する読み出し用カラムセレクタRCS内のMOSトランジスタ15がオン状態とされる。また、信号ISOが“H”レベルとされて、MOSトランジスタ72がオン状態となる。その結果、読み出し用グローバルビット線RGBL0と、ローカルビット線LBL0とが電気的に接続される。但し、選択セレクトゲート線SG0を含まないメモリセルブロックBLKに対応する読み出し用カラムセレクタRCSに接続される全ての読み出し用カラム選択線は非選択とされる。
またカラムデコーダ40は、全ての書き込み用カラム選択線WCSL0〜WCSL(2m−1)を非選択とする。これにより、全ての書き込み用カラム選択線WCSL0〜WCSL(2m−1)内の4つのMOSトランジスタ11〜14の全てがオフ状態とされる。従って、書き込み用グローバルビット線WGBLとローカルビット線LBL0〜LBL3とは、電気的に分離されている。
上記の結果、1つのメモリセルブロックBLK当たり、ローカルビット線LBL0〜LBL3のいずれか1本は、読み出し用カラムセレクタRCS、読み出し用グローバルビット線、及びMOSトランジスタ72を介して、センスアンプ64に接続される。
そして、読み出し用グローバルビット線RGBLの電位変化をセンスアンプ64が増幅することによって、データの読み出しが行われる。すなわち、読み出し用グローバルビット線RGBL0に例えば3.0Vが印加される。すると、選択ワード線WL0及び選択ローカルビット線LBL0に接続されているメモリセルトランジスタMTに書き込まれているデータが“1”であれば、読み出し用グローバルビット線RGBL0からソース線に電流が流れる。他方、書き込まれているデータが“0”であれば、電流は流れない。
なお、レプリカセルアレイRCAでは、レプリカセレクトゲート線RCA0〜RCA(4m−1)が0Vとされている。従って、選択ワード線WL0に接続されたレプリカセルRCからはデータは読み出されない。
上記読み出し動作について、図36及び図37を用いて詳細に説明する。図36は読み出し動作のフローチャートであり、図37は読み出し動作時における各種信号のタイミングチャートである。以下では説明の簡略化の為に、読み出し用グローバルビット線RGBL0〜RGBL(n−1)を単にRGBLと表記する。
まず読み出し動作にあたって、読み出し用グローバルビット線RGBL及びレプリカ読み出し用グローバルビット線R_RGBLと、ローカルビット線LBL0〜LBL3のいずれかが接続される。またディスチャージ回路131がオフ状態(MOSトランジスタ137−1、137−2がオフ状態:図5参照)とされる。更に、信号BIASが“H”レベル、信号/PRE−cnt、/PREが“L”レベルとされる。従って、第1プリチャージ回路73のMOSトランジスタ65、66、第2プリチャージ回路133のMOSトランジスタ135、136がオン状態とされる。その上で、信号ISOが“H”レベルとされ、MOSトランジスタ132、62がオン状態とされる(ステップS10、時刻t1)。これにより、読み出し用グローバルビット線RGBL及びレプリカ読み出し用グローバルビット線R_RGBLは、それぞれ第1、第2プリチャージ回路63、134によってプリチャージされる(ステップS11)。
第1、第2プリチャージ回路63、134は同一のプリチャージ能力(電圧供給能力)を有している。そして、読み出し用グローバルビット線RGBLに存在する寄生容量は、レプリカ読み出し用グローバルビット線R_RGBLに存在する寄生容量よりも小さい。従って、読み出し用グローバルビット線RGBLの電位上昇率は、レプリカ読み出し用グローバルビット線R_RGBLよりも大きい。よって、読み出し用グローバルビット線RGBLの電位は、レプリカ読み出し用グローバルビット線R_RGBLよりも先に、センスアンプ64のデータ判定閾値Vthまで上昇する。図37の例であると、レプリカ読み出し用グローバルビット線R_RGBLの電位がVthに達するのに時間Δt1だけかかる(時刻t3)のに対し、読み出し用グローバルビット線RGBLの電位がVthに達するのにかかる時間(時刻t2)はΔt2(<Δt1)である。
読み出し制御回路130内の信号発生回路134は、レプリカ読み出し用グローバルビット線R_RGBLの電位VRBLを監視している(図4参照)。電位VRBLがVthより低い期間は、プリチャージ信号/PREをアサート(“L”レベル)し続ける。電位VRBLがVthに達すると(ステップS12、時刻t3)、プリチャージ信号/PREをネゲートする(“H”レベルとする)。プリチャージ信号/PREが“H”レベルとされることで、読み出し用グローバルビット線RGBLのプリチャージが終了する(ステップS13、時刻t4)。前述の通り、この時点でVRBLはVthを越えている。また、時刻t3以降にプリチャージ信号/PRE−cntも“H”レベルとされ、レプリカ読み出し用グローバルビット線R_RGBLのプリチャージが終了する。
次に、セレクトゲートデコーダ30がいずれかのセレクトゲート線SGを選択すると共に、ディスチャージ回路131がオン状態とされる(ステップS14、時刻6)。ディスチャージ回路131がオン状態とされる際には、電圧発生回路138が一定電圧Vrefを出力する。この電圧Vrefが出力されることで、電流源回路137のMOSトランジスタ137−1、137−2がオン状態となる。
セレクトゲートデコーダ30によってセレクトゲート線SGが選択されることにより、プライムセルPCに保持されたデータが、読み出し用グローバルビット線RGBLに読み出される。また同時にディスチャージ回路131がオン状態とされることで、電流源回路137によってレプリカ読み出し用グローバルビット線R_RGBLの電荷が放電される(ステップS15、時刻t6)。この際、全レプリカセレクトゲート線RSGは0Vである。
選択セレクトゲート線に接続されたプライムセルPCが“0”データを保持している場合、読み出し用グローバルビット線RGBLの電位VBLはプリチャージ電位を維持する。他方、“1”データを保持している場合には、電位VBLはプリチャージ電位から0Vに向かって下降する。またレプリカ読み出し用グローバルビット線R_RGBLの電位VRBLの電位は、レプリカセルRCの閾値にかかわらず、0Vに向かって下降する。そして、読み出し用グローバルビット線RGBLの電位下降率は、レプリカ読み出し用グローバルビット線R_RGBLよりも大きい。よって、“1”データを保持するプライムセルに接続された読み出し用グローバルビット線RGBLの電位は、レプリカ読み出し用グローバルビット線R_RGBLよりも先に、センスアンプ64のデータ判定閾値Vthまで下降する。なぜなら、読み出し用グローバルビット線RGBLに存在する寄生容量は、レプリカ読み出し用グローバルビット線R_RGBLに存在する寄生容量よりも小さいため、読み出し用グローバルビット線RGBLの方が、レプリカ読み出し用グローバルビット線RGBLよりもディスチャージに要する時間が短くするからである。図37の例であると、レプリカ読み出し用グローバルビット線R_RGBLの電位がプリチャージレベルからVthに達するのに必要な時間がΔt3である(時刻t8)のに対し、読み出し用グローバルビット線RGBLの電位がプリチャージレベルからVthに達するのに必要な時間はΔt4(<Δt3)である(時刻t7)。
読み出し制御回路130内の信号発生回路134は、電位VRBLがVthより高い期間は、読み出し終了信号Read−endをネゲート(“L”レベル)し続ける。電位VRBLがVthに達すると(ステップS16、時刻t8)、読み出し終了信号Read−endをアサートする(“H”レベルとする;ステップS17、時刻t8)。読み出し終了信号Read−endが“H”レベルとされることで、センスアンプ64は、その時点での電位VBLに基づいて読み出しデータを確定させる(ステップS18、時刻t9)。より具体的には、時刻t9においてフリップフロップに格納されているデータが読み出しデータとして確定する。すなわちセンスアンプ64は、時刻t9において、電位VBLがVthを越えていれば“0”データと判定し、Vthを越えていなければ“1”データと判定する。前述の通り、プライムセルPCが“1”データを保持していた場合、読み出し終了信号Read−endが“H”レベルとされる時点で電位VBLはVthより低下している。
そしてセンスアンプ64は、時刻t9で確定した読み出しデータを、時刻t10において、出力信号OUTとして出力する。
<消去動作>
次に消去動作について、図35を用いて説明する。消去動作は、図28における時刻t4以降に行われる。図35は、消去動作時におけるメモリセルアレイ10の回路図である。データの消去は、p型ウェル領域202を共通とする全てのメモリセルMCから一括して行われる。消去動作は、FN tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。
消去動作にあたっては、MOSトランジスタ11〜16の全てがオフ状態とされる。従って、全書き込み用グローバルビット線WGBL0、WGBL1は、ラッチ回路51及びVBLPWノード並びにVPIノードと電気的に分離されて、フローティングの状態となる。
そして書き込み用デコーダ20は、選択ブロック内における全てのワード線WL0〜WL(4m−1)に負電圧VBB2を印加する。更に、消去動作時には消去信号ERASEがマルチプレクサ26に入力されるため、レベルシフト回路27の出力が“H”レベルとなる。また、VPW_EノードがVcc2からVPPに変化するから、メモリセルが形成されている基板(p型ウェル領域202)には正電位VPPが印加される。なお、消去時においては、信号ZISOG、WSGは“L”レベルとされており、セレクトゲートデコーダ30及び書き込み用デコーダ20のロウアドレスデコード回路31、21は、セレクトゲート線から電気的に分離されている。
その結果、メモリセルMCのメモリセルトランジスタのフローティングゲートから電子がFN tunnelingによって半導体基板に引き抜かれる。これにより、ワード線WL0〜WL(4m−1)に接続された全てのプライムセルPC及びレプリカセルRCの閾値電圧が負となり、データが消去される。
以上のようにして、一括してデータが消去される。
上記のような、この発明の第1の実施形態に係るフラッシュメモリによれば、下記(1)乃至(7)の効果が得られる。
(1)データの読み出し精度を向上出来る(その1)。
本実施形態に係る構成であるとデータの読み出し精度を向上できる。この点について、図38を用いつつ以下説明する。図38は、プリチャージ信号/PRE、セレクトゲート線SG電位、読み出し終了信号Read−end、“0”読み出し時の読み出し用グローバルビット線RGBL電位、及び“1”読み出し時の読み出し用グローバルビット線RGBL電位のタイミングチャートである。
(1−1)“0”データ読み出し時について
まず“0”読み出し時について説明する。従来の読み出し方法であると、ビット線のプリチャージ時間が短すぎる場合があった。図38の例であると、ビット線の電位がセンスアンプのデータ判定閾値Vthまで上昇する前の時刻t2でプリチャージが終了してしまう場合があった。この場合、ビット線電位(プリチャージ電位)がVthよりも低いため、メモリセルに保持されているデータが“0”データであっても、センスアンプは読み出しデータを“1”データであると誤判定してしまう。
しかし本実施形態であると、読み出し用グローバルビットのプリチャージが終了するのは、レプリカ読み出し用グローバルビット線がVthに達した後である。そしてこの時点では、読み出し用グローバルビット線の電位は確実にVthを越えている。従って、読み出しデータを正確に判定することが出来る。この点につき、図39を用いて説明する。図39は、プリチャージ時のプライムセルアレイPCA、レプリカセルアレイRCA、読み出し回路60、及び読み出し制御回路130の模式的な回路図である。
読み出し用グローバルビット線RGBLのプリチャージは第1プリチャージ回路73によって行われ、レプリカ読み出し用グローバルビット線R_RGBLのプリチャージは第2プリチャージ回路83によって行われる。そして、第1、第2プリチャージ回路は、互いに同一のプリチャージ能力を有している。従って、プリチャージに必要な時間は、読み出し用グローバルビット線R_RGBL及びレプリカ読み出し用グローバルビット線RGBLに存在する寄生容量によって決まる。寄生容量が大きいほど、プリチャージに時間がかかる。
前述の通り、プライムセルアレイPCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量は、レプリカセルアレイRCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量よりも小さい。すなわち、レプリカ読み出し用グローバルビット線R_RGBLに存在する寄生容量CR_RGBLは、読み出し用グローバルビット線RGBLに存在する寄生容量CRGBLよりも大きい。従って、レプリカ読み出し用グローバルビット線R_RGBLをプリチャージするのに要する時間は、読み出し用グローバルビット線RGBLをプリチャージするのに要する時間よりも長い。
そして信号発生回路134は、レプリカ読み出し用グローバルビット線R_RGBLの電位に基づいて、プリチャージ信号/PREを生成している。より具体的に言えば、レプリカ読み出し用グローバルビット線R_RGBLの電位がセンスアンプ64のデータ判定閾値Vthを越えてから、プリチャージ信号/PREをネゲートする。言い換えれば、プリチャージに最も時間のかかるビット線(レプリカ読み出し用グローバルビット線R_RGBL)の電位がVthを超えて初めてプリチャージ信号/PREをネゲートする。従って、プリチャージ信号/PREがネゲートされた時点においては、メモリセルアレイ10に含まれる全てのビット線(読み出し用グローバルビット線及びレプリカ読み出し用グローバルビット線)の電位がVthを超えている。よって、ビット線の電位を確実にプリチャージすることが可能となる。
また上記効果は、レプリカセルアレイRCAは、信号ISOを制御するセレクトゲートデコーダ30から最も遠い位置にあるということにも起因する。データの読み出し動作、より具体的にはプリチャージ動作は、信号ISOが“H”レベルとされることにより分離用MOSトランジスタ62、132がオン状態になって初めてスタートする。すると、読み出し制御回路130内の分離用MOSトランジスタ132は、読み出し回路60内のMOSトランジスタ62の全てよりセレクトゲートデコーダ30から遠いため、MOSトランジスタ132がオン状態となるのは、MOSトランジスタ62の全てがオン状態になった後である。すなわち、レプリカ読み出し用グローバルビット線R_RGBLのプリチャージは、全ての読み出し用グローバルビット線RGBLのプリチャージがスタートした後である。そして、信号発生回路134は、最も遅くプリチャージが始まるレプリカ読み出し用グローバルビット線R_RGBLの電位を基準にしてプリチャージ信号/PREを制御する。従って、レプリカ読み出し用グローバルビット線R_RGBLよりも先にプリチャージの始まる読み出し用グローバルビット線RGBLの電位を確実にVth以上にすることが出来る。
(1−2)“0”データ読み出し時について
次に“1”読み出し時について説明する。従来の読み出し方法であると、読み出し時間が短すぎる場合があった。図38の例であると、ビット線の電位がセンスアンプのデータ判定閾値Vthまで下降する前の時刻t5で、メモリセルからのデータの読み出しが終了してしまう場合があった。この場合、ビット線電位がVthよりも高いため、メモリセルに保持されているデータが“1”データであっても、センスアンプは読み出しデータを“0”データであると誤判定してしまう。
しかし本実施形態であると、プライムセルからのデータの読み出しが終了するのは、レプリカ読み出し用グローバルビット線のディスチャージを開始してから、該レプリカ読み出し用グローバルビット線電位がVthまで下降した後である。そしてこの時点では、読み出し用グローバルビット線の電位は確実にVthより低下している。従って、読み出しデータを正確に判定することが出来る。この点につき、図40を用いて説明する。図40は、ディスチャージ時のプライムセルアレイPCA、レプリカセルアレイRCA、読み出し回路60、及び読み出し制御回路130の模式的な回路図である。
読み出し用グローバルビット線RGBLのディスチャージは、選択されたプライムセルPCによって行われ、レプリカ読み出し用グローバルビット線R_RGBLのプリチャージはディスチャージ回路131によって行われる。そして、ディスチャージ回路131内の電流源回路137は、メモリセルと同一の構成を有している。従って、電流源回路137とプライムセルPCとは、互いに同一のディスチャージ能力を有している。よって、ディスチャージに必要な時間は、読み出し用グローバルビット線R_RGBL及びレプリカ読み出し用グローバルビット線RGBLに存在する寄生容量によって決まる。寄生容量が大きいほど、ディスチャージに時間がかかる。
前述の通り、寄生容量CR_RGBLは寄生容量CRGBLよりも大きい。従って、レプリカ読み出し用グローバルビット線R_RGBLをディスチャージするのに要する時間は、読み出し用グローバルビット線RGBLをディスチャージするのに要する時間よりも長い。
そして信号発生回路134は、レプリカ読み出し用グローバルビット線R_RGBLの電位に基づいて、読み出し終了信号Read−endを生成している。より具体的に言えば、レプリカ読み出し用グローバルビット線R_RGBLの電位がセンスアンプ64のデータ判定閾値Vthより低下してから、読み出し終了信号Read−endをアサートする。言い換えれば、ディスチャージに最も時間のかかるビット線(レプリカ読み出し用グローバルビット線R_RGBL)の電位がVthより低下して初めて読み出し終了信号Read−endをアサートする。従って、読み出し終了信号Read−endがアサートされた時点においては、レプリカ読み出し用グローバルビット線、及び“1”データを保持する選択プライムセルが接続された全ての読み出し用グローバルビット線の電位がVthよりも低下している。このようにして、“1”データが読み出されたビット線の電位が確実にVthよりも低下した後に、読み出し終了信号Read−endをアサートすることが出来る。
(2)データの読み出し精度を向上出来る(その2)。
本実施形態に係る構成であると、レプリカセレクトゲート線RSGはセレクトゲート線と分離され、且つp型ウェル領域202に接続されている。そして、読み出し動作時には、全てのレプリカセレクトゲート線RSGが0Vとされる。従って、読み出し動作時における全てのレプリカセルRCはオフ状態である。このような構成とすることで、レプリカセルRCを、レプリカ読み出し用グローバルビット線R_RGBLのディスチャージに使用しないようにすることが出来る。
従来のようにレプリカセルRCをディスチャージの為に使用する場合、当然ながらディスチャージする際の電流供給能力はレプリカセルの閾値電圧に依存する。そして閾値電圧はフローティングゲートに注入された電子の割合によって決まる。従って、この場合にはディスターブによるレプリカセルの閾値電圧の変化によって、ディスチャージする際のレプリカセルの電流供給能力が変化してしまう。その結果、レプリカ読み出し用グローバルビット線R_RGBLを常時一定の電圧変化率でディスチャージすることが困難であった。
しかし本実施形態ではレプリカセルをディスチャージに使用しないため、上記問題を解決出来る。その代わり、電流源回路137によってレプリカ読み出し用グローバルビット線R_RGBLのディスチャージを行っている。電流源回路137はレプリカセルRCと同一の構成を有しているが、フローティングゲートにゲート電圧が印加される。従って電流源回路137は、レプリカセルRCのようなディスターブによる影響を受けず、常時一定の電圧変化率でレプリカ読み出し用グローバルビット線R_RGBLをディスチャージ出来る。その結果、データの読み出し精度を向上できる。
(3)データの読み出し速度を向上出来る。
上記(1)と同時に、データの読み出し速度を向上することが出来る。この点につき、再び図38を用いて説明する。図38では、読み出し用グローバルビット線RGBLの電位が略VDDに達するまでプリチャージを行い、且つ0Vに達するまでディスチャージを行う場合を例に挙げて示している。しかし、上記(1)の効果は、図38における時刻t3の時点でプリチャージを終了し、時刻t6の時点でディスチャージを終了しても得られる。すなわち、時刻t3でプリチャージを終了しても、読み出し用グローバルビット線RGBLの電位はVthを超えている。また時刻t6でディスチャージを終了しても、読み出し用グローバルビット線RGBLの電位はVthを下回っている。従って、時刻t3の時点でセレクトゲートを選択してディスチャージを行い、時刻t6の時点でディスチャージを終了して読み出しデータを確定させても、正確な読み出しが出来る。すなわち、プリチャージ及びディスチャージの期間に余計なマージンを設ける必要が無い。従って、読み出し動作速度を格段に向上させることが出来る。
(4)製造プロセスの複雑化を招くことなく上記効果(1)乃至(3)が得られる。
本実施形態に係る構成であると、レプリカセルアレイRCA、読み出し制御回路130を設けている。しかし、レプリカセルアレイRCAの構成はプライムセルアレイPCAとほぼ同一の構成である。また読み出し制御回路130内の第2プリチャージ回路83は読み出し回路60の第1プリチャージ回路73と同一の構成である。更に、読み出し制御回路130内の電流源回路137はメモリセルアレイ10とほぼ同一の構成である。従って、レプリカセルアレイRCA及び読み出し制御回路130は、それぞれプライムセルアレイPCA及び読み出し回路60と同一プロセスで製造することが出来る。従って、製造プロセスの複雑化を招くことなく、上記実施形態を実施出来る。
また、ディスチャージ回路131内の電流源回路137は、機能的には2つのMOSトランジスタがあれば十分であるが、その場合には孤立パターンとなり、リソグラフィの信頼性が悪化する虞がある。従って、本実施形態で図24を用いて説明したように、ダミーMOSトランジスタを含む複数のMOSトランジスタで電流源回路137を形成することが望ましい。また電流源回路137の構成はメモリセルアレイ10とほぼ同様であるので、メモリセルアレイ10内部に配置しても良い。
(5)フラッシュメモリの動作速度を向上出来る。
本実施形態に係る構成であると、ビット線がローカルビット線とグローバルビット線(読み出し用グローバルビット線、書き込み用グローバルビット線)とに階層化されている。すなわち、複数のローカルビット線の各々に複数のメモリセルが接続され、複数のグローバルビット線の各々に複数のローカルビット線が接続されている。図2の例であると、1本の書き込み用グローバルビット線WGBLに、第1カラムセレクタWCSを介して2(m−1)本のローカルビット線(LBL0及びLBL1、またはLBL2及びLBL3)が接続されている。そしてローカルビット線LBLの各々に、4つのメモリセルが接続されている。また、1本の読み出し用グローバルビット線RGBLには、読み出し用カラムセレクタRCSを介して4(m−1)本のローカルビット線(LBL0〜LBL3)が接続されている。そして、ローカルビット線の各々に、4つのメモリセルが接続されている。
書き込み時においては、選択メモリセルが接続されたローカルビット線LBLだけが、書き込み用グローバルビット線WGBLに接続される。選択メモリセルが接続されないローカルビット線LBLは、第1カラムセレクタWCSによって書き込み用グローバルビット線WGBLから電気的に分離されている。従って、1本の書き込み用グローバルビット線WGBLから見えるのは、選択メモリセルを含む1本のローカルビット線だけ、すなわち4つのメモリセルだけである。よって、これらの4個のメモリセルMCだけが、書き込み用グローバルビット線WGBLに存在する寄生容量の要因となる。選択メモリセルと同一列にあり、且つ異なるローカルビット線LBLに接続された非選択メモリセルは、書き込み用グローバルビット線の寄生容量の原因とはならない。従って、書き込み用グローバルビット線の寄生容量を大幅に削減することが出来る。読み出し時おいても同様である。
上記のように、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。
(6)読み出し速度を向上できる。
フラッシュメモリにおいては、書き込み時には、VPP、VBB1、VBB2等、比較的高い電圧を取り扱う必要がある。この要求を満たすには、ゲート絶縁膜の厚い、高耐圧のMOSトランジスタを使わなくてはならない。他方、読み出しの際に扱われる電圧は、書き込み時に比べて低い。従って、読み出し動作のことだけを考えれば、ゲート絶縁膜の薄い低耐圧のMOSトランジスタを使用することが望ましく、動作速度の観点からも、低耐圧のMOSトランジスタを用いることが望ましい。
この点、本実施形態に係る構成であると、ローカルビット線が書き込み用グローバルビット線と読み出し用グローバルビット線とに接続されている。そして、メモリセルは、書き込み用グローバルビット線を介して書き込み回路60に接続され、読み出し用グローバルビット線を介して読み出し回路60に接続されている。すなわち、書き込み時の信号経路と、読み出し時の信号経路とが異なっている。従って、読み出し時の信号経路においては、読み出し用グローバルビット線とローカルビット線とを接続する読み出し用カラムセレクタRCS以外の回路を、全てゲート絶縁膜の薄いトランジスタで形成出来る。その結果、読み出し動作速度を向上できる。
(7)書き込み動作の信頼性を向上できる。
上記説明したように、ビット線が階層化されている。特に書き込み経路について着目すれば、1本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む1本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。従って、選択メモリセルが接続されないローカルビット線には、書き込みデータに応じた電圧は印加されない。従って、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。
次に、この発明の第2の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第1の実施形態において、セレクトゲート線とレプリカセレクトゲート線とを、MOSトランジスタによってスイッチングするものである。メモリセルアレイ以外の構成は上記第1の実施形態と同様であるので説明は省略する。図41は、本実施形態に係る2Trフラッシュメモリ3の備えるメモリセルアレイ10の回路図である。また図42は、メモリセルアレイ10、書き込み用デコーダ20、及びセレクトゲートデコーダ30の回路図である。
図示するように、本実施形態に係るメモリセルアレイ10は、上記第1の実施形態で説明した構成において、以下のような変形を加えたものである。
(1)プライムセルアレイPCAとレプリカセルアレイRCAとの間に、MOSトランジスタ19−0〜19−(4m−1)を、セレクトゲート線SG0〜SG(4m−1)毎に設ける。
(2)セレクトゲート線SG0〜SG(4m−1)の一端をセレクトゲートデコーダ30に接続し、他端をそれぞれMOSトランジスタ19−0〜19−(4m−1)の電流経路の一端に接続する。
(3)レプリカセレクトゲート線RSG0〜RSG(4m−1)の一端を書き込み用デコーダ20に接続し、他端をそれぞれMOSトランジスタ19−0〜19−(4m−1)の電流経路の他端に接続する。
(4)MOSトランジスタ19−0〜19−(4m−1)のゲートを、セレクトダミーラインSDLに共通接続する。
次に、本実施形態に係るメモリセルアレイ10の平面構造について図43を用いて説明する。図43は、メモリセルアレイ10の一部領域の平面図である。
図示するように、プライムセルアレイPCA内の構成は第1の実施形態と同様である。また、レプリカセルアレイRCA内の第3素子領域群AAG3の構成も第1の実施形態と同様である。レプリカセルアレイRCA内のスティッチ領域SA3は、第1の実施形態と異なり、プライムセルアレイPCA内のスティッチ領域SA1と同一の構成を有している。そして、第1の実施形態におけるシャント配線270は、プライムセルアレイPCAとレプリカセルアレイRCAとの境界部分にて分離され、レプリカセルアレイRCA内ではレプリカセレクトゲート線RSG0〜RSG(4m−1)のシャント配線271として機能する。なお、以後、プライムセルアレイPCAとレプリカセルアレイRCAとの境界部分を境界領域BRと呼ぶことにする。
次に境界領域BRについて説明する。境界領域BR内では、セレクトゲート線SG0〜SG(4m−1)及びレプリカセレクトゲート線RSG0〜RSG(4m−1)は除去されている。他方、ワード線WL0〜WL(4m−1)は境界領域BR内を通過している。セレクトゲート線SG0〜SG(4m−1)及びレプリカセレクトゲート線RSG0〜RSG(4m−1)が除去された領域に、対応するMOSトランジスタ19−0〜19−(4m−1)が形成されている。すなわち、長手方向が第2方向に沿った素子領域AAが形成されている。そして、2本のワード線に挟まれた隣接する2つの素子領域を跨ぐようにして、第1方向に沿ったストライプ形状のゲート電極311が形成されている。このゲート電極311は、第1方向に沿ったストライプ形状の金属配線層251に共通接続され、金属配線層251はセレクトダミーラインSDLとして機能する。
また、MOSトランジスタ19−0〜19−(4m−1)のソース及びドレインの一方に、対応するセレクトゲート線SG0〜SG(4m−1)のシャント配線270が、コンタクトプラグCP19、CP20、及び金属配線層232、262を介在して接続されている。更に、MOSトランジスタ19−0〜19−(4m−1)のソース及びドレインの他方に、対応するレプリカセレクトゲート線RSG0〜RSG(4m−1)のシャント配線271が、コンタクトプラグCP21、CP22、及び金属配線層233、263を介在して接続されている。
次に、上記構成のメモリセルアレイ10の断面構造について説明する。図44及び図45はそれぞれ、図43におけるX9−X9’線、Y8−Y8’線に沿った断面図である。
図示するように、プライムセルアレイPCAの構成は第1の実施形態と同様であるので説明は省略する。またレプリカセルアレイRCA内における第3素子領域群AAG3の構成も、シャント配線270をシャント配線271に置き換えただけであるので説明は省略する。次に、レプリカセルアレイRCA内におけるスティッチ領域SA3について説明する。
図示するように、スティッチ領域SA3は、スティッチ領域SA1とほぼ同様の構成を有している。すなわち、p型ウェル領域202内に素子分離領域STIが形成され、レプリカセレクトゲート線RSGとなる多結晶シリコン層310、330が素子分離領域STI上まで引き出されている。シャント領域SA4においては、多結晶シリコン層330及びゲート間絶縁膜320が除去されており、多結晶シリコン層310が露出されている。そして、当該領域における多結晶シリコン層310に接するようにして、コンタクトプラグCP15が形成されている。コンタクトプラグCP15と多結晶シリコン層330との間は、絶縁膜331によって電気的に分離されている。コンタクトプラグCP15は、層間絶縁膜350表面から多結晶シリコン層310に達するようにして形成される。
層間絶縁膜350上には、金属配線層231及び層間絶縁膜360が形成されている。金属配線層231はコンタクトプラグCP15毎に設けられ、対応するコンタクトプラグCP15に接続されている。そして、層間絶縁膜360中にはコンタクトプラグCP16が形成されている。コンタクトプラグCP16は金属配線層360毎に設けられ、対応する金属配線層231に接続されている。
層間絶縁膜360上には、金属配線層261及び層間絶縁膜370が形成されている。金属配線層261はコンタクトプラグCP16毎に設けられ、対応するコンタクトプラグCP16に接続されている。そして、層間絶縁膜370中にはコンタクトプラグCP17が形成されている。コンタクトプラグCP17は金属配線層261毎に設けられ、対応する金属配線層261に接続されている。
そして、層間絶縁膜370上に、レプリカセレクトゲート線RSGのシャント配線として機能する金属配線層271が形成されている。金属配線層271は、対応するコンタクトプラグCP17に接続されている。なお、シャント領域SA4の構造は、図20に示した構成と同じである。
次に境界領域RBの断面構造について説明する。図44及び図45に示すように、境界領域BR内におけるp型ウェル領域202上に、MOSトランジスタ19−0〜19−(4m−1)が形成されている。すなわち、p型ウェル領域202の表面領域内に、ソース及びドレインとして機能する不純物拡散層341が形成されている。そして、ソース・ドレイン間のp型ウェル領域202上に、ゲート絶縁膜301を介在してゲート電極(多結晶シリコン層)301が形成されている。層間絶縁膜350中には、MOSトランジスタ19−0〜19−(4m−1)毎に設けられたコンタクトプラグCP19、CP21が形成され、層間絶縁膜350上にコンタクトプラグCP19、CP21毎に設けられた金属配線層232、233が形成されている。層間絶縁膜360中には、金属配線層232、233毎に設けられたコンタクトプラグCP20、CP22が形成され、層間絶縁膜360上にコンタクトプラグCP20、CP22毎に設けられた金属配線層262、263が形成されている。層間絶縁膜360中には、金属配線層262、263毎に設けられたコンタクトプラグCP23、CP24が形成されている。
そして、MOSトランジスタ19−0〜19−(4m−1)のソース、ドレインのいずれか一方は、コンタクトプラグCP19、CP20、CP23、及び金属配線層232、262を介在して、セレクトゲート線SG0〜SG(4m−1)のシャント配線270に接続されている。またMOSトランジスタ19−0〜19−(4m−1)のソース、ドレインのいずれか他方は、コンタクトプラグCP21、CP22、CP24、及び金属配線層233、263を介在して、レプリカセレクトゲート線RSG0〜RSG(4m−1)のシャント配線271に接続されている。
以上のように、境界領域RBにおいて、セレクトゲート線SG0〜SG(4m−1)のシャント配線270が、レプリカセレクトゲート線RSG0〜RSG(4m−1)のシャント配線271と、それぞれMOSトランジスタ19−0〜19−(4m−1)の電流経路を介して接続されている。そしてシャント配線270はセレクトゲートデコーダ30に接続され、シャント配線271は書き込み用デコーダ20に接続されている。
次に、本実施形態に係る2Trフラッシュメモリ3の動作について説明する。基本的な動作は第1の実施形態と同様であるので、ここでは書き込み動作、消去動作、及び読み出し動作について、特にMOSトランジスタ19−0〜19−(4m−1)に着目して説明する。図46乃至図48はそれぞれ、書き込み動作、消去動作、読み出し動作時の様子を示す回路図である。
<書き込み動作>
まず書き込み動作について図46を用いて説明する。図示するように、書き込み動作時には、セレクトダミーラインSDLに“H”レベル(例えばVcc=3Vまたは0V)が与えられる。従って、MOSトランジスタ19−0〜19−(4m−1)はオン状態となり、セレクトゲート線SG0〜SG(4m−1)とレプリカセレクトゲート線RSG0〜RSG(4m−1)とは電気的に接続される。
そして、書き込み用デコーダ20によって、負電圧VBB1がレプリカセレクトゲート線RSG0〜RSG(4m−1)に与えられ、更にセレクトゲート線SG0〜SG(4m−1)にも与えられる。
<消去動作>
次に消去動作について図47を用いて説明する。図示するように、消去動作時にも、セレクトダミーラインSDLに“H”レベル(>VPP)が与えられる。従って、MOSトランジスタ19−0〜19−(4m−1)はオン状態となり、セレクトゲート線SG0〜SG(4m−1)とレプリカセレクトゲート線RSG0〜RSG(4m−1)とは電気的に接続される。
そして、書き込み用デコーダ20によって、正電圧VPPがレプリカセレクトゲート線RSG0〜RSG(4m−1)に与えられ、更にセレクトゲート線SG0〜SG(4m−1)にも与えられる。
<読み出し動作>
次に読み出し動作について図48を用いて説明する。図示するように消去動作時には、セレクトダミーラインSDLに“L”レベル(例えば0Vまたは負電位VBB1)が与えられる。従って、MOSトランジスタ19−0〜19−(4m−1)はオフ状態となり、セレクトゲート線SG0〜SG(4m−1)とレプリカセレクトゲート線RSG0〜RSG(4m−1)とは電気的に分離される。
そして、セレクトゲートデコーダ30によって、正電圧Vcc1が選択セレクトゲート線SG0に印加され、非選択セレクトゲート線SG1〜SG(4m−1)には0Vが与えられる。他方、レプリカセレクトゲート線RSG0〜RSG(4m−1)は電気的にフローティングの状態となる。従って、選択セレクトゲート線SG0に接続された選択トランジスタSTはオン状態となり、非選択セレクトゲート線SG1〜SG(4m−1)及び全レプリカセレクトゲート線RSG0〜RSG(4m−1)に接続された選択トランジスタSTはオフ状態となる。
以上のように、本実施形態に係る構成であっても、上記第1の実施形態と同様の動作が可能となり、上記効果(1)乃至(7)が得られる。なお、MOSトランジスタ19−0〜19−(4m−1)は、セレクトゲート線とレプリカセレクトゲート線との接続をスイッチング出来れば良く、配線の仕方は本実施形態の方法に限定されるものではない。
次に、この発明の第3の実施形態に係る不揮発性半導体記憶装置及びその制御方法について説明する。本実施形態は、上記第1、第2の実施形態において、レプリカ読み出し用グローバルビット線R_RGBLに存在する寄生容量を制御する方法に関するものである。
上記第1、第2の実施形態では、プライムセルアレイPCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量は、レプリカセルアレイRCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量よりも小さい。このように、レプリカセルアレイRCA内のローカルビット線の寄生容量を設定する方法について、図49を用いて説明する。図49は寄生容量を設定する方法のフローチャートである。本方法は、レプリカセルアレイRCA内において、“1”データを保持するメモリセル数を変化させる。
図示するように、本方法は、大まかには次の8つのステップを含んでいる。すなわち、
(1)イニシャライズ(ステップS20)
(2)消去(ステップS30)
(3)書き込み(ステップS40)
(4)ベリファイ(ステップS50)
ベリファイの結果、所定の結果が得られなかった場合、
(5)データ更新(ステップS60) 及び上記(2)乃至(4)の繰り返し
ベリファイの結果、所定の結果が得られた場合、
(6)データ更新(ステップS70)
(7)消去(ステップS80)
(8)書き込み(ステップS90)。
以下、詳細に説明する。
まずライトステートマシーン120が書き込みデータを設定する(ステップS21)。本ステップにおける「書き込みデータ」とは、「レプリカセルアレイRCAにおいて、何本のワード線に対して“0”書き込みを行うか」というデータである。そして、全ワード線本数をl=(4m−1)本だとすると、“0”データを書き込むワード線本数kを(l/2)本と設定する。
次にライトステートマシーン120は消去モードに移行する(ステップS31)。そして、ライトステートマシーン120の命令に従って、電圧生成回路130が、消去に必要な電圧を発生する(ステップS32)。そして、チップ内の全てのプライムセル及びレプリカセルのデータが消去される(“1”データが書き込まれる、ステップS33)。その結果、全てのプライムセル及びレプリカセルの閾値は負の値となる。
次にライトステートマシーン120は書き込みモードに移行する(ステップS41)。そしてライトステートマシーン120は、ステップS21で設定した書き込みデータをロードする(ステップS42)。更にライトステートマシーン120の命令に従って、電圧生成回路130が、書き込みに必要な電圧を発生する(ステップS43)。そして、ステップS42でロードした書き込みデータに応じた本数のワード線に対して、“0”データを書き込む(ステップS44)。書き込み動作は、上記第1の実施形態で説明した通りであるが、通常の書き込み動作とは異なり、プライムセルアレイPCAに対してはデータの書き込みは行われない。すなわち、全ての書き込み用グローバルビット線には書き込み禁止電圧VPIが印加される。そして“0”データはレプリカセルアレイRCAに対してのみ行われる。また、複数本のワード線に接続されたレプリカセルRC対して同時に書き込みが行われる。すなわち、図32において、複数のワード線に対して、正電圧VPPが印加される。その結果、k本のワード線に接続されたレプリカセルRCの閾値が正に変化する。
次にライトステートマシーン120はベリファイモードに移行する(ステップS51)。そして、プライムセルPC及びレプリカセルRCからデータを読み出し、その読み出しスピードを比較する(ステップS52)。読み出しスピードとは、第1の実施形態で説明した図37において、ディスチャージを開始する時刻t6またはプリチャージを開始する時刻t1を基準にして、読み出し用グローバルビット線RGBLがVthに達する時刻t7までにかかる時間及びレプリカ読み出し用グローバルビット線R_RGBLの電位がVthに達する時刻t8までにかかる時間である。
ステップS52の結果、プライムセルPCの読み出しスピードがレプリカセルRCの読み出しスピードより遅い場合(ステップS53)、レプリカ読み出し用グローバルビット線R_RGBLの寄生容量は、読み出し用グローバルビット線RGBLの寄生容量よりも小さい。従って、レプリカ読み出し用グローバルビット線R_RGBLの寄生容量を更に大きくなるよう設定をし直す必要がある。そこで、書き込みデータの再設定を行い、k=k−α(α:任意の整数)とする(ステップS62、S63)。そして、ステップS21〜S53を繰り返す。すなわち、チップ一括消去した後、“0”書き込みを行うワード線本数を減らして、再度書き込みを行う。
ステップS52の結果、プライムセルPCの読み出しスピードがレプリカセルRCの読み出しスピードより早い場合(ステップS53)、レプリカ読み出し用グローバルビット線R_RGBLの寄生容量は、読み出し用グローバルビット線RGBLの寄生容量よりも大きい。すなわち、この時点で、上記第1、第2の実施形態で説明した寄生容量の条件を満たしている。この場合、より正確な読み出し動作を行うために、読み出しマージンを設けるように、再度書き込みを行う。
まず、書き込みデータの再設定を行い、k=k−β(β:任意の整数)とする(ステップS71、S72)。
次にライトステートマシーン120は消去モードに移行する(ステップS81)。そして、ライトステートマシーン120の命令に従って、電圧生成回路130が、消去に必要な電圧を発生する(ステップS82)。そして、チップ内の全てのプライムセル及びレプリカセルのデータが消去される(“1”データが書き込まれる、ステップS83)。
次にライトステートマシーン120は書き込みモードに移行する(ステップS91)。そしてライトステートマシーン120は、ステップS21で設定した書き込みデータをロードする(ステップS92)。更にライトステートマシーン120の命令に従って、電圧生成回路130が、書き込みに必要な電圧を発生する(ステップS93)。そして、ステップS92でロードした書き込みデータに応じた本数のワード線に対して、“0”データを書き込む(ステップS94)。
以上により、k本のワード線に接続されたレプリカセルRCの閾値が正に変化する。その結果、プライムセルアレイPCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量は、レプリカセルアレイRCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量よりも小さくなる。
上記方法について、図50及び図51を用いてより具体的に説明する。図50はメモリセルアレイのブロック図であり、図51は寄生容量の設定方法のフローチャートである。
図50に示すように、メモリセルアレイ10が、64本のワード線WL0〜WL63(l=64)、及び32本の読み出し用グローバルビット線RGBL0〜RGBL31を有している場合を仮定する。
まず、ライトステートマシーン120が書き込みデータを設定する(イニシャライズ、ステップS20)。ワード線の本数は64本であるので、k=64/2=32である。またα、βをそれぞれ10、5に設定する。α、βの数は一例に過ぎず、この値に限定されるものではない。
次に、メモリセルアレイ10を一括消去する(ステップS30)。そして、32本のワード線に接続されたレプリカセルRCに対して“1”データを書き込む。引き続き、プライムセルPC及びレプリカセルRCからデータを読み出した際、レプリカ読み出し用グローバルビット線R_RGBLと読み出し用グローバルビット線RGBL0〜RGBL31の電位のタイムチャートが図52に示すようであったとする。図示するように、レプリカ読み出し用グローバルビット線R_RGBLは時刻t6において、プリチャージレベルからVthに達する。他方、読み出し用グローバルビット線RGBL0〜RGBL29は、時刻t6より早い時刻t5において、プリチャージレベルからVthに達する。読み出し用グローバルビット線RGBL30、RGBL31はそれぞれ、時刻t5より遅い時刻t7、t8で、プリチャージレベルからVthに達する。すなわち、レプリカ読み出し用グローバルビット線R_RGBLの寄生容量は、読み出し用グローバルビット線RGBL0〜RGBL29よりは大きいが、読み出し用グローバルビット線RGBL30、RGBL31よりは小さい(ステップS50)。従って、所定の条件は未だ満たされていない。
そこで、ライトステートマシーン120は書き込みデータを再設定する(ステップS60)。すなわち、k=k−α=32−10=22とする。
次にメモリセルアレイ10を一括消去し(ステップS30)、22本のワード線に接続されたレプリカセルRCに対して“1”データを書き込む。引き続き、プライムセルPC及びレプリカセルRCからデータを読み出した際、レプリカ読み出し用グローバルビット線R_RGBLと読み出し用グローバルビット線RGBL0〜RGBL31の電位のタイムチャートが図53に示すようであったとする。図示するように、読み出し用グローバルビット線RGBL0〜RGBL29だけでなく、読み出し用グローバルビット線RGBL30の電位も、レプリカ読み出し用グローバルビット線R_RGBLよりも早く、プリチャージレベルからVthに達する。しかし、読み出し用グローバルビット線RGBL31がVthに達する時刻は、レプリカ読み出し用グローバルビット線R_RGBLよりもまだ遅い。すなわち、レプリカ読み出し用グローバルビット線R_RGBLの寄生容量は、読み出し用グローバルビット線RGBL0〜RGBL30よりは大きいが、読み出し用グローバルビット線RGBL31よりは小さい(ステップS50)。従って、所定の条件は未だ満たされていない。
そこで、ライトステートマシーン120は書き込みデータを再設定する(ステップS60)。すなわち、k=k−α=22−10=12とする。
次にメモリセルアレイ10を一括消去し(ステップS30)、12本のワード線に接続されたレプリカセルRCに対して“1”データを書き込む。引き続き、プライムセルPC及びレプリカセルRCからデータを読み出した際、レプリカ読み出し用グローバルビット線R_RGBLと読み出し用グローバルビット線RGBL0〜RGBL31の電位のタイムチャートが図54に示すようであったとする。図示するように、全ての読み出し用グローバルビット線RGBL0〜RGBL31が、レプリカ読み出し用グローバルビット線R_RGBLよりも早く、プリチャージレベルからVthに達する。すなわち、レプリカ読み出し用グローバルビット線R_RGBLの寄生容量は、全ての読み出し用グローバルビット線RGBL0〜RGBL31より大きい(ステップS50)。従って、所定の条件がこの時点で初めて満たされる。
次に、ライトステートマシーン120は書き込みデータを再設定する(ステップS70)。すなわち、k=k−β=12−5=7とする。そして、メモリセルアレイ10を一括消去し(ステップS80)、7本のワード線に接続されたレプリカセルRCに対して“1”データを書き込む。
以上で、レプリカ読み出し用グローバルビット線R_RGBLの寄生容量の設定が終了する。この状態で読み出し動作を行ったとすると、読み出し用グローバルビット線RGBL0〜RGBL31及びレプリカ読み出し用グローバルビット線R_RGBLの電位は図55のように変化する。すなわち、図54に示す場合より十分な余裕を持って、全ての読み出し用グローバルビット線RGBL0〜RGBL31からのデータの読み出しが終了する。
上記のような方法によって、プライムセルアレイPCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量を、レプリカセルアレイRCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量よりも小さくすることが出来る。なお、上記実施形態では、“1”データを書き込むべきレプリカセルRCの個数によって、レプリカセルアレイRCA内の寄生容量を制御する場合を例に挙げて説明した。しかし、レプリカセルRCの個数だけでなく、レプリカセルRCを過消去状態にすることによっても、レプリカセルアレイRCAの寄生容量を大きくすることが出来る。
また、上記方法によれば、プライムセルアレイPCA内における寄生容量のデータはレプリカセルアレイに書き込まれているものと見ることが出来る。従って、寄生容量のデータを保持させるためのヒューズ回路等が不要となり、余計なチップ面積の増大を回避することが出来る。
次に、この発明の第4の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第1乃至第3の実施形態で説明したフラッシュメモリを、その他の半導体メモリと同一のチップ上に混載したLSIに係るものである。図56は、本実施形態に係るシステムLSIのブロック図である。
図示するように、システムLSI1は、同一半導体基板上に形成されたNAND型フラッシュメモリ500、3Tr−NAND型フラッシュメモリ600、2Trフラッシュメモリ3、MCU700、及びI/O回路800を備えている。
NAND型フラッシュメモリ500は、画像データや映像データを保存するストレージ用のメモリとして用いられる。
3Tr−NAND型フラッシュメモリ600は、LSI1へアクセスするためのIDコードやセキュリティコードを保持する。
2Trフラッシュメモリ3は、MCU700が動作するためのプログラムデータを保持する。2Trフラッシュメモリ3は、上記第1乃至第3の実施形態で説明した通りである。
MCU700は、外部から入力される各種のコマンドに応答して、2Trフラッシュメモリ3から読み出したプログラムに基づいた処理を行う。この際、MCU700は、SRAM(Static Random Access Memory)などを介することなく、直接2Trフラッシュメモリ3にアクセスする。MCU700の行う処理の例としては、NAND型フラッシュメモリ500に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、MCU700は、NAND型フラッシュメモリ500に保持されるデータに外部からアクセスされた場合、3Tr−NAND型フラッシュメモリ600から所定のデータを読み出す。そしてMCU700は、読み出したデータと、外部から入力されるIDコードやセキュリティコードと照合し、一致した場合にNAND型フラッシュメモリ500へのアクセスを許可する。NAND型フラッシュメモリ500へのアクセスが許可されると、外部(ホスト)からNAND型フラッシュメモリ500内のデータへのアクセスが行われる。すなわち、MCU700は、外部から受け取ったコマンドに応答してNAND型フラッシュメモリ500へトリガをかけ、データの読み出し(書き込み)を行う。
I/O回路800は、LSI1と外部との信号の授受を制御する。
次に、上記LSI1に含まれる3つの半導体メモリ500、600、3の構成について、以下説明する。
<NAND型フラッシュメモリ>
図57は、NAND型フラッシュメモリ500の備えるメモリセルアレイの回路図である。図示するように、メモリセルアレイは、マトリクス状に配置された複数個のNANDセルを有している。NANDセルの各々は、8個のメモリセルトランジスタMTと、選択トランジスタST1、ST2とを含んでいる。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個であってもよく、その数は限定されるものではない。メモリセルトランジスタMTは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタMTの一端側のドレイン領域が選択トランジスタST1のソース領域に接続され、他端側のソース領域が選択トランジスタST2のドレイン領域に接続されている。
同一行にあるメモリセルトランジスタMTの制御ゲートは、ワード線WL0〜WLmのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタST1、ST2のゲートは、それぞれセレクトゲート線SGD、SGSに接続されている。ワード線WL0〜WLmは図示せぬロウデコーダに接続される。また、同一列にある選択トランジスタST1のドレインは、ビット線BL0〜BLnのいずれかに共通接続されている。ビット線BL0〜BLnは、図示せぬ書き込み回路及び読み出し回路に接続される。そして、選択トランジスタST2のソースはソース線SLに共通接続され、ソース線ドライバに接続されている。なお、選択トランジスタST1、ST2は必ずしも両方必要ではない。NANDセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
図58は、NAND型フラッシュメモリ500の備えるメモリセルアレイの、ビット線方向に沿った断面図である。図示するように、p型半導体(シリコン)基板200上に、ゲート絶縁膜501が形成され、ゲート絶縁膜501上に、メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極が形成されている。メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極は、ゲート絶縁膜501上に形成された多結晶シリコン層510、多結晶シリコン層510上に形成されたゲート間絶縁膜520、ゲート間絶縁膜520上に形成された多結晶シリコン層530、及び多結晶シリコン層530上に形成されたシリサイド層540を有している。ゲート間絶縁膜520は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるON膜、NO膜、またはONO膜で形成される。メモリセルトランジスタMTにおいては、多結晶シリコン層510はワード線方向で隣接する素子領域AA間で互いに分離されており、フローティングゲート(FG)として機能する。また、多結晶シリコン層530及びシリサイド層540はコントロールゲート(ワード線WL)として機能する。そして、多結晶シリコン層530は、ワード線方向で隣接する素子領域AA間で共通接続されている。選択トランジスタST1、ST2においては、図示せぬシャント領域でゲート間絶縁膜520の一部が除去されており、多結晶シリコン層510、530は電気的に接続されている。そして、多結晶シリコン層510、530及びシリサイド層540が、セレクトゲート線SGD、SGSとして機能する。選択トランジスタST1、ST2においては、多結晶シリコン層510及び多結晶シリコン層530は、ワード線方向で隣接する素子領域AA間で分離されておらず、共通接続されている。
そして隣接するゲート電極間に位置する半導体基板200表面内には、ソース・ドレイン領域として機能する不純物拡散層502が形成されている。不純物拡散層502は、隣接するトランジスタ同士で共用されている。すなわち、隣接する2つの選択トランジスタST1間の不純物拡散層502は、2つの選択トランジスタST1のドレイン領域として機能する。また隣接する2つの選択トランジスタST2間の不純物拡散層502は、2つの選択トランジスタST2のソース領域として機能する。また隣接する2つのメモリセルトランジスタMT間の不純物拡散層502は、2つのメモリセルトランジスタMTのソース・ドレイン領域として機能する。更に、隣接するメモリセルトランジスタMTと選択トランジスタST1との間の不純物拡散層502は、メモリセルトランジスタMTのドレイン領域及び選択トランジスタST1のソース領域として機能する。他方、隣接するメモリセルトランジスタMTと選択トランジスタST2との間の不純物拡散層502は、メモリセルトランジスタMTのソース領域及び選択トランジスタST2のドレイン領域として機能する。そして、選択トランジスタST1のドレイン領域502表面内、及び選択トランジスタST2のソース領域502表面内には、シリサイド層503が形成されている。なお、メモリセルトランジスタMTのソース・ドレイン領域502、選択トランジスタST1のソース領域502、及び選択トランジスタST2のドレイン領域502内には、シリサイド層は形成されない。また、メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極(積層ゲート)の側面には、側壁絶縁膜550が形成されている。側壁絶縁膜610は、積層ゲートのソース領域に面する側及びドレイン領域に面する側の両方に形成されている。そして、メモリセルトランジスタMTと選択トランジスタST1、ST2の積層ゲート間の領域は、側壁絶縁膜550によって埋め込まれている。従って、メモリセルトランジスタMTのソース・ドレイン領域、選択トランジスタST1のソース領域、及び選択トランジスタST2のドレイン領域の上面は、側壁絶縁膜550によって被覆されている。
そして、半導体基板200上には、上記メモリセルトランジスタMT、及び選択トランジスタST1、ST2を被覆するようにして、層間絶縁膜350が形成されている。層間絶縁膜350中には、選択トランジスタST2のソース領域502内に形成されたシリサイド層503に達するコンタクトプラグCP30が形成されている。そして層間絶縁膜350上には、コンタクトプラグCP30に接続される金属配線層560が形成されている。金属配線層560は、ソース線SLとして機能する。また、層間絶縁膜350中には、選択トランジスタST1のドレイン領域502内に形成されたシリサイド層503に達するコンタクトプラグCP31が形成されている。そして層間絶縁膜350上には、コンタクトプラグCP31に接続される金属配線層570が形成されている。
層間絶縁膜350上には、金属配線層560、570を被覆するようにして、層間絶縁膜360が形成されている。そして、層間絶縁膜360中には、金属配線層570に達するコンタクトプラグCP32が形成されている。そして、層間絶縁膜360上には、複数のコンタクトプラグCP32に共通に接続された金属配線層580が形成されている。金属配線層580は、ビット線BLとして機能する。
層間絶縁膜360上には、金属配線層580を被覆するようにして、層間絶縁膜370が形成されている。そして、層間絶縁膜370上には金属配線層590が形成されている。金属配線層590は、図示せぬ領域において、選択トランジスタST1、ST2のシリサイド層540に接続されており、セレクトゲート線SGD、SGSのシャント配線として機能する。そして、層間絶縁膜370上には、金属配線層590を被覆するようにして、層間絶縁膜380が形成されている。
<3Tr−NAND型フラッシュメモリ>
図59は3Tr−NAND型フラッシュメモリ600の備えるメモリセルアレイの回路図である。図示するようにメモリセルアレイは、マトリクス状に配置された複数個((m+1)×(n+1)個、但しm、nは自然数)のメモリセルMCを有している。メモリセルMCの各々は、互いに電流経路が直列接続されたメモリセルトランジスタMTと選択トランジスタST1、ST2とを有している。そして、メモリセルトランジスタMTの電流経路は、選択トランジスタST1、ST2の電流経路間に接続されている。すなわち、NAND型フラッシュメモリ600に含まれるNANDセルにおいて、メモリセルトランジスタMTを1個にしたものに等しい。メモリセルトランジスタMTは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、選択トランジスタST1のソース領域がメモリセルトランジスタMTのドレイン領域に接続され、メモリセルトランジスタMTのソース領域が、選択トランジスタST2のドレイン領域に接続されている。また、列方向で隣接するメモリセルMC同士は、選択トランジスタST1のドレイン領域、または選択トランジスタST2のソース領域を共有している。
同一行にあるメモリセルMCのメモリセルトランジスタMTの制御ゲートは、ワード線WL0〜WLmのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタST1のゲートは、セレクトゲート線SGD0〜SGDmのいずれかに接続され、選択トランジスタST2のゲートは、セレクトゲート線SGS0〜SGSmのいずれかに接続されている。そしてワード線WL0〜WLm及びセレクトゲート線SGD0〜SGDm、SGS0〜SGSmは、図示せぬロウデコーダに接続される。また、同一列にあるメモリセルMCの選択トランジスタST1のドレイン領域は、ビット線BL0〜BLnのいずれかに共通接続されている。ビット線BL0〜BLnは、図示せぬ書き込み回路及び読み出し回路に接続される。そして、メモリセルMCの選択トランジスタST2のソース領域はソース線SLに共通接続され、ソース線ドライバに接続されている。
図60は3Tr−NAND型フラッシュメモリ600の備えるメモリセルアレイの断面図である。図示するように、p型半導体(シリコン)基板200の素子領域AA上に、ゲート絶縁膜601が形成され、ゲート絶縁膜601上に、メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極が形成されている。メモリセルトランジスタMT及び選択トランジスタST1、ST2のゲート電極は、ゲート絶縁膜601上に形成された多結晶シリコン層610、多結晶シリコン層610上に形成されたゲート間絶縁膜620、ゲート間絶縁膜620上に形成された多結晶シリコン層630、及び多結晶シリコン層630上に形成されたシリサイド層640を有している。ゲート間絶縁膜620は、例えばON膜、NO膜、またはONO膜で形成される。メモリセルトランジスタMTにおいては、多結晶シリコン層610はワード線方向で隣接する素子領域AA間で互いに分離されており、フローティングゲート(FG)として機能する。また、多結晶シリコン層630及びシリサイド層640はコントロールゲート(ワード線WL)として機能する。そして、多結晶シリコン層630は、ワード線方向で隣接する素子領域AA間で共通接続されている。選択トランジスタST1、ST2においては、図示せぬシャント領域でゲート間絶縁膜620の一部が除去されており、多結晶シリコン層610、630は電気的に接続されている。そして、多結晶シリコン層610、630及びシリサイド層640が、セレクトゲート線SGS、SGDとして機能する。選択トランジスタST1、ST2においては、多結晶シリコン層610及び多結晶シリコン層630は、ワード線方向で隣接する素子領域AA間で分離されておらず、共通接続されている。すなわち、メモリセルトランジスタMTの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。
そして隣接するゲート電極間に位置する半導体基板200表面内には、ソース・ドレイン領域として機能する不純物拡散層602が形成されている。不純物拡散層602は、隣接するトランジスタ同士で共用されている。すなわち、隣接する2つの選択トランジスタST1間の不純物拡散層602は、2つの選択トランジスタST1のドレイン領域として機能する。また隣接する2つの選択トランジスタST2間の不純物拡散層602は、2つの選択トランジスタST2のソース領域として機能する。更に、隣接するメモリセルトランジスタMTと選択トランジスタST1との間の不純物拡散層602は、メモリセルトランジスタMTのドレイン領域及び選択トランジスタST1のソース領域として機能する。更に、隣接するメモリセルトランジスタMTと選択トランジスタST2との間の不純物拡散層602は、メモリセルトランジスタMTのソース領域及び選択トランジスタST2のドレイン領域として機能する。そして、選択トランジスタST1のドレイン領域及び選択トランジスタST2のソース領域602の表面内には、シリサイド層603が形成されている。なお、メモリセルトランジスタMTのソース・ドレイン領域602、選択トランジスタST1のソース領域602、及び選択トランジスタST2のドレイン領域602内には、シリサイド層は形成されない。また、メモリセルトランジスタMT及び選択トランジスタのゲート電極(積層ゲート)の側面には、側壁絶縁膜650が形成されている。側壁絶縁膜650は、積層ゲートのソース領域602に面する側及びドレイン領域602に面する側の両方に形成されている。そして、メモリセルトランジスタMTと選択トランジスタSTの積層ゲート間の領域は、側壁絶縁膜650によって埋め込まれている。従って、メモリセルトランジスタMTのソース・ドレイン領域、選択トランジスタST1のソース領域、及び選択トランジスタST2のドレイン領域の上面は、側壁絶縁膜650によって被覆されている。
そして、半導体基板200上には、上記メモリセルトランジスタMT、及び選択トランジスタST1、ST2を被覆するようにして、層間絶縁膜350が形成されている。層間絶縁膜350中には、選択トランジスタST2のソース領域602内に形成されたシリサイド層603に達するコンタクトプラグCP40が形成されている。そして層間絶縁膜350上には、コンタクトプラグCP40に接続される金属配線層660が形成されている。金属配線層660は、ソース線SLとして機能する。また、層間絶縁膜650中には、選択トランジスタST1のドレイン領域602内に形成されたシリサイド層603に達するコンタクトプラグCP41が形成されている。そして層間絶縁膜350上には、コンタクトプラグCP41に接続される金属配線層670が形成されている。
層間絶縁膜350上には、金属配線層660、670を被覆するようにして、層間絶縁膜360が形成されている。そして、層間絶縁膜360中には、金属配線層670に達するコンタクトプラグCP42が形成されている。そして、層間絶縁膜360上には、複数のコンタクトプラグCP42に共通に接続された金属配線層680が形成されている。金属配線層680は、ビット線BLとして機能する。
層間絶縁膜360上には、金属配線層680を被覆するようにして、層間絶縁膜370が形成されている。そして、層間絶縁膜370上には金属配線層690が形成されている。金属配線層690は、図示せぬ領域において、選択トランジスタST1、ST2のシリサイド層640に接続されており、選択ゲート線SGD、SGSのシャント配線として機能する。そして、層間絶縁膜370上には、金属配線層690を被覆するようにして、層間絶縁膜380が形成されている。
<2Trフラッシュメモリ>
2Trフラッシュメモリ3の構成は、上記第1、第2の実施形態で説明した通りである。但し、図61に示すように、多結晶シリコン層330上及び不純物拡散層340の表面内に、それぞれシリサイド層332、342を形成し、積層ゲートの側壁に側壁絶縁膜333を形成しても良い。メモリセルトランジスタMTにおいて、多結晶シリコン層330及びシリサイド層332はコントロールゲート(ワード線WL)として機能する。
シリサイド層340は、メモリセルトランジスタMTのドレイン領域340表面内、及び選択トランジスタSTのソース領域340表面内に形成されている。メモリセルトランジスタMTのソース領域340、及び選択トランジスタSTのドレイン領域340内には、シリサイド層は形成されない。また、メモリセルトランジスタMTと選択トランジスタSTの積層ゲート間の領域は、側壁絶縁膜333によって埋め込まれている。従って、メモリセルトランジスタMTのソース領域及び選択トランジスタSTのドレイン領域の上面は、側壁絶縁膜333によって被覆されている。
上記のように、本実施形態に係るシステムLSIによれば、第1の実施形態で説明した(1)乃至(7)の効果に加えて、更に以下の効果が得られる。
(8)製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。
本実施形態に係る構成及び製造方法であると、NAND型フラッシュメモリ500、3Tr−NAND型フラッシュメモリ600、及び2Trフラッシュメモリ3が備えるメモリセルトランジスタMT及び選択トランジスタST1、ST2、STは、同一の工程で形成出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各MOSトランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、メモリセルトランジスタMTのフローティングゲート及びコントロールゲート、並びに選択トランジスタのセレクトゲートは、3つのフラッシュメモリ500、600、3間で同一となる。このような製造方法であると、1つのフラッシュメモリを形成するのに必要な工程数によって、3つのフラッシュメモリのメモリセルアレイを形成出来る。従って、3種類の半導体メモリを搭載したシステムLSIの製造コストを低減できる。
(9)システムLSIを高性能化出来る。
本実施形態に係るシステムLSIは、上記説明したNAND型フラッシュメモリ500、3Tr−NAND型フラッシュメモリ600、及び2Trフラッシュメモリ3を有している。
2Trフラッシュメモリ3は、NAND型フラッシュメモリ500や3Tr−NAND型フラッシュメモリ600と異なり、書き込み及び消去時に正電圧(VPP=10V)と負電圧(VBB1=−6V)を用いている。すなわち、ロウデコーダに用いられるMOSトランジスタのゲート絶縁膜に印加される電位差は、10V若しくは−6Vとなる。従って、2Trフラッシュメモリ3が有するロウデコーダに使用されるMOSトランジスタは、NAND型フラッシュメモリ500や3Tr−NAND型フラッシュメモリ600が有するロウデコーダに使用されるMOSトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、2Trフラッシュメモリのロウデコーダを小型化出来ると共に、動作速度をNAND型フラッシュメモリ500や3Tr−NAND型フラッシュメモリ600に比べて高速化出来る。
また本実施形態では、上記2Trフラッシュメモリ3に、MCU700が動作するためのプログラムデータを格納している。すると、上記説明したように2Trフラッシュメモリは高速動作が可能である。従って、MCU700がRAMなどを介さずにデータを2Trフラッシュメモリ3から直接読み出すことが出来る。その結果、RAMなどが不要となり、システムLSIの構成を簡略化出来ると共に、動作速度を向上できる。
また、3Tr−NAND型フラッシュメモリ600は、IDコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更/更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、3Tr−NAND型フラッシュメモリ600は、消去単位がNAND型フラッシュメモリ500ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、3Tr−NAND型フラッシュメモリ600は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。
また、従来、NAND型フラッシュメモリを有するLSIであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、ウェアレベリングや論理で入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、NAND型フラッシュメモリ500内のブロックを制御するファームウェアプログラムを2Trフラッシュメモリ3に保持させ、MCU700によって上記制御を行わせれば良いからである。MCU700は、本来行う作業(外部装置の制御やNAND型フラッシュメモリ500に入力されるデータの計算処理など)の間の時間を使って、上記制御を行えば良い。勿論、MCU700の能力と、本来MCU700が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてNAND型フラッシュメモリ500の制御を行っても良い。
上記のように、この発明の第1乃至第4の実施形態に係る不揮発性半導体記憶装置であると、プライムセルアレイPCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量は、レプリカセルアレイRCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量よりも小さい。従って、読み出し時において、レプリカ読み出し用グローバルビット線R_RGBLに存在する寄生容量は、読み出し用グローバルビット線RGBLに存在する寄生容量よりも等しい若しくは大きい。
そして、プリチャージ時においては、レプリカ読み出し用グローバルビット線R_RGBLが、センスアンプのデータ判定閾値電圧Vthを超えた後に、読み出し用グローバルビット線RGBLのプリチャージを終了させている。更に、データの読み出し終了時においては、レプリカ読み出し用グローバルビット線R_RGBLの電圧が、プリチャージ電位からVthまで低下した後に、読み出し用グローバルビット線のデータを確定させている。
従って、プリチャージにおいては、読み出し用グローバルビット線RGBLの電位を、確実にVth以上にすることが出来る。また、“1”データの読み出し時においては、読み出し用グローバルビット線RGBLの電位が確実にVthを下回ってから、データを確定させることが出来る。よって、読み出しデータの誤判定を回避することが出来る。
また、プライムセルアレイPCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量を、レプリカセルアレイRCA内におけるローカルビット線LBL0〜LBL3のそれぞれの寄生容量よりも小さくするには、プライムセルアレイPCA内のローカルビット線LBL0〜LBL3に接続される、“1”データを保持するレプリカセルの数を制御すれば良い。また、過消去状態のレプリカセルを設けることによっても可能である。
なお、上記実施形態では、図5に示すように、ディスチャージ回路131を、電圧発生回路138と、MOSトランジスタ137−1、137−2を含む電流源回路137とを備えた例を挙げて説明した。しかし、ディスチャージ回路131は、一定の時間変化率でレプリカ読み出し用グローバルビット線の電荷を放電できる構成であれば限られることはない。また図5に示すディスチャージ回路131のディスチャージ能力は、MOSトランジスタ137−1、137−2のサイズや、電圧Vrefの値によって変化させることが可能である。
また、第2の実施形態で説明したMOSトランジスタ19−0〜19−(4m−1)は、図43に示す平面パターンを有するものに限られず、セレクトゲート線SG0〜SG(4m−1)と、レプリカセレクトゲート線RSG0〜RSG(4m−1)とをスイッチングできれば良い。例えば図62に示すような配置であっても良い。図62は、MOSトランジスタ19−0〜19−(4m−1)の平面パターンであり、簡単化のために配線はワード線、セレクトゲート線のシャント配線270、レプリカセレクトゲート線のシャント配線271、ゲート電極31及びセレクトダミラインSDLのみ示している。
図示するように、第2の実施形態で説明した図43と異なり、2つのMOSトランジスタ19−0、19−1(19−2及び19−3、19−4及び19−5、…)が2本のワード線WL0、WL1間(WL2、WL3間、WL4、WL5間、…)に、第2方向に沿って並んで配置されている。そして、ゲート電極311はその長手方向が第2方向に沿って形成され、ソース領域、チャネル領域、ドレイン領域が第1方向に沿って形成されている。更に、セレクトゲート線のシャント配線270が、MOSトランジスタ19−0、19−1のソース、ドレインの一方に接続され、レプリカセレクトゲート線のシャント配線271が、他方に接続されている。
また、MOSトランジスタ19−0〜19−(4m−1)のゲート電極311は、図63及び図64に示すように、プライムセル及びレプリカセルのゲートと同様に、多層ゲート構造を有していても良い。図63、図64はそれぞれ、MOSトランジスタ19−0〜19−(4m−1)のゲート長方向、及びゲート幅方向に沿った断面図である。図示するように、ゲート電極311は、ゲート絶縁膜301上に形成された多結晶シリコン層312及び、多結晶シリコン層312上にゲート間絶縁膜313を介在して形成された多結晶シリコン層314を備えている。そして、一部領域において多結晶シリコン層314及びゲート間絶縁膜313が除去され、その領域に、コンタクトプラグCP18が多結晶シリコン層312に接するように形成されている。なお図64の例であると、コンタクトプラグCP18は、シャント領域SA2のように、絶縁膜315によって多結晶シリコン層314と電気的に分離されている。しかし、両者が接している場合であっても良い。
また、上記実施形態においては、書き込み禁止電圧VPIとして、負電圧や0Vだけでなく正電圧を用いても良い。図65はそのような場合における回路構成を示し、図66はVPIのタイミングチャートである。
図示するように、電圧発生回路130は、負電位を発生するチャージポンプ回路131及び正電位を発生するチャージポンプ回路132を備えている。そして、チャージポンプ回路131が負電位VBB2、VBB4を発生すると共に、チャージポンプ回路132が正電位VPP2を生成する。そして、これらの電圧の出力ノード及び接地電位ノードと、VPIノードとの間をスイッチによって適宜接続し、状況に最も見合った電圧を書き込み禁止電圧VPIとして用いることが出来る。
更に、上記実施形態では、書き込み用デコーダ20及びセレクトゲートデコーダ30を備える2Trフラッシュメモリについて説明した。しかし図67に示すように、1つのロウデコーダ140によって、ワード線及びセレクトゲート線を選択するようにしても良い。また消去動作の際には、セレクトゲート線の電位をフローティングにしても良い。
更に、上記実施形態ではビット線が階層化されている場合について説明したが、この場合に限られることはない。
なお図68に示すように、ディスチャージ回路において、Vrefは一定とされることでMOSトランジスタ137−1、137−2を常時オン状態にして、その他のMOSトランジスタで電流を流すか否かを決定しても良い。このMOSトランジスタのゲートはPRE_cntで制御すれば良い。
また図69に示すように、プリチャージ電位を確実に補償するために、ローカルビット線LBLにおいて、センスアンプの反対側の電位を用いれば良い。なぜなら、センスアンプ側よりも電位上昇に時間がかかるからである。
更に図70に示すように、2つのメモリセルアレイを有するフラッシュメモリの場合、ディスチャージ回路の電源を共通にすることが出来る。
次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図71にメモリカードの例を示した。図71に示した様に、メモリカード900は、上記実施形態で説明したフラッシュメモリ3(2Trフラッシュメモリ、3Tr−NAND型フラッシュメモリまたはNAND型フラッシュメモリでも良い)を有している。フラッシュメモリ3は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
メモリカード900に搭載されたフラッシュメモリ3に、データ、アドレス、若しくは、コマンドを転送する信号線(DAT)、信号線DATにコマンドが転送されている事を示すコマンドラインイネーブル信号線(CLE)、信号線DATにアドレスが転送されている事を示すアドレスラインイネーブル信号線(ALE)、及び、フラッシュメモリ10が動作可能か否かを示すレディービジー信号線(R/B)が接続される。
図72に別のメモリカードの例を示した。図71に示したメモリカードと異なる点は、フラッシュメモリ3を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ910を有している点である。
コントローラ910は、それぞれフラッシュメモリ3及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部(I/F)911、912と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部(MPU)913と、データを一時的に記憶するバッファーラム914と、誤り訂正符合を生成する誤り訂正部(ECC)915を有している。また、メモリカード900にはコマンド信号線(CMD)、クロック信号線(CLK)、信号線(DAT)が接続されている。
なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。
図70は、別のアプリケーションを示す。図73に示すように、前述したメモリカード900は、カードホルダー920に挿入され、図示せぬ電子機器に接続される。カードホルダー920は前出のコントローラ910の機能の一部を有していても良い。
図74に別のアプリケーションを示した。図示した様に、前述のメモリカード900、若しくは、メモリカード900が挿入されたカードホルダー920が接続装置1000に挿入される。接続装置1000は接続配線1100、及びインターフェース回路1200を介してボード1300に接続される。ボード1300にはCPU1400やバス1500が搭載される。
図75に別のアプリケーションを示した。メモリカード900、若しくは、メモリカード900が挿入されたカードホルダー920が接続装置1000に挿入される。接続装置1000は接続配線1100を介して、パーソナルコンピュータ2000に接続されている。
別のアプリケーションを図76、図77に示す。図示するように、ICカード2100にMCU2200が搭載され、MCU2200は、いずれかの実施態様に従ったフラッシュメモリ10と、その他の回路、例えばROM2300、RAM2400、及びCPU2500を備えている。ICカード2100は、MCU2200に接続され且つICカード2100に設けられたplane terminal 2600を介してMCU2200に接続可能である。CPU2500は、計算部2510と、フラッシュメモリ3、ROM2300及びRAM2400に接続された制御部2520を備えている。例えば、MPU2200はICカード2100の一方の面上に設けられ、plane connecting terminal 2600は他方の面に設けられている。
すなわち、この発明の第1乃至第5の実施形態に係る不揮発性半導体記憶装置は、
1.フローティングゲート及び制御ゲートを含む第1MOSトランジスタと、前記第1MOSトランジスタのソースにドレインが接続された第2MOSトランジスタとを有する第1メモリセルと、
前記第1メモリセルがマトリクス状に配置された第1セルアレイと、
フローティングゲート及び制御ゲートを含む第3MOSトランジスタと、前記第3MOSトランジスタのソースにドレインが接続された第4MOSトランジスタとを有する第2メモリセルと、
前記第2メモリセルを複数含む第2セルアレイと、
前記第1セルアレイ及び前記第2セルアレイを含むメモリセルアレイと、
前記第1セルアレイ中において、同一列にある前記第1MOSトランジスタのドレインを電気的に共通接続する第1ビット線と、
前記第2セルアレイ中において、同一列にある前記第3MOSトランジスタのドレインを電気的に共通接続する第2ビット線と、
読み出し動作時において、前記第1ビット線をプリチャージする第1プリチャージ回路と、
前記読み出し動作時において、前記第1メモリセルから読み出したデータを増幅するセンスアンプと、
前記読み出し動作時において前記第2ビット線のプリチャージ及びディスチャージを行い、該第2ビット線のプリチャージ及びディスチャージに要した時間に基づいて、前記第1プリチャージ回路及び前記センスアンプを制御する読み出し制御回路とを具備する。
2.上記1において、前記メモリセルアレイ中において、同一行にある前記第1、第3MOSトランジスタの制御ゲートを共通接続するワード線と、
前記第1メモリセル及び前記第2メモリセルが形成されたウェル領域と、
書き込み動作時及び消去動作時において、前記ワード線及び前記ウェル領域に電圧を印加する第1ロウデコーダと、
前記第1ビット線及び前記第2ビット線に対応して設けられ、書き込みデータを保持する書き込み回路とを更に備える。
3.上記1または2において、前記第1セルアレイ中において、同一行にある前記第2MOSトランジスタのゲートを共通接続する第1セレクトゲート線と、
前記第2セルアレイ中において、同一行にある前記第4MOSトランジスタのゲートを共通接続する第2セレクトゲート線と、
前記読み出し時において、いずれかの前記第1セレクトゲート線を選択する第2ロウデコーダとを更に備え、前記読み出し動作時において、前記第1セレクトゲート線と第2セレクトゲート線とは、電気的に分離される。
また、上記実施形態に係る不揮発性半導体記憶装置の制御方法は、
4.各々が、フローティングゲート及び制御ゲートを含む第1MOSトランジスタと、前記第1MOSトランジスタのソースにドレインが接続された第2MOSトランジスタとを含むメモリセルを備えた第1メモリセルアレイ及び第2メモリセルアレイと、同一行にある前記第1MOSトランジスタの前記制御ゲートを共通接続するワード線とを備えた不揮発性半導体記憶装置の制御方法であって、
前記第1メモリセルアレイ及び第2メモリセルアレイに含まれる前記メモリセルの全てを消去するステップと、
前記第2メモリセルアレイに含まれるm本(m:整数)の前記ワード線に接続された前記メモリセルのフローティングゲートに電子を注入して、該メモリセルの閾値電圧を正にするステップと、
前記第1メモリセルアレイにおいて同一列の前記第1MOSのドレインを共通接続するビット線をディスチャージするのに要する時間と、前記第2メモリセルアレイにおいて同一列の前記第1MOSトランジスタのドレインを共通接続する第2ビット線をディスチャージするのに要する時間とを比較するステップと、
前記比較の結果、前記第2ビット線の方が、前記ビット線よりもディスチャージするのに要する時間が短い場合、前記mの数を減らして前記メモリセルの全てを消去するステップに戻るステップとを具備する。
5.上記4において、前記比較の結果、前記第2ビット線の方が、前記ビット線よりもディスチャージするのに要する時間が長い場合、
前記第1メモリセルアレイ及び第2メモリセルアレイに含まれる前記メモリセルの全てを消去するステップと、
前記第2メモリセルアレイに含まれる(m−i)本(m、i:整数)の前記ワード線に接続された前記メモリセルのフローティングゲートに電子を注入して、該メモリセルの閾値電圧を正にするステップとを更に備える。
6.上記1において、前記読み出し制御回路は、前記第1プリチャージ回路と同一の回路構成を有し、前記第2ビット線をプリチャージする第2プリチャージ回路と、
前記第2ビット線をディスチャージするディスチャージ回路とを含み、
前記ディスチャージ回路は、フローティングゲート及び制御ゲートを含み、ドレインが前記第2ビット線に接続された第5MOSトランジスタと、前記第5MOSトランジスタのソースにドレインが接続された第6MOSトランジスタとを含む電流源回路と、
基準電圧を発生し、該基準電圧を前記第5MOSトランジスタのフローティングゲート及び前記第6MOSトランジスタのゲートに印加する基準電圧発生回路とを含む。
7.上記2において、前記第1ビット線及び前記第2ビット線に対応して設けられ、前記書き込み回路に保持される書き込みデータに基づいて、前記第1ビット線及び前記第2ビット線に書き込み電圧または書き込み禁止電圧を印加する書き込み用セレクタ回路を更に備える。
8.上記7において、前記第1メモリセルにデータを書き込む際、全ての前記第2ビット線には前記書き込み禁止電圧が印加される。
9.上記3において、前記第2セルアレイと前記第2ロウデコーダとの距離は、前記第1セルアレイと前記第2ロウデコーダとの距離よりも大きい。
10.上記3において、電流経路の一端及び他端が、同一行にある前記第1セレクトゲート線及び前記第2セレクトゲート線にそれぞれ接続され、前記読み出し動作時においてオフ状態とされる分離用MOSトランジスタを更に備える。
11.上記10において、前記メモリセルアレイ及び前記分離用MOSトランジスタは、同一ウェル領域上に形成される。
12.上記1において、前記第1ビット線に存在する寄生容量の最大値は、前記第2ビット線に存在する寄生容量以下である。
13.上記6において、前記第1、第2プリチャージ回路は、同一のプリチャージ能力を有し、
前記第2ビット線のプリチャージに要する時間は、前記第1ビット線のプリチャージに要する時間よりも長い。
14.上記1において、前記第2ビット線のディスチャージに要する時間は、“1”データを保持する前記第1メモリセルからのデータの読み出しに要する時間よりも長い。
15.上記1において、前記読み出し動作時において、前記第2ロウデコーダが前記第1セレクトゲート線を選択すると同時に、前記読み出し制御回路は前記第2ビット線のディスチャージを開始し、
前記第2ビット線の電位がプリチャージ電位から前記センスアンプのデータ判定閾値に達するまでに要する時間は、前記第1メモリセルから前記“1”データが読み出される前記第1ビット線の電位がプリチャージ電位から前記センスアンプのデータ判定閾値に達するまでに要する時間よりも長い。
16.上記1において、前記第4MOSトランジスタは常時オフ状態である。
17.上記3において、前記第2セレクトゲート線は、前記第1メモリセル及び前記第2メモリセルが形成されたウェル領域に電気的に接続されている。
18.上記5において、前記第2メモリセルアレイに含まれる(m−i)本(m、i:整数)の前記ワード線に接続された前記メモリセルのフローティングゲートに電子を注入して、該メモリセルの閾値電圧を正にするステップの後、
前記第2メモリセルからのデータの読み出し、及び第2メモリセルへのデータの書き込みは禁止される。
更に、上記実施形態に係るメモリカードは、
19.上記1乃至3及び6乃至17いずれか1つの不揮発性半導体記憶装置を搭載する。
20.上記19において、前記不揮発性半導体記憶装置を制御する制御装置を更に備える。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
1…システムLSI、2…CPU、3、500、600…フラッシュメモリ、10…メモリセルアレイ、19−0〜19−(4m−1)、20…書き込み用デコーダ、21、31…ロウアドレスデコード回路、22、32…スイッチ群、23、33…NANDゲート、30…セレクトゲートデコーダ、40…カラムデコーダ、50…書き込み回路、53…ラッチ回路、60…読み出し回路、61…読み出しユニット、63…第1プリチャージ回路、64…センスアンプ、68…D−フリップフロップ、130…読み出し制御回路、131…ディスチャージ回路、133…第2プリチャージ回路、134…信号発生回路、137…電流源回路、138、130…電圧発生回路、70…ソース線ドライバ、100…スイッチ群、110…アドレスバッファ、120…ライトステートマシーン、140…ロウデコーダ、200…半導体基板、201…n型ウェル領域、202…p型ウェル領域、210、220、240、250、260、230、231、232、233、251、252、260、261、262、263、270、271、400、430、450、460、470…金属配線層、300、421…ゲート絶縁膜、311、410、420…ゲート電極、310、312、314、330、422、424…多結晶シリコン層、313、320、423…ゲート間絶縁膜、315、331、333、425、550、650…絶縁膜、332、342、503、540、603、640…シリサイド層、340、480…不純物拡散層、700…MCU、800…I/O回路