JP4709524B2 - 半導体記憶装置 - Google Patents

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Description

この発明は、ビット線のプリチャージ／ディスチャージによってメモリセルからデータを読み出す半導体記憶装置に関する。
半導体記憶装置、例えばフラッシュメモリの読み出し動作は、例えば非特許文献１（Fig.6(a)参照）に記載されているように、まず、電源ＶＤＤから抵抗Ｒを介してビット線に電流を流し、このビット線を所定のレベルにプリチャージする。この際、メモリセル（セルトランジスタ）がオン状態の時にはビット線がディスチャージされる。よって、ノードＯＵＴのレベルをセンスアンプで検知することによりオン状態と判定する。一方、メモリセルがオフ状態の時には、プリチャージされたビット線とノードＯＵＴのレベルが保持されるため、そのレベルをセンスアンプで検知してオフ状態と判定する。
この読み出し方式の場合には、ＭＯＳトランジスタＭ１のゲートに供給されるバイアス電圧ＢＩＡＳを制御することによりビット線のプリチャージレベルを調整する。バイアス電圧ＢＩＡＳが電源電圧ＶＤＤレベルの場合、ビット線はＶＤＤ−Ｖth（ＭＯＳトランジスタＭ１の閾値電圧）のレベルにクランプされる。このビット線のチャージレベルが高すぎると、ビット線の容量が大きく且つメモリセル電流が少ない時には、オン状態のメモリセルでビット線を判定レベルまでディスチャージするのに多くの時間を要することになる。また、バイアス電圧ＢＩＡＳとして電源電圧ＶＤＤ以下のレベルを入力し、ビット線のチャージレベルを下げる場合には、ＶＤＤ以下のバイアス電圧ＢＩＡＳを生成するための回路が必要になる。
上記非特許文献１のFig.7(b)には、別の読み出し回路として、インバータで負帰還を行うことにより、ビット線への過剰充電を抑制する回路が記載されている。ノードＡ２が接地電位ＧＮＤの時には、ＭＯＳトランジスタＭ１のゲートに供給されるバイアス電圧ＢＩＡＳがＶＤＤレベルとなりビット線を急速に充電する。そして、ビット線が十分にプリチャージされ、例えばＶＤＤ／２程度になった時点で上記インバータの出力が反転してＭＯＳトランジスタＭ１をオフする方向に制御するのでビット線への過剰な充電を抑制できる。
この回路構成では、ＭＯＳトランジスタＭ１のゲートに特別な電圧を入力する必要がない。また、ビット線のレベルを検知してインバータでＭＯＳトランジスタＭ１を制御するため回路的にもシンプルである。
しかし、上記インバータは、ビット線のプリチャージレベルを制御するため、ＭＯＳトランジスタＭ１のドレインはビット線以上で電源電圧ＶＤＤ以下の電圧になる。よって、プリチャージの終了後、上記ＭＯＳトランジスタＭ１のドレインの電荷はビット線側に移動する。この結果、ビット線を弱くチャージし続けることになる。このチャージは、オフ状態のメモリセルの読み出しには影響しないが、オン状態のメモリセルでビット線がディスチャージされると、インバータの出力がＭＯＳトランジスタＭ１をオンにする方向に遷移するため、ＭＯＳトランジスタＭ１のドレインのチャージがビット線側を更にチャージすることになる。この動作は、オン状態のメモリセルがビット線をディスチャージしているところへ更にチャージすることになるため、オン状態のメモリセルの読み出し動作を遅くする要因となってしまう。
また、上記インバータは、ビット線のディスチャージ時には実使用上動作の必要はないが、読み動作が終了してビット線の電位がリセットされ接地電位ＧＮＤになるまでインバータの入力は０Ｖ〜ＶＤＤのある中間レベルである。このため、読み出し動作中、インバータが貫通電流を流し続けることになる。この貫通電流は、動作上関係ない無駄な電流消費である。
PROCEEDINGS OF THE IEEE, VOL.91, NO.4, APRIL 2003, R. MICHELONI et al. "The Flash Memory Read Path: Building Blocks and Critical Aspects" pp.537-553.
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、低消費電力で高速な読み出し動作ができる半導体記憶装置を提供することにある。
この発明の一態様によると、読み出し動作時に選択されたメモリセルのビット線をプリチャージするプリチャージ回路と、前記選択されたメモリセルを流れる電流によって前記ビット線をディスチャージするディスチャージ回路と、前記ビット線の電圧を検知する第１インバータを備えたセンスアンプとを具備し、前記プリチャージ回路は、ゲートが前記ビット線に接続された第１導電型の第１ＭＯＳトランジスタと、ゲートが前記ビット線に接続され、電流通路の一端が前記第１ＭＯＳトランジスタの電流通路の一端に接続された第２導電型の第２ＭＯＳトランジスタと、電流通路の一端が前記第１ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が電源に接続され、ゲートにプリチャージ信号が供給される第１導電型の第３ＭＯＳトランジスタと、ゲートが前記第１、第２ＭＯＳトランジスタの電流通路の接続点に接続され、前記ビット線のチャージレベルを制御する第２導電型の第４ＭＯＳトランジスタと、電流通路が前記第４ＭＯＳトランジスタと電源間に接続され、ゲートに前記プリチャージ信号が供給される第１導電型の第５ＭＯＳトランジスタとを備え、前記センスアンプの第１インバータの入力端が前記ビット線に接続されている半導体記憶装置が提供される。
この発明によれば、低消費電力で高速な読み出し動作ができる半導体記憶装置が得られる。
以下、この発明の実施の形態について図面を参照して説明する。
この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るシステムＬＳＩのブロック図である。
図示するように、システムＬＳＩ１は、ＣＰＵ２及び２Ｔｒフラッシュメモリ３を備えている。ＣＰＵ２は、フラッシュメモリ３との間で、データの授受を行う。フラッシュメモリ３は、メモリセルアレイ１０、書き込み用デコーダ２０、セレクトゲートデコーダ３０、カラムデコーダ４０、書き込み用セレクタ５０、書き込み回路６０、読み出し回路７０、読み出し制御回路８０、ソース線ドライバ９０、スイッチ群１００、アドレスバッファ１１０、ライトステートマシーン１２０、及び電圧発生回路１３０を備えている。ＬＳＩ１には、外部から電圧Ｖcc１（〜３Ｖ）が与えられており、Ｖcc１は、電圧発生回路１３０、書き込み回路６０、及び書き込み用セレクタ５０に与えられる。
図２は、上記図１に示したシステムＬＳＩにおけるメモリセルアレイ１０とその周辺を抽出してフロアプラン（Floor Plan）の具体例を示している。メモリセルアレイ１０は、２つのプレーン１０−０、１０−１に分割されており、これらのプレーン１０−０、１０−１間に書き込み用デコーダ２０が配置されている。また、上記プレーン１０−０、１０−１の両側には、セレクトゲートデコーダ３０−０、３０−１が配置されている。
上記各プレーン１０−０、１０−１に対応して、読み出し回路（リードカラムセレクタ）７０−０、７０−１とセンスアンプ（Ｓ／Ａ）７４−０、７４−１がそれぞれ設けられている。上記セレクトゲートデコーダ３０−０、３０−１それぞれに対応して、カラムデコーダ（リードカラムデコーダ）４０−０、４０−１がそれぞれ配置される。
そして、上記センスアンプ（Ｓ／Ａ）７４−０、７４−１間の領域に、レプリカセンスアンプと基準セルアレイが配置される。この基準セルアレイは、２つのプレーン１０−０、１０−１で共有され、この基準セルアレイ中の個々の基準セルは各ブロックに１つずつ設けられている。換言すれば、１つのレプリカセンスアンプに対して１つの基準セルが設けられている。また、基準セルのゲート電圧は、２つのプレーン１０−０、１０−１で共通である。
メモリセルアレイ１０（プレーン１０−０、１０−１）は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ１０の構成について、図３を用いて説明する。図３はプレーン１０−０、１０−１の一部領域の回路図である。
図示するように、プレーン１０−０、１０−１は主たるセルアレイ（以下、プライムセルアレイＰＣＡ（Prime cell array）と呼ぶ）と、レプリカセルアレイＲＣＡ（Replica cell array）とを備えている。
プライムセルアレイＰＣＡは、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、並びにメモリセルブロックＢＬＫ毎に設けられた第１カラムセレクタＷＣＳ及び第２カラムセレクタＲＣＳを有している。またレプリカセルアレイＲＣＡは、（（ｍ＋１）×１））個のメモリセルブロックＢＬＫ、並びにメモリセルブロック毎に設けられた第１カラムセレクタＷＣＳ及び第２カラムセレクタＲＣＳを有している。なお、図３においてレプリカセルアレイＲＣＡに含まれるメモリセルブロックの列数は１本であるが、これは一例に過ぎず、複数であっても良い。
各々のメモリセルブロックＢＬＫは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは２ＴｒフラッシュメモリのメモリセルＭＣである。すなわち、メモリセルＭＣの各々は、メモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。そして、メモリセルトランジスタＭＴのソースは、選択トランジスタＳＴのドレインに接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また、列方向で隣接するメモリセルＭＣ同士は、メモリセルトランジスタＭＴのドレイン領域、または選択トランジスタＳＴのソース領域を共有している。各々のメモリセルブロックＢＬＫには、メモリセルＭＣが（４×４）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図３では４個であるが、この数は一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。４列に並ぶメモリセルＭＣのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は第１カラムセレクタＷＣＳに接続され、他端は第２カラムセレクタＲＣＳに接続されている。プライムセルアレイＰＣＡ内のメモリセルＭＣは、実際にデータを記憶するために用いられる。他方、レプリカセルアレイＲＣＡ内のメモリセルＭＣはデータの記憶のためには用いられず、プライムセルアレイＰＣＡからのデータの読み出し制御の為に用いられる。以下ではプライムセルアレイＰＣＡ内のメモリセルとレプリカセルアレイＲＣＡ内のメモリセルとを区別する為に、前者をプライムセルＰＣ、後者をレプリカセルＲＣと呼ぶことにする。
プレーン１０−０、１０−１内において、同一行のメモリセルトランジスタＭＴのコントロールゲートは、それぞれワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０〜ＬＢＬ３は各々のメモリセルブロックＢＬＫ内においてのみメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬは同一行にあるメモリセルトランジスタをメモリセルブロック間においても共通接続する。更にワード線ＷＬは、プライムセルアレイＰＣＡ及びレプリカセルアレイＲＣＡ間でも共通接続する。
またプライムセルアレイＰＣＡ内において同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。セレクトゲート線は、同一行にある選択トランジスタのゲートを、メモリセルブロック間においても共通接続する。更にレプリカセルアレイＲＣＡ内において同一行の選択トランジスタＳＴのゲートは、それぞれレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）のいずれかに接続されている。
そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ２０に接続される。また、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の一端はセレクトゲートデコーダ３０−０または３０−１に接続され、他端はレプリカセルアレイＲＣＡを横断して書き込み用デコーダ２０に接続される。すなわち、レプリカセルアレイＲＣＡはプレーン１０−０、１０−１内の端部に配置され、且つセレクトゲートデコーダ３０から最も遠い位置に配置されている。レプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）はセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）と分離されており、プレーン１０−０、１０−１が形成されるウェル領域と同電位（ＶＰＷ）とされている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ９０に接続されている。
次に第１カラムセレクタＷＣＳの構成について説明する。第１カラムセレクタＷＣＳの各々は、４つのＭＯＳトランジスタ１１〜１４を備えている。ＭＯＳトランジスタ１１〜１４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１１と１２の電流経路の他端が共通接続され、ＭＯＳトランジスタ１３と１４の電流経路の他端が共通接続されている。このＭＯＳトランジスタ１１と１２の共通接続ノードをノードＮ１０、ＭＯＳトランジスタ１３と１４の共通接続ノードをＮ１１と以下では呼ぶこととする。ＭＯＳトランジスタ１１〜１４のゲートは、書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある第１カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１１、１３は、同一の書き込み用カラム選択線ＷＣＳＬｉ（ｉ：１、３、５、…）に接続され、同一行にある第１カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１２、１４は、同一の書き込み用カラム選択線ＷＣＳＬ（ｉ−１）に接続される。書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ４０−０または４０−１によって選択される。
プライムセルアレイＰＣＡ内におけるノードＮ１０、Ｎ１１は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。他方、レプリカセルアレイＲＣＡ内におけるノードＮ１０、Ｎ１１は、それぞれレプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１に接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）、及びレプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１のそれぞれは、同一列にある第１カラムセレクタＷＣＳのノードＮ１０同士、またはノードＮ１１同士を共通接続する。
次に第２カラムセレクタＲＣＳの構成について説明する。第２カラムセレクタＲＣＳの各々は、４つのＭＯＳトランジスタ１５〜１８を備えている。ＭＯＳトランジスタ１５〜１８の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の他端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１５〜１８の電流経路の他端は、互いに共通接続されている。ＭＯＳトランジスタ１５〜１８の共通接続ノードをノードＮ２０と以下では呼ぶこととする。ＭＯＳトランジスタ１５〜１８のゲートは、それぞれ異なる読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。なお、同一行にある第２カラムセレクタＲＣＳに含まれるＭＯＳトランジスタ１５〜１８のそれぞれは、同一の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）は、読み出し時において、カラムデコーダ４０−０または４０−１によって選択される。
プライムセルアレイＰＣＡ内におけるノードＮ２０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに接続されている。他方、レプリカセルアレイＲＣＡ内におけるノードＮ２０は、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（ｎ−１）、及びレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬは、同一列にある第１カラムセレクタＲＣＳのノードＮ２０同士を共通接続する。
本実施形態に係るメモリセルアレイ１０（プレーン１０−０、１０−１）の構成は次のようにも説明できる。すなわち、メモリセルアレイ１０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴのコントロールゲートは、ワード線に共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線に接続されている。そして、同一列にある４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続されている。すなわち、メモリセルアレイ１０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されている。そして、同一列にあるローカルビット線ＬＢＬ０及び同一列にあるローカルビット線ＬＢＬ１の一端は、それぞれＭＯＳトランジスタ１１、１２を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されている。また、同一列にあるローカルビット線ＬＢＬ２及び同一列にあるローカルビット線ＬＢＬ３の一端は、それぞれＭＯＳトランジスタ１３、１４を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されている。そして、同一列にあるローカルビット線ＬＢＬ０〜ＬＢＬ３の他端は、ＭＯＳトランジスタ１５〜１８を介して、同一の読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバに接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが４列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックＢＬＫは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。上記構成において、セレクトゲートデコーダ３０から最も遠い位置にあるメモリセルブロックＢＬＫ内のメモリセルＭＣはレプリカセルとして機能する。
なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線ＲＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬの本数は、本構成例に限ったものではない。また、プライムセルアレイＰＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量は、レプリカセルアレイＲＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量よりも小さい。この関係は、プライムセルアレイＰＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれに接続されたプライムセルＰＣの全てが消去状態であっても成立する。
図１に戻って説明を続ける。書き込み回路６０は、書き込みデータをラッチする。
書き込み用セレクタ５０は、書き込み用グローバルビット線及びレプリカ書き込み用グローバルビット線に対して、書き込み電圧または書き込み禁止電圧を印加する。
スイッチ群１００は、ＣＰＵ２から与えられる書き込みデータを、書き込み回路６０に転送する。
書き込み用セレクタ５０、書き込み回路６０、及びスイッチ群１００の構成について図４を用いて説明する。図４は、書き込み用セレクタ５０、書き込み回路６０、及びスイッチ群１００の回路図である。
まず書き込み用セレクタ５０について説明する。書き込み用セレクタ５０は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）、Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１毎に設けられた選択回路５１を備えている。選択回路５１の各々は、２つのｎチャネルＭＯＳトランジスタ５２、５３を備えている。ｎチャネルＭＯＳトランジスタ５２は、ソースに書き込み禁止電圧ＶＰＩが印加され、ドレインが対応する書き込み用グローバルビット線に接続されている。またｎチャネルＭＯＳトランジスタ５３は、ソースに書き込み電圧ＶＮＥＧＰＲＧが印加され、ドレインが対応する書き込み用グローバルビット線及びｎチャネルＭＯＳトランジスタ５２のドレインに接続されている。なお、ｎチャネルＭＯＳトランジスタ５２、５３のバックゲートには、書き込み電圧ＶＮＥＧＰＲＧが印加されている。
次に書き込み回路６０について説明する。書き込み回路６０は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）、Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１毎に設けられたラッチ回路６１を備えている。ラッチ回路６１の各々は、２つのインバータ６２、６３を備えている。インバータ６２の入力端は、インバータ６３の出力端に接続され、インバータ６２の出力端は、インバータ６３の入力端に接続されている。そして、インバータ６２の入力端とインバータ６３の出力端との接続ノードが、ラッチ回路６１の出力ノードとなり、対応するビット線に接続されている。インバータ６２、６３はそれぞれ、電流経路が直列接続されたｎチャネルＭＯＳトランジスタ６４及びｐチャネルＭＯＳトランジスタ６５を備えている。ｎチャネルＭＯＳトランジスタ６４のソースには書き込み電圧ＶＮＥＧＰＲＧが印加され、ｐチャネルＭＯＳトランジスタ６５のソースにはＶcc１（＝３Ｖ：constant）が印加されている。すなわちインバータ６２、６３は、Ｖcc１及びＶＮＥＧＰＲＧを、それぞれ低電圧側及び高電圧側の電源電圧として動作する。ｎチャネルＭＯＳトランジスタ６４のゲートとｐチャネルＭＯＳトランジスタ６５のゲートとは、共通接続されている。そして、インバータ６３のｐチャネルＭＯＳトランジスタ６５のドレインとｎチャネルＭＯＳトランジスタ６４のドレインとの接続ノードが、インバータ６２のｐチャネルＭＯＳトランジスタ６５のゲートとｎチャネルＭＯＳトランジスタ６４のゲートとの接続ノードに接続され、更に書き込み用グローバルビット線に接続されている。また、インバータ６２のｐチャネルＭＯＳトランジスタ６５のドレインとｎチャネルＭＯＳトランジスタ６４のドレインとの接続ノードが、インバータ６３のｐチャネルＭＯＳトランジスタ６５のゲートとｎチャネルＭＯＳトランジスタ６４のゲートとの接続ノードに接続され、この接続ノードがラッチ回路６１の入力ノードとなる。
スイッチ群１００は、ラッチ回路６１毎に設けられたｐチャネルＭＯＳトランジスタ１０１、及びｎチャネルＭＯＳトランジスタ１０２（以下、ＭＯＳトランジスタ１０２をリセットトランジスタと呼ぶ）を含んでいる。ｐチャネルＭＯＳトランジスタ１０１の電流経路の一端には書き込みデータが入力され、他端は対応するラッチ回路６１の入力ノードに接続されている。そして、ＭＯＳトランジスタ１０１のゲートは常時接地されている。なお、ＭＯＳトランジスタ１０１のバックゲートにはＶcc１が印加されている。リセットトランジスタの電流経路の一端及びバックゲートには書き込み電圧ＶＮＥＧＰＲＧが印加され、他端は対応するラッチ回路６１の入力ノード及びｐチャネルＭＯＳトランジスタ１０１の電流経路の他端に接続されている。なお、全てのリセットトランジスタ１０２のゲートは共通接続されて、リセット信号Ｒｅｓｅｔが入力される。またリセットトランジスタ１０２の電流経路の一端も共通接続されており、一括してＶＮＥＧＰＲＧが印加される。
再び図１に戻ってＬＳＩ１の説明を続ける。
カラムデコーダ４０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。このカラムアドレスデコード信号に基づいて、カラム選択線ＷＣＳＬ、ＲＣＳＬの選択動作が行われる。
読み出し回路７０は、読み出し時において、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）をプリチャージする。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に読み出したデータを増幅する。
読み出し制御回路８０は、読み出し時において、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬのプリチャージ及びディスチャージを行う。そして、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬのプリチャージ時間及びディスチャージ時間に基づいて、読み出し回路７０を制御する。
読み出し回路７０及び読み出し制御回路８０の構成について、図５を用いて説明する。図５は、読み出し回路７０及び読み出し制御回路８０の回路図である。
まず読み出し回路７０について説明する。読み出し回路７０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）毎に設けられた読み出しユニット７１を備えている。それぞれの読み出しユニット７１は、分離用ＭＯＳトランジスタ７２、第１プリチャージ回路７３、及びセンスアンプ７４を備えている。
第１プリチャージ回路７３は、読み出し時において、対応する読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）をプリチャージする。この第１プリチャージ回路７３は、例えば図６に示すようにｐチャネルＭＯＳトランジスタＱ１、Ｑ３、Ｑ５とｎチャネルＭＯＳトランジスタＱ２、Ｑ４、Ｑ６、Ｑ７で構成されている。上記ＭＯＳトランジスタＱ１のソースは電源ＶＤＤに接続され、ゲートにはプリチャージ信号／ＰＲＥが供給される。このＭＯＳトランジスタＱ１のドレインには、ＭＯＳトランジスタＱ２のドレインが接続される。上記ＭＯＳトランジスタＱ２のソースは、センスアンプ７４中のインバータ７７の入力端、及び分離用ＭＯＳトランジスタ７２のドレインに接続される。上記ＭＯＳトランジスタＱ５、Ｑ３、Ｑ４、Ｑ６の電流通路は電源ＶＤＤと接地点間に直列接続され、ＭＯＳトランジスタＱ３、Ｑ４のゲートは上記ＭＯＳトランジスタＱ２のソースに接続され、ＭＯＳトランジスタＱ５のゲートにはプリチャージ信号／ＰＲＥが供給され、ＭＯＳトランジスタＱ６のゲートは電源ＶＤＤに接続される。上記ＭＯＳトランジスタＱ３、Ｑ４のドレイン共通接続点は、上記ＭＯＳトランジスタＱ２のゲートに接続される。そして、上記ＭＯＳトランジスタＱ７のドレインが上記ＭＯＳトランジスタＱ２のゲートに接続され、ソースが接地点に接続され、ゲートにプリチャージ信号／ＰＲＥが供給されるようになっている。
上記のような構成において、電流通路が直列接続されたＭＯＳトランジスタＱ５、Ｑ３、Ｑ４、Ｑ６は、プリチャージ信号／ＰＲＥが“Ｌ”レベルの時にＭＯＳトランジスタＱ５がオンしてバイアス電圧ＢＩＡＳを出力し、ＭＯＳトランジスタＱ２のゲート電位を調整してビット線のレベルを制御するために動作する。そして、ビット線をチャージ後、プリチャージ信号／ＰＲＥが“Ｈ”レベルになるとこのＭＯＳトランジスタＱ５はオフするため、ＭＯＳトランジスタＱ４、Ｑ６によってＭＯＳトランジスタＱ２のゲート（バイアス電圧ＢＩＡＳ）は接地電位にディスチャージされる。これによって、ＭＯＳトランジスタＱ２はオフし、ＭＯＳトランジスタＱ１、Ｑ２のドレインの電荷はビット線側に移動できなくなる。従って、プリチャージ終了後に、ビット線を弱くチャージする効果をなくすことが可能となる。
上記ＭＯＳトランジスタＱ７は、ビット線のレベルが低く、且つＭＯＳトランジスタＱ４の閾値電圧が高い場合に、プリチャージ信号／ＰＲＥが“Ｈ”レベルになるとＭＯＳトランジスタＱ２のゲート電位、換言すればバイアス電圧ＢＩＡＳを接地電位に設定するためのものである。すなわち、上記電流通路が直列接続されたＭＯＳトランジスタＱ５、Ｑ３、Ｑ４、Ｑ６により、高速化と低消費電力化が可能になるが、ビット線及びインバータ７７の入力端のプリチャージレベルが低く、且つＭＯＳトランジスタＱ４の閾値電圧が高い場合に、バイアス電圧ＢＩＡＳのレベルを０Ｖにするのが遅れるのを防止している。また、プリチャージによりビット線はＶＤＤ／２程度の電圧レベルになるため、ＭＯＳトランジスタＱ４はＭＯＳトランジスタＱ２のゲート（バイアスノード）をディスチャージする速度はあまり速くない。しかし、ＭＯＳトランジスタＱ４のゲートにはプリチャージ信号／ＰＲＥが入力されるため、ロジック的に高速にバイアス電圧ＢＩＡＳを０Ｖに設定できる。これによって、プリチャージ信号／ＰＲＥの“Ｈ”レベルによって高速にＭＯＳトランジスタＱ２をオフできるため、ＭＯＳトランジスタＱ１、Ｑ２のドレインの電荷がビット線方向に移動するのをより速くシャットダウンでき、オン状態のメモリセルの読み出し動作をより高速化できる。
また、ディスチャージ時、つまりプリチャージ信号／ＰＲＥが“Ｈ”レベルの期間にＭＯＳトランジスタＱ５はオフ状態となるため、電源ＶＤＤと接地点間に電流通路が直列接続されたＭＯＳトランジスタＱ５、Ｑ３、Ｑ４、Ｑ６に貫通電流は流れないため低消費電力化につながる。しかも、ＭＯＳトランジスタＱ５、Ｑ７は、プリチャージ信号／ＰＲＥで制御するため新たな信号を追加する必要もなくシンプルに制御可能である。
なお、上記第１プリチャージ回路７３は、図８に示すようにＭＯＳトランジスタＱ３、Ｑ４のゲートをＭＯＳトランジスタ７２のソースに接続しても良い。また、上記図６及び図８に示した構成において上記ＭＯＳトランジスタＱ６を設けずにＭＯＳトランジスタＱ４のソースを接地点に接続しても良い。更に、ＭＯＳトランジスタのゲートを電源ＶＤＤに接続するのではなく、図９に示すようにインバータ７７の出力信号ＣＭＯＵＴをインバータＩＮＶを介してフィードバックするように構成しても良い。
図９に示す構成にあっては、初期状態では電位ＶＢＬはリセットされて０Ｖになっているため、インバータＩＮＶの出力信号ＣＬＯＣＫＩＮは“Ｌ”レベルとなる。そして、プリチャージ信号／ＰＲＥが“Ｌ”レベルとなってプリチャージが開始されると、電位ＶＢＬのレベルが低いときには信号ＣＬＯＣＫＩＮは“Ｌ”レベルを維持するので、バイアスノード（バイアス電圧ＢＩＡＳ）は“Ｈ”レベルである。電位ＶＢＬとビット線が十分に高いレベルに上昇すると、初めて信号ＣＬＯＣＫＩＮが“Ｈ”レベルになる。これによって、バイアスノードには電位ＶＢＬのレベルに応じたフィードバックがかかる。
上記インバータＩＮＶを設けた場合には、電位ＶＢＬはビット線よりも早く閾値に達するため、ビット線が十分にプリチャージされる前にフィードバックがかかり、インバータを設けない場合に比べてプリチャージが早くなる。このように、インバータ７７の出力信号ＣＭＯＵＴをモニタしてフィードバックをかければプリチャージを高速化できる。
図１１は、非特許文献１のFig.7(b)に記載されている読み出し回路と、上述した本実施形態に係る読み出し回路の各ノードの電位変化を示す波形図である。図示するように、プリチャージ信号／ＰＲＥの遷移に応答して高速にバイアス電圧ＢＩＡＳが立ち上がるので無駄な電流消費を抑えることができる。また、センスアンプの入力ノードにはチャージが少なく、且つインバータ７７の出力ノードＣＭＯＵＴの反転速度も速くなっている。
上記センスアンプ７４は、読み出し時において、対応する読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に読み出した読み出しデータを増幅する。センスアンプ７４は、上記インバータ７７及びフリップフロップ７８を備えている。インバータ７７の入力ノードはＭＯＳトランジスタＱ２のソースに接続され、出力ノードがフリップフロップ７８の入力ノードに接続されている。そして、フリップフロップ７８の出力ノードＯＵＴ０〜ＯＵＴｎから、増幅された読み出しデータが出力される。
分離用ＭＯＳトランジスタ７２は、電流経路の一端が、対応する読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に接続され、電流経路の他端が、ＭＯＳトランジスタＱ２のソース及びインバータ７７の入力ノードに接続されたｎチャネルＭＯＳトランジスタである。すなわち、第１プリチャージ回路７３及びセンスアンプ７４は、分離用ＭＯＳトランジスタ７２を介在して、対応する読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に接続されている。そして、全てのＭＯＳトランジスタ７２のゲートは共通接続され、信号ＩＳＯが入力されている。
次に読み出し制御回路８０について説明する。読み出し制御回路８０は、ディスチャージ回路８１、分離用ＭＯＳトランジスタ８２、第２プリチャージ回路８３、及び信号発生回路８４を備えている。
第２プリチャージ回路８３は、読み出し時において、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬをプリチャージする。第２プリチャージ回路８３は基本的には第１プリチャージ回路と同様の構成を有し、且つ同じプリチャージ能力を有している。すなわち、図７に示すように、第２プリチャージ回路８３は、ｐチャネルＭＯＳトランジスタＱ１１、Ｑ１３、Ｑ１５とｎチャネルＭＯＳトランジスタＱ１２、Ｑ１４、Ｑ１６で構成されている。上記ＭＯＳトランジスタＱ１１のソースは電源ＶＤＤに接続され、ゲートにはプリチャージ信号／ＰＲＥが供給される。このＭＯＳトランジスタＱ１１のドレインには、ＭＯＳトランジスタＱ１２のドレインが接続される。上記ＭＯＳトランジスタＱ１２のソースは、センスアンプ７４中のインバータ７７の入力端、及び分離用ＭＯＳトランジスタ８２のドレインに接続される。上記ＭＯＳトランジスタＱ１５、Ｑ１３、Ｑ１４、Ｑ１６の電流通路は電源ＶＤＤと接地点間に直列接続され、ＭＯＳトランジスタＱ１３、Ｑ１４のゲートは上記ＭＯＳトランジスタＱ１２のソースに接続され、ＭＯＳトランジスタＱ１５のゲートにはプリチャージ信号／ＰＲＥが供給され、ＭＯＳトランジスタＱ１６のゲートは電源ＶＤＤに接続される。そして、上記ＭＯＳトランジスタＱ１３、Ｑ１４のドレイン共通接続点は、上記ＭＯＳトランジスタＱ１２のゲートに接続される。
このように、読み出し回路からＭＯＳトランジスタＱ７を省いた回路を読み出し制御回路（レプリカ読み出し制御回路）８３として用いることにより、本体側の読み出し回路７３より確実に読み出し動作が遅くなるため、読み出し制御回路８３としてより正確なものとなる。しかも、読み出し動作終了の信号（Ｒｅａｄ−ｅｎｄ）を出力するための遅延回路は必要であり、本体の読み出し回路及びメモリセルアレイと同様な構成をしたレプリカ回路を用い、このレプリカ回路に追加の容量を加える構成を用いる場合のように、追加の付加容量のチューニングも不要である。
なお、上記第２プリチャージ回路８３は、第１プリチャージ回路７３と同様な構成にすれば良いので、図６及び図８に示した回路におけるＭＯＳトランジスタＱ６を削除した構成や、図８及び図９に示した回路におけるＭＯＳトランジスタＱ７を削除した構成も適用できる。
分離用ＭＯＳトランジスタ８２は、電流経路の一端がレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬに接続され、電流経路の他端がＭＯＳトランジスタＱ１２のソースに接続されたｎチャネルＭＯＳトランジスタである。すなわち、第２プリチャージ回路８３は、分離用ＭＯＳトランジスタ８２を介在して、対応する読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に接続されている。そして、ＭＯＳトランジスタ８２のゲートは分離用ＭＯＳトランジスタ７２のゲートと共通接続され、信号ＩＳＯが入力されている。
信号発生回路８４は、読み出し時において、ＭＯＳトランジスタＱ１２のソース電位、すなわちレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電位に基づいて、読み出し終了信号Ｒｅａｄ−ｅｎｄを生成する。読み出し終了信号Ｒｅａｄ−ｅｎｄは、センスアンプ７４のフリップフロップ７８に入力される。そして、読み出し終了信号Ｒｅａｄ−ｅｎｄによって、フリップフロップ７８はその出力を確定させる。
図５に示す例では、１つのセンスノードに１つの分離用ＭＯＳトランジスタを設ける場合を例に取って説明したが、図１０に示すように１つのセンスノードに複数個（例えば１６個）の分離用ＭＯＳトランジスタ７２−０〜７２−ｎを設けた構成にも同様にして適用できる。
ディスチャージ回路８１は、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬをディスチャージする。ディスチャージ回路８１の構成について図１２を用いて説明する。図１２はディスチャージ回路８１の回路図である。図示するように、ディスチャージ回路８１は、電流源回路８７及び電圧発生回路８８を備えている。
電圧発生回路８８は、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬをディスチャージする際に、一定電圧Ｖrefを出力する。
電流源回路８７は、一定電圧Ｖrefに応じた電流を流すことにより、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬをディスチャージする。電流源回路８７は、ｎチャネルＭＯＳトランジスタ８７−１、８７−２を有している。ＭＯＳトランジスタ８７−１のドレインはレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬに接続され、ソースがＭＯＳトランジスタ８７−２のドレインに接続されている。またＭＯＳトランジスタ８７−２のソースは接地され、ＭＯＳトランジスタ８７−１、８７−２のゲートは共通接続されて、一定電圧Ｖrefが印加される。
なお、電流源回路８７は、例えばメモリセルアレイ１０内のメモリセルＭＣと同一の構造であっても良い。すなわち、ＭＯＳトランジスタ８７−１がメモリセルトランジスタＭＴに相当し、ＭＯＳトランジスタ８７−２が選択トランジスタＳＴに相当する。そして、両者のフローティングゲートに接続されるコンタクトプラグが設けられ、このコンタクトプラグに一定電圧Ｖrefが印加される。
再び図１に戻って説明を続ける。
ソース線ドライバ９０は、ソース線ＳＬに電圧を供給する。
アドレスバッファ１１０は、ＣＰＵ２から与えられるアドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ４０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ２０、セレクトゲートデコーダ３０、及び書き込み回路６０に供給する。
ライトステートマシーン１２０は、ＣＰＵ２から与えられる命令信号に基づいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。
電圧発生回路１３０は、外部から入力される電圧Ｖcc１（約３Ｖ）に基づいて、複数の内部電圧を生成する。電圧発生回路は、負のチャージポンプ回路及び正のチャージポンプ回路を備えている。そして、負電圧ＶＢＢ１（＝−６Ｖ）、ＶＢＢ２（＝−３．５Ｖ）、及びＶＢＢ３、並びに正電圧ＶＰＰ（＝１０Ｖ）を生成する。負電圧ＶＢＢ１及び正電圧ＶＰＰは、書き込み用デコーダ２０に供給される。負電位ＶＢＢ１、ＶＢＢ２、及びＶＢＢ３は、書き込み用セレクタ５０に供給される。負電位ＶＢＢ１は更に、書き込み回路６０にも供給される。
次に、書き込み用デコーダ２０及びセレクトゲートデコーダ３０の構成について、図１３を用いて説明する。書き込み用デコーダ２０は、書き込み時においてワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択ワード線に正電位ＶＰＰ（１０Ｖ）を印加すると共に、全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−６Ｖ）を印加する。また消去時において、全ワード線に負電位ＶＢＢ１を印加すると共に、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に正電位ＶＰＰを印加する。
セレクトゲートデコーダ３０は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択セレクトゲート線に正電位Ｖcc１を印加する。また、信号ＩＳＯを制御して分離用ＭＯＳトランジスタ８２の動作を制御する。
まず、セレクトゲートデコーダ３０の構成について説明する。セレクトゲートデコーダ３０は、ロウアドレスデコード回路３１、及びスイッチ素子群３２を備えている。ロウアドレスデコード回路３１は、電源電圧Ｖcc１で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路３１は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられたＮＡＮＤ回路３３及びインバータ３４を有している。ＮＡＮＤ回路３３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ３４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
スイッチ素子群３２は、ｎチャネルＭＯＳトランジスタ３５を有している。ｎチャネルＭＯＳトランジスタ３５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、インバータ３４の出力が、ｎチャネルＭＯＳトランジスタ３５の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に与えられる。なお、ｎチャネルＭＯＳトランジスタ３５のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み動作時には、ＭＯＳトランジスタ３５はオフ状態とされ、読み出し動作時にはオン状態とされる。
次に、書き込み用デコーダ２０の構成について説明する。書き込み用デコーダ２０は、ロウアドレスデコード回路２１及びスイッチ素子群２２を備えている。ロウアドレスデコード回路２１は、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に与えられる。ロウアドレスデコード回路２１は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）毎に設けられたＮＡＮＤ回路２３及びインバータ２４を有している。ＮＡＮＤ回路２３及びインバータ２４は、正電源電圧ノードが電源電圧ノードＶＣＧＮＷに接続され、負電源電圧ノードが電源電圧ノードＶＣＧＰＷに接続されている。ＮＡＮＤ回路２３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷには、電圧発生回路１３０の発生する正電圧ＶＰＰ、負電圧ＶＢＢ１、または０Ｖが与えられる。そして、インバータ２４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
スイッチ素子群２２は、ｎチャネルＭＯＳトランジスタ２５を有している。ＭＯＳトランジスタ２５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。ＭＯＳトランジスタ２５の電流経路の一端はセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に接続され、他端には、負電位ＶＢＢ１または正電位ＶＰＰが印加され、ゲートには、制御信号ＷＳＧが入力される。そして、制御信号ＷＳＧによって、ＭＯＳトランジスタ２５は、書き込み時及び消去時にオン状態とされる。
更に書き込み用デコーダ２０は、メモリセルアレイ１０が形成されている半導体基板（ウェル領域）に対しても電圧ＶＰＷを印加する。なお、この電圧ＶＰＷは、前記ウェル領域に接続されているレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）にも与えられる。
次に、２Ｔｒフラッシュメモリ３の備えるメモリセルアレイ１０の平面構造について、図１４乃至図１８を用いて説明する。図１４はメモリセルアレイ１０の一部領域の平面図である。また図１４乃至図１８は、素子領域、ワード線、及びセレクトゲート線に加えて、それぞれ第１層目乃至第４層目の金属配線層の平面パターンを示した平面図であり、図示する領域は図１４に対応している。
図１４乃至図１８に示すように、半導体基板（ｐ型ウェル領域）２００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬ（４ｍ−１）が形成されている。またプライムセルアレイＰＣＡ内では、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）がワード線ＷＬ０〜ＷＬ（４ｍ−１）に平行に形成され、レプリカセルアレイＲＣＡ内では、レプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）がワード線ＷＬ０〜ＷＬ（４ｍ−１）に平行に形成されている。ワード線ＷＬ０〜ＷＬ（４ｍ−１）がプライムセルアレイＰＣＡ及びレプリカセルアレイＲＣＡ間で電気的に共通接続されているのに対し、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）とレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）とは電気的に分離されている。そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）と素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成されている。他方、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）と素子領域ＡＡとが交差する領域、及びレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）と素子領域ＡＡとが交差する領域には、選択トランジスタＳＴが形成されている。また、ワード線ＷＬ０〜ＷＬ（４ｍ−１）と素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。選択トランジスタＳＴは、メモリセルトランジスタＭＴ同様に、コントロールゲート及びフローティングゲートを有している。しかし、メモリセルトランジスタＭＴと異なり、選択トランジスタＳＴのフローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。なお、隣接するプライムセル同士は、セレクトゲート線ＳＧまたはワード線ＷＬ同士が隣り合っている。また隣接するレプリカセル同士は、レプリカセレクトゲート線ＲＳＧまたはワード線ＷＬ同士が隣り合っている。
以降、プライムセルアレイＰＣＡ内において、４列の素子領域ＡＡ群を、第１素子領域群ＡＡＧ１と呼ぶことにする。そして、隣接する第１素子領域群ＡＡＧ１間において、１列の素子領域ＡＡが形成されている領域をソースコンタクト領域ＳＣＡと呼ぶことにする。第１素子領域群ＡＡＧ１内に形成されるメモリセルＭＣは、データの記憶用として用いられる。しかし、ソースコンタクト領域ＳＣＡ内のメモリセルＭＣは、ダミーのメモリセルであって、データの記憶用としては用いられない。また、２列の第１素子領域群ＡＡＧ１毎に、スティッチ領域ＳＡ１が形成されている。本実施例ではスティッチ領域ＳＡ１内には素子領域ＡＡは形成されない。またスティッチ領域ＳＡ１の幅は、１本の素子領域ＡＡと、各素子領域ＡＡ間に形成された素子分離領域ＳＴＩとを加えた幅に等しい。なおスティッチ領域ＳＡ１上にも、ワード線ＷＬ０〜ＷＬ（４ｍ−１）及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は形成されている。しかし、スティッチ領域ＳＡ１内に存在するワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は、実質的にプライムセルを構成するものではない。また、スティッチ領域ＳＡ１において、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は、その一部が幅広に形成されている。特に、隣接するセレクトゲート線側に凸となるように形成されている。この領域を、以後シャント領域ＳＡ２と呼ぶことにする。シャント領域ＳＡ２は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に対して交互に設けられている。すなわち、あるスティッチ領域ＳＡ１においては、セレクトゲート線ＳＧ０、ＳＧ２、ＳＧ４…についてシャント領域ＳＡ２が形成され、当該スティッチ領域に隣接する別のスティッチ領域ＳＡ１においては、セレクトゲート線ＳＧ１、ＳＧ３、ＳＧ５、…についてシャント領域ＳＡ２が形成されている。そして、シャント領域ＳＡ２が形成されないセレクトゲート線は、当該スティッチ領域ＳＡ１において、その一部が除去されている。なお、以下では第１素子領域群ＡＡＧ１とソースコンタクト領域ＳＣＡとを合わせた領域を第２素子領域群ＡＡＧ２と呼ぶことにする。
また、レプリカセルアレイＲＣＡ内において、４列の素子領域ＡＡ群を、第３素子領域群ＡＡＧ３と呼ぶことにする。そして、第３素子領域群ＡＡＧ３に隣接し、１本の素子領域ＡＡを含む領域をスティッチ領域ＳＡ３と呼ぶことにする。なおスティッチ領域ＳＡ３上にも、ワード線ＷＬ０〜ＷＬ（４ｍ−１）及びレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）は形成されている。しかし、スティッチ領域ＳＡ３内に存在するワード線ＷＬ０〜ＷＬｍ及びレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）は、実質的にレプリカセルを構成するものではない。スティッチ領域ＳＡ３では、スティッチ領域ＳＡ１と同様に、レプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）が、その一部が幅広になるよう形成されている。特に、隣接するセレクトゲート線側に凸となるように形成されている。この領域を、以後シャント領域ＳＡ４と呼ぶことにする。
次に、図１４及び図１５を用いて、ワード線ＷＬ０〜ＷＬ（４ｍ−１）、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）、及びレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）の上に存在する１層目の金属配線層のパターンについて説明する。なお図１５においては斜線を付した領域が、１層目の金属配線層である。
まずプライムセルアレイＰＣＡ内の構成について説明する。図示するように、隣接するセレクトゲート線ＳＧ間（ＳＧ０〜ＳＧ１間、ＳＧ２〜ＳＧ３間、…）には、それぞれ第２方向に沿ったストライプ形状の金属配線層２１０が形成されている。金属配線層２１０は、プライムセルアレイＰＣＡのソース線ＳＬの一部となるものである。金属配線層２１０の長手方向（第２方向）は、スティッチ領域ＳＡ１で分離されている。すなわち、第２素子領域群ＡＡＧ２毎に独立した形状を有している。そして金属配線層２１０は、プライムセルの選択トランジスタＳＴのソース領域とコンタクトプラグＣＰ１により接続されている。本実施例では、ソースコンタクト領域ＳＣＡ内ではコンタクトプラグＣＰ１は形成されておらず、金属配線層２１０とソースコンタクト領域ＳＣＡにおけるメモリセルのソース領域とは電気的に接続されない。また、第１素子領域群ＡＡＧ１内のメモリセルトランジスタＭＴのドレイン領域上には、島状のパターンの金属配線層２２０が形成されている。各金属配線層２２０は互いに分離されており、対応するメモリセルトランジスタＭＴのドレイン領域とコンタクトプラグＣＰ２により接続されている。従って、第２方向に沿って並んだ複数の金属配線層２２０群と、第２方向に沿ったストライプ形状の金属配線層２１０とが、第１方向に沿って交互に配置された格好となっている。更に、シャント領域ＳＡ２上には、島状のパターンの金属配線層２３０が形成されている。そして、対応するセレクトゲート線ＳＧのシャント領域ＳＡ２と、コンタクトプラグＣＰ３により接続されている。金属配線層２３０は、第１方向に沿っては、対応するセレクトゲート線ＳＧの上部から対応するワード線ＷＬの上部にかけて延設されている。
次にレプリカセルアレイＲＣＡ内の構成について説明する。図示するように、隣接するレプリカセレクトゲート線ＲＳＧ間（ＲＳＧ０〜ＲＳＧ１間、ＲＳＧ１〜ＲＳＧ２間、…）には、それぞれ第２方向に沿ったストライプ形状の金属配線層２１０が形成されている。金属配線層２１０は、レプリカセルアレイＲＣＡのソース線ＳＬの一部となる。そして金属配線層２１０は、レプリカセルの選択トランジスタＳＴのソース領域とコンタクトプラグＣＰ１により接続されている。また、プライムセルアレイＰＣＡと同様にして、第３素子領域群ＡＡＧ３内のメモリセルトランジスタＭＴのドレイン領域上に、島状のパターンの金属配線層２２０が形成されている。金属配線層２２０は、対応するメモリセルトランジスタＭＴのドレイン領域とコンタクトプラグＣＰ２により接続されている。また、スティッチ領域ＳＡ３内には、金属配線層２１０と分離された金属配線層４００が形成されている。金属配線層４００は、レプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）のシャント領域ＳＡ４とコンタクトプラグＣＰ３により接続され、更にコンタクトプラグＣＰ８によって素子領域ＡＡに接続されている。
次に、図１４及び図１６を用いて、１層目の金属配線層２１０〜２３０、４００の上に存在する２層目の金属配線層のパターンについて説明する。なお図１６においては斜線を付した領域が、２層目の金属配線層である。
図示するように、第１素子領域群ＡＡＧ１及び第３素子領域群ＡＡＧ３内においては、素子領域ＡＡ上に、第１方向に沿ったストライプ形状の金属配線層２４０が形成されている。金属配線層２４０は、ローカルビット線ＬＢＬ０、ＬＢＬ１として機能するものであり、コンタクトプラグＣＰ４によって、第１層目の金属配線層２２０と接続されている。また、ソースコンタクト領域ＳＣＡにおいても、金属配線層２４０と同様のパターンの金属配線層２５０が形成されている。従って、金属配線層２５０の線幅は、金属配線層２４０と同一である。そして金属配線層２５０は、ソース線ＳＬの一部として機能するものであり、コンタクトプラグＣＰ５によって、第１層目の金属配線層２１０と接続されている。すなわち、第１方向で分離されている複数の金属配線層２１０が、金属配線層２５０によって共通接続されている。また、スティッチ領域ＳＡ１においては、島状のパターンの金属配線層２６０が形成されている。金属配線層２６０は、第１層目の金属配線層２３０に対応して形成されており、その形状は、金属配線層２３０と略同一のパターンを有しており、金属配線層２３０とオーバーラップしている。また、金属配線層２６０は、コンタクトプラグＣＰ６によって、金属配線層２３０と接続されている。なお図１４及び図１６では、コンタクトプラグＣＰ６はワード線ＷＬの直上に位置しているが、金属配線層２３０と２６０とを接続できる位置で有れば限定されるものではない。
次に、図１４及び図１７を用いて、２層目の金属配線層２４０〜２６０の上に存在する３層目の金属配線層のパターンについて説明する。なお図１７においては斜線を付した領域が３層目の金属配線層である。
図示するように、第２方向に沿ったストライプ形状の金属配線層２７０が形成されている。金属配線層２７０は、１組のワード線及びセレクトゲート線毎（ＷＬ０とＳＧ１の１組、ＷＬ１とＳＧ１の１組、…毎）に設けられている。そして、対応するセレクトゲート線に電気的に接続されている第２層目の金属配線層２６０と、コンタクトプラグＣＰ７によって接続されている。すなわち、各金属配線層２７０は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のシャント配線として機能する。また、金属配線層２７０は、ワード線ＷＬの中央部と、該ワード線ＷＬに対応するセレクトゲート線ＳＧの中央部との間の領域に形成されている。換言すれば、メモリセルＭＣの中央部を通過する。従って、複数の金属配線層２７０は、第１方向に沿った互いの間隔が、等間隔となるよう配置されている。そして、金属配線層２７０は、第２方向で隣接する第２素子領域群ＡＡＧ２間で共通接続されている。金属配線層２７０の一端はセレクトゲートデコーダ３０に接続され、他端は、レプリカセルアレイＲＣＡ上を通過して書き込み用デコーダ２０に接続されている。
次に、図１４及び図１８を用いて、３層目の金属配線層２７０の上に存在する４層目の金属配線層のパターンについて説明する。なお図１８においては斜線を付した領域が４層目の金属配線層である。
図示するように、第１方向に沿ったストライプ形状の金属配線層２８０、２９０が形成されている。金属配線層２８０は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）、及びレプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１として機能する。また金属配線層２９０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）、及びレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬとして機能する。そして、２本の金属配線層２８０と１本の金属配線層２９０で一組を為している。金属配線層２８０は、２本のローカルビット線ＬＢＬ０、ＬＢＬ１の一組、または２本のローカルビット線ＬＢＬ２、ＬＢＬ３の一組に対応して設けられ、金属配線層２９０は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３の一組に対応して設けられている。
なお、上記図面において、レプリカセルアレイＲＣＡ内にソースコンタクトエリアＳＣＡを設けても良い。
次に、上記構成のフラッシュメモリの断面構造について説明する。まず、プライムセルアレイＰＣＡにおける第２素子領域群ＡＡＧ２の断面構造について、図１９乃至図２５を用いて説明する。図１９乃至図２３はそれぞれ、図１４におけるＸ１−Ｘ１’線方向、Ｘ２−Ｘ２’線方向、Ｘ３−Ｘ３’線方向、Ｘ４−Ｘ４’線方向、Ｘ５−Ｘ５’線方向に沿った断面図であり、図２４、図２５はそれぞれ、図１４におけるＹ１−Ｙ１’線、Ｙ２−Ｙ２’線に沿った断面図である。
図示するように、ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２中には素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。ｐ型ウェル領域２０１の素子領域ＡＡ上には、ゲート絶縁膜３００が形成され、ゲート絶縁膜３００上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜３００上に形成された多結晶シリコン層３１０、多結晶シリコン層３１０上に形成されたゲート間絶縁膜３２０、及びゲート間絶縁膜３２０上に形成された多結晶シリコン層３３０を有している。ゲート間絶縁膜３２０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。
メモリセルトランジスタＭＴにおいては、図１９、図２２に示すように、多結晶シリコン層３１０は隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層３３０は、隣接する素子領域ＡＡ間で共通接続され、コントロールゲート（ワード線ＷＬ）として機能する。
選択トランジスタＳＴにおいては、図２０、図２１に示すように、多結晶シリコン膜３１０、３２０は、隣接する素子領域ＡＡ間で共通接続されている。そして、多結晶シリコン層３１０、３３０が、セレクトゲート線ＳＧとして機能する。但し、実質的にセレクトゲート線として機能するのは、多結晶シリコン層３１０のみである（詳細は後述する）。
そして隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、不純物拡散層３４０が形成されている。不純物拡散層３４０は、隣接するトランジスタ同士で共用されている。
前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むプライムセルＰＣは、次のような関係を有して形成されている。すなわち、隣接するプライムセルＰＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層３４０を共有している。従って、隣接する２つのプライムセルＰＣ、ＰＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層３４０を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層３４０を中心にして、対称に配置されている。
そして、ｐ型ウェル領域２０２上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜３５０が形成されている。層間絶縁膜３５０中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）３４０に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜３５０上には、コンタクトプラグＣＰ１に接続される金属配線層２１０が形成されている。金属配線層２１０は、ソース線ＳＬとして機能する。また、層間絶縁膜３５０中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）３４０に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜３５０上には、コンタクトプラグＣＰ２に接続される金属配線層２２０が形成されている。
層間絶縁膜３５０上には、金属配線層２１０、２２０を被覆するようにして、層間絶縁膜３６０が形成されている。そして、層間絶縁膜３６０中には、金属配線層２２０に達するコンタクトプラグＣＰ４が形成されている（図２４参照）。そして、層間絶縁膜３６０上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２４０が形成されている（図２４参照）。金属配線層２４０は、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかとして機能する。また層間絶縁膜３６０内には金属配線層２１０に達するコンタクトプラグＣＰ５が形成されている（図２５参照、ソースコンタクト領域ＳＣＡ）。そして、層間絶縁膜３６０上には、複数のコンタクトプラグＣＰ５をビット線方向で共通接続する金属配線層２５０が形成されている（図２５参照、ソースコンタクト領域ＳＣＡ）。金属配線層２５０は、ソース線ＳＬの一部として機能する。
層間絶縁膜３６０上には、金属配線層２４０、２５０を被覆するようにして、層間絶縁膜３７０が形成されている。そして、層間絶縁膜３７０上には金属配線層２７０が形成されている。金属配線層２７０は、セレクトゲート線のシャント配線として機能するものであり、配線間は等間隔とされている。そして、層間絶縁膜３７０上には、金属配線層２７０を被覆するようにして、層間絶縁膜３８０が形成されている。
層間絶縁膜３８０上には、書き込み用グローバルビット線及び読み出し用グローバルビット線として機能する金属配線層２８０、２９０が形成され、更に層間絶縁膜３９０が形成されている。
次に、プライムセルアレイ内のスティッチ領域ＳＡ１の断面構造について、図２０、図２３及び図２６を用いて説明する。図２６は図１４におけるＹ３−Ｙ３’線に沿った断面図である。
図示するように、ｐ型ウェル領域２０２中には素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩ上に、メモリセルトランジスタＭＴのフローティングゲート３１０及びコントロールゲート３３０が形成されている。また、当該スティッチ領域ＳＡ１においてシャント領域ＳＡ２を有しないセレクトゲート線は、多結晶シリコン層３１０、３３０が除去されている（図２０参照）。すなわち、スティッチ領域ＳＡ１を挟んで、セレクトゲート線が分割されている。シャント領域ＳＡ２を有するセレクトゲート線は、当該スティッチ領域内においても、多結晶シリコン層３１０、３３０を含む積層ゲートが形成されている。そしてその積層ゲートは、隣接するセレクトゲート線に対して凸となるように形成されている（図２６参照）。更に、図２３及び図２６に示すように、シャント領域ＳＡ２内においては、多結晶シリコン層３３０及びゲート間絶縁膜３２０が除去されて、多結晶シリコン層３１０が露出されている。そして、当該領域における多結晶シリコン層３１０上に接するようにして、コンタクトプラグＣＰ３が形成されている。コンタクトプラグＣＰ３と多結晶シリコン層３３０との間は、絶縁膜３３１によって電気的に分離されている（図２３、図２６参照）。コンタクトプラグＣＰ３は、層間絶縁膜３５０表面から、多結晶シリコン層３１０に達するようにして形成される。
層間絶縁膜３５０上には、金属配線層２３０が形成されている。金属配線層２３０は、対応する選択トランジスタＳＴのゲート電極上部を被覆し、且つ、当該選択トランジスタに対応するメモリセルトランジスタＭＴの積層ゲート電極上部を被覆するように延設されている（図２６参照）。そして、対応する選択トランジスタＳＴに接続されたコンタクトプラグＣＰ３に接続されている。層間絶縁膜３５０上には、金属配線層２３０を被覆するようにして層間絶縁膜３６０が形成されている。層間絶縁膜３６０中には、金属配線層２３０に達するコンタクトプラグＣＰ６が形成され、層間絶縁膜３６０上にはコンタクトプラグＣＰ６と接続される金属配線層２６０が形成されている。金属配線層２６０も金属配線層２３０と同様に、対応する選択トランジスタＳＴのゲート電極上部を被覆し、且つ、当該選択トランジスタＳＴに対応するメモリセルトランジスタＭＴの積層ゲート電極上部を被覆するように延設されている（図２６参照）。層間絶縁膜３６０上には層間絶縁膜３７０が形成され、層間絶縁膜３７０中には金属配線層２６０に達するコンタクトプラグＣＰ７が形成されている。図２６に示すように、コンタクトプラグＣＰ７は、メモリセルの中央部に位置している。換言すれば、メモリセルトランジスタＭＴの積層ゲートの中央部と、選択トランジスタＳＴのゲート電極の中央部との間の領域上に形成されている。層間絶縁膜３７０上には、コンタクトプラグＣＰ７と接続された金属配線層２７０が形成されている。図２６に示されるように、複数の金属配線層２７０は、層間絶縁膜３７０上に等間隔に配置されている。そして、層間絶縁膜３７０上に、金属配線層２７０を被覆するようにして層間絶縁膜３８０、３９０が形成されている。
図２７は、シャント領域ＳＡ２の斜視図である。図示するように、セレクトゲート線を形成する積層ゲート構造が、一部幅広に形成されている。そして、幅広に形成された領域の一部における多結晶シリコン層３３０及びゲート間絶縁膜３２０が除去されて、多結晶シリコン層３１０が露出されている。この露出された多結晶シリコン層３１０に接触するようにして、コンタクトプラグＣＰ３が形成されている。更に、コンタクトプラグＣＰ３は、多結晶シリコン層３３０と電気的に分離されている。すなわち、多結晶シリコン層３３０は、シャント配線２７０とは電気的に分離されている。
次に、レプリカセルアレイＲＣＡについて説明する。まず、レプリカセルアレイＲＣＡおける第３素子領域群ＡＡＧ３の断面構造について、図２８及び図２９を用いて説明する。図２８及び図２９はそれぞれ、図１４におけるＸ６−Ｘ６’線方向、Ｙ４−Ｙ４’線方向に沿った断面図である。
図示するように、第３素子領域群ＡＡＧ３の構成は、プライムセルアレイＰＣＡにおける第１素子領域群と同じである。すなわち、ｐ型ウェル領域２０２中に素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。ｐ型ウェル領域２０１の素子領域ＡＡ上には、ゲート絶縁膜３００が形成され、ゲート絶縁膜３００上に、レプリカセルＲＣのメモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。
メモリセルトランジスタＭＴにおいては、多結晶シリコン層３１０は隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層３３０は、隣接する素子領域ＡＡ間で共通接続され、コントロールゲート（ワード線ＷＬ）として機能する。
選択トランジスタＳＴにおいては、多結晶シリコン膜３１０、３２０は、隣接する素子領域ＡＡ間で共通接続されている。そして、多結晶シリコン層３１０、３３０が、レプリカセレクトゲート線ＲＳＧとして機能する。但し、実質的にレプリカセレクトゲート線として機能するのは、多結晶シリコン層３１０のみである。
メモリセルトランジスタのコントロールゲートとなる多結晶シリコン層３３０は、プライムセルＰＣのコントロールゲートと共通接続されている。他方、レプリカセルＲＣのレプリカセレクトゲート線ＲＳＧとなる多結晶シリコン層３１０、３３０は、プライムセルアレイＰＣＡとレプリカセルアレイＲＣＡとの境界部分において、プライムセルＰＣのセレクトゲート線ＳＧとなる多結晶シリコン層３１０、３３０と分離されている。
そして隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、不純物拡散層３４０が形成されている。不純物拡散層３４０は、隣接するトランジスタ同士で共用されている。
前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むレプリカセルＲＣは、次のような関係を有して形成されている。すなわち、隣接するレプリカセルＲＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層３４０を共有している。従って、隣接する２つのレプリカセルＲＣ、ＲＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層３４０を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層３４０を中心にして、対称に配置されている。
層間絶縁膜３６０上には、セレクトゲート線ＳＧのシャント配線２７０が形成されている。しかし、シャント配線２７０と、レプリカセレクトゲート線ＲＳＧとなる多結晶シリコン層３１０、３３０とは電気的に分離されている。そして層間絶縁膜３８０上には、レプリカ書き込み用グローバルビット線及びレプリカ読み出し用グローバルビット線として機能する金属配線層２８０、２９０が形成されている。
次に、レプリカセルアレイＲＣＡ内のスティッチ領域ＳＡ３の断面構造について、図２８及び図３０を用いて説明する。図３０は図１４におけるＹ５−Ｙ５’線に沿った断面図である。
図示するように、スティッチ領域ＳＡ３内には、レプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）のシャント領域ＳＡ４及び素子領域ＡＡが形成されている。シャント領域ＳＡ４の構造は、セレクトゲート線ＳＧのシャント領域ＳＡ２と同じである（図２７、図３０参照）。すなわち、レプリカセレクトゲート線ＲＳＧの一部である多結晶シリコン層３３０及びゲート間絶縁膜３２０が除去されて、多結晶シリコン層３１０が露出されている。そして、当該領域における多結晶シリコン層３１０上に接するようにして、コンタクトプラグＣＰ３が形成されている。コンタクトプラグＣＰ３と多結晶シリコン層３３０との間は、絶縁膜３３１によって電気的に分離されている。コンタクトプラグＣＰ３は、層間絶縁膜３５０表面から、多結晶シリコン層３１０に達するようにして形成される。
また、スティッチ領域ＳＡ３内には素子領域ＡＡが形成されており、層間絶縁膜３５０内には、素子領域ＡＡに達するコンタクトプラグＣＰ８が形成されている（図２８参照）。層間絶縁膜３５０上には、金属配線層４００が形成されている。金属配線層４００は、コンタクトプラグＣＰ３とコンタクトプラグＣＰ８とを接続する。すなわち、レプリカセレクトゲート線ＲＳＧとなる多結晶シリコン層３１０は、コンタクトプラグＣＰ３、ＣＰ８、及び金属配線層４００を介在して、ｐ型ウェル領域２０２に接続されている。
層間絶縁膜３５０上には層間絶縁膜３６０、３７０が順次形成され、層間絶縁膜３７０上に、シャント配線２７０が形成されている。また、スティッチ領域ＳＡ３内にもワード線ＷＬ０〜ＷＬ（４ｍ−１）が形成されている。シャント配線２７０及びワード線ＷＬ０〜ＷＬ（４ｍ−１）は、スティッチ領域ＳＡ３を通過して書き込み用デコーダ２０に接続される。他方、レプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）となる多結晶シリコン層３１０、３３０は、レプリカセルアレイＲＣＡ内にのみ形成されている。
次に、読み出し制御回路８０内のディスチャージ回路８１の備える電流源回路８７の構成について、図３１乃至図３４を用いて説明する。図３１は、電流源回路８７の平面図であり、図３２乃至図３４はそれぞれ、図３１におけるＸ７−Ｘ７’線方向、Ｙ６−Ｙ６’線方向、Ｙ７−Ｙ７’線方向に沿った断面図であり、
図示するように、メモリセルアレイ１０と同様に、ｐ型半導体基板２００の表面内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２の表面内には複数の素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩによって周囲を取り囲まれ、長手方向が第１方向に沿ったストライプ形状の領域が素子領域ＡＡとなっている。また、ｐ型ウェル領域２０２上には、複数の素子領域ＡＡを跨ぐようにして、第１方向に直交する第２方向に沿ったストライプ形状のゲート電極４１０、４２０が形成されている。ゲート電極４１０、４２０はそれぞれ、ＭＯＳトランジスタ８７−１、８７−２のゲート電極として機能するものである。ゲート電極４１０、４２０は、プライムセルＰＣ及びレプリカセルＲＣの選択トランジスタＳＴと同様のスタック構造を有している。すなわち、ゲート電極４１０は、ｐ型ウェル領域２０２上にゲート絶縁膜４１１を介在して形成された多結晶シリコン層４１２と、多結晶シリコン層４１２上にゲート間絶縁膜４１３を介在して形成された多結晶シリコン層４１４とを備えている。そして、多結晶シリコン層４１２、４１４は、隣接する素子領域ＡＡ間で共通接続されている。但し、実質的にゲート電極として機能するのは多結晶シリコン層４１２である。そして、ｐ型ウェル領域２０２の表面内に、ＭＯＳトランジスタ８７−１、８７−２のソース領域及びドレイン領域として機能する不純物拡散層４８０が形成されている。ＭＯＳトランジスタ８７−１のソース領域は、ＭＯＳトランジスタ８７−２のドレイン領域と、不純物拡散層４３０を共有する。
なお、複数の素子領域ＡＡ上に、複数のＭＯＳトランジスタが形成されているが、ＭＯＳトランジスタ８７−１、８７−２として機能するのはそのうちのいずれかのみであり、その他のＭＯＳトランジスタは、ダミーのＭＯＳトランジスタであり、電流源回路８７として実質的な機能を有するものではない。
ゲート電極４１０、４２０は、電流源回路８７の端部まで引き出され、プライムセルＰＣやレプリカセルＲＣのシャント領域ＳＡ２、ＳＡ４と同一の構造を有する領域が形成されている。すなわち、素子分離領域ＳＴＩ上において、ゲート電極４１０、４２０は幅広になるように形成され、多結晶シリコン層４１４、４２４及びゲート間絶縁膜４１３、４２３が除去されている。
そして、上記ＭＯＳトランジスタ群を被覆するようにして、ｐ型ウェル領域２０２上に層間絶縁膜３５０が形成されている。層間絶縁膜３５０中には、ＭＯＳトランジスタ４８０の不純物拡散層４８０に達するコンタクトホールＣＰ９、ＣＰ１０が形成されている。コンタクトホールＣＰ９は、ＭＯＳトランジスタ８７−１のドレイン、及びＭＯＳトランジスタ８７−１と同一行にあるダミーＭＯＳトランジスタのドレインに接続される。他方、コンタクトホールＣＰ１０は、ＭＯＳトランジスタ８７−２のソース、及びＭＯＳトランジスタ８７−２と同一行にあるダミーＭＯＳトランジスタのソースに接続される。更に、多結晶シリコン層４１４、４２４及びゲート間絶縁膜４１３、４２３が除去された領域においては、層間絶縁膜３５０中に、多結晶シリコン層４１２、４２２に達するコンタクトプラグＣＰ１１が形成されている。
層間絶縁膜３５０上には、島状の金属配線層４３０が形成されている。互いに離隔された金属配線層４３０は、それぞれコンタクトプラグＣＰ９またはＣＰ１０と接している。更に層間絶縁膜３５０上には、金属配線層４７０が、コンタクトプラグＣＰ１１に接続されるようにして形成されている。すなわち、ゲート電極４１０の多結晶シリコン層４１２と、ゲート電極４２０の多結晶シリコン層４２２とは、コンタクトプラグＣＰ１１及び金属配線層４７０を介在して、電気的に接続されている。
層間絶縁膜３５０上には、上記金属配線層４３０、４７０を被覆するようにして層間絶縁膜３６０が形成されている。層間絶縁膜３６０中には、コンタクトプラグＣＰ９に接続された金属配線層４３０に接するコンタクトプラグＣＰ１１、及びコンタクトプラグＣＰ１０に接続された金属配線層４３０に接するコンタクトプラグＣＰ１２が形成されている。
層間絶縁膜３６０上には、長手方向が第１方向に沿ったストライプ形状の金属配線層４４０、４５０、４６０が形成されている。金属配線層４４０は、ＭＯＳトランジスタ８７−１に電気的に接続されたコンタクトプラグＣＰ１１に接し、金属配線層４５０は、ＭＯＳトランジスタ８７−２に電気的に接続されたコンタクトプラグＣＰ１２に接する。金属配線層４６０は、ダミーＭＯＳトランジスタに接続されたコンタクトプラグＣＰ１１、ＣＰ１２に接する。そして金属配線層４４０はレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬに接続され、金属配線層４５０は接地電位に接続されている。上記金属配線層４４０、４５０、４６０を被覆するようにして、層間絶縁膜３６０上には層間絶縁膜３７０が形成されている。
上記のように、電流源回路８７は、メモリセルアレイ１０内のメモリセルブロックＢＬＫと同様の構成を有しており、メモリセルブロックの一部を電流源回路８７として流用できる。この際、メモリセルトランジスタＭＴ及び選択トランジスタＳＴは、それぞれ電流源回路８７のＭＯＳトランジスタ８７−１、８７−２のいずれかとして機能できる。そして、メモリセルアレイ１０内の金属配線層２２０及びローカルビット線を、それぞれ電流源回路８７の金属配線層４３０及び金属配線層４４０、４５０、４６０として用いることができる。
次に、上記構成の２Ｔｒフラッシュメモリ３の動作について、図３５を用いて以下説明する。図３５は、リセット信号Ｒｅｓｅｔ、データ信号、ＶＰＩ、及びＶＮＥＧＰＲＧのタイミングチャートである。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“１”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“０”データが書き込まれている状態と定義する。
＜初期動作＞
まず、初期動作について図３６を用いて説明する。初期動作とは、データの書き込み、読み出し、及び消去などにあたって、最初に行われる動作のことである。初期動作は、図３５において、時刻ｔ１までの間に行われる。また図３６は、初期動作時における、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に対応した書き込み用セレクタ５０、書き込み回路６０、及びスイッチ群１００の回路図である。なお以下では、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）に対応する選択回路５１内のＭＯＳトランジスタ５２、５３のゲートを、それぞれノードＢ０〜Ｂ（２ｎ−１）、ノードＡ０〜Ａ（２ｎ−１）と呼ぶことにする。また、レプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１に対応する選択回路５１内のＭＯＳトランジスタ５２、５３のゲートを、それぞれノードＢ０’Ｂ１’、ノードＡ０’Ａ１’と呼ぶことにする。また、図３６では書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に対応する回路ブロックのみを図示しているが、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１を、レプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０、Ｗ＿ＷＧＢＬ１に置き換えれば、レプリカセルアレイＲＣＡにおける図になる。
まず初期動作にあたっては、ＶＰＩ及びＶＮＥＧＰＲＧは０Ｖとされる。またリセット信号ＲｅｓｅｔはＶcc１（＝３Ｖ）とされる。すると、スイッチ群１００内におけるリセットトランジスタ１０２がオン状態となる。従って、全てのラッチ回路６１の入力ノードにはＶＮＥＧＰＲＧ＝０Ｖが与えられる。すると、インバータ６２、６３の低電圧側の電源電圧はＶＮＥＧＰＲＧ＝０Ｖであるので、全てのラッチ回路６１の入力ノードは０Ｖ、出力ノードはＶcc１となる。すなわち、ノードＢ０〜Ｂｎ及びノードＢ０’、Ｂ１’は０Ｖ、ノードＡ０〜Ａｎ及びノードＡ０’、Ａ１’はＶcc１となる。従って、全ての選択回路５１内において、ＭＯＳトランジスタ５２がオフ状態、ＭＯＳトランジスタ５３がオン状態となる。その結果、ＭＯＳトランジスタ５３のソースから、各書き込み用グローバルビット線ＷＧＢＬ０〜ＢＬｎ及びレプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１には０Ｖが与えられる。
以上のように、初期動作において、ラッチ回路の入力ノードに０Ｖが与えられる。
＜データラッチ動作＞
次に、データラッチ動作について図３７を用いて説明する。データラッチ動作とは、データの書き込みにあたって、各ラッチ回路６１に対して、書き込みデータを入力する動作のことである。データラッチ動作は、図３５において、時刻ｔ１〜ｔ２の間に行われる。また図３７は、データラッチ動作時における、プライムセルアレイＰＣＡに対応した書き込み用セレクタ５０、書き込み回路６０、及びスイッチ群１００の回路図である。
まずデータラッチ動作にあたって、リセット信号Ｒｅｓｅｔが０Ｖとされ、各書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）に対応するＭＯＳトランジスタ１０１の電流経路の一端に書き込みデータが入力される。ＭＯＳトランジスタ１０１の電流経路の一端には、“０”書き込み（フローティングゲートに電子を注入）する場合には０Ｖが印加され、“１”書き込み（フローティングゲートに電子を注入しない場合）には３Ｖが印加される。また、ＶＰＩ及びＶＮＥＧＰＲＧは依然として０Ｖである。すると、リセット信号Ｒｅｓｅｔが０Ｖとされたことにより、全てのＭＯＳトランジスタ１０２はオフ状態となる。また、全てのＭＯＳトランジスタ１０１はオン状態とされている。
図３７の例では、書き込み用グローバルビット線ＷＧＢＬ０に接続されたメモリセルに“０”データを書き込み、書き込み用グローバルビット線ＷＧＢＬ１に接続されたメモリセルに“１”データに書き込む場合を例に挙げている。
まず書き込み用グローバルビット線ＷＧＢＬ０に着目して、“０”データを書き込む場合について説明する。図３７に示すように、ＭＯＳトランジスタ１０１の電流経路の一端には０Ｖが与えられる。しかし、ＭＯＳトランジスタ１０１のゲート電位も０Ｖであるので、ＭＯＳトランジスタ１０１はカットオフの状態にある。従って、ラッチ回路６１内のデータは初期状態と変わらない。よって、ノードＡ０はＶcc１、ノードＢ０は０Ｖである。そのため、書き込み用グローバルビット線ＷＧＢＬ０に対応した選択回路５１内では、ＭＯＳトランジスタ５３がオン状態、ＭＯＳトランジスタ５２がオフ状態となり、書き込み用グローバルビット線ＷＧＢＬ０には、ＭＯＳトランジスタ５３のソースからＶＮＥＧＰＲＧ＝０Ｖが与えられる。
次に書き込み用グローバルビット線ＷＧＢＬ１に着目して、“１”データを書き込む場合について説明する。図３７に示すように、ＭＯＳトランジスタ１０１の電流経路の一端には３Ｖが与えられる。すると、ＭＯＳトランジスタ１０１はオン状態であるので、この３Ｖはラッチ回路の入力ノードに達する。すると、ＶＮＥＧＰＲＧ＝０Ｖであるので、ノードＡ１の電位はＶcc１から０Ｖへ変化し、ノードＢ１の電位は０ＶからＶcc１に変化する。従って、書き込み用グローバルビット線ＷＧＢＬ１に対応する選択回路５１内においては、ＭＯＳトランジスタ５３がオフ状態となり、ＭＯＳトランジスタ５２がオン状態となる。その結果、書き込み用グローバルビット線ＷＧＢＬ１には、ＭＯＳトランジスタ５２のソースからＶＰＩ＝０Ｖが与えられる。
なお、２Ｔｒフラッシュメモリにデータをストアさせる際、レプリカセルの全ては書き込み非選択とされる。従って、レプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１に対応する書き込み用セレクタ５０、書き込み回路６０、及びスイッチ群１００の動作は、上記プライムセルアレイＰＣＡにおける書き込み用グローバルビット線ＷＧＢＬ１の場合と同様である。すなわち、ＭＯＳトランジスタ１０１の電流経路の一端に３Ｖが与えられる。その結果、選択回路５１内において、ＭＯＳトランジスタ５２はオン状態となる。よって、レプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１には、ＭＯＳトランジスタ５２のソースからＶＰＩ＝０Ｖが与えられる。
以上のように、データラッチ動作においては、“１”書き込みを行うメモリセルに対応したラッチ回路内のデータが、初期状態から反転される。すなわち、“０”書き込み（電子を注入）するときには、実質的にはデータは外部から入力されず、“１”書き込み（電子を注入しない＝非選択）するときには、データを外部から取り込む。
＜書き込み動作＞
次に書き込み動作について図３８及び図３９を用いて説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたプライムセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたプライムセルの２つである。また、選択ワード線に接続されたレプリカセルには、必ず“１”データが書き込まれる。言い換えれば、レプリカセルが保持しているデータは書き換えられない。
書き込み動作は、図３５において、時刻ｔ４以降に行われる。また図３８は、書き込み動作時におけるプライムセルアレイＰＣＡ、書き込み用セレクタ５０、書き込み回路６０、及びスイッチ群１００の回路図であり、図３９はレプリカセルアレイＲＣＡ、書き込み用セレクタ５０、書き込み回路６０、及びスイッチ群１００の回路図である。図３８において、ワード線ＷＬ０、及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ローカルビット線ＬＢＬ２に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。換言すれば、ローカルビット線ＬＢＬ０に接続されたメモリセルが選択され、ローカルビット線ＬＢＬ２に接続されたメモリセルが非選択とされる。
まず書き込み動作にあたって、リセット信号Ｒｅｓｅｔは依然として０Ｖである。そして、時刻ｔ３においてＶＮＥＧＰＲＧがＶＢＢ１（＝−６Ｖ）とされ、時刻ｔ４でＶＰＩがＶＢＢ２（＝−３．５Ｖ）とされる。負電位ＶＢＢ１及びＶＢＢ２は、ライトステートマシーン１２０の命令によって電圧発生回路１３０が出力する。なお、ＶＰＩの電位は、ＶＢＢ２ではなく、その他の負電位ＶＢＢ３であっても良い。
すると、ラッチ回路６１内のインバータ６２、６３の低電圧側の電源電圧が０ＶからＶＢＢ１に変化するから、ノードＢ０、ノードＡ１、並びにノードＢ１’の電位は、０ＶからＶＢＢ１に変化する。そして、書き込み用グローバルビット線ＷＧＢＬ０に対応する選択回路５１ではＭＯＳトランジスタ５３がオン状態、書き込み用グローバルビット線ＷＧＢＬ１及びレプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１に対応する選択回路５１内ではＭＯＳトランジスタ５２がオン状態である。そして、ＭＯＳトランジスタ５２、５３のソース電位は、それぞれＶＰＩ＝ＶＢＢ２、ＶＮＥＧＰＲＧ＝ＶＢＢ１であるから、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１にはそれぞれＶＢＢ１、ＶＢＢ２が与えられ、レプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１にはＶＢＢ２が与えられる。
そして、書き込み用デコーダ２０が、ワード線ＷＬ０を選択して、選択ワード線ＷＬ０に正電圧ＶＰＰ（１０Ｖ）を印加すると共に、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−６Ｖ）を印加する。更に書き込み用デコーダ２０は、メモリセルが形成されている基板（ｐ型ウェル領域２０２）にＶＢＢ１を与える。また、全てのレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）は、ｐ型ウェル領域２０２と同電位、すなわち負電位ＶＢＢ１とされる。
また、カラムデコーダ４０は、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫに対応する第１カラムセレクタＷＣＳに接続された２本の書き込み用カラム選択線のうち、書き込み用カラム選択線ＷＣＳＬ０を選択する。これにより、第１カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１、１３がオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、書き込み用グローバルビット線ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。更に、レプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、レプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。
また、選択ワード線ＷＬ０を含まないメモリセルブロックＢＬＫに対応する書き込み用セレクタＷＳＥＬに接続された書き込み用カラム選択線は、全て非選択とされる。そのため、選択ワード線を含まないメモリセルブロックＢＬＫに対応する第１カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１〜１４はオフ状態とされる。また、カラムデコーダ４０は、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）を非選択とする。これにより、全ての第２カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５〜１８はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬ及びレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬと、ローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。
上記の結果、プライムセルアレイＰＣＡでは、第１カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１を介して、書き込み用グローバルビット線ＷＧＢＬ０から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０に、書き込み電圧（ＶＢＢ１）が与えられる。更に、ＭＯＳトランジスタ１３を介して、書き込み用グローバルビット線ＷＧＢＬ１から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ２に、書き込み禁止電圧ＶＰＩ（ＶＢＢ２）が与えられる。他方、レプリカセルアレイＲＣＡでは、第１カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１を介して、レプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０に、書き込み禁止電圧ＶＰＩが与えられる。また、第１カラムセレクタＷＣＳ内のＭＯＳトランジスタ１３を介して、レプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ１から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ２に、書き込み禁止電圧ＶＰＩが与えられる。
その結果、書き込み用グローバルビット線ＷＧＢＬ１及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではない（ＶＰＰ−ＶＢＢ２＝６．５Ｖ）ため、フローティングゲートに電子は注入されない。すなわち、プライムセルＰＣの閾値は負の値を維持する。同じく、レプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのフローティングゲートにも電子は注入されない。従って、レプリカセルＲＣの閾値は負の値を維持する。
他方、書き込み用グローバルビット線ＷＧＢＬ０及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分である（ＶＰＰ−ＶＢＢ１＝１６Ｖ）ため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。そして、実質的にデータのストレージに用いられるのはプライムセルアレイＰＣＡのみであり、レプリカセルアレイＲＣＡには常時“０”データが書き込まれる。すなわち、書き込み動作によってレプリカセルＲＣの閾値は変化することは無く、レプリカセルＲＣには実質的にデータは書き込まれない。
＜消去動作＞
次に消去動作について、図４０を用いて説明する。図４０は、消去動作時におけるプライムセルアレイＰＣＡ、書き込み用セレクタ５０、書き込み回路６０、及びスイッチ群１００の回路図である。消去動作時におけるレプリカセルアレイＲＣＡの様子も、図４０と同様である。データの消去は、ウェルを共通とする全てのメモリセルから一括して行われる。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。
消去動作にあたっては、リセット信号Ｒｅｓｅｔが０Ｖとされ、全書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）及び全レプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１に対応するＭＯＳトランジスタ９１の電流経路の一端に３Ｖが印加される。また、ＶＰＩはＶcc１であり、ＶＮＥＧＰＲＧは０Ｖである。すると、リセット信号Ｒｅｓｅｔが０Ｖとされたことにより、全てのＭＯＳトランジスタ９２はオフ状態となる。また、全てのＭＯＳトランジスタ９１はオン状態とされている。従って、ラッチ回路５１の入力ノードには３Ｖが与えられる。すると、ＶＮＥＧＰＲＧ＝０Ｖであるので、ノードＡ０〜Ａｎ、Ａ０’、Ａ１’の電位は０Ｖ、ノードＢ０〜Ｂｎ、Ｂ０’、Ｂ１’の電位はＶcc１となる。従って、全選択回路５１内においては、ＭＯＳトランジスタ４２、４３がカットオフ状態となる。従って、全書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）及び全レプリカ書き込み用グローバルビット線Ｒ＿ＷＧＢＬ０、Ｒ＿ＷＧＢＬ１は、ラッチ回路５１及びＶＮＥＧＰＲＧ並びにＶＰＩと電気的に分離されて、フローティングの状態となる。
そして、カラムデコーダ４０は、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）及び読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）を非選択とし、“Ｌ”レベルを与える。従って、全てのＭＯＳトランジスタ１１〜１８がオフ状態となる。
また書き込み用デコーダ２０は、選択ブロック内における全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）に負電圧ＶＢＢ１を印加し、全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に正電位ＶＰＰを印加する。更に書き込み用デコーダ２０は、メモリセルアレイが形成されるｐ型ウェル領域２０２にＶＰＰを印加する。従って、レプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）の電位はＶＰＰとなる。
その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。これにより、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に接続された全てのプライムセルＰＣ及びレプリカセルＲＣの閾値電圧が負となり、データが消去される。
以上のようにして、一括してデータが消去される。
＜読み出し動作＞
次に読み出し動作について図４１、図４２を用いて説明する。図４１は、２Ｔｒフラッシュメモリ３のプライムセルアレイＰＣＡ及び読み出しユニット７１の回路図であり、図４２は、レプリカセルアレイＲＣＡ及び読み出し制御回路８０の回路図である。図４１は、ローカルビット線ＬＢＬ０とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示しており、図４２はその際におけるレプリカセルアレイＲＣＡの様子を示している。
本実施形態においてデータはプライムセルアレイＰＣＡのみから読み出され、レプリカセルアレイＲＣＡからは読み出されない。そしてデータは、メモリセルブロックＢＬＫあたり１つのプライムセルＰＣから読み出される。但し１つのメモリセルブロックＢＬＫあたり複数本の読み出し用グローバルビット線が存在する場合には、その数だけデータが読み出される。
まず図４１に示すように、セレクトゲートデコーダ３０が、セレクトゲート線ＳＧ０を選択（“Ｈ”レベル：Ｖcc＝３Ｖ）する。また、書き込み用デコーダ２０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）を非選択（０Ｖ）とし、ｐ型ウェル領域２０２の電位ＶＰＷを０Ｖとする。更に、ソース線ドライバ９０は、ソース線の電位を０Ｖとする。
そして、カラムデコーダ４０は、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する第２カラムセレクタＲＣＳに接続された、４本の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のうち、読み出し用カラム選択線ＲＣＳＬ０を選択する。これにより、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する第２カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５がオン状態とされる。また、信号ＩＳＯが“Ｈ”レベルとされて、ＭＯＳトランジスタ７２がオン状態となる。その結果、読み出し用グローバルビット線ＲＧＢＬ０と、ローカルビット線ＬＢＬ０とが電気的に接続される。但し、選択セレクトゲート線ＳＧ０を含まないメモリセルブロックＢＬＫに対応する第２カラムセレクタＲＣＳに接続される全ての読み出し用カラム選択線は非選択とされる。
またカラムデコーダ４０は、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）を非選択とする。これにより、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）内の４つのＭＯＳトランジスタ１１〜１４の全てがオフ状態とされる。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。
上記の結果、１つのメモリセルブロックＢＬＫ当たり、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれか１本は、第２カラムセレクタＲＣＳ、読み出し用グローバルビット線、及びＭＯＳトランジスタ７２を介して、センスアンプ７４に接続される。
そして、読み出し用グローバルビット線ＲＧＢＬの電位変化をセンスアンプ７４が増幅することによって、データの読み出しが行われる。すなわち、読み出し用グローバルビット線ＲＧＢＬ０に例えば３．０Ｖが印加される。すると、選択ワード線ＷＬ０及び選択ローカルビット線ＬＢＬ０に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、読み出し用グローバルビット線ＲＧＢＬ０からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。
なお、レプリカセルアレイＲＣＡでは、レプリカセレクトゲート線ＲＣＡ０〜ＲＣＡ（４ｍ−１）が０Ｖとされている。従って、選択ワード線ＷＬ０に接続されたレプリカセルＲＣからはデータは読み出されない。
上記読み出し動作について、図４３及び図４４を用いて詳細に説明する。図４３は読み出し動作のフローチャートであり、図４４は読み出し動作時における各種信号のタイミングチャートである。以下では説明の簡略化の為に、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）を単にＲＧＢＬと表記する。
まず読み出し動作にあたって、読み出し用グローバルビット線ＲＧＢＬ及びレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬと、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかが接続される。またディスチャージ回路８１がオフ状態（ＭＯＳトランジスタ８７−１、８７−２がオフ状態：図１２参照）とされる。更に、バイアス電圧ＢＩＡＳが“Ｈ”レベル、信号／ＰＲＥ−ｃｎｔ、／ＰＲＥが“Ｌ”レベルとされる。従って、第１プリチャージ回路７３のＭＯＳトランジスタＱ１、Ｑ２、第２プリチャージ回路８３のＭＯＳトランジスタＱ１１、Ｑ１２がオン状態とされる。その上で、信号ＩＳＯが“Ｈ”レベルとされ、ＭＯＳトランジスタ８２がオン状態とされる（ステップＳ１０、時刻ｔ１）。これにより、読み出し用グローバルビット線ＲＧＢＬ及びレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬは、それぞれ第１、第２プリチャージ回路７３、８４によってプリチャージされる（ステップＳ１１）。
第１、第２プリチャージ回路７３、８４は同一のプリチャージ能力（電圧供給能力）を有している。そして、読み出し用グローバルビット線ＲＧＢＬに存在する寄生容量は、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬに存在する寄生容量よりも小さい。従って、読み出し用グローバルビット線ＲＧＢＬの電位上昇率は、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬよりも大きい。よって、読み出し用グローバルビット線ＲＧＢＬの電位は、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬよりも先に、センスアンプ７４のデータ判定閾値Ｖthまで上昇する。図４４の例であると、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電位がＶthに達するのに時間Δｔ１だけかかる（時刻ｔ３）のに対し、読み出し用グローバルビット線ＲＧＢＬの電位がＶthに達するのにかかる時間（時刻ｔ２）はΔｔ２（＜Δｔ１）である。
読み出し制御回路８０内の信号発生回路８４は、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電位ＶＲＢＬを監視している（図４参照）。電位ＶＲＢＬがＶthより低い期間は、プリチャージ信号／ＰＲＥをアサート（“Ｌ”レベル）し続ける。電位ＶＲＢＬがＶthに達すると（ステップＳ１２、時刻ｔ３）、プリチャージ信号／ＰＲＥをネゲートする（“Ｈ”レベルとする）。プリチャージ信号／ＰＲＥが“Ｈ”レベルとされることで、読み出し用グローバルビット線ＲＧＢＬのプリチャージが終了する（ステップＳ１３、時刻ｔ４）。前述の通り、この時点でＶＲＢＬはＶthを越えている。また、時刻ｔ３以降にプリチャージ信号／ＰＲＥ−ｃｎｔも“Ｈ”レベルとされ、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬのプリチャージが終了する。
次に、セレクトゲートデコーダ３０がいずれかのセレクトゲート線ＳＧを選択すると共に、ディスチャージ回路８１がオン状態とされる（ステップＳ１４、時刻６）。ディスチャージ回路８１がオン状態とされる際には、電圧発生回路８８が一定電圧Ｖrefを出力する。この電圧Ｖrefが出力されることで、電流源回路８７のＭＯＳトランジスタ８７−１、８７−２がオン状態となる。
セレクトゲートデコーダ３０によってセレクトゲート線ＳＧが選択されることにより、プライムセルＰＣに保持されたデータが、読み出し用グローバルビット線ＲＧＢＬに読み出される。また同時にディスチャージ回路８１がオン状態とされることで、電流源回路８７によってレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電荷が放電される（ステップＳ１５、時刻ｔ６）。この際、全レプリカセレクトゲート線ＲＳＧは０Ｖである。
選択セレクトゲート線に接続されたプライムセルＰＣが“０”データを保持している場合、読み出し用グローバルビット線ＲＧＢＬの電位ＶＢＬはプリチャージ電位を維持する。他方、“１”データを保持している場合には、電位ＶＢＬはプリチャージ電位から０Ｖに向かって下降する。またレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電位ＶＲＢＬの電位は、レプリカセルＲＣの閾値にかかわらず、０Ｖに向かって下降する。そして、読み出し用グローバルビット線ＲＧＢＬの電位下降率は、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬよりも大きい。よって、“１”データを保持するプライムセルに接続された読み出し用グローバルビット線ＲＧＢＬの電位は、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬよりも先に、センスアンプ７４のデータ判定閾値Ｖthまで下降する。なぜなら、読み出し用グローバルビット線ＲＧＢＬに存在する寄生容量は、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬに存在する寄生容量よりも小さいため、読み出し用グローバルビット線ＲＧＢＬの方が、レプリカ読み出し用グローバルビット線ＲＧＢＬよりもディスチャージに要する時間が短くするからである。図４４の例であると、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電位がプリチャージレベルからＶthに達するのに必要な時間がΔｔ３である（時刻ｔ８）のに対し、読み出し用グローバルビット線ＲＧＢＬの電位がプリチャージレベルからＶthに達するのに必要な時間はΔｔ４（＜Δｔ３）である（時刻ｔ７）。
読み出し制御回路８０内の信号発生回路８４は、電位ＶＲＢＬがＶthより高い期間は、読み出し終了信号Ｒｅａｄ−ｅｎｄをネゲート（“Ｌ”レベル）し続ける。電位ＶＲＢＬがＶthに達すると（ステップＳ１６、時刻ｔ８）、読み出し終了信号Ｒｅａｄ−ｅｎｄをアサートする（“Ｈ”レベルとする；ステップＳ１７、時刻ｔ８）。読み出し終了信号Ｒｅａｄ−ｅｎｄが“Ｈ”レベルとされることで、センスアンプ７４は、その時点での電位ＶＢＬに基づいて読み出しデータを確定させる（ステップＳ１８、時刻ｔ９）。より具体的には、時刻ｔ９においてフリップフロップに格納されているデータが読み出しデータとして確定する。すなわちセンスアンプ７４は、時刻ｔ９において、電位ＶＢＬがＶthを越えていれば“０”データと判定し、Ｖthを越えていなければ“１”データと判定する。前述の通り、プライムセルＰＣが“１”データを保持していた場合、読み出し終了信号Ｒｅａｄ−ｅｎｄが“Ｈ”レベルとされる時点で電位ＶＢＬはＶthより低下している。
そしてセンスアンプ７４は、時刻ｔ９で確定した読み出しデータを、時刻ｔ１０において、出力信号ＯＵＴとして出力する。
上記のようなフラッシュメモリによれば、下記（１）乃至（９）の効果が得られる。
（１）データの読み出し精度を向上できる（その１）。
上記構成であるとデータの読み出し精度を向上できる。この点について、図４５を用いて説明する。図４５は、プリチャージ信号／ＰＲＥ、セレクトゲート線ＳＧ電位、読み出し終了信号Ｒｅａｄ−ｅｎｄ、“０”読み出し時の読み出し用グローバルビット線ＲＧＢＬ電位、及び“１”読み出し時の読み出し用グローバルビット線ＲＧＢＬ電位のタイミングチャートである。
（１−１）“０”データ読み出し時について
まず“０”読み出し時について説明する。従来の読み出し方法であると、ビット線のプリチャージ時間が短すぎる場合があった。図４５の例であると、ビット線の電位がセンスアンプのデータ判定閾値Ｖthまで上昇する前の時刻ｔ２でプリチャージが終了してしまう場合があった。この場合、ビット線電位（プリチャージ電位）がＶthよりも低いため、メモリセルに保持されているデータが“０”データであっても、センスアンプは読み出しデータを“１”データであると誤判定してしまう。
しかし上記構成であると、読み出し用グローバルビットのプリチャージが終了するのは、レプリカ読み出し用グローバルビット線がＶthに達した後である。そしてこの時点では、読み出し用グローバルビット線の電位は確実にＶthを越えている。従って、読み出しデータを正確に判定することができる。この点につき、図４６を用いて説明する。図４６は、プリチャージ時のプライムセルアレイＰＣＡ、レプリカセルアレイＲＣＡ、読み出し回路７０、及び読み出し制御回路８０の模式的な回路図である。
読み出し用グローバルビット線ＲＧＢＬのプリチャージは第１プリチャージ回路７３によって行われ、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬのプリチャージは第２プリチャージ回路８３によって行われる。そして、第１、第２プリチャージ回路は、互いに同一のプリチャージ能力を有している。従って、プリチャージに必要な時間は、読み出し用グローバルビット線Ｒ＿ＲＧＢＬ及びレプリカ読み出し用グローバルビット線ＲＧＢＬに存在する寄生容量によって決まる。寄生容量が大きいほど、プリチャージに時間がかかる。
前述の通り、プライムセルアレイＰＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量は、レプリカセルアレイＲＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量よりも小さい。すなわち、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬに存在する寄生容量ＣＲ＿ＲＧＢＬは、読み出し用グローバルビット線ＲＧＢＬに存在する寄生容量ＣＲＧＢＬよりも大きい。従って、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬをプリチャージするのに要する時間は、読み出し用グローバルビット線ＲＧＢＬをプリチャージするのに要する時間よりも長い。
そして信号発生回路８４は、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電位に基づいて、プリチャージ信号／ＰＲＥを生成している。より具体的に言えば、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電位がセンスアンプ７４のデータ判定閾値Ｖthを越えてから、プリチャージ信号／ＰＲＥをネゲートする。言い換えれば、プリチャージに最も時間のかかるビット線（レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬ）の電位がＶthを超えて初めてプリチャージ信号／ＰＲＥをネゲートする。従って、プリチャージ信号／ＰＲＥがネゲートされた時点においては、メモリセルアレイ１０に含まれる全てのビット線（読み出し用グローバルビット線及びレプリカ読み出し用グローバルビット線）の電位がＶthを超えている。よって、ビット線の電位を確実にプリチャージすることが可能となる。
また上記効果は、レプリカセルアレイＲＣＡは、信号ＩＳＯを制御するセレクトゲートデコーダ３０から最も遠い位置にあるということにも起因する。データの読み出し動作、より具体的にはプリチャージ動作は、信号ＩＳＯが“Ｈ”レベルとされることにより分離用ＭＯＳトランジスタ７２、８２がオン状態になって初めてスタートする。すると、読み出し制御回路８０内の分離用ＭＯＳトランジスタ８２は、読み出し回路７０内のＭＯＳトランジスタ７２の全てよりセレクトゲートデコーダ３０から遠いため、ＭＯＳトランジスタ８２がオン状態となるのは、ＭＯＳトランジスタ７２の全てがオン状態になった後である。すなわち、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬのプリチャージは、全ての読み出し用グローバルビット線ＲＧＢＬのプリチャージがスタートした後である。そして、信号発生回路８４は、最も遅くプリチャージが始まるレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電位を基準にしてプリチャージ信号／ＰＲＥを制御する。従って、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬよりも先にプリチャージの始まる読み出し用グローバルビット線ＲＧＢＬの電位を確実にＶth以上にすることができる。
（１−２）“０”データ読み出し時について
次に“１”読み出し時について説明する。従来の読み出し方法であると、読み出し時間が短すぎる場合があった。図４５の例であると、ビット線の電位がセンスアンプのデータ判定閾値Ｖthまで下降する前の時刻ｔ５で、メモリセルからのデータの読み出しが終了してしまう場合があった。この場合、ビット線電位がＶthよりも高いため、メモリセルに保持されているデータが“１”データであっても、センスアンプは読み出しデータを“０”データであると誤判定してしまう。
しかし上述した構成であると、プライムセルからのデータの読み出しが終了するのは、レプリカ読み出し用グローバルビット線のディスチャージを開始してから、該レプリカ読み出し用グローバルビット線電位がＶthまで下降した後である。そしてこの時点では、読み出し用グローバルビット線の電位は確実にＶthより低下している。従って、読み出しデータを正確に判定することができる。この点につき、図４７を用いて説明する。図４７は、ディスチャージ時のプライムセルアレイＰＣＡ、レプリカセルアレイＲＣＡ、読み出し回路７０、及び読み出し制御回路８０の模式的な回路図である。
読み出し用グローバルビット線ＲＧＢＬのディスチャージは、選択されたプライムセルＰＣによって行われ、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬのプリチャージはディスチャージ回路８１によって行われる。そして、ディスチャージ回路８１内の電流源回路８７は、メモリセルと同一の構成を有している。従って、電流源回路８７とプライムセルＰＣとは、互いに同一のディスチャージ能力を有している。よって、ディスチャージに必要な時間は、読み出し用グローバルビット線Ｒ＿ＲＧＢＬ及びレプリカ読み出し用グローバルビット線ＲＧＢＬに存在する寄生容量によって決まる。寄生容量が大きいほど、ディスチャージに時間がかかる。
前述の通り、寄生容量ＣＲ＿ＲＧＢＬは寄生容量ＣＲＧＢＬよりも大きい。従って、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬをディスチャージするのに要する時間は、読み出し用グローバルビット線ＲＧＢＬをディスチャージするのに要する時間よりも長い。
そして信号発生回路８４は、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電位に基づいて、読み出し終了信号Ｒｅａｄ−ｅｎｄを生成している。より具体的に言えば、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電位がセンスアンプ７４のデータ判定閾値Ｖthより低下してから、読み出し終了信号Ｒｅａｄ−ｅｎｄをアサートする。言い換えれば、ディスチャージに最も時間のかかるビット線（レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬ）の電位がＶthより低下して初めて読み出し終了信号Ｒｅａｄ−ｅｎｄをアサートする。従って、読み出し終了信号Ｒｅａｄ−ｅｎｄがアサートされた時点においては、レプリカ読み出し用グローバルビット線、及び“１”データを保持する選択プライムセルが接続された全ての読み出し用グローバルビット線の電位がＶthよりも低下している。このようにして、“１”データが読み出されたビット線の電位が確実にＶthよりも低下した後に、読み出し終了信号Ｒｅａｄ−ｅｎｄをアサートすることができる。
（２）データの読み出し精度を向上できる（その２）。
上記構成であると、レプリカセレクトゲート線ＲＳＧはセレクトゲート線と分離され、且つｐ型ウェル領域２０２に接続されている。そして、読み出し動作時には、全てのレプリカセレクトゲート線ＲＳＧが０Ｖとされる。従って、読み出し動作時における全てのレプリカセルＲＣはオフ状態である。このような構成とすることで、レプリカセルＲＣを、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬのディスチャージに使用しないようにすることができる。
従来のようにレプリカセルＲＣをディスチャージの為に使用する場合、当然ながらディスチャージする際の電流供給能力はレプリカセルの閾値電圧に依存する。そして閾値電圧はフローティングゲートに注入された電子の割合によって決まる。従って、この場合にはディスターブによるレプリカセルの閾値電圧の変化によって、ディスチャージする際のレプリカセルの電流供給能力が変化してしまう。その結果、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬを常時一定の電圧変化率でディスチャージすることが困難であった。
しかし本構成例ではレプリカセルをディスチャージに使用しないため、上記問題を解決できる。その代わり、電流源回路８７によってレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬのディスチャージを行っている。電流源回路８７はレプリカセルＲＣと同一の構成を有しているが、フローティングゲートにゲート電圧が印加される。従って電流源回路８７は、レプリカセルＲＣのようなディスターブによる影響を受けず、常時一定の電圧変化率でレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬをディスチャージできる。その結果、データの読み出し精度を向上できる。
（３）データの読み出し速度を向上できる。
上記（１）と同時に、データの読み出し速度を向上することができる。この点につき、再び図４５を用いて説明する。図４５では、読み出し用グローバルビット線ＲＧＢＬの電位が略ＶＤＤに達するまでプリチャージを行い、且つ０Ｖに達するまでディスチャージを行う場合を例に挙げて示している。しかし、上記（１）の効果は、図４５における時刻ｔ３の時点でプリチャージを終了し、時刻ｔ６の時点でディスチャージを終了しても得られる。すなわち、時刻ｔ３でプリチャージを終了しても、読み出し用グローバルビット線ＲＧＢＬの電位はＶthを超えている。また時刻ｔ６でディスチャージを終了しても、読み出し用グローバルビット線ＲＧＢＬの電位はＶthを下回っている。従って、時刻ｔ３の時点でセレクトゲートを選択してディスチャージを行い、時刻ｔ６の時点でディスチャージを終了して読み出しデータを確定させても、正確な読み出しができる。すなわち、プリチャージ及びディスチャージの期間に余計なマージンを設ける必要が無い。従って、読み出し動作速度を格段に向上させることができる。
（４）製造プロセスの複雑化を招くことなく上記効果（１）乃至（３）が得られる。
上記構成であると、レプリカセルアレイＲＣＡ、読み出し制御回路８０を設けている。しかし、レプリカセルアレイＲＣＡの構成はプライムセルアレイＰＣＡとほぼ同一の構成である。また読み出し制御回路８０内の第２プリチャージ回路８３は読み出し回路７０の第１プリチャージ回路７３と同一の構成である。更に、読み出し制御回路８０内の電流源回路８７はメモリセルアレイ１０とほぼ同一の構成である。従って、レプリカセルアレイＲＣＡ及び読み出し制御回路８０は、それぞれプライムセルアレイＰＣＡ及び読み出し回路７０と同一プロセスで製造することができる。従って、製造プロセスの複雑化を招くことなく実施できる。
また、ディスチャージ回路８１内の電流源回路８７は、機能的には２つのＭＯＳトランジスタがあれば十分であるが、その場合には孤立パターンとなり、リソグラフィの信頼性が悪化する虞がある。従って、図３１を用いて説明したように、ダミーＭＯＳトランジスタを含む複数のＭＯＳトランジスタで電流源回路８７を形成することが望ましい。また電流源回路８７の構成はメモリセルアレイ１０とほぼ同様であるので、メモリセルアレイ１０内部に配置しても良い。
（５）書き込み速度を低下させることなく、誤書き込みの発生を抑制できる。
上記構成であると、フラッシュメモリ３は、ビット線毎に設けられた選択回路５１を備えている。そしてラッチ回路６１に保持されているデータに応じて、“０”書き込みの場合には（選択ビット線に対しては）、ＭＯＳトランジスタ５３の電流経路を介して、ビット線に負の書き込み電圧ＶＮＥＧＰＲＧ（ＶＢＢ１）を印加している。他方、“１”書き込みの場合には（非選択ビット線に対しては）、ＭＯＳトランジスタ５２の電流経路を介して、ビット線に書き込み禁止電圧ＶＰＩを印加している。そして、書き込み禁止電圧ＶＰＩの電圧値は、電圧発生回路１３０によって可変である。上述した構成例では書き込み禁止電圧ＶＰＩとして、ＶＢＢ２及びＶＢＢ３を用いる場合について説明したが、ＶＢＢ３はＶＢＢ２より大きな値でも小さな値でも良い。そして、ＶＢＢ２またはＶＢＢ３のうち、誤書き込み発生防止のために最適な方の電圧が、書き込み禁止電圧ＶＰＩとして与えられる。
例えば、ラッチ回路６３の電源電圧を、低電圧側及び高電圧側共に負電圧にしようとすると、インバータを形成するｐチャネルＭＯＳトランジスタのｎ型ウェル領域と半導体基板との間にフォワードバイアスが印加されることとなり、回路動作が不安定となる。しかし本構成例であると、共に、同一のｐ型ウェル領域上に形成された２つのｎチャネルＭＯＳトランジスタ５２、５３を含む選択回路５１を用いている。そのため、選択回路５１によって、共に負電圧となりうるＶＮＥＧＰＲＧ及びＶＰＩをビット線に印加することが可能となる。
従って、従来のように、誤書き込み発生防止のために例えばワード線の電位など他の電圧を変化させる必要が無く、ＶＢＢ２とＶＢＢ３とのいずれかを書き込み禁止電圧として選択し、またその電圧値を最適な値とするだけで、誤書き込み発生を抑制できる。
よって、書き込み速度を低下させることなく、誤書き込みの発生を抑制できる。また、書き込み禁止電圧ＶＰＩの値を複数の値に可変できることから、回路構成の自由度を向上できる。
（６）書き込み動作を簡略化できる。
上記構成であると、書き込み、消去動作にあたって、初期動作として、ラッチ回路５１のデータをイニシャライズしている。その結果、ラッチ回路５１の入力は“Ｌ”レベル、出力は“Ｈ”レベルとされる。
そしてデータラッチ動作において、ＭＯＳトランジスタ１０１には、“０”書き込みの際（選択ビット線）には０Ｖが与えられ、“１”書き込みの際（非選択ビット線）には３Ｖが与えられる。しかし、“０”書き込みの際にはＭＯＳトランジスタ１０１がカットオフとなるため、外部から与えられる“０”データは、実際にはラッチ回路６１に転送されない。すなわち、ラッチ回路６１内のデータは不変である。他方、“１”書き込みの際には、ＭＯＳトランジスタ１０１の電流経路を介して、“１”データがラッチ回路６１内に転送される。
すなわち、図３６に示すように、本構成例では初期動作を行ってラッチ回路６１のデータをイニシャライズしている。そして、“０”書き込みを行う場合は（選択ビット線に対しては）、イニシャライズされたデータに基づいて、選択回路５１が選択ビット線に書き込み電圧ＶＮＥＧＰＲＧを印加する。他方、“１”書き込みを行う場合は（非選択ビット線に対しては）、イニシャライズデータではなく外部から入力されたデータに基づいて、選択回路５１が非選択ビット線に書き込み禁止電圧ＶＰＩを印加する。
従って、「初期動作においてラッチ回路５１がイニシャライズされる」とは、「全ラッチ回路に“０”データを入力する」、と言い換えることができる。従って、データの書き込みの際には、“１”データを書き込む場合、すなわちフローティングゲートに電子を注入しない場合、更に言い換えれば非選択ビット線に対する場合にのみ、外部からデータを入力すれば良い。そして、“０”データを書き込む場合、すなわちフローティングゲートに電子を注入する場合、更に言い換えれば選択ビット線に対する場合には、外部からデータを入力する必要が無い。よって、書き込み動作を簡略化できる。
（７）フラッシュメモリの制御を簡略化できる。
上記構成であると、外部から入力される書き込みデータをラッチ回路６１に転送する転送ゲートを、ｐチャネルＭＯＳトランジスタ１０１のみで形成している。従って、転送ゲートをｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの組み合わせで形成する場合に比べて、回路面積を削減できる。更に、ｐチャネルＭＯＳトランジスタのゲートは、常時接地電位に設定しておけば良く、ゲート電位は一切制御する必要がない。従って、フラッシュメモリの制御が簡略化できる。
（８）フラッシュメモリの動作速度を向上できる。
上記構成であると、ビット線がローカルビット線とグローバルビット線（読み出し用グローバルビット線、書き込み用グローバルビット線）とに階層化されている。すなわち、複数のローカルビット線の各々に複数のメモリセルが接続され、複数のグローバルビット線の各々に複数のローカルビット線が接続されている。図３の例であると、１本の書き込み用グローバルビット線ＷＧＢＬに、第１カラムセレクタＷＣＳを介して２（ｍ−１）本のローカルビット線（ＬＢＬ０及びＬＢＬ１、またはＬＢＬ２及びＬＢＬ３）が接続されている。そしてローカルビット線ＬＢＬの各々に、４つのメモリセルが接続されている。また、１本の読み出し用グローバルビット線ＲＧＢＬには、第２カラムセレクタＲＣＳを介して４（ｍ−１）本のローカルビット線（ＬＢＬ０〜ＬＢＬ３）が接続されている。そして、ローカルビット線の各々に、４つのメモリセルが接続されている。
書き込み時においては、選択メモリセルが接続されたローカルビット線ＬＢＬだけが、書き込み用グローバルビット線ＷＧＢＬに接続される。選択メモリセルが接続されないローカルビット線ＬＢＬは、第１カラムセレクタＷＣＳによって書き込み用グローバルビット線ＷＧＢＬから電気的に分離されている。従って、１本の書き込み用グローバルビット線ＷＧＢＬから見えるのは、選択メモリセルを含む１本のローカルビット線だけ、すなわち４つのメモリセルだけである。よって、これらの４個のメモリセルＭＣだけが、書き込み用グローバルビット線ＷＧＢＬに存在する寄生容量の要因となる。選択メモリセルと同一列にあり、且つ異なるローカルビット線ＬＢＬに接続された非選択メモリセルは、書き込み用グローバルビット線の寄生容量の原因とはならない。従って、書き込み用グローバルビット線の寄生容量を大幅に削減することができる。読み出し時おいても同様である。
上記のように、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。
（９）読み出し速度を向上できる。
フラッシュメモリにおいては、書き込み時には、ＶＰＰ、ＶＢＢ１、ＶＢＢ２等、比較的高い電圧を取り扱う必要がある。この要求を満たすには、ゲート絶縁膜の厚い、高耐圧のＭＯＳトランジスタを使わなくてはならない。他方、読み出しの際に扱われる電圧は、書き込み時に比べて低い。従って、読み出し動作のことだけを考えれば、ゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタを使用することが望ましく、動作速度の観点からも、低耐圧のＭＯＳトランジスタを用いることが望ましい。
この点、上記構成であると、ローカルビット線が書き込み用グローバルビット線と読み出し用グローバルビット線とに接続されている。そして、メモリセルは、書き込み用グローバルビット線を介して書き込み回路６０に接続され、読み出し用グローバルビット線を介して読み出し回路７０に接続されている。すなわち、書き込み時の信号経路と、読み出し時の信号経路とが異なっている。従って、読み出し時の信号経路においては、読み出し用グローバルビット線とローカルビット線とを接続する第２カラムセレクタＲＣＳ以外の回路を、全てゲート絶縁膜の薄いトランジスタで形成できる。その結果、読み出し動作速度を向上できる。
（１０）書き込み動作の信頼性を向上できる。
上記（８）で説明したように、ビット線が階層化されている。特に書き込み経路について着目すれば、１本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む１本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。従って、選択メモリセルが接続されないローカルビット線には、書き込みデータに応じた電圧は印加されない。従って、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、セレクトゲート線とレプリカセレクトゲート線とを、ＭＯＳトランジスタによってスイッチングするものである。メモリセルアレイ以外の構成は上記第１の実施形態と同様であるので説明は省略する。図４８は、本実施形態に係る２Ｔｒフラッシュメモリ３の備えるメモリセルアレイ１０の回路図である。また図４９は、メモリセルアレイ１０、書き込み用デコーダ２０、及びセレクトゲートデコーダ３０の回路図である。
図示するように、本実施形態に係るメモリセルアレイ１０は、上記第１の実施形態で説明した構成において、以下のような変形を加えたものである。
（１）プライムセルアレイＰＣＡとレプリカセルアレイＲＣＡとの間に、ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）を、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設ける。
（２）セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の一端をセレクトゲートデコーダ３０に接続し、他端をそれぞれＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）の電流経路の一端に接続する。
（３）レプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）の一端を書き込み用デコーダ２０に接続し、他端をそれぞれＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）の電流経路の他端に接続する。
（４）ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）のゲートを、セレクトダミーラインＳＤＬに共通接続する。
次に、本実施形態に係るメモリセルアレイ１０の平面構造について図５０を用いて説明する。図５０は、メモリセルアレイ１０の一部領域の平面図である。
図示するように、プライムセルアレイＰＣＡ内の構成は第１の実施形態と同様である。また、レプリカセルアレイＲＣＡ内の第３素子領域群ＡＡＧ３の構成も第１の実施形態と同様である。レプリカセルアレイＲＣＡ内のスティッチ領域ＳＡ３は、第１の実施形態と異なり、プライムセルアレイＰＣＡ内のスティッチ領域ＳＡ１と同一の構成を有している。そして、第１の実施形態におけるシャント配線２７０は、プライムセルアレイＰＣＡとレプリカセルアレイＲＣＡとの境界部分にて分離され、レプリカセルアレイＲＣＡ内ではレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）のシャント配線２７１として機能する。なお、以後、プライムセルアレイＰＣＡとレプリカセルアレイＲＣＡとの境界部分を境界領域ＢＲと呼ぶことにする。
次に境界領域ＢＲについて説明する。境界領域ＢＲ内では、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）及びレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）は除去されている。他方、ワード線ＷＬ０〜ＷＬ（４ｍ−１）は境界領域ＢＲ内を通過している。セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）及びレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）が除去された領域に、対応するＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）が形成されている。すなわち、長手方向が第２方向に沿った素子領域ＡＡが形成されている。そして、２本のワード線に挟まれた隣接する２つの素子領域を跨ぐようにして、第１方向に沿ったストライプ形状のゲート電極３１１が形成されている。このゲート電極３１１は、第１方向に沿ったストライプ形状の金属配線層２５１に共通接続され、金属配線層２５１はセレクトダミーラインＳＤＬとして機能する。
また、ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）のソース及びドレインの一方に、対応するセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のシャント配線２７０が、コンタクトプラグＣＰ１９、ＣＰ２０、及び金属配線層２３２、２６２を介在して接続されている。更に、ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）のソース及びドレインの他方に、対応するレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）のシャント配線２７１が、コンタクトプラグＣＰ２１、ＣＰ２２、及び金属配線層２３３、２６３を介在して接続されている。
次に、上記構成のメモリセルアレイ１０の断面構造について説明する。図５１及び図５２はそれぞれ、図５０におけるＸ９−Ｘ９’線、Ｙ８−Ｙ８’線に沿った断面図である。
図示するように、プライムセルアレイＰＣＡの構成は第１の実施形態と同様であるので説明は省略する。またレプリカセルアレイＲＣＡ内における第３素子領域群ＡＡＧ３の構成も、シャント配線２７０をシャント配線２７１に置き換えただけであるので説明は省略する。次に、レプリカセルアレイＲＣＡ内におけるスティッチ領域ＳＡ３について説明する。
図示するように、スティッチ領域ＳＡ３は、スティッチ領域ＳＡ１とほぼ同様の構成を有している。すなわち、ｐ型ウェル領域２０２内に素子分離領域ＳＴＩが形成され、レプリカセレクトゲート線ＲＳＧとなる多結晶シリコン層３１０、３３０が素子分離領域ＳＴＩ上まで引き出されている。シャント領域ＳＡ４においては、多結晶シリコン層３３０及びゲート間絶縁膜３２０が除去されており、多結晶シリコン層３１０が露出されている。そして、当該領域における多結晶シリコン層３１０に接するようにして、コンタクトプラグＣＰ１５が形成されている。コンタクトプラグＣＰ１５と多結晶シリコン層３３０との間は、絶縁膜３３１によって電気的に分離されている。コンタクトプラグＣＰ１５は、層間絶縁膜３５０表面から多結晶シリコン層３１０に達するようにして形成される。
層間絶縁膜３５０上には、金属配線層２３１及び層間絶縁膜３６０が形成されている。金属配線層２３１はコンタクトプラグＣＰ１５毎に設けられ、対応するコンタクトプラグＣＰ１５に接続されている。そして、層間絶縁膜３６０中にはコンタクトプラグＣＰ１６が形成されている。コンタクトプラグＣＰ１６は金属配線層３６０毎に設けられ、対応する金属配線層２３１に接続されている。
層間絶縁膜３６０上には、金属配線層２６１及び層間絶縁膜３７０が形成されている。金属配線層２６１はコンタクトプラグＣＰ１６毎に設けられ、対応するコンタクトプラグＣＰ１６に接続されている。そして、層間絶縁膜３７０中にはコンタクトプラグＣＰ１７が形成されている。コンタクトプラグＣＰ１７は金属配線層２６１毎に設けられ、対応する金属配線層２６１に接続されている。
そして、層間絶縁膜３７０上に、レプリカセレクトゲート線ＲＳＧのシャント配線として機能する金属配線層２７１が形成されている。金属配線層２７１は、対応するコンタクトプラグＣＰ１７に接続されている。なお、シャント領域ＳＡ４の構造は、図２７に示した構成と同じである。
次に境界領域ＲＢの断面構造について説明する。図５１及び図５２に示すように、境界領域ＢＲ内におけるｐ型ウェル領域２０２上に、ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）が形成されている。すなわち、ｐ型ウェル領域２０２の表面領域内に、ソース及びドレインとして機能する不純物拡散層３４１が形成されている。そして、ソース・ドレイン間のｐ型ウェル領域２０２上に、ゲート絶縁膜３０１を介在してゲート電極（多結晶シリコン層）３０１が形成されている。層間絶縁膜３５０中には、ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）毎に設けられたコンタクトプラグＣＰ１９、ＣＰ２１が形成され、層間絶縁膜３５０上にコンタクトプラグＣＰ１９、ＣＰ２１毎に設けられた金属配線層２３２、２３３が形成されている。層間絶縁膜３６０中には、金属配線層２３２、２３３毎に設けられたコンタクトプラグＣＰ２０、ＣＰ２２が形成され、層間絶縁膜３６０上にコンタクトプラグＣＰ２０、ＣＰ２２毎に設けられた金属配線層２６２、２６３が形成されている。層間絶縁膜３６０中には、金属配線層２６２、２６３毎に設けられたコンタクトプラグＣＰ２３、ＣＰ２４が形成されている。
そして、ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）のソース、ドレインのいずれか一方は、コンタクトプラグＣＰ１９、ＣＰ２０、ＣＰ２３、及び金属配線層２３２、２６２を介在して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のシャント配線２７０に接続されている。またＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）のソース、ドレインのいずれか他方は、コンタクトプラグＣＰ２１、ＣＰ２２、ＣＰ２４、及び金属配線層２３３、２６３を介在して、レプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）のシャント配線２７１に接続されている。
以上のように、境界領域ＲＢにおいて、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のシャント配線２７０が、レプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）のシャント配線２７１と、それぞれＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）の電流経路を介して接続されている。そしてシャント配線２７０はセレクトゲートデコーダ３０に接続され、シャント配線２７１は書き込み用デコーダ２０に接続されている。
次に、本実施形態に係る２Ｔｒフラッシュメモリ３の動作について説明する。基本的な動作は第１の実施形態と同様であるので、ここでは書き込み動作、消去動作、及び読み出し動作について、特にＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）に着目して説明する。図５３乃至図５５はそれぞれ、書き込み動作、消去動作、読み出し動作時の様子を示す回路図である。
＜書き込み動作＞
まず書き込み動作について図５３を用いて説明する。図示するように、書き込み動作時には、セレクトダミーラインＳＤＬに“Ｈ”レベル（例えばＶcc＝３Ｖまたは０Ｖ）が与えられる。従って、ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）はオン状態となり、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）とレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）とは電気的に接続される。
そして、書き込み用デコーダ２０によって、負電圧ＶＢＢ１がレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）に与えられ、更にセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）にも与えられる。
＜消去動作＞
次に消去動作について図５４を用いて説明する。図示するように、消去動作時にも、セレクトダミーラインＳＤＬに“Ｈ”レベル（＞ＶＰＰ）が与えられる。従って、ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）はオン状態となり、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）とレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）とは電気的に接続される。
そして、書き込み用デコーダ２０によって、正電圧ＶＰＰがレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）に与えられ、更にセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）にも与えられる。
＜読み出し動作＞
次に読み出し動作について図５５を用いて説明する。図示するように消去動作時には、セレクトダミーラインＳＤＬに“Ｌ”レベル（例えば０Ｖまたは負電位ＶＢＢ１）が与えられる。従って、ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）はオフ状態となり、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）とレプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）とは電気的に分離される。
そして、セレクトゲートデコーダ３０によって、正電圧Ｖcc１が選択セレクトゲート線ＳＧ０に印加され、非選択セレクトゲート線ＳＧ１〜ＳＧ（４ｍ−１）には０Ｖが与えられる。他方、レプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）は電気的にフローティングの状態となる。従って、選択セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線ＳＧ１〜ＳＧ（４ｍ−１）及び全レプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）に接続された選択トランジスタＳＴはオフ状態となる。
以上のように、本実施形態に係る構成であっても、上記第１の実施形態と同様の動作が可能となり、上記効果（１）乃至（１０）が得られる。なお、ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）は、セレクトゲート線とレプリカセレクトゲート線との接続をスイッチング出来れば良く、配線の仕方は本実施形態の方法に限定されるものではない。
次に、この発明の第３の実施形態に係る半導体記憶装置及びその制御方法について説明する。本実施形態は、上記第１、第２の実施形態において、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬに存在する寄生容量を制御する方法に関するものである。
上記第１、第２の実施形態では、プライムセルアレイＰＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量は、レプリカセルアレイＲＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量よりも小さい。このように、レプリカセルアレイＲＣＡ内のローカルビット線の寄生容量を設定する方法について、図５６を用いて説明する。図５６は寄生容量を設定する方法のフローチャートである。本方法は、レプリカセルアレイＲＣＡ内において、“１”データを保持するメモリセル数を変化させる。
図示するように、本方法は、大まかには次の８つのステップを含んでいる。すなわち、
（１）イニシャライズ（ステップＳ２０）
（２）消去（ステップＳ３０）
（３）書き込み（ステップＳ４０）
（４）ベリファイ（ステップＳ５０）
ベリファイの結果、所定の結果が得られなかった場合、
（５）データ更新（ステップＳ６０） 及び上記（２）乃至（４）の繰り返し
ベリファイの結果、所定の結果が得られた場合、
（６）データ更新（ステップＳ７０）
（７）消去（ステップＳ８０）
（８）書き込み（ステップＳ９０）。
以下、詳細に説明する。
まずライトステートマシーン１２０が書き込みデータを設定する（ステップＳ２１）。本ステップにおける「書き込みデータ」とは、「レプリカセルアレイＲＣＡにおいて、何本のワード線に対して“０”書き込みを行うか」というデータである。そして、全ワード線本数をｌ＝（４ｍ−１）本だとすると、“０”データを書き込むワード線本数ｋを（ｌ／２）本と設定する。
次にライトステートマシーン１２０は消去モードに移行する（ステップＳ３１）。そして、ライトステートマシーン１２０の命令に従って、電圧生成回路１３０が、消去に必要な電圧を発生する（ステップＳ３２）。そして、チップ内の全てのプライムセル及びレプリカセルのデータが消去される（“１”データが書き込まれる、ステップＳ３３）。その結果、全てのプライムセル及びレプリカセルの閾値は負の値となる。
次にライトステートマシーン１２０は書き込みモードに移行する（ステップＳ４１）。そしてライトステートマシーン１２０は、ステップＳ２１で設定した書き込みデータをロードする（ステップＳ４２）。更にライトステートマシーン１２０の命令に従って、電圧生成回路１３０が、書き込みに必要な電圧を発生する（ステップＳ４３）。そして、ステップＳ４２でロードした書き込みデータに応じた本数のワード線に対して、“０”データを書き込む（ステップＳ４４）。書き込み動作は、上記第１の実施形態で説明した通りであるが、通常の書き込み動作とは異なり、プライムセルアレイＰＣＡに対してはデータの書き込みは行われない。すなわち、全ての書き込み用グローバルビット線には書き込み禁止電圧ＶＰＩが印加される。そして“０”データはレプリカセルアレイＲＣＡに対してのみ行われる。また、複数本のワード線に接続されたレプリカセルＲＣ対して同時に書き込みが行われる。すなわち、図３９において、複数のワード線に対して、正電圧ＶＰＰが印加される。その結果、ｋ本のワード線に接続されたレプリカセルＲＣの閾値が正に変化する。
次にライトステートマシーン１２０はベリファイモードに移行する（ステップＳ５１）。そして、プライムセルＰＣ及びレプリカセルＲＣからデータを読み出し、その読み出しスピードを比較する（ステップＳ５２）。読み出しスピードとは、第１の実施形態で説明した図４４において、ディスチャージを開始する時刻ｔ６またはプリチャージを開始する時刻ｔ１を基準にして、読み出し用グローバルビット線ＲＧＢＬがＶthに達する時刻ｔ７までにかかる時間及びレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電位がＶthに達する時刻ｔ８までにかかる時間である。
ステップＳ５２の結果、プライムセルＰＣの読み出しスピードがレプリカセルＲＣの読み出しスピードより遅い場合（ステップＳ５３）、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの寄生容量は、読み出し用グローバルビット線ＲＧＢＬの寄生容量よりも小さい。従って、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの寄生容量を更に大きくなるよう設定をし直す必要がある。そこで、書き込みデータの再設定を行い、ｋ＝ｋ−α（α：任意の整数）とする（ステップＳ６２、Ｓ６３）。そして、ステップＳ２１〜Ｓ５３を繰り返す。すなわち、チップ一括消去した後、“０”書き込みを行うワード線本数を減らして、再度書き込みを行う。
ステップＳ５２の結果、プライムセルＰＣの読み出しスピードがレプリカセルＲＣの読み出しスピードより早い場合（ステップＳ５３）、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの寄生容量は、読み出し用グローバルビット線ＲＧＢＬの寄生容量よりも大きい。すなわち、この時点で、上記第１、第２の実施形態で説明した寄生容量の条件を満たしている。この場合、より正確な読み出し動作を行うために、読み出しマージンを設けるように、再度書き込みを行う。
まず、書き込みデータの再設定を行い、ｋ＝ｋ−β（β：任意の整数）とする（ステップＳ７１、Ｓ７２）。
次にライトステートマシーン１２０は消去モードに移行する（ステップＳ８１）。そして、ライトステートマシーン１２０の命令に従って、電圧生成回路１３０が、消去に必要な電圧を発生する（ステップＳ８２）。そして、チップ内の全てのプライムセル及びレプリカセルのデータが消去される（“１”データが書き込まれる、ステップＳ８３）。
次にライトステートマシーン１２０は書き込みモードに移行する（ステップＳ９１）。そしてライトステートマシーン１２０は、ステップＳ２１で設定した書き込みデータをロードする（ステップＳ９２）。更にライトステートマシーン１２０の命令に従って、電圧生成回路１３０が、書き込みに必要な電圧を発生する（ステップＳ９３）。そして、ステップＳ９２でロードした書き込みデータに応じた本数のワード線に対して、“０”データを書き込む（ステップＳ９４）。
以上により、ｋ本のワード線に接続されたレプリカセルＲＣの閾値が正に変化する。その結果、プライムセルアレイＰＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量は、レプリカセルアレイＲＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量よりも小さくなる。
上記方法について、図５７及び図５８を用いてより具体的に説明する。図５７はメモリセルアレイのブロック図であり、図５８は寄生容量の設定方法のフローチャートである。
図５７に示すように、メモリセルアレイ１０が、６４本のワード線ＷＬ０〜ＷＬ６３（ｌ＝６４）、及び３２本の読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３１を有している場合を仮定する。
まず、ライトステートマシーン１２０が書き込みデータを設定する（イニシャライズ、ステップＳ２０）。ワード線の本数は６４本であるので、ｋ＝６４／２＝３２である。またα、βをそれぞれ１０、５に設定する。α、βの数は一例に過ぎず、この値に限定されるものではない。
次に、メモリセルアレイ１０を一括消去する（ステップＳ３０）。そして、３２本のワード線に接続されたレプリカセルＲＣに対して“１”データを書き込む。引き続き、プライムセルＰＣ及びレプリカセルＲＣからデータを読み出した際、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬと読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３１の電位のタイムチャートが図５９に示すようであったとする。図示するように、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬは時刻ｔ６において、プリチャージレベルからＶthに達する。他方、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ２９は、時刻ｔ６より早い時刻ｔ５において、プリチャージレベルからＶthに達する。読み出し用グローバルビット線ＲＧＢＬ３０、ＲＧＢＬ３１はそれぞれ、時刻ｔ５より遅い時刻ｔ７、ｔ８で、プリチャージレベルからＶthに達する。すなわち、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの寄生容量は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ２９よりは大きいが、読み出し用グローバルビット線ＲＧＢＬ３０、ＲＧＢＬ３１よりは小さい（ステップＳ５０）。従って、所定の条件は未だ満たされていない。
そこで、ライトステートマシーン１２０は書き込みデータを再設定する（ステップＳ６０）。すなわち、ｋ＝ｋ−α＝３２−１０＝２２とする。
次にメモリセルアレイ１０を一括消去し（ステップＳ３０）、２２本のワード線に接続されたレプリカセルＲＣに対して“１”データを書き込む。引き続き、プライムセルＰＣ及びレプリカセルＲＣからデータを読み出した際、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬと読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３１の電位のタイムチャートが図６０に示すようであったとする。図示するように、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ２９だけでなく、読み出し用グローバルビット線ＲＧＢＬ３０の電位も、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬよりも早く、プリチャージレベルからＶthに達する。しかし、読み出し用グローバルビット線ＲＧＢＬ３１がＶthに達する時刻は、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬよりもまだ遅い。すなわち、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの寄生容量は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３０よりは大きいが、読み出し用グローバルビット線ＲＧＢＬ３１よりは小さい（ステップＳ５０）。従って、所定の条件は未だ満たされていない。
そこで、ライトステートマシーン１２０は書き込みデータを再設定する（ステップＳ６０）。すなわち、ｋ＝ｋ−α＝２２−１０＝１２とする。
次にメモリセルアレイ１０を一括消去し（ステップＳ３０）、１２本のワード線に接続されたレプリカセルＲＣに対して“１”データを書き込む。引き続き、プライムセルＰＣ及びレプリカセルＲＣからデータを読み出した際、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬと読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３１の電位のタイムチャートが図６１に示すようであったとする。図示するように、全ての読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３１が、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬよりも早く、プリチャージレベルからＶthに達する。すなわち、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの寄生容量は、全ての読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３１より大きい（ステップＳ５０）。従って、所定の条件がこの時点で初めて満たされる。
次に、ライトステートマシーン１２０は書き込みデータを再設定する（ステップＳ７０）。すなわち、ｋ＝ｋ−β＝１２−５＝７とする。そして、メモリセルアレイ１０を一括消去し（ステップＳ８０）、７本のワード線に接続されたレプリカセルＲＣに対して“１”データを書き込む。
以上で、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの寄生容量の設定が終了する。この状態で読み出し動作を行ったとすると、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３１及びレプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電位は図６２のように変化する。すなわち、図６１に示す場合より十分な余裕を持って、全ての読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ３１からのデータの読み出しが終了する。
上記のような方法によって、プライムセルアレイＰＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量を、レプリカセルアレイＲＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量よりも小さくすることができる。なお、上記実施形態では、“１”データを書き込むべきレプリカセルＲＣの個数によって、レプリカセルアレイＲＣＡ内の寄生容量を制御する場合を例に挙げて説明した。しかし、レプリカセルＲＣの個数だけでなく、レプリカセルＲＣを過消去状態にすることによっても、レプリカセルアレイＲＣＡの寄生容量を大きくすることができる。
また、上記方法によれば、プライムセルアレイＰＣＡ内における寄生容量のデータはレプリカセルアレイに書き込まれているものと見ることができる。従って、寄生容量のデータを保持させるためのヒューズ回路等が不要となり、余計なチップ面積の増大を回避することができる。
次に、この発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第３の実施形態で説明したフラッシュメモリを、その他の半導体メモリと同一のチップ上に混載したＬＳＩに係るものである。図６３は、本実施形態に係るシステムＬＳＩのブロック図である。
図示するように、システムＬＳＩ１は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００、２Ｔｒフラッシュメモリ３、ＭＣＵ７００、及びＩ／Ｏ回路８００を備えている。
ＮＡＮＤ型フラッシュメモリ５００は、画像データや映像データを保存するストレージ用のメモリとして用いられる。
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、ＬＳＩ１へアクセスするためのＩＤコードやセキュリティコードを保持する。
２Ｔｒフラッシュメモリ３は、ＭＣＵ７００が動作するためのプログラムデータを保持する。２Ｔｒフラッシュメモリ３は、上記第１乃至第３の実施形態で説明した通りである。
ＭＣＵ７００は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ３から読み出したプログラムに基づいた処理を行う。この際、ＭＣＵ７００は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ３にアクセスする。ＭＣＵ７００の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ５００に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ７００は、ＮＡＮＤ型フラッシュメモリ５００に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００から所定のデータを読み出す。そしてＭＣＵ７００は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ５００へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ５００へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ５００内のデータへのアクセスが行われる。すなわち、ＭＣＵ７００は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ５００へトリガをかけ、データの読み出し（書き込み）を行う。
Ｉ／Ｏ回路８００は、ＬＳＩ１と外部との信号の授受を制御する。
次に、上記ＬＳＩ１に含まれる３つの半導体メモリ５００、６００、３の構成について、以下説明する。
＜ＮＡＮＤ型フラッシュメモリ＞
図６４は、ＮＡＮＤ型フラッシュメモリ５００の備えるメモリセルアレイの回路図である。図示するように、メモリセルアレイは、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。
同一行にあるメモリセルトランジスタＭＴのコントロールゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。ワード線ＷＬ０〜ＷＬｍは図示せぬロウデコーダに接続される。また、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。ビット線ＢＬ０〜ＢＬｎは、図示せぬ書き込み回路及び読み出し回路に接続される。そして、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバに接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択できるのであれば、いずれか一方のみが設けられていても良い。
図６５は、ＮＡＮＤ型フラッシュメモリ５００の備えるメモリセルアレイの、ビット線方向に沿った断面図である。図示するように、ｐ型半導体（シリコン）基板２００上に、ゲート絶縁膜５０１が形成され、ゲート絶縁膜５０１上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜５０１上に形成された多結晶シリコン層５１０、多結晶シリコン層５１０上に形成されたゲート間絶縁膜５２０、ゲート間絶縁膜５２０上に形成された多結晶シリコン層５３０、及び多結晶シリコン層５３０上に形成されたシリサイド層５４０を有している。ゲート間絶縁膜５２０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層５１０はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層５３０及びシリサイド層５４０はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層５３０は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、図示せぬシャント領域でゲート間絶縁膜５２０の一部が除去されており、多結晶シリコン層５１０、５３０は電気的に接続されている。そして、多結晶シリコン層５１０、５３０及びシリサイド層５４０が、セレクトゲート線ＳＧＤ、ＳＧＳとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層５１０及び多結晶シリコン層５３０は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。
そして隣接するゲート電極間に位置する半導体基板２００表面内には、ソース・ドレイン領域として機能する不純物拡散層５０２が形成されている。不純物拡散層５０２は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層５０２は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層５０２は、２つの選択トランジスタＳＴ２のソース領域として機能する。また隣接する２つのメモリセルトランジスタＭＴ間の不純物拡散層５０２は、２つのメモリセルトランジスタＭＴのソース・ドレイン領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層５０２は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。他方、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層５０２は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。そして、選択トランジスタＳＴ１のドレイン領域５０２表面内、及び選択トランジスタＳＴ２のソース領域５０２表面内には、シリサイド層５０３が形成されている。なお、メモリセルトランジスタＭＴのソース・ドレイン領域５０２、選択トランジスタＳＴ１のソース領域５０２、及び選択トランジスタＳＴ２のドレイン領域５０２内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極（積層ゲート）の側面には、側壁絶縁膜５５０が形成されている。側壁絶縁膜６１０は、積層ゲートのソース領域に面する側及びドレイン領域に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、側壁絶縁膜５５０によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜５５０によって被覆されている。
そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜３５０が形成されている。層間絶縁膜３５０中には、選択トランジスタＳＴ２のソース領域５０２内に形成されたシリサイド層５０３に達するコンタクトプラグＣＰ３０が形成されている。そして層間絶縁膜３５０上には、コンタクトプラグＣＰ３０に接続される金属配線層５６０が形成されている。金属配線層５６０は、ソース線ＳＬとして機能する。また、層間絶縁膜３５０中には、選択トランジスタＳＴ１のドレイン領域５０２内に形成されたシリサイド層５０３に達するコンタクトプラグＣＰ３１が形成されている。そして層間絶縁膜３５０上には、コンタクトプラグＣＰ３１に接続される金属配線層５７０が形成されている。
層間絶縁膜３５０上には、金属配線層５６０、５７０を被覆するようにして、層間絶縁膜３６０が形成されている。そして、層間絶縁膜３６０中には、金属配線層５７０に達するコンタクトプラグＣＰ３２が形成されている。そして、層間絶縁膜３６０上には、複数のコンタクトプラグＣＰ３２に共通に接続された金属配線層５８０が形成されている。金属配線層５８０は、ビット線ＢＬとして機能する。
層間絶縁膜３６０上には、金属配線層５８０を被覆するようにして、層間絶縁膜３７０が形成されている。そして、層間絶縁膜３７０上には金属配線層５９０が形成されている。金属配線層５９０は、図示せぬ領域において、選択トランジスタＳＴ１、ＳＴ２のシリサイド層５４０に接続されており、セレクトゲート線ＳＧＤ、ＳＧＳのシャント配線として機能する。そして、層間絶縁膜３７０上には、金属配線層５９０を被覆するようにして、層間絶縁膜３８０が形成されている。
＜３Ｔｒ−ＮＡＮＤ型フラッシュメモリ＞
図６６は３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００の備えるメモリセルアレイの回路図である。図示するようにメモリセルアレイは、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。そして、メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。すなわち、ＮＡＮＤ型フラッシュメモリ６００に含まれるＮＡＮＤセルにおいて、メモリセルトランジスタＭＴを１個にしたものに等しい。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴのコントロールゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。そしてワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍは、図示せぬロウデコーダに接続される。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。ビット線ＢＬ０〜ＢＬｎは、図示せぬ書き込み回路及び読み出し回路に接続される。そして、メモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバに接続されている。
図６７は３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００の備えるメモリセルアレイの断面図である。図示するように、ｐ型半導体（シリコン）基板２００の素子領域ＡＡ上に、ゲート絶縁膜６０１が形成され、ゲート絶縁膜６０１上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜６０１上に形成された多結晶シリコン層６１０、多結晶シリコン層６１０上に形成されたゲート間絶縁膜６２０、ゲート間絶縁膜６２０上に形成された多結晶シリコン層６３０、及び多結晶シリコン層６３０上に形成されたシリサイド層６４０を有している。ゲート間絶縁膜６２０は、例えばＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層６１０はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層６３０及びシリサイド層６４０はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層６３０は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、図示せぬシャント領域でゲート間絶縁膜６２０の一部が除去されており、多結晶シリコン層６１０、６３０は電気的に接続されている。そして、多結晶シリコン層６１０、６３０及びシリサイド層６４０が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層６１０及び多結晶シリコン層６３０は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。すなわち、メモリセルトランジスタＭＴの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。
そして隣接するゲート電極間に位置する半導体基板２００表面内には、ソース・ドレイン領域として機能する不純物拡散層６０２が形成されている。不純物拡散層６０２は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層６０２は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層６０２は、２つの選択トランジスタＳＴ２のソース領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層６０２は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層６０２は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。そして、選択トランジスタＳＴ１のドレイン領域及び選択トランジスタＳＴ２のソース領域６０２の表面内には、シリサイド層６０３が形成されている。なお、メモリセルトランジスタＭＴのソース・ドレイン領域６０２、選択トランジスタＳＴ１のソース領域６０２、及び選択トランジスタＳＴ２のドレイン領域６０２内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタのゲート電極（積層ゲート）の側面には、側壁絶縁膜６５０が形成されている。側壁絶縁膜６５０は、積層ゲートのソース領域６０２に面する側及びドレイン領域６０２に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴの積層ゲート間の領域は、側壁絶縁膜６５０によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜６５０によって被覆されている。
そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜３５０が形成されている。層間絶縁膜３５０中には、選択トランジスタＳＴ２のソース領域６０２内に形成されたシリサイド層６０３に達するコンタクトプラグＣＰ４０が形成されている。そして層間絶縁膜３５０上には、コンタクトプラグＣＰ４０に接続される金属配線層６６０が形成されている。金属配線層６６０は、ソース線ＳＬとして機能する。また、層間絶縁膜６５０中には、選択トランジスタＳＴ１のドレイン領域６０２内に形成されたシリサイド層６０３に達するコンタクトプラグＣＰ４１が形成されている。そして層間絶縁膜３５０上には、コンタクトプラグＣＰ４１に接続される金属配線層６７０が形成されている。
層間絶縁膜３５０上には、金属配線層６６０、６７０を被覆するようにして、層間絶縁膜３６０が形成されている。そして、層間絶縁膜３６０中には、金属配線層６７０に達するコンタクトプラグＣＰ４２が形成されている。そして、層間絶縁膜３６０上には、複数のコンタクトプラグＣＰ４２に共通に接続された金属配線層６８０が形成されている。金属配線層６８０は、ビット線ＢＬとして機能する。
層間絶縁膜３６０上には、金属配線層６８０を被覆するようにして、層間絶縁膜３７０が形成されている。そして、層間絶縁膜３７０上には金属配線層６９０が形成されている。金属配線層６９０は、図示せぬ領域において、選択トランジスタＳＴ１、ＳＴ２のシリサイド層６４０に接続されており、選択ゲート線ＳＧＤ、ＳＧＳのシャント配線として機能する。そして、層間絶縁膜３７０上には、金属配線層６９０を被覆するようにして、層間絶縁膜３８０が形成されている。
＜２Ｔｒフラッシュメモリ＞
２Ｔｒフラッシュメモリ３の構成は、上記第１、第２の実施形態で説明した通りである。但し、図６８に示すように、多結晶シリコン層３３０上及び不純物拡散層３４０の表面内に、それぞれシリサイド層３３２、３４２を形成し、積層ゲートの側壁に側壁絶縁膜３３３を形成しても良い。メモリセルトランジスタＭＴにおいて、多結晶シリコン層３３０及びシリサイド層３３２はコントロールゲート（ワード線ＷＬ）として機能する。
シリサイド層３４０は、メモリセルトランジスタＭＴのドレイン領域３４０表面内、及び選択トランジスタＳＴのソース領域３４０表面内に形成されている。メモリセルトランジスタＭＴのソース領域３４０、及び選択トランジスタＳＴのドレイン領域３４０内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴと選択トランジスタＳＴの積層ゲート間の領域は、側壁絶縁膜３３３によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴのドレイン領域の上面は、側壁絶縁膜３３３によって被覆されている。
上記のように、本実施形態に係るシステムＬＳＩによれば、第１の実施形態で説明した（１）乃至（１０）の効果に加えて、更に以下の効果が得られる。
（１１）製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。
本構成及び製造方法であると、ＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００、及び２Ｔｒフラッシュメモリ３が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成できる。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、メモリセルトランジスタＭＴのフローティングゲート及びコントロールゲート、並びに選択トランジスタのセレクトゲートは、３つのフラッシュメモリ５００、６００、３間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成できる。従って、３種類の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。
（１２）システムＬＳＩを高性能化できる。
本実施形態に係るシステムＬＳＩは、上記説明したＮＡＮＤ型フラッシュメモリ５００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００、及び２Ｔｒフラッシュメモリ３を有している。
２Ｔｒフラッシュメモリ３は、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００と異なり、書き込み及び消去時に正電圧（ＶＰＰ＝１０Ｖ）と負電圧（ＶＢＢ１＝−６Ｖ）を用いている。すなわち、ロウデコーダに用いられるＭＯＳトランジスタのゲート絶縁膜に印加される電位差は、１０Ｖ若しくは−６Ｖとなる。従って、２Ｔｒフラッシュメモリ３が有するロウデコーダに使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００が有するロウデコーダに使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、２Ｔｒフラッシュメモリのロウデコーダを小型化できると共に、動作速度をＮＡＮＤ型フラッシュメモリ５００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００に比べて高速化できる。
また本実施形態では、上記２Ｔｒフラッシュメモリ３に、ＭＣＵ７００が動作するためのプログラムデータを格納している。すると、上記説明したように２Ｔｒフラッシュメモリは高速動作が可能である。従って、ＭＣＵ７００がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ３から直接読み出すことができる。その結果、ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化できると共に、動作速度を向上できる。
また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、消去単位がＮＡＮＤ型フラッシュメモリ５００ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６００は、上記コードデータを保持するのに最適な半導体メモリであると言うことができる。
また、従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、ウェアレベリングや論理で入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ５００内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ３に保持させ、ＭＣＵ７００によって上記制御を行わせれば良いからである。ＭＣＵ７００は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ５００に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ７００の能力と、本来ＭＣＵ７００が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ５００の制御を行っても良い。
上記のように、この発明の第１乃至第４の実施形態に係る半導体記憶装置であると、プライムセルアレイＰＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量は、レプリカセルアレイＲＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量よりも小さい。従って、読み出し時において、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬに存在する寄生容量は、読み出し用グローバルビット線ＲＧＢＬに存在する寄生容量よりも大きい。
そして、プリチャージ時においては、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬが、センスアンプのデータ判定閾値電圧Ｖthを超えた後に、読み出し用グローバルビット線ＲＧＢＬのプリチャージを終了させている。更に、データの読み出し終了時においては、レプリカ読み出し用グローバルビット線Ｒ＿ＲＧＢＬの電圧が、プリチャージ電位からＶthまで低下した後に、読み出し用グローバルビット線のデータを確定させている。
従って、プリチャージにおいては、読み出し用グローバルビット線ＲＧＢＬの電位を、確実にＶth以上にすることができる。また、“１”データの読み出し時においては、読み出し用グローバルビット線ＲＧＢＬの電位が確実にＶthを下回ってから、データを確定させることができる。よって、読み出しデータの誤判定を回避することができる。
また、プライムセルアレイＰＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量を、レプリカセルアレイＲＣＡ内におけるローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれの寄生容量よりも小さくするには、プライムセルアレイＰＣＡ内のローカルビット線ＬＢＬ０〜ＬＢＬ３に接続される、“１”データを保持するレプリカセルの数を制御すれば良い。また、過消去状態のレプリカセルを設けることによっても可能である。
なお、上記実施形態では、図１２に示すように、ディスチャージ回路８１を、電圧発生回路８８と、ＭＯＳトランジスタ８７−１、８７−２を含む電流源回路８７とを備えた例を挙げて説明した。しかし、ディスチャージ回路８１は、一定の時間変化率でレプリカ読み出し用グローバルビット線の電荷を放電できる構成であれば限られることはない。また図１２に示すディスチャージ回路８１のディスチャージ能力は、ＭＯＳトランジスタ８７−１、８７−２のサイズや、電圧Ｖrefの値によって変化させることが可能である。
また、第２の実施形態で説明したＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）は、図５０に示す平面パターンを有するものに限られず、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）と、レプリカセレクトゲート線ＲＳＧ０〜ＲＳＧ（４ｍ−１）とをスイッチングできれば良い。例えば図６９に示すような配置であっても良い。図６９は、ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）の平面パターンであり、簡単化のために配線はワード線、セレクトゲート線のシャント配線２７０、レプリカセレクトゲート線のシャント配線２７１、ゲート電極３１及びセレクトダミーラインＳＤＬのみ示している。
図示するように、第２の実施形態で説明した図５０と異なり、２つのＭＯＳトランジスタ１９−０、１９−１（１９−２及び１９−３、１９−４及び１９−５、…）が２本のワード線ＷＬ０、ＷＬ１間（ＷＬ２、ＷＬ３間、ＷＬ４、ＷＬ５間、…）に、第２方向に沿って並んで配置されている。そして、ゲート電極３１１はその長手方向が第２方向に沿って形成され、ソース領域、チャネル領域、ドレイン領域が第１方向に沿って形成されている。更に、セレクトゲート線のシャント配線２７０が、ＭＯＳトランジスタ１９−０、１９−１のソース、ドレインの一方に接続され、レプリカセレクトゲート線のシャント配線２７１が、他方に接続されている。
また、ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）のゲート電極３１１は、図７０及び図７１に示すように、プライムセル及びレプリカセルのゲートと同様に、多層ゲート構造を有していても良い。図７０、図７１はそれぞれ、ＭＯＳトランジスタ１９−０〜１９−（４ｍ−１）のゲート長方向、及びゲート幅方向に沿った断面図である。図示するように、ゲート電極３１１は、ゲート絶縁膜３０１上に形成された多結晶シリコン層３１２及び、多結晶シリコン層３１２上にゲート間絶縁膜３１３を介在して形成された多結晶シリコン層３１４を備えている。そして、一部領域において多結晶シリコン層３１４及びゲート間絶縁膜３１３が除去され、その領域に、コンタクトプラグＣＰ１８が多結晶シリコン層３１２に接するように形成されている。なお図７１の例であると、コンタクトプラグＣＰ１８は、シャント領域ＳＡ２のように、絶縁膜３１５によって多結晶シリコン層３１４と電気的に分離されている。しかし、両者が接している場合であっても良い。
また、上記実施形態においては、書き込み禁止電圧ＶＰＩとして、負電圧のみを用いる場合について説明した。しかし、負電圧だけでなく正電圧や０Ｖを書き込み禁止電圧ＶＰＩとして用いても良い。図７２はそのような場合における回路構成を示し、図７３はＶＰＩ及びＶＮＥＧＰＲＧのタイミングチャートである。
図示するように、電圧発生回路１３０は、負電位を発生するチャージポンプ回路１３１及び正電位を発生するチャージポンプ回路１３２を備えている。そして、チャージポンプ回路１３１が負電位ＶＢＢ２、ＶＢＢ４を発生すると共に、チャージポンプ回路１３２が正電位ＶＰＰ２を生成する。そして、これらの電圧の出力ノード及び接地電位ノードと、ＶＰＩノードとの間をスイッチによって適宜接続し、状況に最も見合った電圧を書き込み禁止電圧ＶＰＩとして用いることができる。
更に、上記実施形態では、書き込み用デコーダ２０及びセレクトゲートデコーダ３０を備える２Ｔｒフラッシュメモリについて説明した。しかし図７４に示すように、１つのロウデコーダ１４０によって、ワード線及びセレクトゲート線を選択するようにしても良い。また消去動作の際には、セレクトゲート線の電位をフローティングにしても良い。
更に、上記実施形態ではビット線が階層化されている場合について説明したが、この場合に限られることはない。しかしビット線が階層化されている場合には、読み出し動作において、書き込み用グローバルビット線を０Ｖにしておくことが望ましい。このため、読み出し時には、書き込み用セレクタ５０、書き込み回路６０、及びスイッチ群１００を初期状態にしておくことが望ましい。初期状態としておくことで、ＭＯＳトランジスタ５３の電流経路を介して、書き込み用グローバルビット線の電位を０Ｖに設定できる。書き込み用グローバルビット線を０Ｖにしておくことは、読み出し時における読み出し用グローバルビット線に対するノイズ対策となり、読み出し動作を更に安定させることができる。従って、フラッシュメモリの読み出し動作信頼性を向上できる。
次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図７５にメモリカードの例を示した。図７５に示した様に、メモリカード９００は、上記実施形態で説明したフラッシュメモリ３（２Ｔｒフラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリまたはＮＡＮＤ型フラッシュメモリでも良い）を有している。フラッシュメモリ３は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
メモリカード９００に搭載されたフラッシュメモリ３に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。
図７６に別のメモリカードの例を示した。図７５に示したメモリカードと異なる点は、フラッシュメモリ３を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ９１０を有している点である。
コントローラ９１０は、それぞれフラッシュメモリ３及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）９１１、９１２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）９１３と、データを一時的に記憶するバッファーラム９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。
なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。
図７７は、別のアプリケーションを示す。図７７に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は前出のコントローラ９１０の機能の一部を有していても良い。
図７８に別のアプリケーションを示した。図示した様に、前述のメモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。
図７９に別のアプリケーションを示した。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。
別のアプリケーションを図８０、図８１に示す。図示するように、ＩＣカード２１００にＭＣＵ２２００が搭載され、ＭＣＵ２２００は、いずれかの実施態様に従ったフラッシュメモリ１０と、その他の回路、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、ＭＣＵ２２００に接続され且つＩＣカード２１００に設けられたplane terminal ２６００を介してＭＣＵ２２００に接続可能である。ＣＰＵ２５００は、計算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。例えば、ＭＰＵ２２００はＩＣカード２１００の一方の面上に設けられ、plane connecting terminal ２６００は他方の面に設けられている。
上述したように、この発明の各実施形態によれば、プリチャージ終了後のディスチャージ中に余計なチャージがビット線方向に移動するのを抑制して読み出し動作を高速化できる。また、ディスチャージ中に貫通電流を流さないため低消費電力化することが可能である。
また、クロックドインバータの出力をプリチャージ後、即座に“Ｌ”レベルにすることが可能なため、より速くＭＯＳトランジスタＱ２をオフすることが可能であり、その結果、読み出し動作の高速化につながる。また、ビット線のレベルが低くＭＯＳトランジスタＱ４の閾値電圧が高い場合にも、ロジック信号（プリチャージ信号／ＰＲＥ）でＭＯＳトランジスタＱ７をオンさせて確実にバイアス電圧ＢＩＡＳを“Ｌ”レベルにすることが可能である。
更に、読み出し制御回路８３にはＭＯＳトランジスタＱ７を設けないため、読み出し回路７３に比べてビット線のレベルを制御するＭＯＳトランジスタＱ２をオフするのが遅くなるため、相対的に読み出し制御回路８３側の読みし動作が遅くなり、本体側出力と読み出し終了信号に十分なマージンを確保することが可能となる。
従って、低消費電力で高速な読み出し動作ができる半導体記憶装置が得られる。
以上実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
この発明の第１の実施形態に係るシステムＬＳＩのブロック図。 図１に示したシステムＬＳＩにおけるメモリセルアレイとその周辺を抽出してフロアプランの具体例を示すブロック図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用セレクタ、書き込み回路、及びスイッチ群の回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える読み出し回路及び読み出し制御回路の回路図。 図５に示した回路における第１プリチャージ回路の構成例を示す回路図。 図５に示した回路における第２プリチャージ回路の構成例を示す回路図。 図５に示した回路における第１プリチャージ回路の他の構成例を示す回路図。 図５に示した回路における第１プリチャージ回路の更に他の構成例を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える読み出し回路及び読み出し制御回路の他の構成例について説明するための回路図。 非特許文献１のFig.7(b)に記載されている読み出し回路と、第１の実施形態に係る読み出し回路の各ノードの電位変化を示す波形図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるディスチャージ回路の回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ、及びセレクトゲートデコーダの回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、第１層目の金属配線層の平面パターンを示す図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、第２層目の金属配線層の平面パターンを示す図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、第３層目の金属配線層の平面パターンを示す図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、第４層目の金属配線層の平面パターンを示す図。 図７におけるＸ１−Ｘ１’線に沿った断面図。 図７におけるＸ２−Ｘ２’線に沿った断面図。 図７におけるＸ３−Ｘ３’線に沿った断面図。 図７におけるＸ４−Ｘ４’線に沿った断面図。 図７におけるＸ５−Ｘ５’線に沿った断面図。 図７におけるＹ１−Ｙ１’線に沿った断面図。 図７におけるＹ２−Ｙ２’線に沿った断面図。 図７におけるＹ３−Ｙ３’線に沿った断面図。 図７におけるシャント領域の斜視図。 図７におけるＸ６−Ｘ６’線に沿った断面図。 図７におけるＹ４−Ｙ４’線に沿った断面図。 図７におけるＹ５−Ｙ５’線に沿った断面図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える電流源回路の平面図。 図３１におけるＸ７−Ｘ７’線に沿った断面図。 図３１におけるＹ６−Ｙ６’線に沿った断面図。 図３１におけるＹ７−Ｙ７’線に沿った断面図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの書き込み時における各種信号のタイミングチャート。 この発明の第１の実施形態に係る２Ｔｒ型フラッシュメモリの初期動作時における書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒ型フラッシュメモリのデータラッチ時における書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒ型フラッシュメモリの書き込み動作時におけるプライムセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒ型フラッシュメモリの書き込み動作時におけるレプリカセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒ型フラッシュメモリの消去動作時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒ型フラッシュメモリの読み出し動作時におけるプライムセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒ型フラッシュメモリの読み出し動作時におけるレプリカセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒ型フラッシュメモリの読み出し動作のフローチャート。 この発明の第１の実施形態に係る２Ｔｒ型フラッシュメモリの読み出し動作時における各種信号のタイミングチャート。 この発明の第１の実施形態に係る２Ｔｒ型フラッシュメモリ及び従来の２Ｔｒフラッシュメモリの読み出し動作時における各種信号のタイミングチャート。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの、ビット線プリチャージ時におけるメモリセルアレイ、読み出し回路、及び読み出し制御回路の回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの、ビット線ディスチャージ時におけるメモリセルアレイ、読み出し回路、及び読み出し制御回路の回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ、及びセレクトゲートデコーダの回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図。 図５０におけるＸ９−Ｘ９’線に沿った断面図。 図５０におけるＹ８−Ｙ８’線に沿った断面図。 この発明の第２の実施形態に係る２Ｔｒ型フラッシュメモリの書き込み動作時におけるメモリセルアレイ及び書き込み用デコーダの回路図。 この発明の第２の実施形態に係る２Ｔｒ型フラッシュメモリの消去動作時におけるメモリセルアレイ及び書き込み用デコーダの回路図。 この発明の第２の実施形態に係る２Ｔｒ型フラッシュメモリの読み出し動作時におけるメモリセルアレイ、書き込み用デコーダ、及びセレクトゲートデコーダの回路図。 この発明の第３の実施形態に係る２Ｔｒ型フラッシュメモリの制御方法のフローチャート。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイのブロック図。 この発明の第３の実施形態に係る２Ｔｒ型フラッシュメモリの制御方法のフローチャート。 この発明の第３の実施形態に係る２Ｔｒ型フラッシュメモリの読み出し動作時における各種信号のタイミングチャート。 この発明の第３の実施形態に係る２Ｔｒ型フラッシュメモリの読み出し動作時における各種信号のタイミングチャート。 この発明の第３の実施形態に係る２Ｔｒ型フラッシュメモリの読み出し動作時における各種信号のタイミングチャート。 この発明の第３の実施形態に係る２Ｔｒ型フラッシュメモリの読み出し動作時における各種信号のタイミングチャート。 この発明の第４の実施形態に係るシステムＬＳＩのブロック図。 この発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの断面図。 この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの断面図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの断面図。 この発明の第２の実施形態の第１変形例に係る２Ｔｒフラッシュメモリの備える分離用ＭＯＳトランジスタの平面図。 この発明の第２の実施形態の第２変形例に係る２Ｔｒフラッシュメモリの備える分離用ＭＯＳトランジスタの断面図。 この発明の第２の実施形態の第２変形例に係る２Ｔｒフラッシュメモリの備える分離用ＭＯＳトランジスタの断面図。 この発明の第１乃至第４の実施形態の第１変形例に係る２Ｔｒフラッシュメモリの備える電圧発生回路のブロック図。 この発明の第１乃至第４の実施形態の第２変形例に係る２Ｔｒフラッシュメモリの書き込み時における各種信号のタイミングチャート。 この発明の第１乃至第４の実施形態の第３変形例に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイのブロック図。 この発明の第１乃至第４の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第４の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第４の実施形態に係るフラッシュメモリを備えたメモリカード及びカードホルダーの外観図。 この発明の第１乃至第４の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第４の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第４の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。 この発明の第１乃至第４の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
符号の説明
１…システムＬＳＩ、２…ＣＰＵ、３、５００、６００…フラッシュメモリ、１０…メモリセルアレイ、１９−０〜１９−（４ｍ−１）、２５、３５、５２、５３、６４、６５、７２、８２、８８、８７−１、８７−２…ＭＯＳトランジスタ、２０…書き込み用デコーダ、２１、３１…ロウアドレスデコード回路、２２、３２…スイッチ群、２３、３３…ＮＡＮＤゲート、３０…セレクトゲートデコーダ、４０…カラムデコーダ、５０…書き込み用セレクタ、５１…選択回路、６０…書き込み回路、６１…ラッチ回路、２４、３４、６２、６３、７７…インバータ、７０…読み出し回路、７１…読み出しユニット、７３…第１プリチャージ回路、７４…センスアンプ、７８…Ｄ−フリップフロップ、８０…読み出し制御回路、８１…ディスチャージ回路、８３…第２プリチャージ回路、８４…信号発生回路、８７…電流源回路、８８、１３０…電圧発生回路、９０…ソース線ドライバ、１００…スイッチ群、１１０…アドレスバッファ、１２０…ライトステートマシーン、１４０…ロウデコーダ、２００…半導体基板、２０１…ｎ型ウェル領域、２０２…ｐ型ウェル領域、２１０、２２０、２４０、２５０、２６０、２３０、２３１、２３２、２３３、２５１、２５２、２６０、２６１、２６２、２６３、２７０、２７１、４００、４３０、４５０、４６０、４７０…金属配線層、３００、４２１…ゲート絶縁膜、３１１、４１０、４２０…ゲート電極、３１０、３１２、３１４、３３０、４２２、４２４…多結晶シリコン層、３１３、３２０、４２３…ゲート間絶縁膜、３１５、３３１、３３３、４２５、５５０、６５０…絶縁膜、３３２、３４２、５０３、５４０、６０３、６４０…シリサイド層、３４０、４８０…不純物拡散層、７００…ＭＣＵ、８００…Ｉ／Ｏ回路、Ｑ１…第７ＭＯＳトランジスタ、Ｑ２…第４ＭＯＳトランジスタ、Ｑ３…第１ＭＯＳトランジスタ、Ｑ４…第２ＭＯＳトランジスタ、Ｑ５…第３ＭＯＳトランジスタ、Ｑ６…第６ＭＯＳトランジスタ、Ｑ７…第５ＭＯＳトランジスタ。

Claims (4)

  1. 読み出し動作時に選択されたメモリセルのビット線をプリチャージするプリチャージ回路と、
    前記選択されたメモリセルを流れる電流によって前記ビット線をディスチャージするディスチャージ回路と、
    前記ビット線の電圧を検知する第１インバータを備えたセンスアンプとを具備し、
    前記プリチャージ回路は、ゲートが前記ビット線に接続された第１導電型の第１ＭＯＳトランジスタと、ゲートが前記ビット線に接続され、電流通路の一端が前記第１ＭＯＳトランジスタの電流通路の一端に接続された第２導電型の第２ＭＯＳトランジスタと、電流通路の一端が前記第１ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が電源に接続され、ゲートにプリチャージ信号が供給される第１導電型の第３ＭＯＳトランジスタと、ゲートが前記第１、第２ＭＯＳトランジスタの電流通路の接続点に接続され、前記ビット線のチャージレベルを制御する第２導電型の第４ＭＯＳトランジスタと、電流通路が前記第４ＭＯＳトランジスタと電源間に接続され、ゲートに前記プリチャージ信号が供給される第１導電型の第５ＭＯＳトランジスタとを備え、
    前記センスアンプの第１インバータの入力端が前記ビット線に接続されていることを特徴とする半導体記憶装置。
  2. 電流通路の一端が前記第１、第２ＭＯＳトランジスタの電流通路の接続点に接続され、電流通路の他端が接地点に接続され、ゲートに前記プリチャージ信号が供給される第２導電型の第６ＭＯＳトランジスタを更に具備することを特徴とする請求項１に記載の半導体記憶装置。
  3. 電流通路の一端が前記第２ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が接地点に接続され、ゲートが前記電源に接続される第２導電型の第７ＭＯＳトランジスタを更に具備することを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 電流通路の一端が前記第２ＭＯＳトランジスタの電流通路の他端に接続され、電流通路の他端が接地点に接続される第２導電型の第７ＭＯＳトランジスタと、入力端が前記センスアンプの第１インバータの出力端に接続され、出力端が前記第７ＭＯＳトランジスタのゲートに接続される第２インバータとを更に具備することを特徴とする請求項１または２に記載の半導体記憶装置。
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