KR20100071211A - 셀 어레이로 인가되는 리키지 커런트를 막는 더미 셀 비트 라인 구조를 갖는 반도체 소자 및 그 형성 방법 - Google Patents

셀 어레이로 인가되는 리키지 커런트를 막는 더미 셀 비트 라인 구조를 갖는 반도체 소자 및 그 형성 방법 Download PDF

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Abstract

메모리 셀 영역의 더미 셀 어레이 비트라인에 웰 바이어스(well bias)를 잡아줄 수 있는 단자를 형성하여 주변회로 영역에서 나오는 리키지를 차단하는 구조를 갖는 반도체 장치의 형성 방법 및 이에 의해 형성되는 반도체 장치를 제공한다.
디자인룰 감소로 소자분리막 또는 각 영역간 간격 폭이 좁아짐에 따라 주변회로 영역 반도체 기판의 불량에 의해서 발생한 리키지 커런트가 셀 영역으로 유입되는 현상이 증가 되고 있다.
이러한 문제를 해결하기 위해서 더미 셀 어레이 비트라인에 웰 바이어스(well bias)를 잡아줄 수 있는 단자를 설치하여 주변회로에서 발생한 리키지 커런트가 셀 영역으로 진입하는 것을 차단한다.

Description

셀 어레이로 인가되는 리키지 커런트를 막는 더미 셀 비트 라인 구조를 갖는 반도체 소자 및 그 형성 방법 {A SEMICONDUCTOR DEVICE WITH HAVE PREVENT LEAKAGE CURRENT DUMMY CELL BIT LINE STRUCTURE AND METHOD FOR MANUFACTURING}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 상세하게는 셀 어레이로 인가되는 리키지 커런트를 막는 더미 셀 비트 라인 구조를 갖는 반도체 소자 형성 방법 및 이를 이용하는 반도체 소자의 구조에 관한 것이다.
반도체 소자가 고집적화 됨에 따라 단위 셀이 차지하는 면적은 감소되고 있으며, 여기에 따라 소자 분리막 폭이 감소하고 각 영역간 간격이 감소한다.
특히, DRAM 디바이스에서는 디자인룰이 축소됨에 따라 이러한 각 영역간 소자 분리막이 원활하게 형성되지 않거나, 주변 회로 영역의 불량으로 인해 누설전류(leakage current)가 증가하여 다이나믹 리프레시 (dynamic refresh) 불량이 발생한다.
본 발명은 상기에서 언급한 문제를 풀기 위하여 셀 어레이로 인가되는 리키지 커런트를 막는 더미 셀 비트 라인에 음전압을 인가하는 단자구조를 갖는 반도체 디바이스에 관한 것이다.
최근 반도체 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하면서, 패턴의 선폭 및 패턴들의 간격이 현저하게 좁아지고 있다.
도 1 및 도 2는 패턴의 선폭 및 패턴들의 간격이 현저하게 좁아지고 있는 설계도 및 주변 영역에서 제조 공정 중 발생한 불량을 보여주는 전자 현미경 사진이다.
도 1을 참조하면, 반도체 소자의 일반적인 구조는 주변회로 영역 A와 셀 영역 B로 나누어 형성되었다. 이러한 구조는 충분한 이격 간격을 가지고 있어야 하나, 고집적화에 따라 폭이 큰 소자 분리막으로 감싸는 형태를 갖추는데 매우 어려운 문제점을 안고 있다.
이러한 경우 주변회로 영역 A에서 트랜지스터와 연결되는 금속 콘텍(셀 영역 B와 제일 근접한 콘텍) 형성 시 발생할 수 있는 피팅(pitting) 결합에 의해서 리키지 커런트(leakage current)가 증가하여 정상보다 높아지는 경우 인접한 주변 웰 바이어스(well bias)를 충분히 잡지 못하면, 셀 영역의 셀 트랜지스터 문턱 전압이 낮아져 디스터브(disturb)에 취약한 리프레쉬(refresh) 불량을 유발한다.
도 2는 도 1에서 화살표 방향으로 절단하였을 때 셀 영역 B와 제일 근접한 콘텍에서 피팅(pitting) 결합이 발생한 경우를 보여주는 전자 현미경 사진이다.
콘텍 형성 시 기판에 발생한 미세한 결합을 따라 금속 배선 형성 시 기판내로 형성된 금속선이 리키지 커런트 통로가 됨을 보여주고 있다.
도 3은 도 1의 화살표 방향으로 절단하였을 때 단면을 보여주는 단면도 이다.
도 2와 같은 불량에 의해서 발생한 주변회로 영역 A에서 발생한 리키지 커런트(50)가 셀 영역으로 인가되는 모습을 보여주고 있다.
본 발명은 상기에서 언급한 문제점을 극복하기 위해서 셀 어레이로 인가되는 주변회로 영역에서 발생한 리키지 커런트를 막는 더미 셀 비트 라인 구조를 만들어 음전압을 인가하여 리키지 커런트(leakage current)를 제거하는 방법을 제공하고자 한다.
본 발명의 목적은 주변회로 영역에서 발생한 리키지 커런트들이 셀 어레이로 인가되는 것을 막기 위해 더미 셀 비트 라인 구조에 음전압을 인가하여 다이나믹 리플레시(dynamic refresh) 불량 현상이 없는 반도체 디바이스를 제공하는데 있다.
본 발명의 다른 목적은 주변회로 영역에서 발생한 리키지 커런트들이 셀 어레이로 인가되는 것을 막기 위해 더미 셀 비트 라인에 음전압을 인가하는 단자구조를 갖는 반도체 디바이스를 만드는 방법을 제공하는데 있다.
본 발명의 다른 목적은 셀 어레이로 인가되는 리키지 커런트를 막는 다양한 방법을 제공하고 이를 이용하여 메모리 반도체 디바이스를 만드는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 주변회로 영역에서 발생한 리키지가 셀 어레이로 인가되는 것을 막는 더미 셀 비트 라인에 음전압 인 가 단자구조를 갖는 반도체 제조 방법은, 반도체 기판에 소자 분리막을 형성 활성 영역과 비활성 영역을 구분하고, 상기 활성 영역 안에 리세스 홀을 형성하여 매립형 게이트 전극을 형성하고, 상기 매립형 게이트 측면에 소오스 드레인 불순물층을 형성하고, 상기 매립형 게이트 상에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막에 DC을 형성 메모리 셀 비트라인 및 더미 셀 비트라인을 형성하고, 상기 메모리 셀 비트라인은 양전압(VBL) 구동 단자와 연결하고, 상기 더미 셀 비트라인은 음전압(VBB)을 인가하는 단자와 전기적으로 접속 한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 주변회로 영역에서 발생한 리키지가 셀 어레이로 인가되는 것을 막는 더미 셀 비트 라인에 음전압 인가 단자 구조를 갖는 반도체 소자는, 반도체 기판에 형성된 활성영역과 비활성 영역을 분리하는 소자 분리막, 상기 반도체 기판내에 형성된 매립형 게이트 전극, 상기 매립형 게이트 전극 측면에 형성된 소오스 드레인 불순물층, 상기 반도체 기판상에 형성된 제 1 층간 절연막, 상기 제1 층간 절연막안에 형성된 DC을 채우며 형성된 전도성 플러그 층, 상기 전도성 플러그층상에 형성된 메모리 셀 비트라인 및 더미 셀 비트라인, 상기 메모리 셀 비트라인은 양전압(VBL) 구동 단자와 연결되고, 상기 더미 셀 비트라인은 음전압(VBB) 인가용 단자와 연결 웰 바이어스(well bias)를 잡는 것이 특징인 메모리 반도체 디바이스.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 주변회로 영역에서 발생한 리키지가 셀 어레이로 인가되는 것을 막는 더미 셀 비트 라인에 음전압 인가 단자구조를 갖는 반도체 소자를 작동하는 방법은, 셀 영역 안에 수많은 셀 어레 이와 더미 셀 어레이를 형성하고, 상기 셀 어레이 및 더미 셀 어레이에 비트라인을 형성하고, 상기 셀 어레이 비트라인에는 양전압(VBL)을 인가하고, 상기 더미 셀 어레이 비트라인에는 음전압(VBB)을 인가 웰 바이어스(well bias)를 잡아 셀 어레이 트랜지스터의 문턱전압을 일정하게 유지시켜 준다.
본 발명에 따른 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현 할 수 있을 것이다.
상술한 것과 같이 본 발명에 의하면, 셀 어레이 영역에 셀 어레이 및 더미 셀 어레이를 형성하여 상기 더미 셀 어레이에 음전압(VBB)을 인가 할 수 있는 단자를 설치하여 웰 바이어스(well bias)를 잡아주면 주변회로 영역에서 리키지(leakage) 커런트(current)가 유입되지 않아서 다이나믹 리프레시 (dynamic refresh) 불량이 없는 반도체 디바이스를 얻을 수 있다.
또한 웰 바이어스(well bias)를 잡는 단자로 더미 셀을 사용하기 때문에 특별히 웰 바이어스 단자를 형성 할 필요 없이 더미 셀 비트라인을 음전압(VBB) 단자와 연결하면 됨으로 단순한 디자인 변경으로 메모리 디바이스인 DRAM을 만들면 다이나믹 리프레시 (dynamic refresh) 불량를 줄일 수 있고, 디바이스 셀을 최소화시켜 디자인 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 4는 본 발명의 기본적인 골격이 되는 주변회로 영역에서 발생한 리키지가 셀 어레이로 인가되는 것을 막기 위해 더미 셀 비트 라인에 음전압(VBB)이 인가될 수 있도록 배선 단자구조를 갖는 반도체 디바이스 평면 상태를 나타내는 평면 설계도이다.
도 4를 참조하면, 반도체 기판 (100)은 크게 주변회로 영역 A와 셀 영역 B로 구분되며, 셀 영역 B는 더미 셀 영역 C와 메모리 셀 영역 D로 구분된다.
상기 A, B, C, D 영역을 제외한 부분 또한 센스 앰프(S/A), 주변 파워 공급 라인 등으로 구성 된다.
본 발명의 기본적인 골격은 상기 주변회로 영역 A의 서부 워드라인 드라이버(sub word line driver: SWD) 회로와 메모리 셀 영역 D 사이에, 더미 셀 영역 C를 만들고, 상기 더미 셀 비트라인에 음전압(VBB)을 인가 할 수 있도록 배선 단자를 연결하여, 상기 더미 셀 비트라인을 웰 바이어스(well bias)를 잡는 단자로 사용하는 것이다.
도 4에 도시된 것처럼 메모리 셀 영역 D의 비트라인은 센스 앰프(S/A)에서 공급되는 비트라인 양전압(VBL)이 인가되고, 더미 셀 영역 C의 더미 비트라인은 음전압(VBB)을 인가 할 수 있는 배선 단자가 형성 되어 있다.
도 5는 도 4에서 A-A' 방향으로 절단하였을 때 나타나는 단면을 표시하는 단면도 이다.
도 5를 참조하면, 반도체 기판 (100)은 P 형 웰(well)을 전체적으로 가지고 있고, 더미 셀 영역 C와, 메모리 셀 영역 D로 나누어진다.
소자 분리막(105)은 각각의 셀을 격리 시키기 위해 형성되어있고, 더미 셀 영역 C와, 메모리 셀 영역 D사이에 있는 폭이 큰 소자 분리막(105)은 리키지를 확실하게 막기 위해 형성 되어있다.
게이트 전극(도시되지 않음)은 도 4의 A-A' 방향으로 절단하는 관계로 나타나지 않지만 기판에 매립형 형태로 형성되어있고, 셀 영역 D에는 소오스 드레인 불순물(110)이 반도체 기판(100)에 형성 되어 있다.
더미 셀 영역 C에는 P형 불순물(120)이 형성되어서 더미 셀 영역 C 기판이 저항 성분으로 작동하여 더미 셀 비트라인에 웰 바이어스(well bias)를 인가 할 때 주변회로에서 나오는 리키지 커런트(leakage current)가 흐르는 통로가 된다.
반도체 기판(100) 소자 분리막(105)상에는 층간 절연막(130)이 형성되어있고, 활성영역은 DC가 형성되어 전도성 플러그(135)가 형성되어 있으며, 전도성 플러그 상에 비트라인 구조물(140)이 형성 되어있고, 비트라인 구조물 측벽에 비트라인 스페이서(150)가 형성 되어 있다.
메모리 셀이 엇갈려서 형성되는 관계로 같은 비트라인 구조물(140)이지만 홀수 번째 비트라인과, 짝수 번째 비트라인 구조물이 하나는 층간 절연막(130)상에, 다른 하나는 전도성 플러그(135)상에 도시되어 있다.
더미 셀 영역 C상에 있는 더미 셀 비트라인(140)은 웰 바이어스(well bias)를 인가 할 수 있도록 인가전압 단자(160)가 형성되어 있어 음전압(VBB)을 인가하여 기판의 웰 바이어스(well bias) 잡아준다.
도시되어있지 않지만 더미 셀 영역 C 우측에는 주변회로 NMOS 트랜지스터 들이 형성되는 공간으로, 앞에서 언급했듯이 셀 영역과 가장 근접한 트랜지스터와 연결되는 DC 콘텍 공정 시 발생 될 수 있는 피팅(pitting) 결합이 반도체 기판(100)에 발생되면 많은 누설 전류가 셀 영역으로 유입되는 불량이 발생하게 된다.
상기 누설 전류는 웰 바이어스(well bias)를 변동시켜 셀 트랜지스터의 베리어(barrier) 문턱 전압이 낮아져서 다이나믹 리프래시(dynamic refresh) 불량이 발생한다.
실예로, 서부 워드라인 드라이버(sub word line driver: SWD) 회로영역에서 DC 피팅 결함이 발생하는 경우 셀 칩의 웨드 라인(word line) 방향으로는 다이나믹 리프래시(dynamic refresh) 불량이 발생하지 않고 비트 라인(bit line) 방향으로 다이나믹 리프래시(dynamic refresh) 불량이 발생한다.
상기와 같이 비트라인 방향으로 다이나믹 리프래시(dynamic refresh) 불량이 발생하는 이유는 워드라인 방향보다 비트라인 방향이 리키지를 막는 소자 분리막 또는 웰 불순물이 빈약하기 때문이다.
주변회로 NMOS 트랜지스터들이 형성되어있는 공간에서 발생한 누설전류가 메모리 셀 영역으로 인가되는 것을 막는 방법은 다양하게 있을 수 있다. 가장 쉽게 할 수 있는 방법은 주변회로 영역에 웰 바이어스(well bias)를 잡아주는 단자를 설치 할 수 있다.
그러나 주변회로 영역 공간에 웰 바이어스 단자를 설치하려면 많은 공간이 필요하다. 고집적 디바이스에서는 불가능하다.
본 발명의 실시예 1은 상기의 문제를 쉽게 풀기 위하여, 메모리 셀 영역 D와 더미 셀 영역 C의 경계면 소자 분리막 폭이 다른 소자 분리막 폭보다 크고, 더미 셀 영역 C에서 더미(dummy) 셀 비트라인을 이용하여 웰 바이어스를 잡는 구조를 갖는 것을 특징으로 한다.
일반적으로 메모리 셀로만 구성된 반도체 기판을 식각, CVD 또는 기타 공정을 진행하면 로딩 이펙트(loading effect) 현상 때문에 칩 에지 영역은 어택을 받아서 비정상적으로 형성 된다.
이러한 문제를 해결하기 위해서 메모리 셀 외각에 더미 셀을 만들어 덤으로 사용하는 구조물을 설치하였다.
더미 구조가 없는 셀은 공정 시 발생한 로딩 이펙트 때문에 디바이스 특성이 달라서 디바이스 전체의 신뢰 및 불량을 초래 할 수 있다. 이러한 문제를 해결하기 위해서 메모리 셀 에지 영역에는 반드시 더미 셀을 형성 한다.
그동안 더미 셀은 별다른 역할 없이 앞에서 언급한 문제를 풀기 위해서 셀 영역에 형성되어 있었다.
본 발명의 실시예 들은 그동안 로딩 이펙트 (loading effect) 문제를 풀기 위해서 형성 했던 더미 셀들을 이용하여 웰 바이어스를 잡아주는 역할을 할 수 있도록 더미 셀 비트라인에 음전압(VBB)을 인가 할 수 있도록 배선 구조를 음전압 단자와 연결하는 것이다.
도면에는 간단하게 더미 셀 비트라인(140)에 음전압 단자(160)를 형성하여 VBB 를 공급하는 것으로 도시 되었으나 실제적인 공정은 커패시터 구조를 완성하고 주변회로 영역의 트랜지스터를 연결하는 금속 배선 공정 시 더미 셀 비트라인(140)에 음전압 단자(160)를 연결하는 금속배선을 형성함으로써 본 발명의 반도체 구조를 얻을 수 있다.
로딩 이펙트 (loading effect) 문제를 풀기 위해서 형성 되었던 더미 셀들을 이용하여 웰 바이어스를 잡아주는 역할을 할 수 있도록 더미 셀 비트라인에 음전압 단자을 연결하여 웰 바이어스를 잡아주면 메모리 셀 트랜지스터의 문턱 전압 변동이 없어 다이나믹 리프래시(dynamic refresh) 불량을 줄일 수 있다.
또한 메모리 셀 영역의 웰 바이어스를 잡아주기 위해서 웰 바이어스 단자를 별도로 형성하지 않고, 기존에 사용되던 더미 셀을 사용하는 관계로 셀 사이즈 증가 없이 문제점을 해결 할 수 있다.
실시예 2
도 6은 본 발명의 다른 실시예로 기본적인 골격이 되는 주변회로 영역에서 발생한 리키지가 셀 어레이로 인가되는 것을 막는 더미 셀 비트 라인에 음전압 단자가 연결되는 구조에, 메모리 셀 영역 D와 더미 셀 영역 C간에 폭이 큰 소자 분리막을 갖는 것은 실시예 1과 동일하지만, 더미 셀 영역 C에 N 타입 웰(well)을 형성하여 불순물층이 주변회로 영향에서 격리되도록 하는 역할이 추가되어 있다.
도 6을 참조하면, 반도체 기판은 메모리 셀 영역 D에서는 P 형 웰(well)(200)을 가지고 있고, 더미 셀 영역 C에서는 그와 반대가 되는 N형 웰(205)이 형성되어 있다.
소자 분리막(210)은 각각의 셀을 격리 시키면서 형성되어있고, 더미 셀 영역 C와, 메모리 셀 영역 D사이에는 폭이 큰 소자 분리막(210)이 형성되어 있다.
게이트 전극(도시되지 않음)은 도 4의 A-A' 방향으로 절단하는 관계로 나타나지 않지만 기판에 매립형 형태로 형성되어 있고, 셀 영역 D에는 소오스 드레인 불순물(도시되지 않음)이 반도체 기판에 형성 되어 있다.
더미 셀 영역 C에는 N형 웰이 형성되어있어 더미 셀 영역 C의 웰 불순물에 의해서 주변회로와 격리되는 효과를 얻을 수 있고, 웰 바이어스(well bias)를 인가하여 주변회로에서 나오는 리키지 커런트(leakage current)를 잡아 줄 수 있다.
추후의 구조는 실시예 1과 동일하다.
실시예 1 과 다른점은 더미 셀 영역 C에 N형 웰이 형성되거나, 더미 셀 영역 C와, 메모리 셀 영역 D사이에 소자 분리막(210) 폭이 더욱 크게 하여 셀 영역으로의 리키지 커런트를 확실하게 잡아준다.
일반적인 DC 피팅 결함이 발생하는 경우 셀 칩의 웨드 라인(word line) 방향으로는 다이나믹 리프래시(dynamic refresh) 불량이 발생하지 않고 비트 라인(bit line) 방향으로 다이나믹 리프래시(dynamic refresh) 불량이 발생하는 이유는 웨드라인 방향의 소자 분리막 폭이 크기 때문이다.
그러므로 더미 셀 영역 C와, 메모리 셀 영역 D사이에 소자 분리막(210) 폭을 증가시킴으로 다이나믹 리프래시(dynamic refresh) 불량을 줄일 수 있다.
또한 더미 셀들을 이용하여 웰 바이어스를 잡아주는 역할을 할 수 있도록 더미 셀 비트라인에 음전압 단자을 연결하여 웰 바이어스를 잡아주면 메모리 셀 트랜지스터의 문턱 전압 변동이 없어 다이나믹 리프래시(dynamic refresh) 불량을 줄일 수 있다.
실시예 3
도 7은 본 발명의 또 다른 실시예로 기본적으로 주변회로 영역에서 발생한 리키지가 셀 어레이로 인가되는 것을 막기 위해 더미 셀 비트 라인 에 음전압(VBB)을 인가하는 구조를 갖지만 메모리 셀과 제일 근접한 더미 셀 비트라인은 음전압이 인가되는 것이 아니라 셀 비트라인과 같은 양전압(VBL)을 인가시키고 소자 분리막은 메모리 셀 영역 D, 더미 셀 영역 C 경계에서차이 없이 모두 같게 형성되어 있다.
도 7을 참조하면, 반도체 기판(300)은 메모리 셀 영역 D, 더미 셀 영역 C에서 모두 같은 타입의 P형 웰이 형성 되어 있다.
소자 분리막(305)은 각각의 셀을 격리 시키면서 형성되어있고, 더미 셀 영역 C와, 메모리 셀 영역 D사이의 소자 분리막이 다른 실시예와 다르게 차이 없이 폭이 같다.
소오스 드레인 불순물(310) 및 소자 분리막(305)이 더미 셀 영역 C와, 메모리 셀 영역 D 경계에서도 차이 없기 때문에 공정은 쉬우나 다른 실시예와 같이 더미 셀 비트 라인에 음전압(VBB)를 인가하면, 최외각 셀 비트라인은 주변 더미 셀 비트라인에 인가되는 음전압(VBB)에 영향을 받아서 인가되는 양전압(VBL) 전압이 현격하게 차이가 발생하여 동작전압이 불안전하여 디바이스가 오동작을 일으킬 수 있다.
이러한 문제점을 개선하기 위해서 최외각 더미 셀 비트라인은 메모리 셀 비트라인과 같은 인가전압(VBL)을 가하여 메모리 셀에서는 동작전압이 불안하지 않게 하고, 의미 없는 더미 셀에서 동작전압이 불안하지만 디바이스 특성엔 아무런 영향이 없도록 하기 위해서 최외각 더미 셀 비트라인은 메모리 셀과 같은 양전압(VBL) 단자를 연결하고, 다른 더미 셀 비트라인은 음전압(VBB) 단자를 연결하여 웰 바이어스 및 리키지 커런트를 막는데 사용한다.
게이트 전극(도시되지 않음)은 도 4의 A-A' 방향으로 절단하는 관계로 나타나지 않지만 기판에 매립형 형태로 형성되고, 셀 영역 D 및 더미 셀 영역 C에도 소오스 드레인 불순물(310)이 반도체 기판에 형성 된다.
추후 구조는 실시예 1과 같지만 메모리 셀과 제일 근접한 더미 셀 비트라인은 음전압(VBB)이 인가되는 것이 아니라 셀 비트라인과 같은 인가전압(VBL)이 공급 될 수 있도록 금속 배선이 형성 되어 있다.
상기와 같이 메모리 셀과 가장 인접한 더미 셀 비트라인 단자는 메모리 셀과 같은 VBL 전압이 인가되고, 나머지 더미 셀 비트라인 단자는 VBB를 연결하면, 최외각 메모리 셀 비트라인과 가장 근접한 더미 셀 비트라인 간 완충작용을 할 수 있다.
실시예 1처럼 더미 셀 최외각 비트라인도 음전압(VBB)이 인가되면 주변회로에서 인가되는 리키지 커런트(leakage current)를 확실하게는 잡아줄 수 있지만, 최외각 메모리 셀과 최외각 더미 셀 비트라인 간에 현격한 인가전압 차이로 최외각 셀이 인가전압이 불안전하여 동작 불량을 유발 할 수 있다.
이러한 문제를 극복하기 위해서 최외각 더미 셀 비트라인은 VBL를 인가하고, 나머지 더미 셀 비트라인에는 VBB를 인가하더라도 현격한 인가전압 차이는 더미 셀 비트라인 간에 발생하기 때문에 실제적인 디바이스 동작에는 아무런 문제를 야기하지 않는다.
그러므로 바람직하게는 공정을 단순화하기 위해서 소자 분리막 또는 N형 웰을 형성하지 않는 경우, 더미 셀 비트라인을 이용하여 리키지 커런트를 제어하기 위해서 음전압(VBB)을 인가시키는 경우 더미 셀을 2개 이상 배치하는 경우에 있어 메모리 셀과 근접한 최외각 더미 셀 비트라인은 메모리 셀 비트라인과 같은 인가전압을 연결하고 다른 더미 셀 비트라인에 음전압(VBB)을 인가시켜 인가전압 차이에 의한 불안전한 동작 차이를 더미 셀 내에서 이루어 질 수 있도록 형성해야 한다.
로딩 이펙트 (loading effect) 문제를 풀기 위해서 형성되었던 더미 셀들을 이용하여 웰 바이어스를 잡아주는 역할을 할 수 있도록 더미 셀 비트라인에 음전압 및 최외각 더미 셀 비트라인에 셀 비트 라인과 같은 구동전압을 인가 할 수 있도록 배선 구조를 더미 셀 최외각 비트라인에는 셀 비트라인과 같은 동작전압 단자와 나머지 더미 셀 비트라인에는 음전압 단자와 연결하면 불안전한 동작 없이 다이나믹 리프래시(dynamic refresh) 불량을 줄일 수 있다.
바이스 형성 방법 1
도 8 및 도 10은 실시예 1의 디바이스 구조를 형성하는 주요 공정을 나타내는 공정 단면도이다.
도 8을 참조하면, 본 발명의 특징만 설명하기 위해서 반도체 디바이스 형성 공정은 핵심적인 메모리 셀 영역 D 및 더미 셀 영역 C만 도시하며 설명한다.
반도체 기판 (400)상에 패드 산화막(보이지 않음)을 형성한다. 패드 산화막 (보이지 않음)은 열산화막 방식으로 형성하고, 약 50 내지 150 Å 두께로 형성 한다.
패드 산화막 (보이지 않음) 상부에 제 1 하드 마스크막(보이지 않음)을 형성한다. 제 1 하드 마스크막 (보이지 않음)은 반도체 기판 (400), 패드 산화막 (보이지 않음)과 식각율이 다른 물질로 사용한다. 예를 들면, 실리콘 질화막으로 사용 할 수 있다.
상기 제 1 하드 마스크(보이지 않음)를 마스크로 소정의 패턴을 형성하여 반 도체 기판 (400)에 소자 분리막(405)을 형성하여, 반도체 기판(400)을 활성 영역과 비활성 영역으로 구분한다.
소자 분리막(405)은 각각의 셀을 격리 시키면서 형성되어있고, 더미 셀 영역 C와, 메모리 셀 영역 D 사이 폭이 약간 크다.
소자 분리막(405) 형성 공정은 STI(shallow trench isolation) 공정을 이용하며, 막은 필요에 따라서 트렌치 형성후 약간의 열산화막을 형성하고 질화막으로 라이너를 형성한후 CVD, 또는 HDP 공정을 통하여 트렌치를 채우고 평탄화 한다.
소자 분리막(405) 형성 전후에 도면에는 도시되지 않았지만 P형 웰을 반도체 기판(400)에 형성한다.
평탄화 후 제 2 하드마스크(보이지 않음)층을 형성 한다. 상기 제 2 하드 마스크층은 복수의 물질층으로 형성된다. 하부층은 플라즈마 CVD 산화막으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성하고, 중간층은 유기막으로 ACL (amorphous carbon layer)층으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성한 다음, 상층부는 ARL(anti reflective layer)층으로 질화막을 약 500 옹스트롱 두께로 형성한다.
게이트 마스크층을 마스크 패턴으로 하여 제 2 하드 마스크(보이지 않음)층에 소정의 패턴을 만들고, 게이트 마스크층 제거 후 제 2 하드 마스크(보이지 않음)층으로 마스크 삼아 활성영역 안에 리세스 홀(보이지 않음)을 형성하고 게이트 전극(도시 되지 않음)을 형성 한다.
상기 게이트 전극(도시되지 않음)은 도 4의 A-A' 방향으로 절단하는 관계로 나타나지 않지만 기판에 매립형 형태로 형성한다.
셀 영역 D에 소오스 드레인 불순물(415)을 감광액 마스크(410)를 이용 반도체 기판에 형성 한다.
도 9를 참조하면, 감광액 마스크(420)을 이용하여 더미 셀 영역에 P형 불순물(425)층을 형성 한다. 상기 P형 불순물(425)층은 B, 또는 BF2 불순물을 이용한다.
상기 더미 셀 영역에 P형 불순물(425)층을 형성하는 공정은 셀 영역의 소오스 드레인(415) 공전 전 후 순서를 바꾸어도 무방하다.
도 10을 참조하면, 상기 게이트 전극(보이지 않음)을 덮으면서 반도체 기판 (400)의 전면에 제 1 층간 절연막(430)을 형성 한다. 제 1 층간 절연막(430)은 BPSG, PSG, PE-TEOS 또는 HDP-CVD 산화물로 화학 증착 공정이나 고밀도 플라즈마 공정을 통하여 형성 한다.
상기 제 1 층간 절연막 (430) 형성 후 감광액 마스크(도시하지 않음)를 형성하고, 상기 감광액 마스크(도시하지 않음)를 이용하여 제 1 층간 절연막(430)을 식각하여 기판에 형성되어 있는 소오스 드레인 불순물층(415)이 노출되는 DC 콘텍홀을 형성 한다.
상기 DC 콘텍홀은 커패시터 플러그가 형성될 콘텍과 비트라인과 연결되는 비트라인 플러그가 형성될 영역이다.
상기 DC 콘텍홀안에 비트라인 플러그(435)를 형성한다. 상기 비트라인 플러그(435)는 비트라인과 연결되는 비트라인 플러그가 된다. 상기 비트라인 플러 그(435) 물질로는 고농도 불순물로 도핑된 폴리 실리콘층, 금속 또는 도전성 금속성 질화물로 형성 할 수 있다.
상기 비트라인 플러그(435)상에 비트라인(440)을 형성 한다. 비트라인은 W, TiN, Ti, TaN, Pt 등의 단일 물질이나 이를 혼용한 복합층으로 형성하고 상부에 비트라인 마스크층을 형성 한다.
비트라인 마스크 형성 후 비트라인 측벽에 CVD로 질화막을 데포하고 이방성 식각을 통해서 스페이서(450)를 형성 한다.
비트라인 스페이서(450) 형성 후 도면에는 도시하지 않았지만 DRAM 커패시터 일반적인 공정을 진행하여 커패시터를 형성 한다.
커패시터 (도시하지 않음)는 층간 절연막(430)상에 형성된 비트라인 구조물 좌우에 있는 플러그층상에 형성 된다.
커패시터 전극(도시되지 않음) 형성 후 평탄화 절연막층을 형성하고 주변회로 영역의 SA 등에 금속배선 형성 시 메모리 셀의 비트라인은 SA과 연결하고 더미 셀 비트라인은 음전압(VBB) 단자와 연결한다.
더미 셀 비트라인에 음전압(VBB)을 인가 주변 회로 영역에서 발생하는 리키지 커런트(leakage current)를 잡아주면 메모리 셀 트랜지스터의 문턱 전압이 일정하여 다이나믹 리플레시(dynamic refresh) 불량이 없는 DRAM 디바이스를 만들 수 있다.
디바이스 형성 방법 2
도 11 및 도 13은 실시예 1의 디바이스 구조를 형성하는 변형된 주요 공정을 나타내는 공정 단면도이다.
도 11을 참조하면, 본 발명의 특징만 설명하기 위해서 반도체 디바이스 형성 공정은 핵심적인 메모리 셀 영역 D 및 더미 셀 영역 C만 도시하며 설명한다.
반도체 기판 (500)상에 패드 산화막(보이지 않음)을 형성한다. 패드 산화막 (보이지 않음)은 열산화막 방식으로 형성하고, 약 50 내지 150 Å 두께로 형성 한다.
패드 산화막 (보이지 않음) 상부에 제 1 하드 마스크막(보이지 않음)을 형성한다. 제 1 하드 마스크막 (보이지 않음)은 반도체 기판 (500), 패드 산화막 (보이지 않음)과 식각율이 다른 물질로 사용한다. 예를 들면, 실리콘 질화막으로 사용 할 수 있다.
상기 제 1 하드 마스크(보이지 않음)를 마스크로 소정의 패턴을 형성하여 반도체 기판 (500)에 소자 분리막(505)을 형성하여, 반도체 기판(500)을 활성 영역과 비활성 영역으로 구분한다.
소자 분리막(505)은 각각의 셀을 격리 시키면서 형성되어있고, 더미 셀 영역 C와, 메모리 셀 영역 D 사이 폭이 약간 크다.
소자 분리막(505) 형성 전후에 도면에는 도시되지 않았지만 P형 웰을 반도체 기판(500)에 형성한다.
소자 분리막(505)을 형성하고 평탄화 후 제 2 하드마스크(보이지 않음)층을 형성 한다. 상기 제 2 하드 마스크층은 복수의 물질층으로 형성된다. 하부층은 플라즈마 CVD 산화막으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성하고, 중간 층은 유기막으로 ACL (amorphous carbon layer)층으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성한 다음, 상층부는 ARL(anti reflective layer)층으로 질화막을 약 500 옹스트롱 두께로 형성한다.
게이트 마스크층을 마스크 패턴으로 하여 제 2 하드 마스크(보이지 않음)층에 소정의 패턴을 만들고, 게이트 마스크층 제거후 제 2 하드 마스크(보이지 않음)층으로 마스크 삼아 활성영역안에 리세스 홀(보이지 않음)를 형성하고 게이트 전극(도시 되지 않음)을 형성 한다.
상기 게이트 전극(도시되지 않음)은 도 4의 A-A' 방향으로 절단하는 관계로 나타나지 않지만 기판에 매립형 형태로 형성한다.
게이트 전극(도시되지 않음)을 형성 후 디바이스 형성 방법 1과 다르게 메모리 셀 영역 D 및 더미 셀 영역 C 모두에 동시에 소오스 드레인 불순물(515)을 주입한다.
동시에 전면에 소오스 드레인 불순물(515)을 주입하는 경우 사진 마스크 없이 형성 할 수 있음으로 사진 공정이 필요 없다.
도 12를 참조하면, 메모리 셀 영역 D를 커버하고 더미 셀 영역을 오픈하는 감광액 마스크(520)을 형성하고, 더미 셀 영역 C에 P 형 불순물인 B, 또는 BF2 불순물(525)을 주입한다.
도 13을 참조하면, 추후의 공정은 디바이스 형성방법 1과 동일한 공정으로 진행한다. 실시예 1의 디바이스를 마스크를 적게 쓰면서 실현 할 수 있다.
이렇게 형성된 반도체 디바이스는 더미 셀 영역 C의 더미 셀 비트라인에 음 전압(VBB)을 인가 주변 회로 영역에서 발생하는 리키지 커런트(leakage current)를 잡아주면 메모리 셀 트랜지스터의 문턱 전압이 일정하여 다이나믹 리플레시(dynamic refresh) 불량이 없는 DRAM 디바이스를 만들 수 있다.
또한 메모리 셀 영역의 웰 바이어스를 잡아주기 위해서 웰 바이어스 단자를 별도로 형성하지 않고, 기존에 사용되던 더미 셀을 사용하는 관계로 셀 사이즈 증가 없이 문제점을 해결 할 수 있다.
디바이스 형성 방법 3
도 14 및 도 15는 실시예 3의 디바이스 구조를 형성하는 주요 공정을 나타내는 공정 단면도이다.
도 14를 참조하면, 본 발명의 특징만 설명하기 위해서 반도체 디바이스 형성 공정은 핵심적인 메모리 셀 영역 D 및 더미 셀 영역 C만 도시하며 설명한다.
반도체 기판 (600)상에 패드 산화막(보이지 않음)을 형성한다. 패드 산화막 (보이지 않음)은 열산화막 방식으로 형성하고, 약 50 내지 150 Å 두께로 형성 한다.
패드 산화막 (보이지 않음) 상부에 제 1 하드 마스크막(보이지 않음)을 형성한다. 제 1 하드 마스크막 (보이지 않음)은 반도체 기판 (600), 패드 산화막 (보이지 않음)과 식각율이 다른 물질로 사용한다. 예를 들면, 실리콘 질화막으로 사용 할 수 있다.
상기 제 1 하드 마스크(보이지 않음)를 마스크로 소정의 패턴을 형성하여 반도체 기판 (600)에 소자 분리막(605)을 형성하여, 반도체 기판(600)을 활성 영역과 비활성 영역으로 구분한다.
소자 분리막(605)은 각각의 셀을 격리 시키면서 형성되어있고, 더미 셀 영역 C와, 메모리 셀 영역 D 사이 폭이 같다.
소자 분리막(605) 형성 전후에 도면에는 도시되지 않았지만 P형 웰을 반도체 기판(600)에 형성한다.
소자 분리막(605)을 형성하고 평탄화 후 제 2 하드마스크(보이지 않음)층을 형성 한다. 상기 제 2 하드 마스크층은 복수의 물질층으로 형성된다. 하부층은 플라즈마 CVD 산화막으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성하고, 중간층은 유기막으로 ACL (amorphous carbon layer)층으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성한 다음, 상층부는 ARL(anti reflective layer)층으로 질화막을 약 500 옹스트롱 두께로 형성한다.
게이트 마스크층을 마스크 패턴으로 하여 제 2 하드 마스크(보이지 않음)층에 소정의 패턴을 만들고, 게이트 마스크층 제거후 제 2 하드 마스크(보이지 않음)층으로 마스크 삼아 활성영역안에 리세스 홀(보이지 않음)를 형성하고 게이트 전극(도시 되지 않음)을 형성 한다.
상기 게이트 전극(도시되지 않음)은 도 4의 A-A' 방향으로 절단하는 관계로 나타나지 않지만 기판에 매립형 형태로 형성한다.
게이트 전극(도시되지 않음)을 형성 후 디바이스 형성 방법 1과 다르게 메모리 셀 영역 D 및 더미 셀 영역 C 모두에 동시에 소오스 드레인 불순물(615)을 주입한다.
동시에 전면에 소오스 드레인 불순물(615)을 주입하는 경우 사진 마스크 없이 형성 할 수 있음으로 사진 공정이 필요 없다.
도 15를 참조하면, 다른 실시예들과 다르게 더미 셀 영역 C에 앞서 형성한 소오스 드레인 불순물(615)만 주입하고 다른 실시예와 같은 공정을 진행하여 DRAM 일반적인 구조를 형성한다.
커패시터 전극(도시되지 않음) 형성 후 평탄화 절연막층을 형성하고 주변회로 영역의 SA 등에 금속배선 형성 시 메모리 셀의 비트라인과 더미 셀 최외각 비트라은 SA과 연결하고 나머지 더미 셀 비트라인은 음전압(VBB)과 연결한다.
실시예 3에서 언급했듯이 소오스 드레인을 마스크 없이 형성하고, 소자 분리막 폭이 일정하여 공정은 매우 쉽지만 디바이스 동작 시 최외각 셀이 동작전압이 주변의 영향을 받아서 불안정한 상태가 될 수 있음으로 최외각 더미 셀 비트라인은 메모리 셀과 같은 양전압의 인가전압이 가해질 수 있도록 단자를 다르게 구성해야 한다.
최외각 더미 셀 비트라인은 메모리 셀 비트라인과 같은 인가전압(VBL)을 가하여 메모리 셀에서는 동작전압이 불안하지 않게 하고, 의미 없는 더미 셀에서 동작전압이 불안하지만 디바이스 특성엔 아무런 영향이 없도록 하기 위해서 최외각 더미 셀 비트라인은 메모리 셀과 같은 양전압(VBL) 단자를 연결하고, 다른 더미 셀 비트라인은 음전압(VBB) 단자를 연결하여 웰 바이어스 및 리키지 커런트를 막는데 사용할 수 있도록 금속 배선을 형성 한다.
최외각 더미 셀 비트라인이 메모리 셀 비트라인과 같은 인가전압(VBL)으로 구동됨으로 인가전압차이에서 발생하는 불안전한 셀 구동이 더미 셀에서 일어나 실질적인 디바이스 동작엔 아무런 문제가 발생하지 않는다.
나머지 더미 셀 비트라인에 음전압(VBB)을 인가 주변 회로 영역에서 발생하는 리키지 커런트(leakage current)를 잡아주면 메모리 셀 트랜지스터의 문턱 전압이 일정하여 다이나믹 리플레시(dynamic refresh) 불량이 없는 DRAM 디바이스를 만들 수 있다.
바이스 형성 방법 4
도 16 및 도 18은 실시예 2의 디바이스 구조를 형성하는 주요 공정을 나타내는 공정 단면도이다.
도 16을 참조하면, 본 발명의 특징만 설명하기 위해서 반도체 디바이스 형성 공정은 핵심적인 메모리 셀 영역 D 및 더미 셀 영역 C만 도시하며 설명한다.
반도체 기판 (700)상에 패드 산화막(보이지 않음)을 형성한다. 패드 산화막 (보이지 않음)은 열산화막 방식으로 형성하고, 약 50 내지 150 Å 두께로 형성 한다.
패드 산화막 (보이지 않음) 상부에 제 1 하드 마스크막(보이지 않음)을 형성한다. 제 1 하드 마스크막 (보이지 않음)은 반도체 기판 (700), 패드 산화막 (보이지 않음)과 식각율이 다른 물질로 사용한다. 예를 들면, 실리콘 질화막으로 사용 할 수 있다.
상기 제 1 하드 마스크(보이지 않음)를 마스크로 소정의 패턴을 형성하여 반도체 기판 (700)에 소자 분리막(705)을 형성하여, 반도체 기판(700)을 활성 영역과 비활성 영역으로 구분한다.
이때 메모리 셀 영역 C와 더미 셀 영역 D 사이의 소자 분리막 폭은 다른 소자막 보다 약간 크다.
소자 분리막(705) 형성 공정은 STI(shallow trench isolation) 공정을 이용하며, 막은 필요에 따라서 트렌치 형성후 약간의 열산화막을 형성하고 질화막으로 라이너를 형성한후 CVD, 또는 HDP 공정을 통하여 트렌치를 채우고 평탄화 한다.
소자 분리막(705) 형성 전후에 도면에는 도시되지 않았지만 P형 웰을 반도체 기판(700)에 형성한다.
소자 분리막 (705) 형성 평탄화 후 제 2 하드마스크(보이지 않음)층으 형성 한다. 상기 제 2 하드 마스크층은 복수의 물질층으로 형성된다. 하부층은 플라즈마 CVD 산화막으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성하고, 중간층은 유기막으로 ACL (amorphous carbon layer)층으로 2000 옹스트롱에서 3000 옹스트롱 두께로 형성한 다음, 상층부는 ARL(anti reflective layer)층으로 질화막을 약 500 옹스트롱 두께로 형성한다.
게이트 마스크층을 마스크 패턴으로 하여 제 2 하드 마스크(보이지 않음)층에 소정의 패턴을 만들고, 게이트 마스크층 제거후 제 2 하드 마스크(보이지 않음)층으로 마스크 삼아 활성영역안에 리세스 홀(보이지 않음)를 형성하고 게이트 전극(도시 되지 않음)을 형성 한다.
상기 게이트 전극(도시되지 않음)은 도 4의 A-A' 방향으로 절단하는 관계로 나타나지 않지만 기판에 매립형 형태로 형성한다.
게이트 형성 후 메모리 셀 영역 D 및 더미 셀 영역 C에 동시에 소오스 드레인 불순물(715)층을 형성 한다.
도 17을 참조하면, 더미 셀 영역 C만 오픈 되는 마스크(720)를 형성하여 더미 셀 영역 C에 N 타입 웰(725)을 형성 한다. 상기 N 타입 웰(725) 불순물층은 주변회로 영역의 영향에서 격리 시키는 역할을 한다.
도 18을 참조하면, 상기 마스크(720)를 제거하고 게이트 전극(보이지 않음)을 덮으면서 반도체 기판 (700)의 전면에 제 1 층간 절연막(730)을 형성 한다. 제 1 층간 절연막(730)은 BPSG, PSG, PE-TEOS 또는 HDP-CVD 산화물로 화학 증착 공정이나 고밀도 플라즈마 공정을 통하여 형성 한다.
상기 제 1 층간 절연막 (730) 형성후 감광액 마스크(도시하지 않음)를 형성하고, 상기 감광액 마스크(도시하지 않음)를 이용하여 제 1 층간 절연막(730)을 식각하여 기판에 형성되어 있는 소오스 드레인 불순물층(715)이 노출되는 DC 콘텍홀을 형성 한다.
상기 DC 콘텍홀들은 커패시터 플러그가 형성될 콘텍과 비트라인과 연결되는 비트라인 플러그가 형성될 영역이다.
상기 DC 콘텍홀안에 비트라인 플러그(735)를 형성한다. 상기 비트라인 플러그(735)는 비트라인과 연결되는 비트라인 플러그가 된다. 상기 비트라인 플러그(735) 물질로는 고농도 불순물로 도핑된 폴리 실리콘층, 금속 또는 도전성 금속성 질화물로 형성 할 수 있다.
상기 비트라인 플러그(735)상에 비트라인(740)을 형성 한다. 비트라인은 W, TiN, Ti, TaN, Pt 등의 단일 물질이나 이를 혼용한 복합층으로 형성하고 상부에 비트라인 마스크층을 형성 한다.
비트라인 마스크 형성 후 비트라인 측벽에 스페이서(750)을 형성 한다.
비트라인 스페이서(750) 형성 후 도면에는 도시하지 않았지만 DRAM 커패시터 일반적인 공정을 진행하여 커패시터를 형성 한다.
커패시터 (도시하지 않음)는 층간 절연막(730)상에 형성된 비트라인 구조물 좌우에 있는 플러그층상에 형성 된다.
커패시터 전극(도시되지 않음) 형성 후 평탄화 절연막층을 형성하고 주변회로 영역의 SA 등에 금속배선 형성 시 메모리 셀의 비트라인은 SA과 연결하고 더미 셀 비트라인은 음전압(VBB)과 연결한다.
더미 셀 비트라인에 음전압(VBB)을 인가 주변 회로 영역에서 발생하는 리키지 커런트(leakage current)를 잡아주면 메모리 셀 트랜지스터의 문턱 전압이 일정하여 다이나믹 리플레시(dynamic refresh) 불량이 없는 DRAM 디바이스를 만들 수 있다.
또한 메모리 셀 영역의 웰 바이어스를 잡아주기 위해서 웰 바이어스 단자를 별도로 형성하지 않고, 기존에 사용되던 더미 셀을 사용하는 관계로 셀 사이즈 증가 없이 문제점을 해결 할 수 있다.
더미 셀 비트라인에 음전압을 인가하는 DRAM를 채용한 시스템
도 19는 더미 셀 비트라인에 음전압을 인가 리키지 커런트를 제어하는 DRAM를 채용한 시스템을 도시한 블록다이어그램이다.
도 19를 참조하면, 상기 메모리(810)는 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 820)와 연결되어 더미 셀 비트라인에 음전압을 인가 리키지 커런트를 제어하는 DRAM 메모리이다. 상기와 같은 컴퓨터 시스템은 DRAM 메모리를 사용하는 매체로 사용하는 노우트북 PC 또는 일반적으로 DRAM 메모리가 사용되는 데스크톱 PC 또는 메모리가 필요하고 CPU가 장착된 전자기기가 될 수 있다. 그리고 메모리 (810)가 내장되어 데이터를 저장하고 기능을 컨트롤하는 디지털 제품군들 또한 시스템(800)이 될 수 있다. 상기 메모리(810)는 바로 CPU와 연결될 수 있고 버스(BUS) 등을 통해서 연결 될 수 있다.
도 19는 각 요소들이 충분하게 도시되지 않았지만 모든 전자기기 제품들이 디지털화 됨에 따라 기본적으로 들어갈 수 있는 요소이다.
상기 설명한 것과 같이, 더미 셀 비트라인에 음전압을 인가 리키지 커런트를 제어하는 DRAM은 주변회로 영역에서 인가되는 리키지를 줄여서 리프레쉬 타임을 쉽게 조절할 수 있고, 고집적 디바이스를 용이하게 만들 수 있다.
그리고 이러한 더미 셀 비트라인에 음전압을 인가 리키지 커런트를 조절하는 단자를 더미 셀을 이용해서 사용 할 수 있음으로 주변회로 영역에 특별히 리키지 커런트를 제어할 회로를 넣지 않아도 됨으로 고집적 디바이스를 쉽게 설계할 수 있다.
또한 상기의 구조를 갖는 트랜지스터를 이용하여 만든 DRAM를 시스템에 적용하여 성능이 매우 좋은 디지털 제품을 구현 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명했지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경 시킬 수 있음을 이해할 수 있을 것이다.
도 1은 일반적인 DRAM 소자의 구성을 보여주는 평면도.
도 2는 일반적인 DRAM 소자의 주변회로 영역 DC 불량을 보여주는 전자 현미경 사진.
도 3은 일반적인 DRAM 소자의 주변 회로 영역의 리키지 커런트가 셀 영역으로 인가되는 상태를 표시한 단면도.
도 4는 본 발명의 평면 구조를 보여주는 평면 설계도.
도 5는 본 발명의 제 1 실시예를 보여주는 반도체 소자 단면도.
도 6는 본 발명의 제 2 실시예를 보여주는 반도체 소자 단면도.
도 7은 본 발명의 제 3 실시예를 보여주는 반도체 소자 단면도.
도 8 및 10은 본 발명의 제 1 실시예 제조 방법을 나타내는 단면도.
도 11 및 도 13은 본 발명의 제 1 실시예 제조 다른 방법을 보여주는 단면도.
도 14 및 도 15는 본 발명의 제 3 실시예 제조 방법을 보여주는 단면도.
도 16 및 도 18은 본 발명의 제 2 실시예 제조 방법을 보여주는 단면도.
도 19는 본 발명으로 만들어진 메모리를 사용하는 시스템 블록다이어그램.
< 도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400, 500, 600, 700: 반도체 기판
105, 210, 305, 405, 505, 605, 705: 소자 분리막
110, 120, 310, 415, 425, 515,525,615, 715 : 소오스 드레인
130, 230, 330, 430, 530, 630, 730: 층간 절연막
135, 235, 335, 435, 535, 635, 735: 비트라인 플러그
140, 240, 340, 440, 540, 640, 740: 비트라인 구조물
150, 250, 350, 450, 550, 650, 750: 비트라인 스페이서
160, 260, 360, 460, 560, 660, 760:VBB 입력 단자
810: 메모리 820: CPU

Claims (10)

  1. 반도체 기판 메모리 셀 영역과 더미 셀 영역에 소자 분리막을 형성 활성 영역과 비활성 영역을 형성하는 단계;
    상기 반도체 기판 메모리 셀 영역과 더미 셀 영역 활성영역에 리세스 홀을 형성하고 게이트 전극을 형성하는 단계;
    상기 게이트 전극 및 반도체 기판 메모리 셀 영역과 더미 셀 영역 상에 층간 절연막을 형성하는 단계;
    상기 메모리 셀 영역과 더미 셀 영역 층간 절연막상에 DC를 형성하고 비트라인 플러그를 형성하는 단계;
    상기 메모리 셀 영역과 더미 셀 영역 비트라인 플러그 상에 비트라인을 형성하는 단계; 및
    상기 메모리 셀 영역 비트라인은 양전압(VBL)와 연결하고 더미 셀 영역의 비트라인은 음전압(VBB) 단자와 연결하는 것이 특징인 반도체 제조 방법.
  2. 제1항에 있어서, 상기 더미 비트 라인 중 메모리 셀 영역과 가장 근접한 더미 비트라인은 양전압(VBL) 연결하는 것이 특징인 반도체 제조 방법.
  3. 제1항에 있어서, 상기 더미 셀 영역에는 N형 웰을 형성하는 공정을 더 포함하는 것이 특징인 반도체 제조 방법.
  4. 제1항에 있어서, 상기 게이트 전극 형성후 기판상에 소오스 드레인 불순물층을 형성하는 것이 특징인 반도체 제조방법.
  5. 반도체 기판에 형성된 메모리 셀 영역과 더미 셀 영역에 소자 분리막으로 구분된 활성 영역과 비활성 영역;
    상기 메모리 셀 영역과 더미 셀 영역에 활성영역에 형성된 리세스 게이트 전극 구조물;
    상기 게이트 구조물 측면 메모리 셀 영역과 더미 셀 영역에 형성된 소오스 드레인 불순물층;
    상기 소오스 드레인 불순물층상에 형성된 전도성 플러그;
    상기 메모리 셀 영역과 더미 셀 영역의 전도성 플러그상에 형성된 메모리 셀 비트라인과 더미 셀 비트라인; 및
    상기 더미 셀 비트라인은 음전압 단자와 연결된 것이 특징인 반도체 장치.
  6. 제5항에 있어서, 상기 메모리 셀 영역과 더미 셀 영역에 사이에 형성된 소자 분리막 폭은 다른 소자 분리막 폭보다 큰 것이 특징인 반도체 장치.
  7. 제 5항에 있어서, 상기 더미 셀 영역은 N형 웰층이 형성된 것이 특징인 반도체 장치.
  8. 제 5항에 있어서, 상기 더미 셀 비트라인 중 메모리 셀과 가장 근접한 더미 비트 라인은 양전압(VBL) 단자와 연결된 것이 특징인 반도체 장치.
  9. 제 5항에 있어서, 상기 메모리 셀 영역은 P형 웰층이 형성된 것이 특징인 반도체 장치.
  10. 제 5항에 있어서, 상기 더미 셀 비트라인은 기판 웰 바이어스를 잡아주는 것이 특징인 반도체 장치.
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