JPH0666436B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0666436B2 JPH0666436B2 JP58065432A JP6543283A JPH0666436B2 JP H0666436 B2 JPH0666436 B2 JP H0666436B2 JP 58065432 A JP58065432 A JP 58065432A JP 6543283 A JP6543283 A JP 6543283A JP H0666436 B2 JPH0666436 B2 JP H0666436B2
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- JP
- Japan
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- insulating film
- memory cell
- semiconductor substrate
- integrated circuit
- circuit device
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は、ダイナミック型ランダムアクセスメモリ〔以
下、DRAM（Dynamic Random Access Memory）とい
う〕用半導体集積回路装置に関するものである。
下、DRAM（Dynamic Random Access Memory）とい
う〕用半導体集積回路装置に関するものである。
記憶用容量素子（コンデンサ）とスイッチング用トラン
ジスタとの直列回路をメモリセルとするDRAM用半導体集
積回路装置は、その蓄積すべき情報量（ビット数）を増
大させるためにおよびその動作時間を向上させるため
に、高集積化の傾向にある。高集積化においては、DRAM
を構成する周辺回路、例えばアドレス選択回路、読み出
し回路，書き込み回路等の半導体素子を縮小化するとと
もに、情報を保持するための記憶用容量素子をも縮小化
する必要がある。この記憶用容量素子は、再書み動作頻
度を低減して読み出しおよび書き込み動作時間を向上さ
せるようにある所定の容量値を持つことが要求される。
例えばその容量値が小さい場合、アルファ線（以下、α
線という）によって生ずる不要な少数キャリアの影響を
受けて誤動作あるいはソフトエラーを生じる。そこで、
記憶用容量素子等を形成する半導体基板の一主面部のみ
でなく、その内部方向をも利用するという細孔技術によ
るDRAMを備えた半導体集積回路装置が提案されている
（特願昭50−53883）。この細孔技術による記憶用容量
素子は、半導体基板の一主面からその内部方向に延在し
て設けられた細孔（Ｕ溝ともいわれている）とその細孔
にそって設けられた絶縁膜と該絶縁膜上部を覆うように
設けられた許容電極とによる情報記憶用容量部と、該容
量部と情報を伝達するためのビット線とを結合するスイ
ッチング用絶縁ゲート型電界効果トランジスタ〔以下、
MISFET（Metal Insulator Semiconductor Field Ef
fect Transistor）という〕とによって構成されてい
る。
ジスタとの直列回路をメモリセルとするDRAM用半導体集
積回路装置は、その蓄積すべき情報量（ビット数）を増
大させるためにおよびその動作時間を向上させるため
に、高集積化の傾向にある。高集積化においては、DRAM
を構成する周辺回路、例えばアドレス選択回路、読み出
し回路，書き込み回路等の半導体素子を縮小化するとと
もに、情報を保持するための記憶用容量素子をも縮小化
する必要がある。この記憶用容量素子は、再書み動作頻
度を低減して読み出しおよび書き込み動作時間を向上さ
せるようにある所定の容量値を持つことが要求される。
例えばその容量値が小さい場合、アルファ線（以下、α
線という）によって生ずる不要な少数キャリアの影響を
受けて誤動作あるいはソフトエラーを生じる。そこで、
記憶用容量素子等を形成する半導体基板の一主面部のみ
でなく、その内部方向をも利用するという細孔技術によ
るDRAMを備えた半導体集積回路装置が提案されている
（特願昭50−53883）。この細孔技術による記憶用容量
素子は、半導体基板の一主面からその内部方向に延在し
て設けられた細孔（Ｕ溝ともいわれている）とその細孔
にそって設けられた絶縁膜と該絶縁膜上部を覆うように
設けられた許容電極とによる情報記憶用容量部と、該容
量部と情報を伝達するためのビット線とを結合するスイ
ッチング用絶縁ゲート型電界効果トランジスタ〔以下、
MISFET（Metal Insulator Semiconductor Field Ef
fect Transistor）という〕とによって構成されてい
る。
しかしながら、本発明者の実験，検討の結果、かかるDR
AM用半導体集積回路装置において、さらに、高集積化し
ようとした場合、次のような問題点を抽出された。
AM用半導体集積回路装置において、さらに、高集積化し
ようとした場合、次のような問題点を抽出された。
第１の問題点は、前記記憶用容量部が情報となる電荷を
蓄積する部分は細孔近傍部の半導体基板内部であって、
高集積化のために、隣接する記憶素子間距離をさらに接
近した場合、隣接する記憶用容量部を形成するそれぞれ
の再孔部において半導体基板内に形成されるそれぞれの
空乏領域が互いに結合することにより、この結合の結
果、隣接するそれぞれの容量部に電位差があれば高電位
の容量部から低電位の容量部へ電荷の移動が生じ、隣接
する容量部間でリーク現象を生じることになる。これに
よって、情報の読み出し動作における誤動作を生じやす
く、DRAMにおける信頼性が低減される。このような理由
から、DRAM用半導体集積回路装置の高集積度化を期待す
ることができない。
蓄積する部分は細孔近傍部の半導体基板内部であって、
高集積化のために、隣接する記憶素子間距離をさらに接
近した場合、隣接する記憶用容量部を形成するそれぞれ
の再孔部において半導体基板内に形成されるそれぞれの
空乏領域が互いに結合することにより、この結合の結
果、隣接するそれぞれの容量部に電位差があれば高電位
の容量部から低電位の容量部へ電荷の移動が生じ、隣接
する容量部間でリーク現象を生じることになる。これに
よって、情報の読み出し動作における誤動作を生じやす
く、DRAMにおける信頼性が低減される。このような理由
から、DRAM用半導体集積回路装置の高集積度化を期待す
ることができない。
第２の問題点は、細孔技術による立体的な容量部は、他
の従来における平面的な記憶用容量部の形成法に比べ
て、半導体基板内に多量の電荷を蓄積できるように大容
量値に構成できるが、同時に、半導体基板内にα線によ
って生ずる不要な少数キャリアによる影響度も大きくな
る。これは、半導体基板の一主面からその内部に延びる
細孔深さが深くなるにしたがい、前記少数キャリアによ
る影響度が著しく増大するためである。α線によって生
ずる不要な少数キャリアは記憶用容量部に蓄積された電
荷を反転させてしまい、情報の読み出し動作の誤動作
（ソフトエラー）の原因となる。さらに、α線によって
生ずる不要な少数キャリアに対処すべき所定の電荷蓄積
量を得るために、細孔深さを深くすることには限定があ
り、DRAMを備えた半導体集積回路装置の集積度を向上す
ることができなかった。
の従来における平面的な記憶用容量部の形成法に比べ
て、半導体基板内に多量の電荷を蓄積できるように大容
量値に構成できるが、同時に、半導体基板内にα線によ
って生ずる不要な少数キャリアによる影響度も大きくな
る。これは、半導体基板の一主面からその内部に延びる
細孔深さが深くなるにしたがい、前記少数キャリアによ
る影響度が著しく増大するためである。α線によって生
ずる不要な少数キャリアは記憶用容量部に蓄積された電
荷を反転させてしまい、情報の読み出し動作の誤動作
（ソフトエラー）の原因となる。さらに、α線によって
生ずる不要な少数キャリアに対処すべき所定の電荷蓄積
量を得るために、細孔深さを深くすることには限定があ
り、DRAMを備えた半導体集積回路装置の集積度を向上す
ることができなかった。
第３の問題点は、半導体基板の一主面上における細孔の
寸法（以下、単に細孔寸法という）が、製品化における
技術水準においては１〔μｍ〕程度以上であって、容量
電極材料と絶縁膜材料とでは細孔部を完全に埋込むこと
ができないために、細孔部上面部に起伏を生じてしま
う。これによって、その上部に形成されるであろうワー
ド線およびビット線の配線幅，配線長などに加工バラツ
キを生じやすく、かつ、それらが断線等を生じやすくな
るために、DRAM用半導体集積回路装置の電気的特性のバ
ラツキや不良発生の原因となった。
寸法（以下、単に細孔寸法という）が、製品化における
技術水準においては１〔μｍ〕程度以上であって、容量
電極材料と絶縁膜材料とでは細孔部を完全に埋込むこと
ができないために、細孔部上面部に起伏を生じてしま
う。これによって、その上部に形成されるであろうワー
ド線およびビット線の配線幅，配線長などに加工バラツ
キを生じやすく、かつ、それらが断線等を生じやすくな
るために、DRAM用半導体集積回路装置の電気的特性のバ
ラツキや不良発生の原因となった。
従って、本発明の主目的は、高集積化に適した細孔部に
記憶用容量素子を形成して成るDRAM用の半導体集積回路
装置を提供することにある。
記憶用容量素子を形成して成るDRAM用の半導体集積回路
装置を提供することにある。
本発明の他の目的は、細孔技術によるDRAM用半導体集積
回路装置の隣接する記憶内容素子間のリーク現象を防止
することにある。
回路装置の隣接する記憶内容素子間のリーク現象を防止
することにある。
また、本発明の他の目的は、細孔技術によるDRAM用半導
体集積回路装置の記憶用容量素子におけるα線によって
生ずる不要な少数キャリアの影響度を低減することにあ
る。
体集積回路装置の記憶用容量素子におけるα線によって
生ずる不要な少数キャリアの影響度を低減することにあ
る。
さらに、本発明の他の目的は記憶容量素子と基板間のリ
ーク電流を低減して情報保持時間を長くすることにあ
る。
ーク電流を低減して情報保持時間を長くすることにあ
る。
また、本発明のさらに他の目的は、細孔技術によるDRAM
用半導体集積回路装置の記憶用容量素子が形成される細
孔部上面部の起伏を緩和することにある。
用半導体集積回路装置の記憶用容量素子が形成される細
孔部上面部の起伏を緩和することにある。
なお、本発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の以下の記述ならびに添付図面からさら
に明らかになるであろう。
徴は、本明細書の以下の記述ならびに添付図面からさら
に明らかになるであろう。
〔発明の概要〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、細孔（細溝）によって設けられたメモリセル
の容量部において、その電荷蓄積部を半導体基板と電気
的に分離された細孔内部に設けることによって、隣接す
るメモリセルのそれぞれの容量部から半導体基板内部に
延びる誤動作を誘発する不要な空乏領域を除去し、高集
積化を達成したものである。
の容量部において、その電荷蓄積部を半導体基板と電気
的に分離された細孔内部に設けることによって、隣接す
るメモリセルのそれぞれの容量部から半導体基板内部に
延びる誤動作を誘発する不要な空乏領域を除去し、高集
積化を達成したものである。
以下、一実施例とともに、本発明を詳細に説明する。
本実施例は、DRAM用半導体集積回路装置のメモリセルに
つき、その構造ならびにその製造方法について説明す
る。
つき、その構造ならびにその製造方法について説明す
る。
第１図は、本発明の一実施例を説明するためのDRAM用半
導体集積回路装置のメモリセルアレイ要部を示す等価回
路図である。
導体集積回路装置のメモリセルアレイ要部を示す等価回
路図である。
第１図において、SA1,SA2……はセンスアンプであり、
後述する所定のメモリセルと所定のダミーセルとの間の
微小な電位差を増幅するためのものである。BL11,BL12
はセンスアンプSA1の一側端から行方向な延在するビッ
ト線である。BL21,BL22はセンスアンプSA2の一側端から
行方向に延在するビット線である。これらのビット線BL
は、情報となる電荷を伝達するためのものである。WL1,
WL2は列方向に延在するワード線であり、後述するダミ
ーセルのスイッチング用MISFETを構成する所定のゲート
電極に接続し、該導MISFETのON,OFF動作をさせるための
ものである。WL3,WL4は列方向に延在するワード線であ
り、後述するメモリセルのスイッチング用MISFETを構成
する所定のゲート電極に接続し、当該MISFETのON,OFF動
作をさせるためのものである。M11,M12,M21,M22,……は
メモリセルであり、情報となる電荷を保持するようにな
っている。メモリセルM11,M12,M21,M22は、その一端が
所定のビット線BLに接続されゲート電極が所定のワード
線WLに接続されたMISFETQ11,Q12,Q21,Q22……と、該MIS
FETQ11 Q12,Q21,Q22……の他端にその一端が接続さ
れ、かつ、他端が固定電位VSS端子に接続された容量部C
11,C12,C21,C22……とによって構成されている。D11,D
12,D21,D22,……はダミーセルであり、メモリセルＭの
情報である“1",“0"を判断し得るような電荷を保持す
るようになっている。ダミーセルD11,D12,D21,D22は、
その一端が所定のビット線BLに接続されゲート電極が所
定のワード線WLに接続されたMISFETQD11,QD12,QD21,Q
D22……と、該MISFETQD11,QD12,QD21,QD22……の他端に
その一端が接続され、かつ、他端が固定電位VSS端子に
接続された容量CD11,CD12,CD21,CD22と、該容量部CD11,
CD12,CD21,CD22に蓄積された電荷をクリアするためのク
リア用MISFETCQとによって構成されている。φＤはクリ
ア用MISFETCQのゲート電極と接続するようになっている
端子である。
後述する所定のメモリセルと所定のダミーセルとの間の
微小な電位差を増幅するためのものである。BL11,BL12
はセンスアンプSA1の一側端から行方向な延在するビッ
ト線である。BL21,BL22はセンスアンプSA2の一側端から
行方向に延在するビット線である。これらのビット線BL
は、情報となる電荷を伝達するためのものである。WL1,
WL2は列方向に延在するワード線であり、後述するダミ
ーセルのスイッチング用MISFETを構成する所定のゲート
電極に接続し、該導MISFETのON,OFF動作をさせるための
ものである。WL3,WL4は列方向に延在するワード線であ
り、後述するメモリセルのスイッチング用MISFETを構成
する所定のゲート電極に接続し、当該MISFETのON,OFF動
作をさせるためのものである。M11,M12,M21,M22,……は
メモリセルであり、情報となる電荷を保持するようにな
っている。メモリセルM11,M12,M21,M22は、その一端が
所定のビット線BLに接続されゲート電極が所定のワード
線WLに接続されたMISFETQ11,Q12,Q21,Q22……と、該MIS
FETQ11 Q12,Q21,Q22……の他端にその一端が接続さ
れ、かつ、他端が固定電位VSS端子に接続された容量部C
11,C12,C21,C22……とによって構成されている。D11,D
12,D21,D22,……はダミーセルであり、メモリセルＭの
情報である“1",“0"を判断し得るような電荷を保持す
るようになっている。ダミーセルD11,D12,D21,D22は、
その一端が所定のビット線BLに接続されゲート電極が所
定のワード線WLに接続されたMISFETQD11,QD12,QD21,Q
D22……と、該MISFETQD11,QD12,QD21,QD22……の他端に
その一端が接続され、かつ、他端が固定電位VSS端子に
接続された容量CD11,CD12,CD21,CD22と、該容量部CD11,
CD12,CD21,CD22に蓄積された電荷をクリアするためのク
リア用MISFETCQとによって構成されている。φＤはクリ
ア用MISFETCQのゲート電極と接続するようになっている
端子である。
次に、本発明の一実施例の構造を説明する。
第２図（Ａ）は、本発明の一実施例のDRAMを備えた半導
体集積回路装置を説明するためのメモリセルの要部を示
す平面図であり、第２図（Ｂ）は、第２図（Ａ）のＸ−
Ｘ線における断面図である。
体集積回路装置を説明するためのメモリセルの要部を示
す平面図であり、第２図（Ｂ）は、第２図（Ａ）のＸ−
Ｘ線における断面図である。
なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。
を付け、そのくり返しの説明は省略する。
第２図（Ａ），（Ｂ）において、１は単結晶のケイ素
（Si）からなるｐ型の半導体基板であり、半導体集積回
路装置を構成するためのものである。２は半導体基板１
の一主面部であって、隣接するメモリセル間に設けられ
たフィールド絶縁膜であり、それらを電気的に分離する
ためのものである。３は後述する細孔以外の部分であっ
て、半導体基板１と後述する第１容量プレートとの間に
設けられた絶縁膜であり、それらを電気的分離し、か
つ、第１容量プレートに印加される電圧によってその下
部の半導体基板１表面近傍部に情報となる電荷を蓄積す
るためのものである。６は半導体基板１の所定部分の一
主面からその内部に延びるように設けられた本発明の一
実施例による細孔（細溝）であり、メモリセルの容量部
を構成するためのものである。７は前記細孔（細溝）６
にそって設けられた絶縁膜であり、半導体基板１と後述
する第１容量プレートとを電気的に分離するためのもの
である。この絶縁膜７は、前記絶縁膜３よりも厚く設け
られており、第１容量プレートに印加される電圧によっ
て半導体基板１の細孔６周辺部に情報となる電荷を蓄積
しないようになっている。８は後述する第１容量プレー
トと、MISFETを構成する一方の半導体領域との接続のた
めに所定部分の絶縁膜３を除去して設けられた接続孔で
ある。９は細孔６内の絶縁膜７および半導体基板１上部
の絶縁膜３上部に設けられ、かつ、その一端が前記一方
の半導体領域に接続されて設けられた本発明の一実施例
による導電性の第１容量プレートであり、メモリセルの
容量部を構成するためのものである。この第１容量プレ
ート９は、後述するビット線によって、情報となる種々
の電圧が印加されるようになっている。また、隣接する
メモリセルの容量部を構成するそれぞれの第１容量プレ
ート９は、構造的および電気的に分離するようになって
いる。11は第１容量プレート９と後述する第２容量プレ
ートとの間に設けられた本発明の一実施例による容量絶
縁膜であり、メモリセルの容量部を構成するためのもの
である。この容量絶縁膜11には、第１容量プレート９と
第２容量プレートとの介在部分において、情報となる電
荷が蓄積されるようになっている。16は容量絶縁膜11上
部に設けられた本発明の一実施例による第２容量プレー
トであり、メモリセルの容量部を構成するためのもので
ある。前記第１容量プレート９と容量絶縁膜11と第２容
量プレート16とによって、メモリセルの容量部Ｃが形成
されるようになっている。前記第２容量プレート16に
は、情報を構成するために、固定電位が印加されるよう
になっている。なお、隣接するメモリセルの容量絶縁膜
11および第２容量プレート16はそれぞれ接続されてい
る。14は細孔６内に埋込まれた埋込み材料であり、導電
性材料と絶縁材料とによって細孔６が埋込まれない場合
において、その上部に生ずるであろう起伏を緩和するた
めのものである。15および15Aは第２容量プレート16と
埋込み材料14,第２容量プレート16と後述するゲート電
極およびワード線，埋込み材料14とゲート電極およびワ
ード線との間に設けられた絶縁膜であり、それらを電気
的に分離するためのものである。17はMISFET形成部分の
半導体基板１の一主面に設けられた絶縁膜であり、MISF
ETを構成するゲート絶縁膜を形成するためのものであ
る。18はMISFET形成部分の絶縁膜17上に設けられ、か
つ、延在して設けられたゲート電極およびワード線（W
L）であり、MISFETのゲート電極を構成し、かつ、該ゲ
ート電極に電圧を印加するためのワード線（WL）を構成
するためのものである。19はMISFET形成部分の半導体基
板１表面近傍部に設けられたn+型の半導体領域でありMI
SFETを構成するためのものである。前記絶縁膜17,ゲー
ト電極〔およびワード線（WL）〕18および半導体領域19
によって、メモリセルのMISFETQを形成するようになっ
ている。20はゲート電極およびワード線（WL）18と後述
するビット線との間に設けられた絶縁膜であり、それら
を電気的に分離するためのものである。21はMISFETQを
構成する他方の半導体領域19上部の絶縁膜17,20を除去
して設けられた接続孔であり、前記半導体領域19と後述
するビット線とを接続するためのものである。22は絶縁
膜20上部を延在し、かつ、所定部分において接続孔21を
介して半導体領域19と接続するように設けられたビット
線（BL）である。
（Si）からなるｐ型の半導体基板であり、半導体集積回
路装置を構成するためのものである。２は半導体基板１
の一主面部であって、隣接するメモリセル間に設けられ
たフィールド絶縁膜であり、それらを電気的に分離する
ためのものである。３は後述する細孔以外の部分であっ
て、半導体基板１と後述する第１容量プレートとの間に
設けられた絶縁膜であり、それらを電気的分離し、か
つ、第１容量プレートに印加される電圧によってその下
部の半導体基板１表面近傍部に情報となる電荷を蓄積す
るためのものである。６は半導体基板１の所定部分の一
主面からその内部に延びるように設けられた本発明の一
実施例による細孔（細溝）であり、メモリセルの容量部
を構成するためのものである。７は前記細孔（細溝）６
にそって設けられた絶縁膜であり、半導体基板１と後述
する第１容量プレートとを電気的に分離するためのもの
である。この絶縁膜７は、前記絶縁膜３よりも厚く設け
られており、第１容量プレートに印加される電圧によっ
て半導体基板１の細孔６周辺部に情報となる電荷を蓄積
しないようになっている。８は後述する第１容量プレー
トと、MISFETを構成する一方の半導体領域との接続のた
めに所定部分の絶縁膜３を除去して設けられた接続孔で
ある。９は細孔６内の絶縁膜７および半導体基板１上部
の絶縁膜３上部に設けられ、かつ、その一端が前記一方
の半導体領域に接続されて設けられた本発明の一実施例
による導電性の第１容量プレートであり、メモリセルの
容量部を構成するためのものである。この第１容量プレ
ート９は、後述するビット線によって、情報となる種々
の電圧が印加されるようになっている。また、隣接する
メモリセルの容量部を構成するそれぞれの第１容量プレ
ート９は、構造的および電気的に分離するようになって
いる。11は第１容量プレート９と後述する第２容量プレ
ートとの間に設けられた本発明の一実施例による容量絶
縁膜であり、メモリセルの容量部を構成するためのもの
である。この容量絶縁膜11には、第１容量プレート９と
第２容量プレートとの介在部分において、情報となる電
荷が蓄積されるようになっている。16は容量絶縁膜11上
部に設けられた本発明の一実施例による第２容量プレー
トであり、メモリセルの容量部を構成するためのもので
ある。前記第１容量プレート９と容量絶縁膜11と第２容
量プレート16とによって、メモリセルの容量部Ｃが形成
されるようになっている。前記第２容量プレート16に
は、情報を構成するために、固定電位が印加されるよう
になっている。なお、隣接するメモリセルの容量絶縁膜
11および第２容量プレート16はそれぞれ接続されてい
る。14は細孔６内に埋込まれた埋込み材料であり、導電
性材料と絶縁材料とによって細孔６が埋込まれない場合
において、その上部に生ずるであろう起伏を緩和するた
めのものである。15および15Aは第２容量プレート16と
埋込み材料14,第２容量プレート16と後述するゲート電
極およびワード線，埋込み材料14とゲート電極およびワ
ード線との間に設けられた絶縁膜であり、それらを電気
的に分離するためのものである。17はMISFET形成部分の
半導体基板１の一主面に設けられた絶縁膜であり、MISF
ETを構成するゲート絶縁膜を形成するためのものであ
る。18はMISFET形成部分の絶縁膜17上に設けられ、か
つ、延在して設けられたゲート電極およびワード線（W
L）であり、MISFETのゲート電極を構成し、かつ、該ゲ
ート電極に電圧を印加するためのワード線（WL）を構成
するためのものである。19はMISFET形成部分の半導体基
板１表面近傍部に設けられたn+型の半導体領域でありMI
SFETを構成するためのものである。前記絶縁膜17,ゲー
ト電極〔およびワード線（WL）〕18および半導体領域19
によって、メモリセルのMISFETQを形成するようになっ
ている。20はゲート電極およびワード線（WL）18と後述
するビット線との間に設けられた絶縁膜であり、それら
を電気的に分離するためのものである。21はMISFETQを
構成する他方の半導体領域19上部の絶縁膜17,20を除去
して設けられた接続孔であり、前記半導体領域19と後述
するビット線とを接続するためのものである。22は絶縁
膜20上部を延在し、かつ、所定部分において接続孔21を
介して半導体領域19と接続するように設けられたビット
線（BL）である。
次に、本実施例の具体的な動作を説明する。
本実施例の動作は、第２図（Ａ），（Ｂ）を用い、MISF
ETQ1と容量部C1-1,C1-2とからなるメモリセルについて
説明する。
ETQ1と容量部C1-1,C1-2とからなるメモリセルについて
説明する。
まず、メモリセルに情報を書き込む場合において説明す
る。メモリセルのMISFETQ1を構成するゲート電極に制御
電圧を印加して、当該MISFETQ1をONさせる。このMISFET
Q1の他方の半導体領域19と接続されているビット線（B
L）22に、情報となる電圧を印加させる。これによっ
て、ビット線（BL）22の情報となる電圧は、MISFETQ1を
介して第１容量プレート９に印加される。第２容量プレ
ート16は固定電位に保持されており、該第２容量プレー
ト16の電位と第１容量プレート９に印加された情報とな
る電圧とに電位差があれば、それらの介在部分である容
量絶縁膜（C1-1）および絶縁膜３を介した半導体基板１
表面近傍部（C1-2）に情報となる電荷が蓄積、所謂、書
き込まれる。
る。メモリセルのMISFETQ1を構成するゲート電極に制御
電圧を印加して、当該MISFETQ1をONさせる。このMISFET
Q1の他方の半導体領域19と接続されているビット線（B
L）22に、情報となる電圧を印加させる。これによっ
て、ビット線（BL）22の情報となる電圧は、MISFETQ1を
介して第１容量プレート９に印加される。第２容量プレ
ート16は固定電位に保持されており、該第２容量プレー
ト16の電位と第１容量プレート９に印加された情報とな
る電圧とに電位差があれば、それらの介在部分である容
量絶縁膜（C1-1）および絶縁膜３を介した半導体基板１
表面近傍部（C1-2）に情報となる電荷が蓄積、所謂、書
き込まれる。
メモリセルに情報を保持する場合は、メモリセルに情報
を書き込んだ状態において、MISFETQ1をOFFさせればよ
い。
を書き込んだ状態において、MISFETQ1をOFFさせればよ
い。
また、メモリセルの情報を読み出す場合には、前記書き
込み動作と逆の動作を行えばよい。
込み動作と逆の動作を行えばよい。
本発明の一実施例によれば、細孔によって設けられたメ
モリセルの容量部において、その電荷蓄積部を半導体基
板と電気的に分離された細孔内部と、隣接するメモリセ
ルの容量部とのリーク現象の影響がない半導体基板表面
近傍部に設けることができる。
モリセルの容量部において、その電荷蓄積部を半導体基
板と電気的に分離された細孔内部と、隣接するメモリセ
ルの容量部とのリーク現象の影響がない半導体基板表面
近傍部に設けることができる。
また、隣接するメモリセル間をより電気的に分離するた
めに、細孔６底部の半導体基板１内に例えばp+型のチャ
ンネルストッパ領域を設けてもよい。
めに、細孔６底部の半導体基板１内に例えばp+型のチャ
ンネルストッパ領域を設けてもよい。
次に、本発明の一実施例の具体的な製造方法を説明す
る。
る。
第３図（Ａ）〜第６図（Ａ），第９図（Ａ）〜第11図
（Ａ）は、本発明の一実施例のDRAMを備えた半導体集積
回路装置の製造方法を説明するための各製造工程におけ
るメモリセルの要部を示す平面図であり、第３図（Ｂ）
〜第６図（Ｂ），第７図，第８図，第９図Ｂ）〜第11図
（Ｂ）は、本発明の一実施例のDRAMを備えた半導体集積
回路装置の製造方法を説明するための各製造工程におけ
るメモリセルの要部を示す断面図である。なお、それぞ
れの（Ｂ）図は、それに対応する（Ａ）図のＸ−Ｘ線に
おける断面図である。
（Ａ）は、本発明の一実施例のDRAMを備えた半導体集積
回路装置の製造方法を説明するための各製造工程におけ
るメモリセルの要部を示す平面図であり、第３図（Ｂ）
〜第６図（Ｂ），第７図，第８図，第９図Ｂ）〜第11図
（Ｂ）は、本発明の一実施例のDRAMを備えた半導体集積
回路装置の製造方法を説明するための各製造工程におけ
るメモリセルの要部を示す断面図である。なお、それぞ
れの（Ｂ）図は、それに対応する（Ａ）図のＸ−Ｘ線に
おける断面図である。
まず、半導体集積回路装置を構成するために、単結晶の
ケイ素（Si）からなるｐ型の半導体基板１を用意する。
この半導体基板１に、第３図（Ａ），（Ｂ）に示すよう
に、隣接するメモリセル間および周辺回路、例えばアド
レス選択回路，読み出し回路，書き込み回路等の半導体
素子間（図示していない）を電気的に分離するためのフ
ィールド絶縁膜２を形成する。このフィールド絶縁膜２
は、周知のLOCOS（LOCal Oxidation of Silicon）技
術によって形成すればよい。
ケイ素（Si）からなるｐ型の半導体基板１を用意する。
この半導体基板１に、第３図（Ａ），（Ｂ）に示すよう
に、隣接するメモリセル間および周辺回路、例えばアド
レス選択回路，読み出し回路，書き込み回路等の半導体
素子間（図示していない）を電気的に分離するためのフ
ィールド絶縁膜２を形成する。このフィールド絶縁膜２
は、周知のLOCOS（LOCal Oxidation of Silicon）技
術によって形成すればよい。
第３図（Ａ），（Ｂ）に示す工程の後に、後の工程によ
って形成される第１容量プレートと半導体基板１とを電
気的に分離するための絶縁膜３を半導体基板１全面に形
成する。この絶縁膜３は、例えば二酸化ケイ素（SiO2）
を用いればよい。この後に、前記絶縁膜３上部に、耐熱
処理のためのマスクとなる絶縁膜４を形成する。この絶
縁膜４は、例えばナイトライド（Si3N4）を用いればよ
い。さらに、この後に、前記絶縁膜４上部に、耐エッチ
ングのためのマスクとなり、絶縁膜３に比べてその膜厚
が厚い絶縁膜５を形成する。この絶縁膜５は、例えば二
酸化ケイ素を用いればよい。前記絶縁膜３は、例えば半
導体基板１の熱処理、化学的気相析出〔以下、CVD（Che
mical Vapor Deposition）という〕技術によって形成
し、絶縁膜4,5は例えばCVD技術によって形成すればよ
い。そして、前記絶縁膜５にパターンニングを施し、メ
モリセルの容量部を構成する細孔を形成するためのマス
クを形成する。このマスクを用いて異方性のドライエッ
チングを施し、絶縁膜4,3を除去し、かつ、所定部分の
半導体基板１を除去して、第４図（Ａ），（Ｂ）に示す
ように、細孔６を形成する。この細孔６の幅寸法は１〜
1.5〔μ〕程度でよく、その半導体基板１表面からの深
さは２〜４〔μｍ〕程度あればよい。
って形成される第１容量プレートと半導体基板１とを電
気的に分離するための絶縁膜３を半導体基板１全面に形
成する。この絶縁膜３は、例えば二酸化ケイ素（SiO2）
を用いればよい。この後に、前記絶縁膜３上部に、耐熱
処理のためのマスクとなる絶縁膜４を形成する。この絶
縁膜４は、例えばナイトライド（Si3N4）を用いればよ
い。さらに、この後に、前記絶縁膜４上部に、耐エッチ
ングのためのマスクとなり、絶縁膜３に比べてその膜厚
が厚い絶縁膜５を形成する。この絶縁膜５は、例えば二
酸化ケイ素を用いればよい。前記絶縁膜３は、例えば半
導体基板１の熱処理、化学的気相析出〔以下、CVD（Che
mical Vapor Deposition）という〕技術によって形成
し、絶縁膜4,5は例えばCVD技術によって形成すればよ
い。そして、前記絶縁膜５にパターンニングを施し、メ
モリセルの容量部を構成する細孔を形成するためのマス
クを形成する。このマスクを用いて異方性のドライエッ
チングを施し、絶縁膜4,3を除去し、かつ、所定部分の
半導体基板１を除去して、第４図（Ａ），（Ｂ）に示す
ように、細孔６を形成する。この細孔６の幅寸法は１〜
1.5〔μ〕程度でよく、その半導体基板１表面からの深
さは２〜４〔μｍ〕程度あればよい。
第４図（Ａ），（Ｂ）に示す工程の後の、前記耐エッチ
ングのためのマスクとなる絶縁膜５を除去し、耐熱処理
のためのマスクとなる絶縁膜４を露出させる。この絶縁
膜４を用いて熱処理を施し、細孔６にそって前記絶縁膜
３よりも充分に厚く、半導体基板１と後の工程によって
形成される第１容量プレートとを電気的に分離するため
の絶縁膜７を形成すると、第５図（Ａ），（Ｂ）に示す
ようになる。
ングのためのマスクとなる絶縁膜５を除去し、耐熱処理
のためのマスクとなる絶縁膜４を露出させる。この絶縁
膜４を用いて熱処理を施し、細孔６にそって前記絶縁膜
３よりも充分に厚く、半導体基板１と後の工程によって
形成される第１容量プレートとを電気的に分離するため
の絶縁膜７を形成すると、第５図（Ａ），（Ｂ）に示す
ようになる。
第５図（Ａ），（Ｂ）に示す工程の後に、前記絶縁膜４
を除去する。この後に、後の工程によって成形される第
１容量プレートとMISFETを構成する一方の半導体領域と
の接続のために、所定部分の絶縁膜３を除去し、接続孔
８を形成する。この後に、全面に導電性材料を形成し、
パターンニングを施して、第６図（Ａ），（Ｂ）に示す
ように、メモリセルの容量部を構成する第１容量プレー
ト９を形成する。前記導電性材料としては、例えば多結
晶のケイ素を用い、導電性を得るためにリン処理を施し
たものを用いればよい。多結晶のケイ素を用いた場合に
おけるその膜厚は、500〜1000〔Å〕程度あればよい。1
0は前記リン処理によって接続部８の導電性材料を介し
た半導体基板１の表面近傍に拡散された、MISFETを構成
するためのｎ型の半導体領域である。
を除去する。この後に、後の工程によって成形される第
１容量プレートとMISFETを構成する一方の半導体領域と
の接続のために、所定部分の絶縁膜３を除去し、接続孔
８を形成する。この後に、全面に導電性材料を形成し、
パターンニングを施して、第６図（Ａ），（Ｂ）に示す
ように、メモリセルの容量部を構成する第１容量プレー
ト９を形成する。前記導電性材料としては、例えば多結
晶のケイ素を用い、導電性を得るためにリン処理を施し
たものを用いればよい。多結晶のケイ素を用いた場合に
おけるその膜厚は、500〜1000〔Å〕程度あればよい。1
0は前記リン処理によって接続部８の導電性材料を介し
た半導体基板１の表面近傍に拡散された、MISFETを構成
するためのｎ型の半導体領域である。
第６図（Ａ），（Ｂ）に示す工程の後に、第１容量プレ
ート９の露出する表面に、例えば二酸化ケイ素からなる
絶縁膜（図示しない）を形成する。この絶縁膜は、第１
容量プレート９と後の工程によって形成される容量絶縁
膜との熱膨張率の差異によって生ずる応力を緩和し、か
つ容量絶縁膜11のリーク電流を低減するためのものであ
る。この後に、容量部であって、情報となる電荷を蓄積
するための容量絶縁膜11を形成する。この容量絶縁膜11
は、例えば二酸化ケイ素よりも誘電率の高いナイトライ
ドを用い、その場合におけるその膜厚は200〜300〔Å〕
程度あればよい。この後に、容量絶縁膜11のリーク電流
を低減するために、容量絶縁膜11上部に例えば二酸化ケ
イ素からなる絶縁膜（図示しない）を形成する。この後
に、メモリセルの容量部を構成する第２容量プレートを
形成するための導電性材料12を全面に形成する。この導
電性材料としては、例えば多結晶のケイ素を用い、導電
性を得るためにリン処理を施したものを用いればよい。
多結晶のケイ素を用いた場合におけるその膜厚は、3500
〔Å〕程度あればよい。この後に、第７図に示すよう
に、導電性材料12の上部に形成されるであろう導電性材
料との電気的分離のための絶縁膜13を形成する。
ート９の露出する表面に、例えば二酸化ケイ素からなる
絶縁膜（図示しない）を形成する。この絶縁膜は、第１
容量プレート９と後の工程によって形成される容量絶縁
膜との熱膨張率の差異によって生ずる応力を緩和し、か
つ容量絶縁膜11のリーク電流を低減するためのものであ
る。この後に、容量部であって、情報となる電荷を蓄積
するための容量絶縁膜11を形成する。この容量絶縁膜11
は、例えば二酸化ケイ素よりも誘電率の高いナイトライ
ドを用い、その場合におけるその膜厚は200〜300〔Å〕
程度あればよい。この後に、容量絶縁膜11のリーク電流
を低減するために、容量絶縁膜11上部に例えば二酸化ケ
イ素からなる絶縁膜（図示しない）を形成する。この後
に、メモリセルの容量部を構成する第２容量プレートを
形成するための導電性材料12を全面に形成する。この導
電性材料としては、例えば多結晶のケイ素を用い、導電
性を得るためにリン処理を施したものを用いればよい。
多結晶のケイ素を用いた場合におけるその膜厚は、3500
〔Å〕程度あればよい。この後に、第７図に示すよう
に、導電性材料12の上部に形成されるであろう導電性材
料との電気的分離のための絶縁膜13を形成する。
第７図に示す工程の後に、細孔６を完全に埋込むため
に、全面に埋込み材料４を例えば5000〔Å〕程度の膜厚
で形成し、埋込まれた部分以外の埋込み材料14を除去
し、細孔６上部の起伏を緩和する。この埋込み材料14は
例えば多結晶のケイ素を用いればよいが、埋込む部分が
小さい場合または無い場合には絶縁膜等によって処理を
施し、埋込み材料14は必要としない。この後に、再び全
面に絶縁膜15を形成する。そして、容量部以外の部分で
あって、MISFETを形成する部分の絶縁膜15および導電性
材料12を除去し、メモリセルの容量部を構成するための
第２容量プレート16を形成する。この後に、第８図に示
すように、絶縁膜11を耐熱処理のためのマスクとして用
いて熱処理を施し、第２容量プレート16の形成によって
その一部が露出した部分に絶縁膜15Aを形成する。
に、全面に埋込み材料４を例えば5000〔Å〕程度の膜厚
で形成し、埋込まれた部分以外の埋込み材料14を除去
し、細孔６上部の起伏を緩和する。この埋込み材料14は
例えば多結晶のケイ素を用いればよいが、埋込む部分が
小さい場合または無い場合には絶縁膜等によって処理を
施し、埋込み材料14は必要としない。この後に、再び全
面に絶縁膜15を形成する。そして、容量部以外の部分で
あって、MISFETを形成する部分の絶縁膜15および導電性
材料12を除去し、メモリセルの容量部を構成するための
第２容量プレート16を形成する。この後に、第８図に示
すように、絶縁膜11を耐熱処理のためのマスクとして用
いて熱処理を施し、第２容量プレート16の形成によって
その一部が露出した部分に絶縁膜15Aを形成する。
第８図に示す工程の後に、メモリセルのMISFETを形成す
る部分の絶縁膜11,3を除去する。この除去された部分
に、前記MISFETを構成するゲート絶縁膜を形成するため
に、第９図（Ａ），（Ｂ）に示すように、絶縁膜17を形
成する。
る部分の絶縁膜11,3を除去する。この除去された部分
に、前記MISFETを構成するゲート絶縁膜を形成するため
に、第９図（Ａ），（Ｂ）に示すように、絶縁膜17を形
成する。
第９図（Ａ），（Ｂ）に示す工程の後に、メモリセルの
MISFETを構成するゲート電極を形成するために、およ
び、該ゲート電極に接続されるワード線を形成するため
に、導電性材料を形成する。この導電性材料としては、
多結晶のケイ素、モリブデン（Mo），タングステン
（Ｗ）等の高融点金属、該高融点金属とケイ素との化合
物であるシリサイド等を用いればよい。前記導電性材料
にパターンニングを施し、ゲート電極およびワード線18
を形成する。この後に、第10図（Ａ），（Ｂ）に示すよ
うに、ゲート電極およびワード線18を耐不純物導入のマ
スクとして用い、メモリセルのMISFETを形成する部分に
おいて、n+型の不純物を自己整合（self alignment）
によって絶縁膜17を介した半導体基板１表面近傍に設
け、前記不純物に引き伸し拡散を施し、n+型の半導体領
域19を形成する。これによってMISFETQが形成される。
MISFETを構成するゲート電極を形成するために、およ
び、該ゲート電極に接続されるワード線を形成するため
に、導電性材料を形成する。この導電性材料としては、
多結晶のケイ素、モリブデン（Mo），タングステン
（Ｗ）等の高融点金属、該高融点金属とケイ素との化合
物であるシリサイド等を用いればよい。前記導電性材料
にパターンニングを施し、ゲート電極およびワード線18
を形成する。この後に、第10図（Ａ），（Ｂ）に示すよ
うに、ゲート電極およびワード線18を耐不純物導入のマ
スクとして用い、メモリセルのMISFETを形成する部分に
おいて、n+型の不純物を自己整合（self alignment）
によって絶縁膜17を介した半導体基板１表面近傍に設
け、前記不純物に引き伸し拡散を施し、n+型の半導体領
域19を形成する。これによってMISFETQが形成される。
第10図（Ａ），（Ｂ）に示す工程の後に、ゲート電極お
よびワード線18と後の工程によって形成されるビット線
との電気的な分離のために、全面に絶縁膜20を形成す
る。この絶縁膜20は、例えばフォスフォシリケートガラ
ス（PSG）を用いればよく、その場合においては、多層
化による起伏部の成長を緩和し、かつ、半導体集積回路
装置の特性に影響を与えるナトリウム（Na）イオンを捕
獲することができる。この後に、メモリセルの容量部と
接続されているMISFETQの一方の半導体領域19と反対方
向にある他方の半導体領域19上部の絶縁膜20,17を除去
して、他方の半導体領域19と後の工程によって形成され
るビット線との接続のための接続孔21を形成する。この
後に、第11図（Ａ），（Ｂ）に示すように、接続孔21を
介して半導体領域19に接続するようにビット線22を形成
する。ビット線22としては、例えばアルミニウム（Al）
を用いればよい。
よびワード線18と後の工程によって形成されるビット線
との電気的な分離のために、全面に絶縁膜20を形成す
る。この絶縁膜20は、例えばフォスフォシリケートガラ
ス（PSG）を用いればよく、その場合においては、多層
化による起伏部の成長を緩和し、かつ、半導体集積回路
装置の特性に影響を与えるナトリウム（Na）イオンを捕
獲することができる。この後に、メモリセルの容量部と
接続されているMISFETQの一方の半導体領域19と反対方
向にある他方の半導体領域19上部の絶縁膜20,17を除去
して、他方の半導体領域19と後の工程によって形成され
るビット線との接続のための接続孔21を形成する。この
後に、第11図（Ａ），（Ｂ）に示すように、接続孔21を
介して半導体領域19に接続するようにビット線22を形成
する。ビット線22としては、例えばアルミニウム（Al）
を用いればよい。
これら一連の製造工程によって、本実施例の半導体集積
回路装置は完成する。なお、この後に、保護膜等の処理
を施してもよい。
回路装置は完成する。なお、この後に、保護膜等の処理
を施してもよい。
第12図は、本発明の一実施例のメモリセルによって構成
したメモリアレイの要部を示す平面図である。第12図に
おいては、その図面を明確にするために、導電層間に設
けられるべき絶縁膜は図示しない。
したメモリアレイの要部を示す平面図である。第12図に
おいては、その図面を明確にするために、導電層間に設
けられるべき絶縁膜は図示しない。
次に、本発明の他の実施例を説明する。
第13図（Ａ）は、本発明の他の実施例のDRAMを備えた半
導体集積回路装置を説明するためのメモリセルの要部を
示す平面図であり、第13図（Ｂ）は、第13図（Ａ）のＸ
−Ｘ線における断面図である。
導体集積回路装置を説明するためのメモリセルの要部を
示す平面図であり、第13図（Ｂ）は、第13図（Ａ）のＸ
−Ｘ線における断面図である。
なお、全図において、〔実施例Ｉ〕と同一機能を有する
ものは同一符号を付け、そのくり返しの説明は省略す
る。
ものは同一符号を付け、そのくり返しの説明は省略す
る。
第13図（Ａ），（Ｂ）において、23は細孔6Aにそって設
けられ、絶縁膜３よりもその膜厚が厚く設けられた本発
明の他の実施例による絶縁膜であり、半導体基板１と第
１容量プレート９とを電気的に分離し、かつ、本実施例
ではビット線（BL）22が延在する方向と同一方向に配置
されたメモリセルの容量部間を特に電気的に分離するた
めのものである。この絶縁膜23であって、容量部間に設
けられた絶縁膜23Aは、例えば細孔6Aの内面から熱処理
を施すことによって、容易に設けることができる。
けられ、絶縁膜３よりもその膜厚が厚く設けられた本発
明の他の実施例による絶縁膜であり、半導体基板１と第
１容量プレート９とを電気的に分離し、かつ、本実施例
ではビット線（BL）22が延在する方向と同一方向に配置
されたメモリセルの容量部間を特に電気的に分離するた
めのものである。この絶縁膜23であって、容量部間に設
けられた絶縁膜23Aは、例えば細孔6Aの内面から熱処理
を施すことによって、容易に設けることができる。
本実施例によれば、細孔によって設けられたメモリセル
の容量部において、その電荷蓄積部を半導体基板と電気
的に分離された細孔内部と、隣接するメモリセルの容量
部とのリーク現象の影響がない半導体基板表面近傍部に
設けることができる。
の容量部において、その電荷蓄積部を半導体基板と電気
的に分離された細孔内部と、隣接するメモリセルの容量
部とのリーク現象の影響がない半導体基板表面近傍部に
設けることができる。
また、隣接するメモリセルの容量部間の分離を、LOCOS
技術によるフィールド絶縁膜を必要とせず、第１容量プ
レート半導体基板とを電気的に分離するために細孔にそ
って設けられた絶縁膜によって行うことができる。
技術によるフィールド絶縁膜を必要とせず、第１容量プ
レート半導体基板とを電気的に分離するために細孔にそ
って設けられた絶縁膜によって行うことができる。
次に、本発明の他の実施例の具体的な製造方法を説明す
る。
る。
第14図（Ａ）および第15図（Ａ）は、本発明の他の実施
例のDRAMを備えた半導体集積回路装置の製造方法を説明
するための各製造工程におけるメモリセルの要部を示す
平面図であり、第14図（Ｂ）および第15図（Ｂ）は、本
発明の他の実施例のDRAMを備えた半導体集積回路装置の
製造方法を説明するための各製造工程におけるメモリセ
ルの要部を示す断面図である。なお、それぞれの（Ｂ）
図は、それに対応する（Ａ）図のＸ−Ｘ線における断面
図である。
例のDRAMを備えた半導体集積回路装置の製造方法を説明
するための各製造工程におけるメモリセルの要部を示す
平面図であり、第14図（Ｂ）および第15図（Ｂ）は、本
発明の他の実施例のDRAMを備えた半導体集積回路装置の
製造方法を説明するための各製造工程におけるメモリセ
ルの要部を示す断面図である。なお、それぞれの（Ｂ）
図は、それに対応する（Ａ）図のＸ−Ｘ線における断面
図である。
前記〔実施例Ｉ〕の製造方法と同様に、まず、ｐ型の半
導体基板１を用意する。この半導体基板１に、第14図
（Ａ），（Ｂ）に示すように、後の工程によって形成さ
れるビット線が延在する方向と同一方向の隣接するメモ
リセル間を除き、その他の隣接するメモリセル間および
周辺回路、例えばアドレス選択回路，読み出し回路，書
き込み回路等の半導体素子間（図示していない）を電気
的に分離するためフィールド絶縁膜2Aを形成する。この
フィールド絶縁膜2Aは、周知のLOCOS技術によって形成
すればよい。
導体基板１を用意する。この半導体基板１に、第14図
（Ａ），（Ｂ）に示すように、後の工程によって形成さ
れるビット線が延在する方向と同一方向の隣接するメモ
リセル間を除き、その他の隣接するメモリセル間および
周辺回路、例えばアドレス選択回路，読み出し回路，書
き込み回路等の半導体素子間（図示していない）を電気
的に分離するためフィールド絶縁膜2Aを形成する。この
フィールド絶縁膜2Aは、周知のLOCOS技術によって形成
すればよい。
第14図（Ａ），（Ｂ）に示す工程の後に、後の工程によ
って形成される第１容量プレートと半導体基板１とを電
気的に分離するための絶縁膜３を全面に形成する。この
後に、前記絶縁膜３上部に、耐熱処理のためのマスクと
なる絶縁膜４を形成する。さらに、その後に、前記絶縁
膜４上部に、耐エッチングのためのマスクとなり、絶縁
膜３に比べてその膜厚が厚い絶縁膜５を形成する。この
絶縁膜５にパターンニングを施し、メモリセルの容量部
を構成する細孔を形成するためのマスクを形成する。こ
のマスクを用いて異方性のドライエッチングを施し、絶
縁膜4,3を除去し、さらに、露出されたフィールド絶縁
膜2Aをもマスクとして用いて、所定部分の半導体基板１
を除去して細孔6Aを形成する（〔実施例１〕の第４図
（Ａ），（Ｂ）参照）。この細孔6Aの幅寸法ならびに深
さは、前記〔実施例１〕と同様でよい。この後に、前記
耐エッチングのためのマスクとなる絶縁膜５を除去し、
耐熱処理のためのマスクとなる絶縁膜４を露出させる。
この絶縁膜４を用いて熱処理を施し、第15図（Ａ），
（Ｂ）に示すように、細孔6Aにそって前記絶縁膜３より
も充分に厚く、半導体基板１と後の工程によって形成さ
れる第１容量プレートとが電気的に分離され、かつ、後
の工程によって形成されるビット線が延在する方向と一
方向に配置されたメモリセルの容量部間を特に電気的に
分離するための絶縁膜23,23Aを形成する。絶縁膜23A
は、その部分の半導体基板１を完全に絶縁体となり得る
ように、熱処理条件等を制御してやればよい。
って形成される第１容量プレートと半導体基板１とを電
気的に分離するための絶縁膜３を全面に形成する。この
後に、前記絶縁膜３上部に、耐熱処理のためのマスクと
なる絶縁膜４を形成する。さらに、その後に、前記絶縁
膜４上部に、耐エッチングのためのマスクとなり、絶縁
膜３に比べてその膜厚が厚い絶縁膜５を形成する。この
絶縁膜５にパターンニングを施し、メモリセルの容量部
を構成する細孔を形成するためのマスクを形成する。こ
のマスクを用いて異方性のドライエッチングを施し、絶
縁膜4,3を除去し、さらに、露出されたフィールド絶縁
膜2Aをもマスクとして用いて、所定部分の半導体基板１
を除去して細孔6Aを形成する（〔実施例１〕の第４図
（Ａ），（Ｂ）参照）。この細孔6Aの幅寸法ならびに深
さは、前記〔実施例１〕と同様でよい。この後に、前記
耐エッチングのためのマスクとなる絶縁膜５を除去し、
耐熱処理のためのマスクとなる絶縁膜４を露出させる。
この絶縁膜４を用いて熱処理を施し、第15図（Ａ），
（Ｂ）に示すように、細孔6Aにそって前記絶縁膜３より
も充分に厚く、半導体基板１と後の工程によって形成さ
れる第１容量プレートとが電気的に分離され、かつ、後
の工程によって形成されるビット線が延在する方向と一
方向に配置されたメモリセルの容量部間を特に電気的に
分離するための絶縁膜23,23Aを形成する。絶縁膜23A
は、その部分の半導体基板１を完全に絶縁体となり得る
ように、熱処理条件等を制御してやればよい。
第15図（Ａ），（Ｂ）に示す工程の後に、前記〔実施例
Ｉ〕の製造方法の第５図（Ａ），（Ｂ）に示す工程以後
の工程と同様にすることによって、本実施例の半導体集
積回路装置は完成する。
Ｉ〕の製造方法の第５図（Ａ），（Ｂ）に示す工程以後
の工程と同様にすることによって、本実施例の半導体集
積回路装置は完成する。
次に、本発明の他の実施例を説明する。
第16図（Ａ）は、本発明の他の実施例のDRAMを備えた半
導体集積回路装置を説明するためのメモリセルの要部を
示す平面図であり、第16図（Ｂ）は、第16図（Ａ）のＸ
−Ｘ線における断面図である。
導体集積回路装置を説明するためのメモリセルの要部を
示す平面図であり、第16図（Ｂ）は、第16図（Ａ）のＸ
−Ｘ線における断面図である。
なお、全図において、〔実施例Ｉ〕および〔実施例II〕
と同一機能を有するものは同一符号を付け、そのくり返
しの説明は省略する。
と同一機能を有するものは同一符号を付け、そのくり返
しの説明は省略する。
第16図（Ａ），（Ｂ）において、23Bは細孔６以外の部
分であって、半導体基板１と第１容量プレート９との間
であって、〔実施例Ｉ〕および〔実施例II〕に用いた絶
縁膜３に比べて充分に厚く設けられた絶縁膜であり、半
導体基板１と第１容量プレートとを電気的に分離し、情
報となる電圧が第１容量プレート９に印加してもその部
分の半導体基板１表面近傍に情報となる電荷を蓄積しな
いためのものである。これによって、半導体基板１内に
はメモリセルの情報となる電荷は存在しなくなる。
分であって、半導体基板１と第１容量プレート９との間
であって、〔実施例Ｉ〕および〔実施例II〕に用いた絶
縁膜３に比べて充分に厚く設けられた絶縁膜であり、半
導体基板１と第１容量プレートとを電気的に分離し、情
報となる電圧が第１容量プレート９に印加してもその部
分の半導体基板１表面近傍に情報となる電荷を蓄積しな
いためのものである。これによって、半導体基板１内に
はメモリセルの情報となる電荷は存在しなくなる。
本実施例によれば、細孔によって設けられたメモリセル
の容量部において、その電荷蓄積部を半導体基板と電気
的に分離された細孔内部のみに設けることができる。
の容量部において、その電荷蓄積部を半導体基板と電気
的に分離された細孔内部のみに設けることができる。
また、隣接するメモリセルの容量部間の分離を、LOCOS
技術によるフィールド絶縁膜を必要とせず、第１容量プ
レートと半導体基板とを電気的に分離するために細孔に
そって設けられた絶縁膜によって行うことができる。
技術によるフィールド絶縁膜を必要とせず、第１容量プ
レートと半導体基板とを電気的に分離するために細孔に
そって設けられた絶縁膜によって行うことができる。
次に、本発明の他の実施例の具体的な製造方法を説明す
る。
る。
第17図（Ａ）および第18図（Ａ）は、本発明の他の実施
例のDRAMを備えた半導体集積回路装置の製造方法を説明
するための各製造工程におけるメモリセルの要部を示す
平面図であり、第17図（Ｂ）および第18図（Ｂ）は、本
発明の他の実施例のDRAMを備えた半導体集積回路装置の
製造方法を説明するための各製造工程におけるメモリセ
ルの要部を示す断面図である。なお、それぞれの（Ｂ）
図は、それに対応する（Ａ）図のＸ−Ｘ線における断面
図である。
例のDRAMを備えた半導体集積回路装置の製造方法を説明
するための各製造工程におけるメモリセルの要部を示す
平面図であり、第17図（Ｂ）および第18図（Ｂ）は、本
発明の他の実施例のDRAMを備えた半導体集積回路装置の
製造方法を説明するための各製造工程におけるメモリセ
ルの要部を示す断面図である。なお、それぞれの（Ｂ）
図は、それに対応する（Ａ）図のＸ−Ｘ線における断面
図である。
前記〔実施例Ｉ〕および〔実施例II〕と同様に、まず、
ｐ型の半導体基板１を用意する。この後に、第17図
（Ａ），（Ｂ）に示すように、半導体基板１に〔実施例
Ｉ〕と同様の絶縁膜2Aを形成する。
ｐ型の半導体基板１を用意する。この後に、第17図
（Ａ），（Ｂ）に示すように、半導体基板１に〔実施例
Ｉ〕と同様の絶縁膜2Aを形成する。
第17図（Ａ），（Ｂ）に示す工程の後に、〔実施例II〕
の第15図（Ａ），（Ｂ）に示す工程を施し、細孔６およ
び絶縁膜23,23Aを形成する。この後に、絶縁膜４を除去
し、後の工程による第１容量プレートが形成される細孔
６および半導体基板１部分以外の部分に、耐熱処理のた
めのマスクとなる絶縁膜4Aを形成する。この絶縁膜4A
は、例えばナイトライドを用いればよい。前記絶縁膜4A
を用いて熱処理を施し、第18図（Ａ），（Ｂ）に示すよ
うに、半導体基板１と後の工程によて形成される第１容
量プレートとを電気的に分離するための絶縁膜23Bを形
成する。
の第15図（Ａ），（Ｂ）に示す工程を施し、細孔６およ
び絶縁膜23,23Aを形成する。この後に、絶縁膜４を除去
し、後の工程による第１容量プレートが形成される細孔
６および半導体基板１部分以外の部分に、耐熱処理のた
めのマスクとなる絶縁膜4Aを形成する。この絶縁膜4A
は、例えばナイトライドを用いればよい。前記絶縁膜4A
を用いて熱処理を施し、第18図（Ａ），（Ｂ）に示すよ
うに、半導体基板１と後の工程によて形成される第１容
量プレートとを電気的に分離するための絶縁膜23Bを形
成する。
第18図（Ａ），（Ｂ）に示す工程の後に、前記〔実施例
Ｉ〕の製造方法の第５図（Ａ），（Ｂ）に示す工程以後
の工程と同様にすることによって、本実施例の半導体集
積回路装置は完成する。なお、絶縁膜４を除去する工程
は、絶縁膜4Aを除去する工程である。
Ｉ〕の製造方法の第５図（Ａ），（Ｂ）に示す工程以後
の工程と同様にすることによって、本実施例の半導体集
積回路装置は完成する。なお、絶縁膜４を除去する工程
は、絶縁膜4Aを除去する工程である。
細孔によって設けられたメモリセルの容量部において、
その電荷蓄積部を半導体基板と電気的に分離された細孔
内部に設けることによって、隣接するメモリセルのそれ
ぞれの容量部から半導体基板内部に延びる誤動作を誘発
する不要な空乏領域を除去することができる。従って、
高集積化によって生ずるであろう隣接するメモリセルの
それぞれの容量部に生ずるリーク現象を防止することが
できる。
その電荷蓄積部を半導体基板と電気的に分離された細孔
内部に設けることによって、隣接するメモリセルのそれ
ぞれの容量部から半導体基板内部に延びる誤動作を誘発
する不要な空乏領域を除去することができる。従って、
高集積化によって生ずるであろう隣接するメモリセルの
それぞれの容量部に生ずるリーク現象を防止することが
できる。
また、細孔によって設けられたメモリセルの容量部にお
いて、その電荷蓄積部を半導体基板と電気的に分離され
た細孔内部に設けることによって、半導体基板内に存在
するであろうα線によって生ずる不要な小数キャリアの
情報となる電荷に与える影響を防止し、かつ、細孔技術
を用いることによってく、α線によって生ずる不要な小
数キャリアの影響を抑制し得る所定の電荷蓄積量を設け
ることができる。
いて、その電荷蓄積部を半導体基板と電気的に分離され
た細孔内部に設けることによって、半導体基板内に存在
するであろうα線によって生ずる不要な小数キャリアの
情報となる電荷に与える影響を防止し、かつ、細孔技術
を用いることによってく、α線によって生ずる不要な小
数キャリアの影響を抑制し得る所定の電荷蓄積量を設け
ることができる。
また、蓄積容量が主に絶縁膜上に形成されているため、
容量と基板間のリーク電流が著しく小さく従来にくらべ
て情報保持時間を著しく長くできる。
容量と基板間のリーク電流が著しく小さく従来にくらべ
て情報保持時間を著しく長くできる。
また、細孔によって設けられた容量部の他に、隣接する
メモリセルを容量部とのリーク現象の影響がなく、か
つ、α線によって生ずる不要な少数キャリアによる影響
の少ない所定の半導体基板表面近傍に、情報となる電荷
蓄積部を設けることができる。従って、メモリセルの電
荷蓄積量を向上することができる。
メモリセルを容量部とのリーク現象の影響がなく、か
つ、α線によって生ずる不要な少数キャリアによる影響
の少ない所定の半導体基板表面近傍に、情報となる電荷
蓄積部を設けることができる。従って、メモリセルの電
荷蓄積量を向上することができる。
また、半導体基板と第１容量プレートとの電気的分離の
ために細孔にそって設けられた絶縁膜によって、所定方
向の隣接するメモリセルの容量部間を電気的に分離する
ことができる。従って、その部分において、LOCOS技術
によるフィールド絶縁膜を必要とせず、メモリアレイ部
における集積度を向上することができる。
ために細孔にそって設けられた絶縁膜によって、所定方
向の隣接するメモリセルの容量部間を電気的に分離する
ことができる。従って、その部分において、LOCOS技術
によるフィールド絶縁膜を必要とせず、メモリアレイ部
における集積度を向上することができる。
また、細孔寸法が１〔μｍ〕程度以上であっても、第１
容量プレート，第２容量プレート，容量絶縁膜，その他
の絶縁膜および必要あれば埋込み材料によって充分に細
孔を埋込むことができる。従って、細孔部上面部は平坦
化され、その上部に形成されるであろうワード線および
ビット線の加工バラツキを低減することができる。
容量プレート，第２容量プレート，容量絶縁膜，その他
の絶縁膜および必要あれば埋込み材料によって充分に細
孔を埋込むことができる。従って、細孔部上面部は平坦
化され、その上部に形成されるであろうワード線および
ビット線の加工バラツキを低減することができる。
さらに、隣接するメモリセルのそれぞれの容量部におけ
るリーク現象を防止し、かつ、その容量部においてα線
によって生ずる少数キャリアの影響を防止することがで
き、かつ、α線によって生ずる不要な少数キャリアの影
響を抑制し得る所定の電荷蓄積量を設けることができ、
かつ、隣接するメモリセル間の所定部分の電気的な分離
にLOCOS技術によるフィールド絶縁膜を用いないため
に、DRAMを備えた半導体集積回路装置の集積度を向上す
ることができる。
るリーク現象を防止し、かつ、その容量部においてα線
によって生ずる少数キャリアの影響を防止することがで
き、かつ、α線によって生ずる不要な少数キャリアの影
響を抑制し得る所定の電荷蓄積量を設けることができ、
かつ、隣接するメモリセル間の所定部分の電気的な分離
にLOCOS技術によるフィールド絶縁膜を用いないため
に、DRAMを備えた半導体集積回路装置の集積度を向上す
ることができる。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
ることなく、その要旨を逸脱しない範囲において種々変
更可能であることはいうまでもない。
き具体的に説明したが、本発明は前記実施例に限定され
ることなく、その要旨を逸脱しない範囲において種々変
更可能であることはいうまでもない。
第１図は、本発明の一実施例を説明するためのDRAMを備
えた半導体集積回路装置のメモリアレイ要部を示す等価
回路図、 第２図（Ａ）は、本発明の一実施例のDRAMを備えた半導
体集積回路装置を説明するためのメモリセルの要部を示
す平面図、 第２図（Ｂ）は、第２図（Ａ）のＸ−Ｘ線における断面
図、 第３図（Ａ），第４図（Ａ），第５図（Ａ），第６図
（Ａ），第９図（Ａ），第10図（Ａ）および第11図
（Ａ）は、本発明の一実施例のDRAMを備えた半導体集積
回路装置の製造方法を説明するための各製造工程におけ
るメモリセルの要部を示す平面図、 第３図（Ｂ），第４図（Ｂ），第５図（Ｂ），第６図
（Ｂ），第７図，第８図，第９図（Ｂ），第10図（Ｂ）
および第11図（Ｂ）は、本発明の一実施例のDRAMを備え
た半導体集積回路装置の製造方法を説明するための各製
造工程におけるメモリセルの要部を示す断面図、 第12図は、本発明の一実施例のメモリセルによって構成
したメモリアレイの要部を示す平面図、 第13図（Ａ）は、本発明の他の実施例のDRAMを備えた半
導体集積回路装置を説明するためのメモリセルの要部を
示す平面図、 第13図（Ｂ）は、第13図（Ａ）のＸ−Ｘ線における断面
図、 第14図（Ａ）および第15図（Ａ）は、本発明の他の実施
例のDRAMを備えた半導体集積回路装置の製造方法を説明
するための各製造工程におけるメモリセルの要部を示す
平面図、 第14図（Ｂ）および第15図（Ｂ）は、第14図（Ａ）およ
び第15図（Ａ）のＸ−Ｘ線における断面図、 第16図（Ａ）は、本発明の他の実施例のDRAMを備えた半
導体集積回路装置を説明するためのメモリセルの要部を
示す平面図、 第16図（Ｂ）は、第16図（Ａ）のＸ−Ｘ線における断面
図、 第17図（Ａ）および第18図（Ａ）は、本発明の他の実施
例のDRAMを備えた半導体集積回路装置の製造方法を説明
するための各製造工程におけるメモリセルの要部を示す
平面図、 第17図（Ｂ）および第18図（Ｂ）は、第17図（Ａ）およ
び第18図（Ａ）のＸ−Ｘ線における断面図である。 図中、１……半導体基板、2,2A……フィールド絶縁膜、
3,4,4A,5,7,13,15,15A,17,20,23,23A,23B……絶縁膜、
6,6A……細孔、8,21……接続孔、９……第１容量プレー
ト、10,19……半導体領域、11……容量絶縁膜（第３絶
縁膜）、12……導電性材料、14……埋込み材料、16……
第２容量プレート、18……ゲート電極およびワード線、
22……ビット線である。
えた半導体集積回路装置のメモリアレイ要部を示す等価
回路図、 第２図（Ａ）は、本発明の一実施例のDRAMを備えた半導
体集積回路装置を説明するためのメモリセルの要部を示
す平面図、 第２図（Ｂ）は、第２図（Ａ）のＸ−Ｘ線における断面
図、 第３図（Ａ），第４図（Ａ），第５図（Ａ），第６図
（Ａ），第９図（Ａ），第10図（Ａ）および第11図
（Ａ）は、本発明の一実施例のDRAMを備えた半導体集積
回路装置の製造方法を説明するための各製造工程におけ
るメモリセルの要部を示す平面図、 第３図（Ｂ），第４図（Ｂ），第５図（Ｂ），第６図
（Ｂ），第７図，第８図，第９図（Ｂ），第10図（Ｂ）
および第11図（Ｂ）は、本発明の一実施例のDRAMを備え
た半導体集積回路装置の製造方法を説明するための各製
造工程におけるメモリセルの要部を示す断面図、 第12図は、本発明の一実施例のメモリセルによって構成
したメモリアレイの要部を示す平面図、 第13図（Ａ）は、本発明の他の実施例のDRAMを備えた半
導体集積回路装置を説明するためのメモリセルの要部を
示す平面図、 第13図（Ｂ）は、第13図（Ａ）のＸ−Ｘ線における断面
図、 第14図（Ａ）および第15図（Ａ）は、本発明の他の実施
例のDRAMを備えた半導体集積回路装置の製造方法を説明
するための各製造工程におけるメモリセルの要部を示す
平面図、 第14図（Ｂ）および第15図（Ｂ）は、第14図（Ａ）およ
び第15図（Ａ）のＸ−Ｘ線における断面図、 第16図（Ａ）は、本発明の他の実施例のDRAMを備えた半
導体集積回路装置を説明するためのメモリセルの要部を
示す平面図、 第16図（Ｂ）は、第16図（Ａ）のＸ−Ｘ線における断面
図、 第17図（Ａ）および第18図（Ａ）は、本発明の他の実施
例のDRAMを備えた半導体集積回路装置の製造方法を説明
するための各製造工程におけるメモリセルの要部を示す
平面図、 第17図（Ｂ）および第18図（Ｂ）は、第17図（Ａ）およ
び第18図（Ａ）のＸ−Ｘ線における断面図である。 図中、１……半導体基板、2,2A……フィールド絶縁膜、
3,4,4A,5,7,13,15,15A,17,20,23,23A,23B……絶縁膜、
6,6A……細孔、8,21……接続孔、９……第１容量プレー
ト、10,19……半導体領域、11……容量絶縁膜（第３絶
縁膜）、12……導電性材料、14……埋込み材料、16……
第２容量プレート、18……ゲート電極およびワード線、
22……ビット線である。
Claims (3)
- 【請求項１】第１導電型の半導体基板の一主面に設けら
れた第２導電型の一対の第１半導体領域と、該一対の第
１半導体領域間の半導体基板の主面を覆うゲート絶縁膜
上に形成されたゲート電極とを有する絶縁ゲート型電界
効果トランジスタと、該絶縁ゲート型電界効果トランジ
スタの一方の第１半導体領域に直列に接続された容量素
子とを備えたメモリセルが、行列状に複数配置されてな
る半導体集積回路装置において、前記容量素子が、半導
体基板の一主面に設けられた孔部内の表面を覆って形成
された第１絶縁膜と、前記第１絶縁膜上に形成された第
１の多結晶シリコン膜から成る第１の導電プレートと、
該第１の導電プレート上に形成された第２絶縁膜と、該
第２絶縁膜上に形成された第２の多結晶シリコン膜から
成る第２の導電プレートとを備え、かつ、前記第１絶縁
膜の厚さを前記ゲート電極下のゲート絶縁膜の厚さより
も厚くすることにより前記第１の導電プレートに印加さ
れる電圧によって前記孔部周辺の半導体基板に情報とな
る電荷を蓄積しないようにし、さらに、前記容量素子と
隣接する他のメモリセルの容量素子との間を前記第１絶
縁膜よりも厚い第３の絶縁膜によって電気的に分離する
ことにより隣接するメモリセル間での電荷のリークが生
じないようにしたことを特徴とする半導体集積回路装
置。 - 【請求項２】前記メモリセルの絶縁ゲート型電界効果ト
ランジスタの第１半導体領域に電気的に接続され前記メ
モリセルの容量素子上に延在する導電層から成るビット
ラインと、前記メモリセルの絶縁ゲート型電界効果トラ
ンジスタのゲート電極に電気的に接続され前記ビットラ
インを横切る方向に延びるワードラインとを有すること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。 - 【請求項３】前記第２絶縁膜は、前記第１絶縁膜に比べ
て高い誘電率を有することを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065432A JPH0666436B2 (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
| FR848401269A FR2544537B1 (fr) | 1983-04-15 | 1984-01-27 | Dispositif de memoire a semi-conducteurs du type memoire dynamique a acces direct ou aleatoire (dram) a haute densite d'integration et procede de fabrication d'un tel dispositif |
| GB08405975A GB2138207B (en) | 1983-04-15 | 1984-03-07 | A semiconductor memory device and a method of manufacture thereof |
| KR1019840001763A KR920007331B1 (ko) | 1983-04-05 | 1984-04-04 | 반도체 기억장치 및 그 제조방법 |
| IT20481/84A IT1176006B (it) | 1983-04-15 | 1984-04-10 | Dispositivo di memoria a semiconduttore e procedimento per, la sua fabbricazione |
| DE19843414057 DE3414057A1 (de) | 1983-04-15 | 1984-04-13 | Halbleiter-speichervorrichtung und verfahren zu deren herstellung |
| US07/253,183 US5021842A (en) | 1983-04-15 | 1988-10-04 | Trench DRAM cell with different insulator thicknesses |
| SG770/88A SG77088G (en) | 1983-04-15 | 1988-11-18 | A semiconductor memory device and a method of manufacture thereof |
| HK221/89A HK22189A (en) | 1983-04-15 | 1989-03-16 | A semiconductor memory device and a method of manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065432A JPH0666436B2 (ja) | 1983-04-15 | 1983-04-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191373A JPS59191373A (ja) | 1984-10-30 |
| JPH0666436B2 true JPH0666436B2 (ja) | 1994-08-24 |
Family
ID=13286935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065432A Expired - Lifetime JPH0666436B2 (ja) | 1983-04-05 | 1983-04-15 | 半導体集積回路装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5021842A (ja) |
| JP (1) | JPH0666436B2 (ja) |
| KR (1) | KR920007331B1 (ja) |
| DE (1) | DE3414057A1 (ja) |
| FR (1) | FR2544537B1 (ja) |
| GB (1) | GB2138207B (ja) |
| HK (1) | HK22189A (ja) |
| IT (1) | IT1176006B (ja) |
| SG (1) | SG77088G (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357131A (en) * | 1982-03-10 | 1994-10-18 | Hitachi, Ltd. | Semiconductor memory with trench capacitor |
| FR2554954B1 (fr) * | 1983-11-11 | 1989-05-12 | Hitachi Ltd | Dispositif de memoire a semi-conducteurs |
| JPS60113460A (ja) * | 1983-11-25 | 1985-06-19 | Oki Electric Ind Co Ltd | ダイナミックメモリ素子の製造方法 |
| JPH073858B2 (ja) * | 1984-04-11 | 1995-01-18 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPH0616549B2 (ja) * | 1984-04-17 | 1994-03-02 | 三菱電機株式会社 | 半導体集積回路装置 |
| DE3565339D1 (en) * | 1984-04-19 | 1988-11-03 | Nippon Telegraph & Telephone | Semiconductor memory device and method of manufacturing the same |
| US4791463A (en) * | 1984-10-31 | 1988-12-13 | Texas Instruments Incorporated | Structure for contacting devices in three dimensional circuitry |
| JPS61135151A (ja) * | 1984-12-05 | 1986-06-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61140168A (ja) * | 1984-12-12 | 1986-06-27 | Toshiba Corp | 半導体記憶装置 |
| FR2575335B1 (fr) * | 1984-12-21 | 1987-06-19 | Thomson Csf | Element capacitif integre sur une pastille de circuit integre, et procede de realisation de cet element capacitif |
| JPS61179568A (ja) * | 1984-12-29 | 1986-08-12 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| JPS61212055A (ja) * | 1985-03-18 | 1986-09-20 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2604705B2 (ja) * | 1985-04-03 | 1997-04-30 | 松下電子工業株式会社 | Ｍｏｓキヤパシタの製造方法 |
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