KR920007331B1 - 반도체 기억장치 및 그 제조방법 - Google Patents

반도체 기억장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체 기억장치 및 그 제조방법
제1도는 본 발명의 제1실시예를 설명하기 위한 DRAM의 중요부를 도시한 등가회로도.
제2a도는 본 발명의 제1실시예의 DRAM을 설명하기 위한 메모리 셀의 중요부를 도시한 평면도.
제2b도는 제2a도의 X-X선에 있어서의 단면도.
제3도는 제2a도, 제2b도의 메모리 셀로 구성한 메모리 어레이의 중요부를 도시한 평면도.
제4도∼제12도는 제2a도, 제2b도에 도시한 DRAM의 제조 방법을 설명하기 위한 도면.
제13a도는 본 발명의 제2의실시예의 DRAM을 설명하기 위한 메모러 셀의 중요부를 도시한 평면도.
제13b도는 제13a도의 X-X선에 있어서의 단면도.
제14도 및 제15도는 제13a도, 제13b도의 DRAM의 제조방법을 설명하기 위한 도면.
제16a도는 본 발명의 제3실시예의 DRAM을 설명하기 위한 메모리 셀을 중요부를 도시한 평면도.
제16b도는 제16a도의 X-X선에 있어서의 단면도.
제17도 및 제18도에 제16도의 DRAM의 제조방법을 설명하기 위한 도면.
제19도는 본 발명의 또 다른 실시예를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 절연막
3, 4, 5, 11 : 절연막 6 : 세공
8, 21 : 접속구멍 9 : 제1용량 플레이트
10 : 반도체 영역 14 : 매입재료
16 : 제2용량 플레이트 17 : 게이트 절연막
18 : 게이트 전극 20 : 절연막
22 : 비트선
본 발명은 다이나믹 랜덤 액세스 메모리에 관한 것이다. DRAM(Dynamic Random Access Memory)은 기억용 용량소자와 스위칭용 트랜지스터(MISFET)로 구성된 직렬회로를 메모리 셀로 하고 있다. DRAM은 정보량(비트수)을 증대시키고 동작시간을 향상시키기 위하여 고집적화의 경향에 있다. DRAM의 고집적화를 달성하기 위해서는 기억용 용량소자의 점유면적을 작게 하는 것이 가장 효과적이다. 그러나, 면적을 작게하는 것은 용량값의 감소를 초래한다. 이것은 α입자에 의한 소프트에러의 증가나 재생 사이클의 단축에 관계되므로 바람직하지 않다.
용량값을 감소시키지 않고, 기억용 용량소자의 점유면적을 감소시키는 아이디어가 몇개 제안되고 있다. 그 하나로써 반도체기판의 표면뿐만 아니라, 그 내부 방향에도 용량을 형성한 새로운 기억용 용량소자(트렌치 캐패시터(trench capacitor)또는 코루게이트 캐패시터(corrugated capacitor라고 부른다)를 구비한 DRAM이 일본국 특허 출원소화50-53883에 제안되어 있다. 이 새로운 기억용 용량소자는 다음과 같이 형성된다. 반도체 기판의 하나의 주면에 세공(U홈 또는 트렌치라고도 한다)을 마련한다. 세공의 내부의 반도체기판의 노출된 표면에 절연막을 마련한다. 그리고, 해당 절연막상부를 덮는 용량전극을 마련한다. MIS형 용량소자는 세공내의 반도체기판, 절연막 및 용량전극으로 구성된다.
본 발명자가 상술한 DRAM을 제조하여 검토한 결과, 상술한 DRAM의 고집적화를 더욱 발전시키는데 있어서, 다음의 문제점을 발견하였다.
제1의 문제점은 공핍영역이 넓어지는데 있다. 상기 기억용 용량소자에 있어서 정보로 되는 전하를 축적하는 부분은 세공부분의 반도체 기판내부이다. 고집적화를 위하여 인접하는 기억용랑소자사이의 거리를 더욱 작게 하였을때, 인접하는 기억용 용량소자를 형성하는 세공의 측벽에서 연장하는 각각의 공핍영역이 서로 결합한다. 인접하는 기억용 용량소자의 사이에 전위차가 있으면, 높은 전위의 용량소자에서 낮은 전위의용량소자로 전하가 이동한다. 즉, 인접하는 캐패시터 사이에서 전하가 누설된다. 이것은 정보의 반전에 연결되어, 신뢰성의 저감에 관계된다. 이것이 DRAM의 고집적화의 방해가 되었었다.
제2의 문제점은 α선에 의한 영향의 증가이다. 세공에 의한 입체적인 캐패시터 구성은 종래의 평면적인 기억용 용량소자에 비해서 반도체 기판내에 다량의 전하를 축적할 수 있다. 그러나, 동시에 반도체 기판내에 α선에 의해서 생기는 소수 캐리어에 의한 영향도 커진다. 이것은 반도체 기판의 하나의 주표면에서 그 내부에 연장되는 세공의 깊이가 깊어질수록 상기 소수 캐리어에 의한 영향이 현저하게 증대 하기 때문이다.
α선에 의해서 생기는 소수 캐리어의 영향을 무시할 수 있는 큰 전하량을 얻기는 어렵다. 이는 세공 깊이를 깊게 하는데에는 한도가 있기 때문이다. 이것이 DRAM의 신뢰도 향상의 방해로 되었었다.
제3의 문제점은 평탄화의 어려움에 있다. 반도체 기판에 세공을 형성한 직후, 세공의 폭치수는 제품의 기술수준에서 1um정도 이상이다. 용량전극을 두껍게 형성하는 것은 워드선의 단선은 원인으로 되기 때문에 용량전극 재료와 절연막 재료로써 세공을 완전히 매입할 수가 없다. 이로인해, 세공 상부가 움푹 패이게 된다. 세공 상부에 형성되는 워드선 및 비트선의 배선폭, 배선길이등에 가공 흐트러짐이나, 단선이 생기기가 쉽게 된다. 이것이 DRAM 의 전기적 특성의 불안정이나 불량발생의 원인이 되었다.
본 발명의 목적은 세공내에 기억용 용량소자를 형성한 고집적화에 적합한 DRAM을 제공하는데 있다.
본 발명의 다른 목적은 세공내에 기억용 용량소자를 형성한 DRAM의 인접하는 기억용량소자 사이의 전하의 누설현상을 방지하는데 있다.
본 발명의 다른 목적은 세공내에 기억용 용량소자를 형성한 DRAM의 기억용 용량소자에서의 α선에 의해서 생기는 소수 캐리어의 영향도를 저감하는데 있다.
본 발명의 다른 목적은 기억용량소자와 기판사이의 누설전류를 제거하여 정보유지시간을 길게하는데 있다.
본 발명의 또 다른 목적은 세공내에 기억용 용량소자를 형성한 DRAM의 기억용 용량소자가 형성되는 세공상부의 움푹 패이는 것을 없애는데 있다.
그리고, 본 발명의 상기 및 그 이외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 더욱 명확하게 될 것이다.
본 출원에 있어서, 기술되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
메모리 셀의 기억용 용량소자는 반도체 기판과 전기적으로 분리된 세공내에 마련된다. 기억용 용량소자는1층째 및 2층째의 다결정 실리콘층과 이들의 사이의 절연막으로 된다. 1층째 및 2층째의 다결성 실리콘층 모두가 세공내에 매입된다. 하층인 1층째 다결정 실리콘층은 반도체기판과 절연막에 의해서 전기적으로 분리된다. 1층째 다결정 실리콘층은 메모리 셀의 MISFET에 접속된다. 이로인해서 인접하는 메모리 셀의 캐패시터에서 반도체기판내부에 연장되는 공핍영역을 없애고, 고집적화를 달성한다.
제1도는 본 발명의 제1실시예를 설명하기 위한 DRAM의 중요부를 도시한 등가회로도이다.
SA1, SA22,…는 센스 앰프이며, 소정의 메모리 셀과 소정의 더미 사이의 미소한 전위차를 증폭하기 위한 것이다. BL11, BL12는 센스 앰프SA1에서 동일방향으로 연재하는 비트선이다. BL21, BL22는 센스 앰프 SA2에서 동일방향으로 연재하는 비트선이다. 이들의 비트선 BL은 정보를 전송하기 위한 것이다. WL1, WL2, WL3, WL4는 비트선에 교차하는 방향으로 연재하는 워드선이다.
M11, M12, M21, M22, …는 메모리 셀이며, 정보로 되는 전하를 유지한다. 각각의 메모리 셀 M11, M12, M21, M22,…는 MISFET Q11, Q12, Q21, Q22,…와 캐패시터 C11, C12, C21, C22,…로 구성된다. MISFET Q11, Q12, Q22, Q22,…는 그 한쪽 끝이 소정의 비트선 BL에 접속되고, 게이트전극은 소정의 워드선 WL에 접속되어 있다. 캐패시터 C11, C1u, C21, C22,…는 해당 MISFET Q11, Q12, Q21, Q22,…의 다른쪽에 그 한쪽이 접속되고, 또한 다른쪽이 고정전위 Vss(OV)단자에 접속되어 있다.
D11, D12, D21, D22,…는 더미 셀이며, 메모리 셀의 정보가 "1"인가 "0"인가를 판단할 수 있도록 전하를 유지한다. 각각의 더미 셀 D11, D12, D21, D22,…는 MISFET QD11, QD12, QD21, QD22,…와 캐패시터 CD11, CD12, CD21, CD22,…와 CQ로 구성된다. MISFET QD11, QD12, QD21, QD22,…는 그 한쪽이 소정의 비트선 BL에 접속되고, 게이트전극은 소정의 워드선 WL에 접속되어 있다. 캐패시터 CD11, CD12, CD21, CD22는 해당 MISFET QD11, QD12, QD21, QD22,…의 다른쪽에 그 한쪽이 접속되고, 또한 다른쪽이 고정전위 Vss단자에 접속되어 있다. MISFET CQ는 해당 용량부 CD11, CD12, CD2u,CD22에 축적된 전하를 방전하기 위해서 마련된다. øD는 MISFET CQ의 게이트전극에 방전신호를 인가하는 단자이다.
다음에 본 발명에 제1실시예의 구조를 설명한다. 제2a도는 본 발명의 제1실시예의 DRAM을 설명하기 위한 메모리 셀의 중요부를 도시한 평면도이다. 제2b도는 제2a도의 X-X선에 있어서의 단면도이다. 제3도는 제2a도와 제2b도에 도시한 메모리 셀로 구성된 메모리 셀 어레이의 중요부를 도시한 평면도이다. 제3도에 있어서는 그 도면을 명확하게 하기 위해서 도전층사이에 마련해야 할 절연막은 도시하지 않는다.
제1실시예에 관한 전체도면에 있어서, 동일한 기능을 갖는것은 동일한 부호를 붙이고, 그 반복적인 설명은 생략한다.
(1)은 단결정 규소(Si)로 구성되는 p형 반도체기판이다. (2)는 반도체기판(1)의 하나의 주표면에 인접하는 메모리 셀 사이에 마련된 필드 절연막이며, 이들을 전기적으로 분리히기 위한 것이다. 필드절연막(2)는 동일한 접속구멍(21)을 통해서 비트선(22)에 접속되어 있는 2개의 메모리 셀을 일체적으로 둘러싼다. 메모리 셀 어레이는 이 필드절연막으로 일체적으로 둘러싸인 2개의 메모리 셀을 반복하는 기본단위로써 제3도에 도시한 바와같이 메모리 셀은 행열상으로 배치된다. 이 2개의 메모리 셀의 MISFET Q는 비트선(22)에 접속되는 n+향 반도체영역(19)를 공유하고 있다.
메모리 셀의 캐패시터 C는 일점쇄선으로 표시한 제1의 전극(이하 제1용량 플레이트라 한다)(9)와 제2의 전극(이하 제2용량 플레이트라 한다)(16)과 이들의 사이에 마련된 절연막(11)로 된다. 제1 및 제2의 용량 플레이트(9) 및 (16)은 도체된다.
제1용량 플레이트(9)는 메모리 셀의 MISFET Q에 접속된다. 제2용량 플레이트(16)에는 고정전위 Vss가 인가된다. 캐패시터 C는 주로 반도체기판(1)의 소정부분의 하나의 주표면에서 그 내부에 연장되도록 형성된 세공(U 홈)(6)에 매입되도록 마련된다. 세공(6)은 캐패시터 C의 용량값을 증가시키기 위해서 장방형이 아니고, 도면에 도시한 형상으로 된다. (7)은 상기 세공(6)의 내측, 즉 세공(6)의 측면 및 저면의 반도체기판(1)의 표면에 형성된 절연막으로 반도체기판(1)과 제1용량 플레이트(9)를 전기적으로 분리하기 위한 것이다. 절연막(7)은 절연막(3A)보다도 두껍다. 제1용량 플레이트(9)에 어떠한 전압이 인가되어도, 반도체기판(1)내의 세공(6) 주변부에 정보는 축적되지 않는다. 제1용량 플레이트(9)의 전위가 OV일때, 반도체기판(1)과 제1용량 플레이트(9)와의 사이의 용량은 대단히 적다. 제1용량 플레이트(9)의 전위가 5V일때, 반도체기판(1)의 표면에 공핍층이 넓어질 뿐이며, 반도체영역(19)에서 반전층을 형성 하는 전하가 공급되는 일은 없다.
(8)은 다음에 기술하는 제1용량 플레이트(9)와 MISFET를 구성하는 한쪽의 반도체영역(19)와의 접속을 위해서 소정 부분의 절연막(3A)를 제거해서 마련된 접속구멍이다. 제1용량 플레이트(9)는 절연막(7), 절연막(3A) 및 반도체 영역(19)의 상부에 마련된다. 그리고, 이 접속구멍(8)은 제3도에서는 생략하고 있다. 제1용량 플레이트(9)에는 정보에 대응해서, 예를들면 OV 또는 5V가 인가된다. 인접하는 메모리 셀의 각각의 제1용량 플레이트(9)는 구조적 및 전기적으로 분리되어 있다. 제1용량 플레이트(9)는 제3도에 일점쇄선으로 표시한 것과 같이, 1개의 메모리 셀마다 독립해서 각각 마련된다. 메모리 셀의 절연막(11) 및 제2용량 플레이트(16)은 동일의 메모리 셀 어레이내의 각 메모리 셀에 공통이고, 일체로 마련된다. 메모리 셀의 MISFET Q를 마련하는 영역에 절연막(11) 및 제2용량 플레이트(16)은 제3도에 도시한 것과 같이 선택적으로 형성되지 않는다. 절연막(11)의 제1용량 플레이트(9)와 제2용량 플레이트(16)이 끼워진 부분에 정보로 되는 전하가 축적된다. (14)는 세공(6)내에 매입된 매입 재료이며, 도전성 재료와 절연재료에 의해서 세공(6)이 매입되지 않을 때에 그 상부에 생기는 움푹파진 것을 완화하기 위한 것이다.
제2용량 플레이트(16) 및 매입재료(14)는 게이트 전극 및 워드선(18)(WL)과 절연막(15) 및 (15A)에 의해서 전기적으로 분리된다.
MISFET Q는 게이트 절연막(17)과 게이트전극(18)과, 소오스 또는 드레인영역인 n-형 반도체영역(19)로 된다. 게이트 절연막(17)은 MISFET형성부분의 반도체기판(1)의 하나의 주표면에 마련된다. 게이트전극(18)은 해당 게이트전극(18)에 전압을 인가하기 위한 워드선(18)(WL)의 일부를 구성한다. 반도체영역(19)은 MISFET형성부분의 게이트전극(18)의 양측의 반도체기판의 기판의 한 표면에 마련된다. 반도체영역(19)는 게이트 전극(18), 필드절연막(2), 제1용량 플레이트(9)에 의해서 규정된다. 워드선(18)(WL)은 표면이 평탄화된 세공(6)의 상부에 연재된다.
(20)은 게이트전극(18) 또는 워드선(18)(WL)과 비트선(22)(BL)와의 사이에 마련된 절연막이며, 그들을 전기적으로 분리하기 위한 것이다. (21)은 반도체영역(19)와 비트선(22)(BL)를 접속하기 위한 접속구멍이다. 비트선(22)(BL)는 절연막(20)상부를 연재하고, 또한 소정부분에 있어서 접속구멍(21)을 거쳐서 반도체영역(19)와 접속하도록 마련된다.
다음에 제1의 실시예의 동작을 제2a도, 제2b도를 이용하여 MISFET Q와 캐패시터 C로 되는 메모리 셀을 예로하여 설명한다.
메모리 셀에 정보를 기억할때에 대해서 설명한다. 메모리 셀의 MISFET Q를 구성하는 게이트 전극에 제어전압을 인가하는 것에 의해, 해당 MISFET Q가 "ON"으로된다. MISFET Q의 다른쪽의 반도체영역(19)와 접속되어 있는 비트선(22)(BL)에는 정보에 대응한 전압이 인가된다. 이로인해서 비트선(22)(BL)의 정보에 대응한 전압은 MISFET Q를 거쳐서 제1용량 플레이트(9)에 인가된다. 고정전위 Vss로 유지되어 있는 제2용량 플레이트(16)과 제1용량 플레이트(9)의 사이에 전위차가 있으면, 캐패시터 C에 정보로 되는 전하가 축적, 즉 기억된다. 그후, 메모리 셀에 정보를 유지하기 위하여 MISFET Q를 "OFF"시킨다.
메모리 셀의 정보를 리드할때에는 상기 기억동작과 역의 동작을 행하면 좋다.
제1실시예에 의하면, 메모리 셀의 캐패시터를 반도체기판과 전기적으로 분리된 세공내부에 마련할 수가 있어, 인접하는 메모리 셀의 캐패시터와의 누설현상을 없앨 수가 있다.
인접하는 메모리 셀 사이를 보다 전기적으로 분리하기 위해서 필드절연막(2)하부의 반도체기판(1)내에, 예를들면 p-형의 채널 스톱퍼영역을 마련하여도 좋다.
제4a도, 제5a도, 제6a도, 제7a도, 제10a도, 제11a도, 그리고 제12a도는 제1실시예의 DRAM의 제조방법을 설명하기 위한 각 제조공정에 있어서의 메모리셀의 중요부를 도시한 평면도이다.
제4b도, 제5b도, 제6b도, 제7b도, 제8도, 제9도, 제10b도, 제11b도, 그리고 제12b도는 제1실시예의 DRAM의 제조방법을 설명하기 위한 각 제조공정에 있어서의 메모리 셀의 중요부를 도시한 단면도이다. 각 도면에 있어서의 각각의 b도는 그에 대응하는 a도의 X-X선에 있어서의 단면도이다. 단결정규소(Si)로 되는 p형 반도체기판(1)을 준비한다. 이 반도체기판(1)에 제4a도와 제4b도에 도시한 것과 같이, 인접하는 메모리 셀사이 및 주변회로, 예를들면 어드레스 선택회로, 리드회로, 라이트회로등의 반도체소자사이(도시하고 있지 않음)를 전기적으로 분리하기 위해 0.6∼1㎛의 필드절연막(SiO2막)(2)를 형성한다. 필드절연막(2)는 주지의 실리콘 질화막을 내산화마스크로써 사용한 반도체기판(1)표면의 선택적인 열산화기술에 의해서 형성한다.
도시하지 않았지만, 필드절연막(2)아래의 반도체기판(1)표면에 p-형 채널스톱퍼 영역을 마련하는 것이 바람직하다. 내산화 마스크를 사용해서 필드절연막(2)를 형성하기 전에, 반도체기판(1)내에 p형 불순물, 예를들면 붕소(B)를 이온 주입한다. 열산화시에, 붕소를 확산해서 채널스톱퍼영역을 형성한다.
제4a도와 제4b도에 도시한 공정 다음에, 절연막(3)을 반도체기판(1)의 전체면에 형성한다. 절연막(3)으로써는 예를들면 반도체기판(1)의 표면의 열산화에 의해 형성한 300Å의 이산화규소(SiO2)막을 사용한다. 그후에 상기 절연막(3)상부에 내산화 마스크로 되는 절연막(4)를 형성한다. 절연막(4)로써는 예를들면, CVD(Chemical Vapor Deposition)에 의해 형성한 500Å의 실리콘질산화막(Si3N4)을사용한다.
그후에, 상기 절연막(4)상부에 세공을 형성하기 위한 드라이에칭의 마스크로되고, 절연막(3)에 비해서 그막의 두께가 두꺼운 절연막(5)를 형성한다. 절연막(5)로써는 예를들면, CAD에 의해 형성한 8000Å의 이산화규소막을 사용한다.
상기 절연막(5)를 패터닝하여, 메모리 셀의 캐패시터를 구성하는 세공(6)을 형성하기 위한 마스크를 형성한다. 이 마스크를 사용해서 CCl4가스를 사용한 이방성의 드라이 에칭, 예를들면 RIE(Reactive Ion Etching)에 의해 절연막(4), (3)을 차례로 제거하고, 이어서 반도체기판(1)을 제거한다. 이로연해서, 제5a도와 제5b도에 도시한 세공(6)을 형성한다. 이 세공(6)의 폭 치수 W는 1∼1.5㎛정도이며, 그 반도체기판(1)표면에서의 깊이 D는 3㎛정도이다. CCl4가스에 대한 실리콘과 실리콘 산화물의 에칭의 비는 실리콘 4에 대해 실리콘 산화물은 1이다. 절연막(5)의 두께를 변경하는 것에 의해서 깊이 D를 변경할 수가 있다.
제5a도와 제5b도에 도시한 공정 다음에 상기 드라이 에칭의 마스크로된 절연막(5)를 제거하고, 열산화를 위한 마스크로 되는 절연막(4)를 노출시킨다.
절연막(4)를 마스크로 사용해서 세공(6)내에서 노출하고 있는 반도체 기판(1)의 표면을 열산화하는 것에 의해서 세공(6)의 내측표면, 즉 측면과 바닥면에 상기 절연막(3)보다도 충분히 두꺼운 4000∼6000Å의 SiO2막(7)을 형성한다. SiO2막(7)은 반도체기판(1)과 제1용량 플레이트(9)를 전기적으로 분리한다. 이 상태를 제6a도와 제6b도에 도시한다.
제6a도와 제6b도에 도시한 공정다음에 상기 절연막(4) 및 (3)을 차례로 제거한다. 노출한 반도체기판(1)의 표면을 열산화하여, 300Å의 새로운 SiO2막(3A)를 형성한다. SiO2막(3A)의 소정의 영역을 제거하고, 접속구멍(8)을 형성한다. 제1용량 플레이트와 MISFET를 구성하는 한쪽의 반도체 영역과의 접속을 하기 위해서이다.
그후에 반도체기판(1)위의 전체면에 도전성재료인 다결정 실리콘을 1000Å의 두께로 퇴적하고, 낮은 저항으로 하기 위해서 인(P)을 도입한다. 이 다결정 실리콘을 패터닝해서, 제7a도와 제7b도에 도시한 것과 같이 메모리 셀의 캐패시터를 구성하는 제1용량 플레이트(9)를 형성한다. 다결정규소(Si)의 막의 두께는 500∼1000Å정도이다. 접속구멍(8)내의 다결정 실리콘에서 반도체기판(1)로의 인확산에 의해서 60Ω/□의 n형 반도체영역(10)이 형성된다.
제7a도와 제7b도에 도시한 공정 다음에 제1용량 플레이트(9)의 노출하고 있는 표면에 예를들면, 60Å의 이산화규소로 되는 절연막(도시하지 않음)을 형성한다. 제1용량 플레이트(9)를 구성하는 다결정 실리콘막의 표면의 열산화에 의해서 이 절연막을 형성한다. 이 절연막은 제1용량 플레이트(9)와 다음의 공정에 의해서 형성되는 절연막(11)의 열팽창계수의 차에 의해서 일어나는 응력을 완화하고, 또 절연막(11)의 누설전류를 저감하기 위한 것이다. 그후에 정보로 되는 전하를 축적하기 위한 절연막(11)을 CVD에 의해 반도체 기판(1)상의 전체면에 형성한다. 절연막(11)로써는 예를들면, 이산화규소보다도 유전율이 높은 실리콘 질화막을 사용하고, 그 막의 두께는 150Å정도이다. 그후에, 절연막(11)의 누설전류를 저감하기 위해서 절연막(11)의 상부에, 예를들면 절연막(11)의 열산화에 의해 20Å의 이산화규소로 되는 절연막(도시하지 않음)을 형성한다. 그후에, 메모리 셀의 캐패시터를 구성하는 제2용량 플레이트를 형성하기 위해서 다결정실리콘(12)를 반도체기판(1)상의 전체면에 퇴적한다. 다결정규소를 낮은 저항화하기 위해서 인을 도입한다. 다결정 규소(12)의 막의 두께는 3500Å정도이다. 제8도에 도시한 것과 같이 다결정 실리콘(12)의 상부에 형성되는 도전성 재료와의 전기적 분리를 위한 절연막(13)을 형성한다. 절연막(13)은 예를들면 다결정 실리콘(12)표면의 열산화에 의해서 형성한 500Å의 SiO2막이다. 절연막(13)의 형성방법은 CVD를 이용하여도 좋다.
제8도에 도시한 공정 다음에, 세공(6)을 완전히 매입하기 위해서 반도체기판(1)위의 전체면에 매입재료(14)를, 예를들면 5000Å의 막의 두께로 형성한다. 세공(6)내에 매입된 부분이외의 매입재료(14)를 제거한다. 매입재료(14)의 표면과 다결정실리콘(12)의 노출한 표면과는 실질적으로 동일평면이 되도록 된다. 이로인해, 세공(6)상부의 기복을 완화한다. 매입재료(14)는 예를들면, 규소이다. 매입재료(14)의 제거는 등방성의 에칭, 예를들면 플라즈마 에칭에 의한다. 절연막(13)은 매입재료(14)를 제거할때, 다결정 실리콘(12)를 보호한다. 다결정실리콘(12)와 매입재료(14)가 동일재료이기 때문에 유효하다. 그 다음, 매입재료(14)의 표면을 열산화한다. 동시에, 다결정 실리콘(12)의 표면이 더욱 산화된다. 이 열산화에 의해서, 2000Å의 절연막(15)(SiO2막)을 형성한다. MISFET를 형성하는 부분의 절연막(15) 및 다결정실리콘(12)를 제거하고, 메모리 셀의 용량부를 구성하기 위한 제2용량 플레이트(16)을 형성한다. 그후에 제9도에 도시한 것과 같이, 절연막(11)을 마스크로써 사용하여, 제2용량 플레이트(16)의 측면의 다결정 실리콘이 노출한 부분을 열산화하여, 절연막(SiO2막)(15A)를 형성한다. 절연막(11)은 절연막(15A)를 형성하기 전에 제9에 도시한 바와 같이 일부가 제거된다. 이 결과, 절연막(11)은 제2용량 플레이트(16)의 아래에 있는 부분과 MISFET를 형성하는 영역위에 있는 부분으로 분리된다.
이 에칭에서는 높은 위치 맞춘 정밀도는 필요하지 않다.
제9도에 도시한 공정후에, 메모리 셀의 MISFET를 형성하는 부분의 절연막(11)과 절연막(3)을 제거한다. 이 제거된 부분에 상기 MISFET를 구성하는 게이트 절연막을 형성하기 위해서 제10a도와 제10b도에 도시한 것과 같이 절연막(17)을 형성한다. 절연막(17)은 절연막(11)과 절연막(3)의 제거에 의해서 노출한 반도체기판(1)의 표면의 열산화에 의해서 형성된다. 절연막(17)은 300Å의 SiO2막으로된다.
제10a도와 제10b도에 도시한 공정 다음에, 메모리 셀의 MISFET를 구성하는 게이트전극 및 워드선을 형성하기 위해서, 도전성재료를 퇴적한다. 이 도전성재료로써는 다결정 규소, 몰리브덴(Mo), 텅스텐(W)등의 고융점금속, 해당 고융점금속과 규소와의 화합물인 실리사이드, 다결정실리콘과 그위의 고융점금속 실리사이드와의 2층 구조등이 사용된다.
막의 두께는 예를들면 다결정 실리콘층일때 3000∼4000Å, 고융점금속 실리사이드(WSi2)층과 다결정 실리콘층과의 2층 구조일때에는 고융점 금속 실리사이드층 3000Å, 다결정 실리콘층 2000Å이 좋다. 이 고융점 금속 실리사이드 로써는 텅스텐 실리사이드, 몰리브덴 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드가 사용된다.상기 도전성 재료를 폐터닝하여 게이트 전극 및 워드선(18)을 형성한다. 게이트전극 및 워드선(18)을 불순물 도입의 마스크로써 사용하고, 메모리 셀의 MISFET를 형성하는 부분의 반도체 기판(1)에 n-형 불순물을 이온주입한다. 상기 불순물을 확대하여 확산하고, n-형 반도체영역(19)를 형성한다 이로인해서, 제11a도의 제11b도에 도시한 것과 같이, MISFET Q가 형성된다.
제11a도와 제11b도에 도시한 공정 다음에, 게이트 전극 및 워드선(18)과 비트선과의 전기적인 분리를 위해서 전면에 절연막(20)을 형성한다. 절연막(20)으로는 예를들면 6000∼8000Å의 PSG를 사용한다. PSG막은 다층화에 의해 기복부분의 성장을 완화하고, 또한 반도체 집적회로장치의 특성에 영향을 주는 나트륨(Na)이온을 포획할 수가 있다. 메모리 셀의 캐패시터와 접속되어 있는 MISFET Q의 한쪽의 반도체영역(19)와 게이트전극(18)을 끼워서 반대방향에 있는 다른쪽의 반도체영역(19)상부의 절연막(20), (17)을 제거한다. 이로인해서, 반도체영역(19)와 비트선의 접속을 위한 접속구멍(21)을 형성한다. 그후에 제12a도와 제12b도에 도시한 것과 같이, 접속구멍(21)을 거쳐서 반도체영역(19)에 접속하도록 비트선(22)를 형성한다. 비트선(22)로써는 예를들면 7000Å의 알루미늄(Al)을 사용한다. 그후 PSG막 및 그위의 플라즈마 CVD법에 의한 실리콘질화막을 최종 안정화막으로 형성한다.
이들 일련의 제조공정에 의해서 본 실시예의 반도체 집적회로장치가 완성된다.
제13a도는 제2의 실시예의 DRAM을 설명하기 위한 메모리 셀의 중요부를 도시한 평면도이다. 제13b도는 제13a도의 X-X선에 있어서의 단면도이다. 본 실시예에서는 제1실시예와 동일한 비트선에 접속되고, 또한 캐패시터가 인접하는 2개의 메모리 셀사이의 필드절연막이 다른 절연막으로 변경되어 있다.
제2실시예에 관한 전체도면에 있어서, 제1실시예와 동일한 기능을 갖는 것은 동일한 부호를 붙이고, 그반복적인 설명은 생략한다. 제13a도에 있어서, 도면을 보기쉽게 하기 위해서, 게이트전극 및 워드선(18)(WL)은 실선으로 표시되어 있다.
제13a도, 제13b도에 있어서, (23)은 세공(6A)내의 반도체 기판(1)의 표면에 마련되고, 절연막(3)보다도 그 막의 두께가 두껍게 마련된 절연막이다. 절연막(23)은 반도체기판(1)과 제1용량 플레이트(9)를 전기적으로 분리한다. 절연막(23A)는 동일의 비트선(22)(BL)에 접속되고, 또한 캐패시터가 인접하는 2개의 메모리 셀의 캐패시터 사이를 전기적으로 분리한다. 용량부사이에 마련된 절연막(23A)는 절연막(23)을 형성할때, 세공(6A)의 내면으로부터의 열산화에 의해서 용이하게 마련할 수가 있다.
본 실시예에 의하면, 캐패시터를 반도체기판과 전기적으로 분리된 세공내부에 마련할 수가 있다.
또, 인접하는 메모리 셀의 용량부사이의 분리에 버드 비이크(birds beak)를 갖는 필드절연막을 필요로 하지 않는다.
제14a도 및 제15a도는 제2의 실시예의 DRAM의 제조방법을 설명하기 위한 각 제조공정에 있어서의 메모리 셀의 중요부를 도시한 평면도이다. 제14b도 및 제15b도는 제2실시예의 DRAM의 제조방법을 설명하기 위한 각 제조공정에 있어서의 메모리 셀의 중요부를 도시한 단면도이다.
각각의 b도는 그에 대응하는 a도의 X-X선에 있어서의 단면도이다.
제1실시예의 제조방법과 마찬가지로, 우선 p형 반도체 기판(1)을 준비한다. 반도체기판(1)의 메모리 셀의 주변회로에 있어서, 예를들면, 어드레스 선택회로, 리드회로, 라이트회로등을 구성하는 반도체 소자사이(도시하지 않음)를 전기적으로 분리하기 위한 필드절연막을 형성한다. 이점은 제1실시예와 동일한다. 반도체기판(1)의 메모리 셀에 있어서 제14a도와 제14b도에 도시한 것과 같이, 필드절연막(2A)를 형성한다. 필드절연막(2A)는 동일의 비트선에 접속되고, 또한 캐패시터가 인접하는 2개의 메모리 셀의 사이를 제외하고, 제1실시예와 마찬가지로 형성된다. 필드절연막(2A)는 주지의 반도체기판(1)의 선택적인 열산화기술에 의해서 형성한다. 필드절연막(2A)는 0.6∼1㎛의 SiO2막이다.
제14a도, 제14b도에 도시한 공정 다음에 절연막(3), (4) 및 (5)를 사용한 제1실시예와 동일의 빙법에 의해서 세공(6A)를 형성한다. 세공(6A)의 폭 및 깊이는 제1실시예와 마찬가지로 하면 좋다. 절염가(4), (5)의 형상은 제15a도에서 알 수 있는 것과 같이, 일부에서 필드절연막(2A)가 노출하는 형상으로된다. 세공(6A)를 형성할때의 마스크는 필드절연막(6A) 및 절연막(5)이다. 세공(6A)를 그 일부에서 필드절연막(6A)오 자기정합적으로 형성할 수 있다. 이것은 캐패시터의 용량값의 증가에 관련된다. 동일의 비트선에 접속되고, 또한 캐패시터가 인접하는 2개의 메모리 셀의 각각의 세공(6A)의 거리는, 예를를면 1㎛로 짧은 쪽이 좋다.
그후에, 절연막(5)를제거하고, 절연막(4)를 노출시킨다. 절연막(4)를 사용해서세공(6a)내에서 노출하고 있는 반도체기판(1)을 열산화한다. 이로인해서 SiO2막으로 되는 절연막(23), (23A)를 형성한다. 절연막(23)는 세공(6A)에 따라서 상기 절연막(3)보다도 충분히 두껍고(4000∼6000Å), 반도체기판(1)과 제1용량 플레이트를 전기적으로 분리한다. 절연막(23A)는 동일의 비트선에 접속되고, 또한 캐패시터가 인접하는 2개의 메모리 셀의 캐패시터(세공(6A))사이를 특히 전기적으로 분리한다. 절연막(23A)는 그 부분의 반도체기판(1)이 완전히 SiO2가 되도록 열처리조건등을 제어한다.
제15a도, 제15b도에 도시한 공정 다음에, 제1의 실시예의 제조방법의 제5a도, 제5b도에 도시한 공정이후의 공정과 마찬가지로 하는 것에 의해서, 본 실시예의 반도체 집적회로 장치는 완성된다.
더우기 두꺼운 절연막(23B)를 형성하고 있다. 제3의 실시예에 관한 전 도면에 있어서, 제1실시예 및 제2실시예와 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명을 생략한다. 도면을 알기쉽게 하기 위하여 제16a도에 있어서, 게이트전극 및 워드선(18)(WL)은 실선으로 표시한다.
제16a도, 제16b도에 있어서, (23B)는 세공(6)이외의 부분으로써 반도체기판(1)과 제1용량 플레이트(9)사이에 제1의 실시예 및 제2실시예를 사용한 절연막(3)에 비하여 충분히 두껍게 마련된 절연막이다. 절연막(23B)는 반도체기판(1)과 제1의 용량 플레이트를 전기적으로 분리한다.
정보에 대응한 전압이 제1용량 플레이트(9)에 인가하여도 반도체기판(1)표면에 정보로 되는 전하는 거의 축적되지 않는다. 반도체기판(1)내에는 메모리 셀의 정보로 되는 전하는 존재하지 않는다.
본 실시예에 의하면, 캐패시터를 반도체 기판과 전기적으로 분리된 세공내부에 설치할 수가 있다.
다음에 기술하는 바와 같이, 제1 및 제2실시예에 의한 공정은 복잡하게 된다. 그러나, 절연막(23B)가 두꺼우므로 제1용량 플레이트(9)와 반도체기판(1)사이의 용량은 무시할 수 있다. α선에 의해 생긴 소수캐리어에 의한 반도체기판(1)표면의 전위변동의 영향은 받기 힘들게 된다. 또, 인접하는 메모리 셀의 용량부사이의 분리에 필드절연막을 필요로 하지 않는다.
제17a도 및 제18a도는 제3실시예의 DRAM의 제조방법을 설명하기 위한 각 제조공정에 있어서 메모리셀의 중요부를 표시하는 평면도이다. 제17b도 및 제18b도는 본 발명의 제3실시예의 DRAM의 제조방법을 설명하기 위한 각 제조공정에 있어서 메모리 셀의 중요부를 표시하는 단면도이다. 각각의 b도는 그것에 대응하는 a도의 X-X선에 있어서의 단면도이다.
제2실시예와 마찬가지로 p형 반도체기판(1)을 준비한다. 제17a도, 제17b도에 표시된 바와 같이, 반도체기판(1)에 제2실시예와 마찬가지의 절연막(2A)를 형성한다. 제17a도, 제17b도에 표시하는 공정 다음에 제2실시예의 제15a도, 제15b도에 표시하는 공정을 행하고, 세공(6) 및 절연막(23), (23A)를 동시에 형성한다. 절연막(23)과 (23A)는 동일한 막두께(4000∼6000Å)이다. 그 다음에 절연막(4)를 제거하고, 제1용량 플레이트가 형성되는 세공(6) 및 반도체기판(1)부분 이외의 부분에 열산화막의 마스크로되는 절연막(4A)를 CVD법에 의해서 형성한다. 절연막(4A)는 예를들면 500Å의 실리콘질화막을 사용한다. 절연막(4A)를 사용하여 반도체기판(1)을 열산화하여 제18a도, 제18b도에 표시한 바와 같이 반도체기판(1)과 제1용량 플레이트를 전기적으로 분리하기 위한 절연막(23B)를 형성한다.
제18a도, 제18b도에 표시하는 공정다음에, 제1실시예의 제조 방법의 제5a도, 제5b도에 표시하는 공정이후의 공정과 마찬가지로 하여, 본 실시예의 반도체 집적회로 장치가 완성된다.
절연막(4)를 제거하지 않고, 절연막(4A)로 바꾸어서 사용할 수도 있다. 이때 세공(6)의 형성후, 절연막(4)를 선택적으로 에칭하여 제거하고, 절연막(4A)와 동일형상의 마스크를 얻을 수가 있다.
본 발명에 의하면 캐패시터는 반도체기판과 전기적으로 분리한 세공내부에 마련되어 있다. 이로인하여, 인접하는 메모리 셀의 각각의 캐패시터에서 반도체기판내부에 늘어나는 공핍영역을 제거할 수가 있다. 따라서, 인접하는 메모리 셀의 각각의 캐패시터에 생기는 누설현상이 방지된다. 또, 반도체기판내에 α선에 의하여 생기는 소수의 캐리어가 정보로 되는 전하에 영향을 주지 않는다. 또, 작은 점유면적으로 큰 용량값의캐패시터가 형성된다.
캐패시터가 반도체 기판내에서가 아니고, 절연막위에 형성되어 있기 때문에, 캐패시터와 기판사이의 누설전류는 없고, 정보 유지시간을 대단히 길게할 수가 있다. 소정의 방향의 인접하는 메모리 셀의 캐패시터사이를 필드 절연막을 사용하지 않고 전기적으로 분리할 수 있으므로, 메모리 어레이부의 집적도를 향상시킬 수가 있다.
세공의 폭의 치수가 1㎛정도 이상에 있어서도 제1용량 플레이트, 제2용량 플레이트, 매입재료에 의한 세공은 매입된다. 세공의 윗부분은 평탄화되어, 그 상부에 형성되는 워드선 및 비트선의 가공오차를 저감할 수가 있다.
이상 본 발명자에 의하여 이루어진 발명을 실시예에 따라서 구체적으로 설명하있지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
매입재료(14)로써는 다결정 실리콘 대신으로 실리콘 이산화물을 사용할 수도 있다.
매입재료를 전혀 사용하지 않고, 제19도에 도시된 바와 같이 제2용량 플레이트(16)인 다결정 실리콘으로 세공(6)을 매입하여 그 표면을 평단화하여도 좋다. 이때 절연막(13)을 두껍게 형성한다. 매입재료(14)의 퇴적 및 에칭의 공정, 절연막(15)의 형성 공정은 필요없게 된다. 제19도는 제3실시예의 변형을 표시한다. 제1 및 제2실시예에 대해서도 마찬가지로 매입재료(14)를 사용하지 않고, 제2용량 플레이트(16)인 다결정실리콘으로 세공(6)을 매입하여 그 표면을 평단화하여도 좋다. 캐패시터의 절연막(11)은 실리콘 이산화(SiO2)막을 사용할 수도 있다.
본 실시예에서는 모두 플디드 비트라인의 DRAM이지만, 본 발명은 오픈비트 라인형의 DRAM에 적용하여도 좋다. 반도체기판 및 반도체영역의 도전형은 실시예와 역도전형이어도 좋다. 메모리 셀을 반도체기판내에 형성된 반도체 기판과는 역도전형의 반도체영역내에 마련하여도 좋다.

Claims (26)

  1. 주표면을 갖는 반도체기판, 게이트전극, 게이트절연막과 소오스 및 드레인영역을 포함하는 MISFET와 상기 MISFET에 직렬로 접속되고 제1의 도전층, 상기 제1의 도전층위에 형성된 제1의 절연막 및 상기 제1의 절연막위에 형성된 제2의 도전층을 포함하는 캐패시터의 구성되며, 상기 제1 또는 제2의 도전층이 상기 소오스 또는 드레인영역의 하나에 접속되고, 각각의 상기 캐패시터의 각각과 독립적으로 배치된 각각의 메모리 셀, 상기 반도체기판을 부분적으로 제거하는 것에 의해 상기 반도체기판의 상기 주표면측위에 형성되고, 상기 캐패시터에 대응하여 마련되며 제2의 절연막으로 덮여진 내부표면을 갖는 세공에 있어서, 각각의 상기 캐패시터는 상기 제2의 절연막위에 형성되는 상기 제1의 도전층이 상기 세공내의 상기 제2의 절연막의 표면위에 마련되고, 상기 제2의 절연막은 상기 캐패시터가 상기 제2의 절연막에 의해서 상기 반도체 기판으로부터 분리되도록 상기 게이트 절연막의 두께보다 두꺼우며, 또 상기 캐패시터의 상기 제1 및 제2의 도전층은 상기 제1의 도전층이 상기 세공내의 상기 제2의 절연막위에 형성되고, 상기 제1의 절연막이 상기 세공내의 상기 제1의 도전층위에 형성되고, 상기 제2의 도전층이 상기 세공내의 상기 제1의 절연막위에 형성되도록 퇴적공정에 의하여 다결정 실리콘막으로 형성되는 세공, MISFET의 게이트전극에 각각 접속되고, 상기 반도체 기판위에 한쪽방향으로 연재되는 워드선, 상기 반도체기판위에 상기 워드선과 교차하는 방향으로 연재하고, 소오스 또는 드레인 영역이 캐패시터의 상기 제1의 도전층에 접속되지 않는 MISFET의 다른 한쪽의 소오스 또는 드레인영역과 접속되는 비트선을 포함하며, 상기 메모리 셀이 상기 워드선과 상기 비트선과의 각각의 교차점에 대응하여 마련되는 반도체기억장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 제2의 절연막이 실리콘 이산화막으로 되어 있는 반도체기억장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 캐패시터의 제1의 부분의 상기 제2의 도전층의 위표면이 평탄하게 되어 있는 반도체기억장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 제1의 절연막 및 상기 제2의 도전층이 다수의 메모리 셀의 캐패시터에 공통으로 배열되어 있는 반도체기억장치.
  5. 특허청구의 범위 제1항에 있어서, 상기 비트선에 접속되는 상기 MISFET의 소오스 또는 드레인 영역을 제외하고, 상기 캐패시터가 형성되어 있는 영역과 상기 MISFET가 형성되어 있는 영역을 적어도 둘러싸고, 인접한 메모리 셀을 분리하는 제3의 절연막을 포함하는 반도체기억장치.
  6. 특허청구의 범위 제5항에 있어서, 상기 제3의 절연막이 실리콘 이산화막으로 되어 있는 반도체기억장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 제3의 절연막이 동일한 비트선에 접속되는 상기 메모리 셀의 상기 캐패시터에 대응하는 인접한 2개의 세공을 분리하는 반도체기억장치.
  8. 특허청구의 범위 제6항에 있어서, 적어도 상기 세공의 부분이 제3의 절연막에 의하여 규정되는 반도체기억장치.
  9. 특허청구의 범위 제7항에 있어서, 상기 제3의 절연막이 상기 제2의 절연막보다2배의 두께이고 상기 제2의 절연막과 일체로 형성되어 있는 반도체기억장치.
  10. 주표면을 갖는 단결정 실리콘 반도체기판, 게이트전극, 게이트절연막과 소오스 및 드레인영역을 포함하는 MISFET와 상기 MISFET에 직렬로 접속되고 제1의 도전층, 상기 제1의 도전층위에 형성된 제1의 절연막 및 상기 제1의 절연막위에 형성된 제2의 도전층을 포함하는 캐패시터로 구성되며, 상기 제1 또는 제2의 도전층이 상기 소오스 또는 드레인영역의 하나에 접속되고, 각각이 상기 캐패시터의 각각과 독립적으로 배치된 각각의 메모리 셀, 상기 반도체 기판의 상기 주표면측위에 형성되고, 상기 캐패시터에 대응하여 마련되며 제2의 절연막으로 덮여진 내부 표면을 갖는 세공에 있어서, 각각의 상기 캐패시터는 상기 제2의 절연막위에 형성되는 상기 제1의 도전층이 상기 세공내의 상기 제2의 절연막의 표면위에 마련되고, 상기 제2의 절연막은 상기 캐패시터가 상기 제2의 절연막에 의해서 상기 반도체기판으로부터 분리되도록 상기 게이트절연막의 두께보다 두꺼우며, 또 상기 캐패시터의 상기 제1 및 제2의 도전층은 상기 제1의 도전층이 상기 세공내의 상기 제2의 절연막위에 형성되고, 상기 제1의 절연막이 상기 세공내의 상기 제1의 도전층위에 형성되고, 상기 제2의 도전층이 상기 세공내의 상기 제1의 절연막위에 형성되도록 퇴적 공정에 의하여 다결정 실리콘막으로 형성되고 세공, MISFET의 게이트 전극에 각각 접속되고, 상기 반도체 기판의 상기 주표면위에 한쪽방향으로 연재되는 워드선, 상기 반도체기판의 상기 주표면위에 상기 워드선과 교차하는 방향으로 연재하고, 소오스 또는 드레인 영역의 서로가 캐패시터의 상기 제1도전층에 접속되지 않는 MISFET의 다른 한쪽의 소오스 또는 드레인영역과 접속되는 비트선, 상기 워드선과 상기 비트선과의 각각의 교차점에 대응하여 마련되는 상기 메모리 셀, 상기 비트선에 접속되는 상기 MISFET의 소오스 또는 드레인영역을 제외하고, 상기 캐패시터가 형성되어 있는 영역과 상기 MISFET가 형성되어 있는 영역을 적어도 둘러싸고, 인접한 메모리 셀을 분리하는 제3의 절연막을 포함하는 반도체기억장치.
  11. 특허청구의 범위 제10항에 있어서, 상기 제3의 절연막은 실리콘 이산화막으로 형성되어 있는 반도체기억장치.
  12. 특허청구의 범위 제11항에 있어서, 상기 제3의 절연막이 동일한 비트선에 접속되는 상기 메모리 셀의 상기 캐패시터에 대응하는 인접한 2개의 세공을 분리하는 반도체기억장치.
  13. 특허청구의 범위 제11항에 있어서, 적어도 상기 세공의 부분이 제3의 절연막에 의하여 규정되는 반도체기억장치.
  14. 특허청구의 범위 제13항에 있어서, 상기 제3의 절연막은 상기 반도체기판의 상기 주표면에 선택적인 열산화에 의하여 형성되어 있는 반도체기억장치.
  15. 특허청구의 범위 제14항에 있어서, 상기 제3의 절연막의 두께가 상기 제2의 절연막에 비해 두껍게 되어 있는 반도체기억장치.
  16. 주표면을 갖는 단결정 실리콘 반도체기판, 게이트 전극, 게이트 절연막과 소오스 및 드레인영역을 포함하는 MISFET와 상기 MISFET에 직렬로 접속되고 제1의 도전층, 상기 제1의 도전층위에 형성된 제1의 절연막 및 상기 제1의 절연막위에 형성된 제2의 도전층을 포함하는 캐패시터로 구성되며, 상기 제1 또는 제2의 도전층이 상기 소오스 또는 드레인영역의 하나에 접속되고, 각각이 상기 캐패시터의 각각과 독립적으로 배치된 각각의 메모리 셀, 상기 반도체기판의 상기 주표면측에 형성되고, 상기 캐패시터에 대응하여 마련되며 제2의 절연막으로 덮여진 내부표면을 갖는 세공에 있어서, 각각의 상기 캐패시터는 상기 제2의 절연막위에 형성되는 상기 제1의 도전층이 상기 세공내의 상기 제2의 절연막의 표면위에 마련되고, 상기 제2의 절연막은 상기 캐패시터가 상기 제2의 절연막에 의해서 상기 반도체기판으로부터 분리되도록 상기 게이트절연막의 두께보다 두꺼우며, 또 상기 캐패시터의 상기 제1 및 제2의 도전층은 상기 제1의 도전층이 상기 세공내의 상기 제2의 절연막위에 형성되고, 상기 제1의 절연막이 상기 세공내의 상기 제1의 도전층위에 형성되고, 상기 제2의 도전층이 상기 세공내의 상기 제1의 절연막위에 형성되도록 퇴적공정에 의하여 다결정 실리콘막으로 형성되는 세공, MISFET의 게이트 전극에 각각 접속되고, 상기 반도체기판의 상기 주표면위에 한쪽방향으로 연재되는 위드선, 상기 반도체기판의 상기 주표면위에 상기 워드선과 교차하는 방향으로 연재하고, 소오스 또는 드레인영역의 서로가 캐패시터의 상기 제1도전층에 접속되지 않는 MISFET의 다른 한쪽의 소오스 또는 드레인 영역과 접속되는 비트선을 포함하며, 상기 메모리 셀이 상기 워드선과 상기 비트선과의 각각의 교차점에 대응하여 마련되는 반도체기억장치.
  17. 특허청구의 범위 제16항에 있어서, 상기 제2의 절연막이 실리콘이 산화막으로 되어 있는 반도체기억장치.
  18. 특허청구의 범위 제17항에 있어서, 상기 캐패시터의 제1의 부분의 상기 제2의 전도층의 윗면이 평탄하게 되어 있는 반도체기억장치.
  19. 특허청구의 범위 제18항에 있어서, 상기 제1절연막과 상기 제2전도층은 다수의 메모리 셀의 캐패시터에 공통으로 배열되어 있는 반도체기억장치.
  20. 단결정실리콘 반도체기판의 주표면에 형성되는 하나의 트랜지스터 메모리 셀 형의 반도체 집적 다이나믹 랜덤 액세스 메모리장치에 있어서, 게이트 전극, 게이트 절연막과 소오스 및 드레인영역을 포함하는 MISFET와 상기 MISFET에 직렬로 접속되고 제1의 도전층, 상기 제1의 도전층위에 형성된 제1의 절연막 및 상기 제1의 절연막위에 형성된 제1의 도전층을 포함하는 캐패시터로 구성되며, 상기 제1 또는 제2의 도전층이 상기 소오스 또는 드레인영역의 하나에 접속되고, 각각의 상기 캐패시터의 각각과 독립적으로 배치된 각각의 메모리 셀, 상기 반도체기판의 상기 주표면측에 형성되고, 상기 캐패시터에 대응하여 마련되며 상기 게이트 절연막의 두께보다 두꺼운 제2의 절연막으로 덮여진 내부 표면을 갖는 세공에 있어서, 각각의 상기 캐패시터는 상기 세공내에 마련되어 있고, 또 상기 제1의 절연막이 하부 및 상부 실리콘사화막을 구비하며 실리콘 질화막으로 구성되는 세공, MISFET의 게이트 전극에 각각 접속되고, 상기 반도체 기판의 주표면위에 한쪽방향으로 연재되는 워드선, 상기 반도체기판의 상기 주표면위에 상기 워드선과 교차하는 방향으로 연재하고, 소오스 또는 드레인 영역의 서로가 캐패시터의 상기 제1도전층에 접속되지 않는 MISFET의 다른 한쪽의 소오스 또는 드레인영역과 접속되는 비트선을 포함하며, 상기 메모리 셀이 상기 워드선과 상기 비트선과의 각각의 교차점에 대응하여 마련되는 반도체기억장치.
  21. 특허청구의 범위 제20항에 있어서, 상기 캐패시터가 상기 제2의 절연막에 의해서 상기 반도체기판으로부터 분리되도록, 각각의 상기 캐패시터는 상기 제2의 절연막위에 형성되는 상기 제1의 도전층이 상기 세공내의 상기 세2의 절연막의 주표면위에 마련되는 반도체기억장치.
  22. 특허청구의 범위 제21항에 있어서, 상기 제1의 절연막으로 되어 있는 상기 실리콘질화막은 화학적인 증기퇴적에 의하여 형성되어 있는 반도체기억장치.
  23. 특허청구의 범위 제22항에 있어서, 상기 하부 실리콘 산화막은 상기 제1의 도전층의 산화에 의하여 형성되어 있는 반도체기억창치.
  24. 특허청구의 범위 제23항에 있어서, 상기 상부 실리콘산화막은 상기 제1의 절연막으로 되는 상기 실리콘 질화막의 산화에 의하여 형성되어 있는 반도체기억장치.
  25. 특허청구의 범위 제20항에 있어서, 상기 제1의 절연막으로 되는 상기 실리콘질화막은 화학적인 증기퇴적에 의하여 형성되어 있는 반도체기억장치.
  26. 특허청구의 범위 제25항에 있어서, 상기 하부 실리콘산화막은 상기 제1의 도전층의 산화에 의하여 형성되어 있는 반도체기억장치.
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