JPS59141262A - 半導体メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メモリセルの構造に関し、さらに詳しく
はより大きな記憶容量を実現する半導体メモリセルの構
造に関する。

電荷の形で２進情報を貯蔵する半導体メモリセルはセル
面積が小さいため、高集積、大容量メモリセルとして秀
れている。特にメモリセルとして１つのトランジスタと
１つのコンデンサからなるメモリセル（以下ＩＴＩＣセ
ルと略す）は、構成要素も少々く、セル面積も小さいた
め高集積メモリ用メモリセルとして重要である。

第１図に従来よく用いられているＩＴＩＣセルの１例を
示す。第１図に於て、３がキャノくシタ電荷で６の反転
層との間に記憶容量管形成する０２はスイッチングトラ
ンジスタのゲート電極でワード線に接続されておシ、ビ
ット線に接続されている拡散層４と反転層６の間の電荷
の移動を制御する。又、７は隣接メモリセルとの分離領
域である。

従来例において記憶容量は３のキャノ（シタ電極の面積
と、５の絶縁膜の誘電率及び膜厚によって決定さ牡る０
すなわち、大きな記憶容量管確保する手段として以下の
３つの方法がある。

（１）　　キャパシタ電極の面積を大きくする。

（２）絶縁膜の膜厚を薄くする。

（３）高誘電率の絶縁膜を用いる。

ところで一般にメモリの高集積化は微細加工技術の進展
に伴うメモリセルプイズの縮小によって達成されており
、従来例で示したＩＴＩＣセル構造ではキャパシタ電極
の面積は減少する。それ故従来例のＩＴＩｃセルでは絶
縁膜の膜厚を薄くすることによう記憶容量の大幅な減少
を防いでいた。

しかし絶縁膜の膜厚はもはや限界に近づいておシ、一方
セルの微細化は進展するばかりで従来の構造のＩＴＩＣ
セルでは高誘電率の絶縁膜を採用しない限り記憶容量は
減少する一方である。高誘電率の絶縁膜は模索段階で近
いうちに実用化される目途はない。

以上述べた様に従来型のＩＴＩＣセルは今後増々記憶容
量が減少するという問題点を有している。

しかも耐α粒子問題、センスアンプの感度等から大きな
記憶容量が望まれてお夕、（例えば耐α粒子問題からは
５０ｆＦ以上の記憶容量）従来型の１ＴＩＣではもはや
対処出来ない。

本発明の目的は、微小な面積のメモリセルに於てもキャ
パシタ電極の面積を大きく取ることを可能にすることＫ
より従来型より大きな記憶容量を得ることができる構造
の半導体メモリセルを提供することにある。

本発明によれば、第１導電型半導体基板表面に形成され
た凹部の少なくとも一部を覆う第１の絶縁性物質、該第
１の絶縁性物質の少なくとも側壁に接し、しかも互いに
隔離している第１及び第２の導電性物質、該第１及び第
２の導電性物質の少なくとも側面を覆う第２の絶縁性物
質、前記第１及び第２の導電性物質とは絶縁され前記凹
部の残シの部分を埋め基準電位を与えられた第３の導電
性物質、前記第１導電型半導体基板表面に設けられ、前
記第１の絶縁性物質に接し、前記第１又は第２の導電性
物質に電気的に接続し形成されたＭＩｓ）ランジスタの
ソース電極である第２導電型の拡散領域を備えたこと′
ｆｒ：特徴とする半導体メモリセルが得られる。

以下本発明の典型的な一実施例として第２図を用いて詳
述する。第２図は本発明におけるメモリ・セルを製造プ
ロセスの順を追って示した模式的断面図である。

第２図（ａ）は、Ｐ型シリコン単結晶基板１１の表面上
に熱酸化法により二酸化珪素膜１２全形成し、次にその
上に窒化珪素膜１３を形成した後、溝部を除いた全面を
ホトレジスト１４で被った状１１ｔ−示す。

第２図（ｂ）は、前記ホトレジスト１４を耐エツチング
マスクとして前記窒化珪素膜１３．二酸化珪素膜１２を
除去しさらに前記シリコン基板１１をエツチング除去し
て＃ｌを設けた後、熱酸化法により溝のシリコン基板表
面に二酸化珪素膜１５ｔｅ形成し、次にこの溝を不純物
を高濃度にドープした多結晶シリコン１６で完全に埋め
てしまう九状態金示す。

第２図（ｃ）は、前記多結晶シリコン１６’ｉ−表面よ
りエツチング除去してゆき、溝部の底部のみに多５− 結晶シリコン１６’を残し、その後、熱酸化法により前
記多結晶シリコン１６′の表面上に二酸化珪素膜１７を
形成した状態を示す・ 第２図（ｄ）は、ウェハー全面にｎ型不純物を高濃度に
ドープした多結晶シリコン１８ｔ−成長し、さらにその
表面を熱酸化膜１９で被った状態を示す。

第２図（ｅ）は、前記二酸化珪素［１９を異方性エツチ
ング技術例えば反応性スパッタエツチング技術等を用い
て表面よりエツチング除去してゆき溝部側内にのみ前記
二酸化珪素膜１９’を残し、さらにこの二酸化珪素膜１
９’を耐エツチングマスクとして前記多結晶シリコン１
８ｔ−前記同様に反応性スバッタエ２チングにより表面
よ〕エツチング除去し溝の側７１にのみ多結晶シリコン
１８人、１８Ｂを残した状態を示し友ものである。

第２図（ｆ）は、前記二酸化珪素膜１９″および牌の底
面の二酸化珪素膜１７’ｌエツチング除去した後、熱酸
化法により二酸化珪素膜２０およびＣＶＤ法により窒化
珪素膜２１ｉ各々形成した状態を示したものである。

６− 第２図（ｇ）　ｕ　ｓ前記窒化珪素膜２１を異方性エツ
チング技術例えけ反応性スパッタエツチングにより表面
よりエツチング除去してゆき溝の側面にのみこの窒化珪
素膜を残し、次にこの窒化珪素膜を耐エツチングマスク
として前記二酸化珪素膜２０をエツチング除去し溝の側
壁にのみ二酸化珪素膜２０′を残した後、溝の側面に残
した前記窒化珪素膜を除去しさらにウェハー全体に前記
多結晶シリコン１６’と同型の不純物を高濃度にドーグ
した厚い多結晶シリコン２２を形成し牌を完全く埋めか
つ表面を平坦化した状態を示したものである。

第２図（ｈｌは、前記多結晶シリコン２２を異方性エツ
チング技術例えば反応性スパッタエツチングによシ表面
からエツチングしてゆき溝部に多結晶シリコン２２′を
残した後、熱酸化法処より表面に二酸化珪素２３を形成
した状態を示したものである。

第２図０）は、前記窒化珪素膜１３および二酸化珪素膜
１２を除去した後、熱酸化法により二酸化珪素膜２４を
形成し、さらにスイッチングトランジスタのゲート電極
２５を形成しこのゲート電極をイオン注入のマスクとし
て砒素のイオン注入を行ないｎ型拡散層２６，２７．２
７’を形成した状ＪＩ！を示したものである。

第２図ｆｊｌは、前記拡散層２７上の一部と前記多結晶
ポリシリコン１８人、１８Ｂ上の一部の領域以外をホト
レジスト２８で被い、その後前記ホトレジスト２８を耐
エツチングマスクとして二酸化珪素膜２３．２４の一部
をエツチング除去した状ａｔ示すＯ 第２図体）は、前記ホトレジスト２８を除去した後、前
記溝Ｋｍめ込んだ多結晶シリコン１８人又は１８Ｂと前
記ｎｌｉ拡散層２７．２７”ｔｏ型不純物を高濃度にド
ープし九多結晶シリコン２９．２９’を用いて電気的に
接続した状ａを示す。

第２図（２）は、熱酸化法により前記多結晶シリコン２
５，２９．２９’の表面を二酸化珪素膜３０で被い、そ
の後前記多結晶シリコン２２′の上部管除くすべての領
域をホトレジスト３１で被り九状瞭を示す。

第２図−は、前記ホトレジス）　３１　ｔ−耐エツチン
グマスクとして前記二酸化珪素膜２３をエツチングした
後、前記ホトレジストを除去し、さらに前記多結晶シリ
コン２２′と同型の不純物を高濃度にドーグした多結晶
シリコン３２を形成して前記多結晶シリコン２２′と電
気的に接続し、続いて熱酸化法によシ前記多結晶シリコ
ン３２０表面に二酸化珪素膜３３を形成した状態を示す
。このようＫして２ビット分のメモリセルが形成される
。

第２図に）の断面図と従来のＩＴＩＣセルの第１図を比
較して見ると、第１図のワード線に接続されているスイ
ッチングトランジスタのゲート電極２は第２図に）では
多結晶シリコン２５に相当し、＃ｇ１図のビット線に接
続されている拡散層４は第２図−では拡散層２６に相当
している。電荷を記憶する場合、ワード線に接続された
スイッチングトランジスタ’ｋＯＮＫすることにより、
ピット線に接続された拡散層より基板内に形成された多
結晶シリコン１８Ａ、１８Ｂ　Ｋ電荷が蓄積されて記憶
状態となる。ただしこの時、溝の中央に形成した多結晶
シリコン２２′は接地状態にしておく。このこ９− とにより蓄積容量は、多結晶シリコン間に形成された二
酸化珪素膜２０′の容量によシ形成される。

このため蓄積容量は、多結晶シリコン１８Ａ、１８Ｂを
基板内圧深く形成することＫよ〕、つまシ深いＷＩＩを
形成することにより表面から見たメモリセルの占有面積
を増加させる仁となく蓄積容量のみを大幅に増加できる
り記憶した電荷を読み出す場合、ワード線に接続され几
スイッチングト２ンジスタをＯＮにしてビットＭＫ＊続
された拡散層２６に基板内圧形成された多結晶シリコン
１８人、、１８８に蓄積された電荷を移動させて読み出
しを行う。

現在までのところダイナミックメモリセルの記憶容量は
、α線が１個入射してもソフトエラーを発生しないだけ
の大きさを有することが必要とされている。記憶容量部
を平面的忙形成している従来のＩＴＩＣメモリセルを用
いる場合、ＩＭｂｉｔクラスの高集積大容量メモリセル
では、セル面積における記憶容量部の占める割合は５０
％程ＲＫも及ぶが、本発明によれば記憶容量部は基板内
部に形成されるためその牌の深さを深く取ることにｌＯ
− よシ記憶容量は簡単に増加することができその上この部
分の占める面積は非常に小さくてすみ高集積化に適して
いる。

また本発明では、溝部内に容量部を形成するために多結
晶シリコン２２″を接地しているが、このことは素子間
の分離も同時に行うことができるという特長を有してい
る。さらにその形状であるが素子間の分離領域に形成さ
れる寄生Ｍ０８トランジスタのチャネル長をできる限り
長く取ろうという配慮から容量形成部のポリシリコン１
８Ａ、１８Ｂを直接溝の底部まで形成することなく溝の
途中で止め、溝の底部は接地された多結晶シリコン２２
′で埋めて一段と素子分離効果上げている。このため多
結晶シリコン２２’ｔｊ：溝部内では凸型の形状をして
いる。さらにこのような形状を取ることＫよシ、牌の幅
が狭くなった場合でも十分な分離特性が得られる。

なお前記実施例では、特に溝内に凸形のポリシリコン１
８Ａ、１８Ｂ　ｆｔ設けて素子分離特性の同上をも計っ
たものについて述べたが、このポリシリコ１１− 容易に得られる。

ン形状は第３図に示すような形であってもよい。

これは前記実施例で示したプロセスより容易にできる。

ただし、この形状は牌の分離領域幅が前述のものに比べ
て広くなる。

ｔ＋本発明における牌に埋め込まれたポリシリコン２２
・（第２図）、４２　（５ｇ３図）への基準電位の与え
方であるが、実施例ではポリシリコン２２’　、４２と
半導体基板とを二酸化珪素膜１５１Ｃより絶縁分離し表
面より基準電位を与えるようにしている。しかしこの他
にポリシリコン２２′に基準電位を与える方法として基
板より与える方法が考えられる。この構造については第
４図に示す。第４図でもわかるように溝に埋めたポリシ
リコン５２は直接半導体基板と電気的に接続している。

このよう々構造は前述したプロセスよｐ容易にでき又、
前述した構造と比較した場合新たに基準電位線を設ける
必要がなく々るという利点がある。

以上述べたように本発明によれば、微細なメモリ・セル
面積においても記憶容量を大きく取ることがてきるため
、高集積化に適したメモリセルが１２−

【図面の簡単な説明】

第１図は従来のＩＴＩｃメそりセルの概略断面図、第２
図は本発明によるメモリセルを製造するプロセスを示す
概略断面図、第３、第４図は本発明によるメモリセルの
概略断面図である。１・・・シリコン基板、２・・・ワ
ード線に接続され九ゲート電極、３・・・キャパシタ電
極、４・・・ビット線に！Ｉ続さ、終た拡散層、５・・
・二酸化珪素膜、６・・・反転層、７・・・分離領域く
形成され九二酸化珪素膜、１２，１５゜１７．１７’、
１９．１９’、２０．２０’、２３．２４．３０　、３
３・・・二酸化珪素膜、１３．１３’、２１・・・窒化
珪素膜、１４．２８．３１・・・ホトレジスト、１６．
１６’、１８゜１８人、１８Ｂ、２２．２２’、２９．
２９’、３２・・・多結晶シリコン、２５・・・ワード
線に接続されたゲート電極、２６・・・ビット線に接続
された拡散層、２７．２７’・・・拡散層、４２・・・
多結晶シリコン、５２・・・多結晶シリコン、５３・・
・二酸化珪素膜・ 代理人弁理士内　原　　晋１ １３− １′１　　　図 ８２図 第　３　図 第　４　図

Claims (1)

【特許請求の範囲】
1. 第１導電型半導体基板表面に形成された凹部の少々くと
   も一部な覆う第１の絶縁性物質、該第１の絶縁性物質の
   少なくとも側壁に接し、しかも互いに隔離している第１
   及び第２の導電性物質、該ｆａｌ及び第２の導電性物質
   の少なくとも側面を覆う第２の絶縁性物質、前記第１及
   び第２の導電性物質とは絶縁され前記凹部の残りの部分
   を埋め基準電位を与えられた第３の導電性物質、前記第
   １導電型半導体基板表面に設けられ、前記第１の絶縁性
   物質（接し、前記第１又は第２の導電性物質に電気的に
   接続し形成されたＭＩＤ）ランジスタのソース電極であ
   る第２導電型の拡散領域を備えたことを特徴とする半導
   体メモリセル。