JPS62131563A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS62131563A JPS62131563A JP60271865A JP27186585A JPS62131563A JP S62131563 A JPS62131563 A JP S62131563A JP 60271865 A JP60271865 A JP 60271865A JP 27186585 A JP27186585 A JP 27186585A JP S62131563 A JPS62131563 A JP S62131563A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- capacitor
- memory cell
- electrode
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000003990 capacitor Substances 0.000 claims abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 239000010408 film Substances 0.000 description 30
- 238000009792 diffusion process Methods 0.000 description 6
- 230000005260 alpha ray Effects 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 229910007261 Si2N3 Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリ装置、詳しくは、ダイナミックラ
ンダム・アクセス・メモリ（以下、ＤＲＡＭと略す）の
構成要素に関するものである。
ンダム・アクセス・メモリ（以下、ＤＲＡＭと略す）の
構成要素に関するものである。
従来の技術
近年、半導体メモリ装置の高密度化が進み、特にＤＲＡ
Ｍの高集積化、大容量化は著しい。このようなりＲＡＭ
の発展はそのチップサイズの半分以上の面積を占めるメ
モリセルの高密度化技術の発展に負う所が大きい。メモ
リセルの高密度化は、立体構造の提案によって、一段と
促進され、この種の代表的例が第２図の要部断面図で示
されるトレンチ構造のＭＯＳ型ＤＲＡＭ用メモリセルで
ある。第２図において、１はビットラインを形成するド
レイン、２は信号読み出し用トランス７アゲートを構成
するＭＯＳ ）ランジスタのゲート酸化膜、３けワード
幼を構成する例１りげポリシリコンで形成されたゲート
電極、４はメモリセルのソース拡散部、６はメモリセル
のキャパシタを構成する絶縁膜、６はセルプレー）Ｔｈ
形成するポリシリコンを用いたプレート電極、７はセル
間分離用厚膜、８は基板、１０は層間絶縁膜である。こ
れはいわゆるトレンチ構造といわれるメモリセル構造の
１例である。この構造は、トレンチを基板８の深さ方向
に形成するため、トレンチ深さの制御により蓄積用容量
もメモリセルとして必要とされる値（ｔｓｏｆＶ以上必
要と一般にいわれている。）を充分確保できる。また、
この構造においては、トレンチを単に信号蓄積キャパシ
タとしてだけでなく素子分離にも利用しており、セル間
分離用厚膜７を厚くとることによりセル間リーク電流全
充分低くとることができる。
Ｍの高集積化、大容量化は著しい。このようなりＲＡＭ
の発展はそのチップサイズの半分以上の面積を占めるメ
モリセルの高密度化技術の発展に負う所が大きい。メモ
リセルの高密度化は、立体構造の提案によって、一段と
促進され、この種の代表的例が第２図の要部断面図で示
されるトレンチ構造のＭＯＳ型ＤＲＡＭ用メモリセルで
ある。第２図において、１はビットラインを形成するド
レイン、２は信号読み出し用トランス７アゲートを構成
するＭＯＳ ）ランジスタのゲート酸化膜、３けワード
幼を構成する例１りげポリシリコンで形成されたゲート
電極、４はメモリセルのソース拡散部、６はメモリセル
のキャパシタを構成する絶縁膜、６はセルプレー）Ｔｈ
形成するポリシリコンを用いたプレート電極、７はセル
間分離用厚膜、８は基板、１０は層間絶縁膜である。こ
れはいわゆるトレンチ構造といわれるメモリセル構造の
１例である。この構造は、トレンチを基板８の深さ方向
に形成するため、トレンチ深さの制御により蓄積用容量
もメモリセルとして必要とされる値（ｔｓｏｆＶ以上必
要と一般にいわれている。）を充分確保できる。また、
この構造においては、トレンチを単に信号蓄積キャパシ
タとしてだけでなく素子分離にも利用しており、セル間
分離用厚膜７を厚くとることによりセル間リーク電流全
充分低くとることができる。
また、立体化構造セルの別の一例として、スタックド構
造があり、これは第３図に示す様な構成である。（例え
ば、１９８５，６，３．日経エレクトロニクス、Ｐ２Ｏ
９〜２３１）第３図において、１はビットラインを形成
するドレイン、２は信号読み出し用トランスファゲート
となるＭＯＳトランジスタのゲート酸化膜、３はワード
線を構成する、例えばポリシリコンで形成されたゲート
電極、４はメモリセルのソース拡散部、６はメモリセル
のキャパシタを構成する絶縁膜、６はセルプレート全形
成するポリシリコンを用いたプレート電極、７はセル間
分離用厚膜、８は基板、９はメモリセルのソース部を構
成する導電性電極、１゜は層間絶縁膜である。キャパシ
タは、プレート電極６と導電性電極９との間に形成され
、同電極９のワード線上の部分や側面部をキャパシタと
して利用できることによる容量の増加が得られる。また
、α線ソフトエラーは、メモリセルのンース部下のｐｎ
接合領域に形成される空乏層をα粒子が通過することに
より生ずるが、このスタ・・ノクト構造では、メモリセ
ルのソース拡散部と基板との間のｐｎ接合領域が、前述
のトレンチ構成メモリセルに比べて非常に小さく、その
ためα線ソフトエラーに対して極めて強い。
造があり、これは第３図に示す様な構成である。（例え
ば、１９８５，６，３．日経エレクトロニクス、Ｐ２Ｏ
９〜２３１）第３図において、１はビットラインを形成
するドレイン、２は信号読み出し用トランスファゲート
となるＭＯＳトランジスタのゲート酸化膜、３はワード
線を構成する、例えばポリシリコンで形成されたゲート
電極、４はメモリセルのソース拡散部、６はメモリセル
のキャパシタを構成する絶縁膜、６はセルプレート全形
成するポリシリコンを用いたプレート電極、７はセル間
分離用厚膜、８は基板、９はメモリセルのソース部を構
成する導電性電極、１゜は層間絶縁膜である。キャパシ
タは、プレート電極６と導電性電極９との間に形成され
、同電極９のワード線上の部分や側面部をキャパシタと
して利用できることによる容量の増加が得られる。また
、α線ソフトエラーは、メモリセルのンース部下のｐｎ
接合領域に形成される空乏層をα粒子が通過することに
より生ずるが、このスタ・・ノクト構造では、メモリセ
ルのソース拡散部と基板との間のｐｎ接合領域が、前述
のトレンチ構成メモリセルに比べて非常に小さく、その
ためα線ソフトエラーに対して極めて強い。
発明が解決しようとする問題点
このような従来の構成では、トレンチ構造、スタックド
構造のそれぞれについて次の様な問題があった。
構造のそれぞれについて次の様な問題があった。
まず、トレンチ構造のメモリセルは、蓄積容量について
は大きな値が得られるが、基板深部にトレンチを埋込ん
でいるため、プレート電極下の基板中の空乏層が大きく
なり、α線ソフトエラー率が同一容量の平面型セルに比
べて、−桁以上も大きくなる。そのため、α線ソフトエ
ラー率を低くするにはセル面積を大きくしなければなら
ず、結局、高集積化には不利となってしまう。
は大きな値が得られるが、基板深部にトレンチを埋込ん
でいるため、プレート電極下の基板中の空乏層が大きく
なり、α線ソフトエラー率が同一容量の平面型セルに比
べて、−桁以上も大きくなる。そのため、α線ソフトエ
ラー率を低くするにはセル面積を大きくしなければなら
ず、結局、高集積化には不利となってしまう。
これに対し、トレンチの側面及び下側にイオン打ち込み
により、いわゆるＨｉ −Ｃセルとして、空乏層の伸び
を押える事もできるが、高濃度注入の結果としてリーク
電流の増大や、プロセスの複雑化などが生じ、実用上問
題がある。また、トレンチの面にそって、薄い絶縁膜を
形成する必要があるが、トレンチの面の結晶軸に対する
方位によって、絶縁膜（例えば５ｉ０２ ）の酸化レー
トが異なり、一様な厚さの絶縁膜を成長させることが難
しく、絶縁耐圧のばらつきと低下が生じ、実用上問題と
なっている。
により、いわゆるＨｉ −Ｃセルとして、空乏層の伸び
を押える事もできるが、高濃度注入の結果としてリーク
電流の増大や、プロセスの複雑化などが生じ、実用上問
題がある。また、トレンチの面にそって、薄い絶縁膜を
形成する必要があるが、トレンチの面の結晶軸に対する
方位によって、絶縁膜（例えば５ｉ０２ ）の酸化レー
トが異なり、一様な厚さの絶縁膜を成長させることが難
しく、絶縁耐圧のばらつきと低下が生じ、実用上問題と
なっている。
また、メモリセルのキャパシタを構成する絶縁膜の誘電
率の増大と絶縁耐圧の増大の両立のため乙 に、前記絶縁膜Ｓｉ２Ｎ３と５ｉ０２との多層構造？用
いる必要があるが、トレンチ内壁を構成する基板の単結
晶シリコンは、５１２Ｎ５のストレスによる影響が大き
く、多結縁膜の安定形成が困難である。
率の増大と絶縁耐圧の増大の両立のため乙 に、前記絶縁膜Ｓｉ２Ｎ３と５ｉ０２との多層構造？用
いる必要があるが、トレンチ内壁を構成する基板の単結
晶シリコンは、５１２Ｎ５のストレスによる影響が大き
く、多結縁膜の安定形成が困難である。
これらの問題は、高集積化大量化を更に推し進める際に
は、一層重大な障害となる。
は、一層重大な障害となる。
一方、スタックド構造は、メモリセルとソース拡散部と
基板とのｐｎ接合部の領域が小さく、そのため、ソフト
エラーに強いという利点をもつ。
基板とのｐｎ接合部の領域が小さく、そのため、ソフト
エラーに強いという利点をもつ。
また素子分離幅が平面型セルに比べて大きく取れ、素子
間リークを押えることができる。Ｉ〜かｌ−１その構造
上メモリセル容量の増大に限界があり、素子の微細化高
集積化に伴ってメモリセル容量が不足する。
間リークを押えることができる。Ｉ〜かｌ−１その構造
上メモリセル容量の増大に限界があり、素子の微細化高
集積化に伴ってメモリセル容量が不足する。
本発明はこのような問題点企解決するもので、蓄積容量
の増大全実現し、高集積化、大容量化が可能で、ンフト
エラー率、リーク電流が大幅に低減し、キャパシタを構
成する絶縁膜の形成が容易なメモリセル構造を備えた半
導体メモリ装置を提供することを目的としたものである
。
の増大全実現し、高集積化、大容量化が可能で、ンフト
エラー率、リーク電流が大幅に低減し、キャパシタを構
成する絶縁膜の形成が容易なメモリセル構造を備えた半
導体メモリ装置を提供することを目的としたものである
。
問題点を解決するための手段
この問題点を解決するために本発明は、隣接するセル間
にトレンチを形成し、前記トレンチの内壁及び周辺部に
素子分離用絶縁膜を形成し、この上に、スフ・ソフト構
造のレートとなる第２電極お・よびメモリセルのソース
部を構成する導電性電極となる第３電極を形成し、この
スタックド構造のキャパシタ部を延長し、前記延長部を
前記トレンチ内部に埋め込む。そして隣接するセルの第
３電極間の電気的分離を前記第３電極下の第２電極を用
いて行うものである。
にトレンチを形成し、前記トレンチの内壁及び周辺部に
素子分離用絶縁膜を形成し、この上に、スフ・ソフト構
造のレートとなる第２電極お・よびメモリセルのソース
部を構成する導電性電極となる第３電極を形成し、この
スタックド構造のキャパシタ部を延長し、前記延長部を
前記トレンチ内部に埋め込む。そして隣接するセルの第
３電極間の電気的分離を前記第３電極下の第２電極を用
いて行うものである。
作用
本発明によると、トレンチ構造部にスタックド構造にお
けるプレート電極を設け、キャパシタ部を実効的に大き
くすることができる。また、トレンチ構造部に配設した
多結晶シリコンによるプレート電極の表面を酸化させて
キャパシタ用誘電体膜とするので、厚みも均一性がよく
、特性の安定化が可能である。
けるプレート電極を設け、キャパシタ部を実効的に大き
くすることができる。また、トレンチ構造部に配設した
多結晶シリコンによるプレート電極の表面を酸化させて
キャパシタ用誘電体膜とするので、厚みも均一性がよく
、特性の安定化が可能である。
実施例
第１図は本発明の一実施例による半導体メモリ装置のメ
モリセル部の要部断面図である。第１図において、１は
ビーｌトライン全形成するドレイン、２は信号読み出し
用トランスフアゲ−１ｆ構成するＭＯＳ ）ランジスフ
のゲート酸化膜、３はワード線を構成する多結晶シリコ
ンで形成されたゲート電極、４はメモリセルのソース拡
散部、６Ｉｆｉメモリセルのキャパシタを構成する５ｉ
０２絶縁膜、６はセルプレートラ形成する多結晶シリコ
ンを用いたプレート電極、７はセル間分離用厚膜、８は
基板、９はメモリセルのソース部を形成する多結晶シリ
コンを用いた導電性電極、１０は層間絶縁膜である。キ
ャパシタはプレート電極６と、メモリセルのソース部に
接触（結合）された導電性電極９との間に形成される。
モリセル部の要部断面図である。第１図において、１は
ビーｌトライン全形成するドレイン、２は信号読み出し
用トランスフアゲ−１ｆ構成するＭＯＳ ）ランジスフ
のゲート酸化膜、３はワード線を構成する多結晶シリコ
ンで形成されたゲート電極、４はメモリセルのソース拡
散部、６Ｉｆｉメモリセルのキャパシタを構成する５ｉ
０２絶縁膜、６はセルプレートラ形成する多結晶シリコ
ンを用いたプレート電極、７はセル間分離用厚膜、８は
基板、９はメモリセルのソース部を形成する多結晶シリ
コンを用いた導電性電極、１０は層間絶縁膜である。キ
ャパシタはプレート電極６と、メモリセルのソース部に
接触（結合）された導電性電極９との間に形成される。
この構造は、図面からもわかるように、キャパシタ用の
導電性電極９がトレンチ構造部の内部で分割され、同ト
レンチ内で、隣接する各キャパシタが形成されている。
導電性電極９がトレンチ構造部の内部で分割され、同ト
レンチ内で、隣接する各キャパシタが形成されている。
この構成ｒより、次の様な効果がある。
蓄積容量がトレンチ内に埋め込まれた部分とそれ以外の
平面上の部分から成っており、さらにトレンチ内の部分
は、多結晶シリコンのプレート電極９がセルキャパシタ
となるために容量が極めて増大する。同じセル面積、同
じトレンチ深さの従来例トレンチ構造のものと比較して
も、セル容量は倍以上となる。たとえば、セル面積が８
μ扉の場合、トレンチ深さを３μｍとることによりセル
容１ｉ１ｅｏｆＦとることができ、セル面積が６μ−の
場合には、同じくトレンチ深さを３μｍとして、セル容
量を１１ｏｆ’Ｆとることができ、これらの結果は、い
ずれも、１つのメモリセルに最低必要とされる容量の５
０ｆＦを充分に満たすことができる。
平面上の部分から成っており、さらにトレンチ内の部分
は、多結晶シリコンのプレート電極９がセルキャパシタ
となるために容量が極めて増大する。同じセル面積、同
じトレンチ深さの従来例トレンチ構造のものと比較して
も、セル容量は倍以上となる。たとえば、セル面積が８
μ扉の場合、トレンチ深さを３μｍとることによりセル
容１ｉ１ｅｏｆＦとることができ、セル面積が６μ−の
場合には、同じくトレンチ深さを３μｍとして、セル容
量を１１ｏｆ’Ｆとることができ、これらの結果は、い
ずれも、１つのメモリセルに最低必要とされる容量の５
０ｆＦを充分に満たすことができる。
また、ソース部の面積を設計上、あるいはプロセス技術
上許容できる限り小さくすることにより、メモリセルの
ソース拡散部と基板との間のｐｎ接合領域を小さくする
ことができるため、メモリセルのリーク電流全極めて小
さくとることができる３゜また、前記ｐｎ接合領域が小
さいため、それに伴う空乏層も非常に小さくなり、これ
により、α線ソフトエラーを抜本的に低減させることが
できる。
上許容できる限り小さくすることにより、メモリセルの
ソース拡散部と基板との間のｐｎ接合領域を小さくする
ことができるため、メモリセルのリーク電流全極めて小
さくとることができる３゜また、前記ｐｎ接合領域が小
さいため、それに伴う空乏層も非常に小さくなり、これ
により、α線ソフトエラーを抜本的に低減させることが
できる。
加えてキャパシタとなる薄い絶縁膜全形成する場合、多
結晶シリコンの酸化レートは方位に依存せず一様な厚さ
の絶縁膜を成長させることができ、絶縁耐圧のばらつき
と低下を押えることができる。
結晶シリコンの酸化レートは方位に依存せず一様な厚さ
の絶縁膜を成長させることができ、絶縁耐圧のばらつき
と低下を押えることができる。
さらに、メモリセルのキャパシタを構成する絶縁膜とし
てＳｉ２Ｎ３と５ｉ０２との多層構造を用いた場合でも
、メモリセルのキャパシタを構成するプレート電極６お
よび導電性電極９全多結晶シリコンで形成すれば、Ｓｉ
２Ｎ３のストレスによる影響を吸収できることになり多
層絶縁膜の安定形成に極めて有利となる。
てＳｉ２Ｎ３と５ｉ０２との多層構造を用いた場合でも
、メモリセルのキャパシタを構成するプレート電極６お
よび導電性電極９全多結晶シリコンで形成すれば、Ｓｉ
２Ｎ３のストレスによる影響を吸収できることになり多
層絶縁膜の安定形成に極めて有利となる。
発明の効果
以上の様に、本発明によれば、半導体メモリ装置は蓄積
容量を極めて大きくできるばかりでなく、ンフトエラー
率及びリーク電流を抜本的に低減でき、プロセス上絶縁
薄膜の形成も容易となる。従って本発明は半導体メモリ
装置の一層の高集積化。
容量を極めて大きくできるばかりでなく、ンフトエラー
率及びリーク電流を抜本的に低減でき、プロセス上絶縁
薄膜の形成も容易となる。従って本発明は半導体メモリ
装置の一層の高集積化。
大容量化を極めて容易に実現させるという効果が得られ
る。
る。
第１図は本発明の一実施例による半導体メモリセル部を
示す要部断面図、第２図は従来のトレンチ構造の１例で
あるメモリセルを示す要部断面図、第３図は従来のスタ
ックド構造メモリセルを示す要部断面図である。 １・・・・・ピットラインを形成するドレイン、２・・
・・ゲート絶縁膜、３・・・・ワードラインを形成する
ゲート電極、４・・・・・・メモリセルのソース拡散部
、６・・・・・・メモリセルのキャパシタを構成する絶
縁膜、６ ・・・プレート電極、７・・・・・・分離用
厚膜、８・・・・・・基板、９・・・・・・メモリセル
のソース部を構成する導電性電極、１０・・・・・・層
間絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図
示す要部断面図、第２図は従来のトレンチ構造の１例で
あるメモリセルを示す要部断面図、第３図は従来のスタ
ックド構造メモリセルを示す要部断面図である。 １・・・・・ピットラインを形成するドレイン、２・・
・・ゲート絶縁膜、３・・・・ワードラインを形成する
ゲート電極、４・・・・・・メモリセルのソース拡散部
、６・・・・・・メモリセルのキャパシタを構成する絶
縁膜、６ ・・・プレート電極、７・・・・・・分離用
厚膜、８・・・・・・基板、９・・・・・・メモリセル
のソース部を構成する導電性電極、１０・・・・・・層
間絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図
Claims (2)
- （１）半導体基板の表面にＭＯＳ型トランジスタおよび
前記ＭＯＳ型トランジスタに結合されたキャパシタをそ
なえ、前記キャパシタを構成するためのプレート電極を
、トレンチ構造部を含む前記基板表面の素子間分離用絶
縁厚膜上に配設し、同プレート電極上に誘電体膜を介し
て前記ＭＯＳ型トランジスタのソース領域に接続された
前記キャパシタ用電極を設けたことを特徴とする半導体
メモリ装置。 - （２）プレート電極が、トレンチ構造部を含む半導体基
板表面の素子間分離用絶縁厚膜上に、多結晶シリコンで
形成されたことを特徴とする特許請求の範囲第１項記載
の半導体メモリ装置。（３）ＭＯＳ型キャパシタに結合
されたキャパシタが、トレンチ構造部上で分割された前
記キャパシタ用の電極によって、隣接的に配置されたこ
とを特徴とする特許請求の範囲第１項記載の半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271865A JP2574231B2 (ja) | 1985-12-03 | 1985-12-03 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271865A JP2574231B2 (ja) | 1985-12-03 | 1985-12-03 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62131563A true JPS62131563A (ja) | 1987-06-13 |
| JP2574231B2 JP2574231B2 (ja) | 1997-01-22 |
Family
ID=17505972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271865A Expired - Lifetime JP2574231B2 (ja) | 1985-12-03 | 1985-12-03 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574231B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147857A (ja) * | 1987-12-03 | 1989-06-09 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPH0254575A (ja) * | 1988-08-18 | 1990-02-23 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH02227439A (ja) * | 1989-02-28 | 1990-09-10 | Toshiba Silicone Co Ltd | 二軸配向ポリエステルフィルム |
| US5329146A (en) * | 1991-12-25 | 1994-07-12 | Mitsubishi Denki Kabushiki Kaisha | DRAM having trench type capacitor extending through field oxide |
| US5606189A (en) * | 1991-03-13 | 1997-02-25 | Sharp Kabushiki Kaisha | Dynamic RAM trench capacitor device with contact strap |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
-
1985
- 1985-12-03 JP JP60271865A patent/JP2574231B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147857A (ja) * | 1987-12-03 | 1989-06-09 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPH0254575A (ja) * | 1988-08-18 | 1990-02-23 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH02227439A (ja) * | 1989-02-28 | 1990-09-10 | Toshiba Silicone Co Ltd | 二軸配向ポリエステルフィルム |
| US5606189A (en) * | 1991-03-13 | 1997-02-25 | Sharp Kabushiki Kaisha | Dynamic RAM trench capacitor device with contact strap |
| US5329146A (en) * | 1991-12-25 | 1994-07-12 | Mitsubishi Denki Kabushiki Kaisha | DRAM having trench type capacitor extending through field oxide |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2574231B2 (ja) | 1997-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH027465A (ja) | 半導体メモリ装置及びその製造方法 | |
| JPS61239658A (ja) | 半導体記憶装置 | |
| JPS6167953A (ja) | 半導体記憶装置およびその製造方法 | |
| JPS62286270A (ja) | 半導体メモリ装置 | |
| JPH04234166A (ja) | 半導体集積回路装置 | |
| JPS61140168A (ja) | 半導体記憶装置 | |
| JPS62131563A (ja) | 半導体メモリ装置 | |
| JPS6065559A (ja) | 半導体メモリ | |
| JPS6350056A (ja) | 半導体記憶装置 | |
| JPS62137863A (ja) | 半導体メモリ装置 | |
| JPS62193168A (ja) | １トランジスタ型ｄｒａｍ装置 | |
| JPS62190868A (ja) | 半導体記憶装置 | |
| JPS61140172A (ja) | 半導体記憶装置 | |
| CA1222064A (en) | Three-dimensional dynamic ram cell | |
| JPS60128657A (ja) | 半導体記憶装置 | |
| JPS6156449A (ja) | 半導体記憶装置 | |
| JP2827377B2 (ja) | 半導体集積回路 | |
| JPS61234067A (ja) | 高密度型ｄｒａｍセル | |
| JP2615731B2 (ja) | 半導体メモリ装置 | |
| JPH06342887A (ja) | Ｍｉｓｔ型ダイナミックランダムアクセスメモリセル及びその製造方法 | |
| JPS62104073A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH04234165A (ja) | 半導体記憶装置 | |
| JPS6269549A (ja) | 半導体記憶素子とその製造方法 | |
| JPH03231458A (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH03142872A (ja) | 半導体装置 |