JPS6269549A - 半導体記憶素子とその製造方法 - Google Patents
半導体記憶素子とその製造方法Info
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- JPS6269549A JPS6269549A JP60209474A JP20947485A JPS6269549A JP S6269549 A JPS6269549 A JP S6269549A JP 60209474 A JP60209474 A JP 60209474A JP 20947485 A JP20947485 A JP 20947485A JP S6269549 A JPS6269549 A JP S6269549A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はダイナンツク型ＭＩ８半導体記憶素子とその製
造方法に関する。
造方法に関する。
（従来の技術）
近年半導体記憶素子の高集積化、高密度化の傾向が盛ん
であシ、それに伴って素子の微細化が進められているが
、微細加工技術の進展はリングラフィ技術当を始めとし
て多くの面で各穫技術的困難に直面している。また、特
にダイナミック型ランダムアクセスメモリ（以下ＤＲＡ
Ｍと略記する）の代表的構造であるトランジスタを１つ
と蓄電用容量１つからなる１トランジスタメモリセルに
於ては、蓄電容量を小さくし得ないため、その微細化は
さらに難しい問題に直面しており、各種新技法が検討さ
れている。１９８２年１２月に米国ワシントンで開催さ
れた国際電子素子会ｉｌｌ （Ｉｎｔａｒｎａ−ｔｉｏ
ｎａｌ ＥｌｅＣｔｒｏｎ Ｄｅｖｉｅｅ Ｍ＊＊ｔＩ
ｎｇ ）論文予稿集８０６ページから８０７ページに「
Ａ Ｃ０ＲＲＵ−ＧＡＴＥＤ ＣＡＰＡＣＩＴＡＮＣ
Ｅ ＣＥＬＬ （ＣＣＣ）ＦＯＲＭＥＧＡＢＩＴ
ＤＹＮＡＭＩＣＭＯ８ＭＥＭＯＲＩＥＳＪと題してス
ナミ（Ｈ，ＳＵＮＡＭＩ）等によシ発表された論文にお
いては、蓄電用容量の一部を基板単結晶に溝型凹みを設
けて素子面積の減少をはかると共に約１ミクロン程度の
設計基準を採用して従来のダイナミック型ＭＯ８半導体
記憶素子より素子面積を減少している。
であシ、それに伴って素子の微細化が進められているが
、微細加工技術の進展はリングラフィ技術当を始めとし
て多くの面で各穫技術的困難に直面している。また、特
にダイナミック型ランダムアクセスメモリ（以下ＤＲＡ
Ｍと略記する）の代表的構造であるトランジスタを１つ
と蓄電用容量１つからなる１トランジスタメモリセルに
於ては、蓄電容量を小さくし得ないため、その微細化は
さらに難しい問題に直面しており、各種新技法が検討さ
れている。１９８２年１２月に米国ワシントンで開催さ
れた国際電子素子会ｉｌｌ （Ｉｎｔａｒｎａ−ｔｉｏ
ｎａｌ ＥｌｅＣｔｒｏｎ Ｄｅｖｉｅｅ Ｍ＊＊ｔＩ
ｎｇ ）論文予稿集８０６ページから８０７ページに「
Ａ Ｃ０ＲＲＵ−ＧＡＴＥＤ ＣＡＰＡＣＩＴＡＮＣ
Ｅ ＣＥＬＬ （ＣＣＣ）ＦＯＲＭＥＧＡＢＩＴ
ＤＹＮＡＭＩＣＭＯ８ＭＥＭＯＲＩＥＳＪと題してス
ナミ（Ｈ，ＳＵＮＡＭＩ）等によシ発表された論文にお
いては、蓄電用容量の一部を基板単結晶に溝型凹みを設
けて素子面積の減少をはかると共に約１ミクロン程度の
設計基準を採用して従来のダイナミック型ＭＯ８半導体
記憶素子より素子面積を減少している。
（発明が解決しようとする問題点）
しかしその素子面積は、周辺の分離領域を含めて約２１
乎方ミクμン程度であυ、かりにこの構造を用いて４メ
ガビツトの記憶回路を作成しようとすると記憶素子部分
だけで８８平方ミリ程度と、か表）大面積になってしま
う。
乎方ミクμン程度であυ、かりにこの構造を用いて４メ
ガビツトの記憶回路を作成しようとすると記憶素子部分
だけで８８平方ミリ程度と、か表）大面積になってしま
う。
本発明の目的はこのような従来の欠点を除去して、同−
設計基準で従来の素子よシ圧倒的に素子面積を減少させ
、しかも制御用トランジスタのチャネル部が電気的に基
板と接続され、かつ折り返しビット線構成に対応可能な
半導体記憶素子並びにその製造方法を提供することにあ
る。
設計基準で従来の素子よシ圧倒的に素子面積を減少させ
、しかも制御用トランジスタのチャネル部が電気的に基
板と接続され、かつ折り返しビット線構成に対応可能な
半導体記憶素子並びにその製造方法を提供することにあ
る。
（問題点を解決するための手段）
本発明によれば、第１導電型シリコン単結晶基板上に側
面の一部に第２導電型の第１の不純物ドープ層を有しか
つ上面に前記第２導電型の不純物ドープ層とは連続して
いない第２導電型の第２の不純物ドープ層を有する第１
導電型の単結晶シリコン層で構成された柱状構造を有し
、更にその柱状構造の周囲が基板単結晶シリコンと電気
的に接続された第１導電型シリコンで第１の不純物ドー
プ層が途中まで埋まっておりこの埋め込み層上面に絶縁
膜が形成され、当該埋め込み層で覆われていない柱状構
造側面にゲート絶縁膜が形成されており、このゲート絶
縁膜に接しかつ第２導電型の第１及び第２の不純物ドー
プ層にまたがりゲート電極となる導体層を有し、当該導
体層は柱状構造列間に２本並行して相互に絶縁された形
で配置され、かつおのおのは柱状構造に１つおきにゲー
ト絶縁膜を介して接することを特徴とする半導体記憶素
子が得られる。
面の一部に第２導電型の第１の不純物ドープ層を有しか
つ上面に前記第２導電型の不純物ドープ層とは連続して
いない第２導電型の第２の不純物ドープ層を有する第１
導電型の単結晶シリコン層で構成された柱状構造を有し
、更にその柱状構造の周囲が基板単結晶シリコンと電気
的に接続された第１導電型シリコンで第１の不純物ドー
プ層が途中まで埋まっておりこの埋め込み層上面に絶縁
膜が形成され、当該埋め込み層で覆われていない柱状構
造側面にゲート絶縁膜が形成されており、このゲート絶
縁膜に接しかつ第２導電型の第１及び第２の不純物ドー
プ層にまたがりゲート電極となる導体層を有し、当該導
体層は柱状構造列間に２本並行して相互に絶縁された形
で配置され、かつおのおのは柱状構造に１つおきにゲー
ト絶縁膜を介して接することを特徴とする半導体記憶素
子が得られる。
更に本発明によれば、■第１導電型の単結晶シリコン基
板上に第２導電型の単結晶シリコン層が形成されたもの
に対してエツチングを施して所望の領域をこのシリコン
層より深く柱状に残し、■開山されたシリコン面を絶縁
膜で覆い、エツチングされて掘シ込まれた底面上に堆積
した絶縁膜のみを選択的にエツチング除去し、 ■前記基板を更に深くエツチングし、 ■工程［ｂ］において形成された絶縁膜をマスクとして
露出シリコン表面に第２導電型の不純物をドープし、そ
の表面を薄い絶縁膜で覆い、■柱状槽構造周囲掘シこま
れたシリコン基板の底面上にも形成される薄い絶縁膜と
第２導電型の不純物ドープ層を選択的にエツチング除去
し、■該溝部に第１導電型のシリコンを前記柱状構造の
側面下部に設けられた第２導電型の不純物ドープ層の上
端を残す所まで埋め込み、 ［ｇ］該埋め込み層表面に絶縁膜を形成し、■柱状槽構
造行列のうち奇数番目の行については第１の行列のうち
奇数番目の行については第１の側面の反対側の側面の絶
縁膜を表面から前記第２導電型の不純物ドープＩＩｍの
一七端までエツチング除去してシリコン表面を露出しそ
こにゲート絶縁膜を形成し、 ■該ゲート絶縁膜に接し前記第２導電型不純物ドープ層
の上端と前記柱状構造上部に設けた第２導電型の不純物
ドープ層側面とにまたがりゲート電極となる導体層を柱
状構造行間に２本ずつ形成する、 ことを特徴とする半導体記憶素子の製造方法が得られる
。
板上に第２導電型の単結晶シリコン層が形成されたもの
に対してエツチングを施して所望の領域をこのシリコン
層より深く柱状に残し、■開山されたシリコン面を絶縁
膜で覆い、エツチングされて掘シ込まれた底面上に堆積
した絶縁膜のみを選択的にエツチング除去し、 ■前記基板を更に深くエツチングし、 ■工程［ｂ］において形成された絶縁膜をマスクとして
露出シリコン表面に第２導電型の不純物をドープし、そ
の表面を薄い絶縁膜で覆い、■柱状槽構造周囲掘シこま
れたシリコン基板の底面上にも形成される薄い絶縁膜と
第２導電型の不純物ドープ層を選択的にエツチング除去
し、■該溝部に第１導電型のシリコンを前記柱状構造の
側面下部に設けられた第２導電型の不純物ドープ層の上
端を残す所まで埋め込み、 ［ｇ］該埋め込み層表面に絶縁膜を形成し、■柱状槽構
造行列のうち奇数番目の行については第１の行列のうち
奇数番目の行については第１の側面の反対側の側面の絶
縁膜を表面から前記第２導電型の不純物ドープＩＩｍの
一七端までエツチング除去してシリコン表面を露出しそ
こにゲート絶縁膜を形成し、 ■該ゲート絶縁膜に接し前記第２導電型不純物ドープ層
の上端と前記柱状構造上部に設けた第２導電型の不純物
ドープ層側面とにまたがりゲート電極となる導体層を柱
状構造行間に２本ずつ形成する、 ことを特徴とする半導体記憶素子の製造方法が得られる
。
更に本発明によれば、■所望の領域を柱状に残して第１
導電型の単結晶シリコン基板をエツチングし、 ■柱 をドープし、その表面を薄い絶縁膜で柵い、■柱状槽構
造周囲掘り込まれたシリコン基板の底面上にも形成され
る薄い絶縁膜と第２導電型の不純物ドープ層とを選択的
にエツチング除去し、■該溝部に第１導電型のシリコン
を前記柱状構、（９） ’一 端側面に設けられた第２導電型の不純物ドープ層の上端
を残す所まで埋め込み、 ■核種め込み層表面に絶縁膜を形成し、■前記柱状構造
上面に第１導電型の単結晶シリコン層を、更にその上面
に第２導電型の単結晶シリコン層を選択的に形成し、 ■前記埋め込み層上に少くとも前記第２導電型の単結晶
シリコン層と同じ高さまで絶縁膜を形成し、 ■柱状槽構造行列のうち奇数番目の行については第１の
行列のうち奇数番目の行については第１の側面の反対側
の側面の絶縁膜を表面から前記第２導電型の不純物ドー
プ層の上端までエツチング除去してシリコン表面を露出
しそこにゲート絶縁膜を形成し、 ■該ゲート絶縁膜に接し前記第２導電型不純物ドープ層
の上端と前記柱状構造上部に設けた第２導電型の不純物
ドープ層側面とにまたがりゲート電極となる導体層を柱
状構造行間に２本ずつ形成する、 （ｌｏ）Ｉｇ込 ことを特徴とする半導体記憶素子の製造方法が得られる
。
導電型の単結晶シリコン基板をエツチングし、 ■柱 をドープし、その表面を薄い絶縁膜で柵い、■柱状槽構
造周囲掘り込まれたシリコン基板の底面上にも形成され
る薄い絶縁膜と第２導電型の不純物ドープ層とを選択的
にエツチング除去し、■該溝部に第１導電型のシリコン
を前記柱状構、（９） ’一 端側面に設けられた第２導電型の不純物ドープ層の上端
を残す所まで埋め込み、 ■核種め込み層表面に絶縁膜を形成し、■前記柱状構造
上面に第１導電型の単結晶シリコン層を、更にその上面
に第２導電型の単結晶シリコン層を選択的に形成し、 ■前記埋め込み層上に少くとも前記第２導電型の単結晶
シリコン層と同じ高さまで絶縁膜を形成し、 ■柱状槽構造行列のうち奇数番目の行については第１の
行列のうち奇数番目の行については第１の側面の反対側
の側面の絶縁膜を表面から前記第２導電型の不純物ドー
プ層の上端までエツチング除去してシリコン表面を露出
しそこにゲート絶縁膜を形成し、 ■該ゲート絶縁膜に接し前記第２導電型不純物ドープ層
の上端と前記柱状構造上部に設けた第２導電型の不純物
ドープ層側面とにまたがりゲート電極となる導体層を柱
状構造行間に２本ずつ形成する、 （ｌｏ）Ｉｇ込 ことを特徴とする半導体記憶素子の製造方法が得られる
。
（実施例）
以下本発明の実施例を図面を参照しながら詳細に説明す
る。第１図は本願第１の発明の実施例を示す一部切り欠
き斜視図で、４ビット分の記憶素子を示している。１０
１は単結晶ｐ型シリコン基板、１０２は基板１０１に垂
直な柱状構造のｐ型シリコン単結晶、１０３はこの柱状
構造側壁の下方一部の表面に設けられｐ型シリコン基板
１０１あるいはそれに電気的に接続される形で設けられ
るｐ型シリコン１０２との間で接合容量を形成するｎ型
不純物ドープ層、１０４は不純物ドープ層１０３表面の
少なくとも一部を覆うＳｓ’、やＳＩｏ。
る。第１図は本願第１の発明の実施例を示す一部切り欠
き斜視図で、４ビット分の記憶素子を示している。１０
１は単結晶ｐ型シリコン基板、１０２は基板１０１に垂
直な柱状構造のｐ型シリコン単結晶、１０３はこの柱状
構造側壁の下方一部の表面に設けられｐ型シリコン基板
１０１あるいはそれに電気的に接続される形で設けられ
るｐ型シリコン１０２との間で接合容量を形成するｎ型
不純物ドープ層、１０４は不純物ドープ層１０３表面の
少なくとも一部を覆うＳｓ’、やＳＩｏ。
とＳｓ、Ｎ、 の積層構造の絶縁薄膜であり、ｐ型シ
リコン１０５との間ＫＭＩＳ容量を形成する。
リコン１０５との間ＫＭＩＳ容量を形成する。
１０６は柱状構造の頂部分に形成されたｎ型不純物ドー
プ層でありとのドープ層と１０３とで制御用ＭＩＳ）ラ
ンジスタのソース・ドレイン電極を構成する。この２つ
のドープ層間のｐ型シリコン１０２がチャネル部を構成
する。このようにして１本の柱の上側に制御用ＭＩＳ）
ランジスタ、下側に蓄電容量が形成されしかもトランジ
スタのチャネル部が基板と電気的に接続している。１０
７は前記溝部の残シの部分を埋め込んだＳｓ’、等の絶
縁膜、１０９はゲート絶縁膜、１０８はゲート絶縁膜に
接し２つのｎ型不純物ドープ層１０３と１０６とにまた
がり制御用ＭＩＳトランジスタのゲート電極を構成しワ
ード線となるｎ＋型多結晶シリコンである。１１０は金
属でありｎ型ドープ層に接続してビット線となる。この
ようにしてダイナミックメモリセルが構成される。
プ層でありとのドープ層と１０３とで制御用ＭＩＳ）ラ
ンジスタのソース・ドレイン電極を構成する。この２つ
のドープ層間のｐ型シリコン１０２がチャネル部を構成
する。このようにして１本の柱の上側に制御用ＭＩＳ）
ランジスタ、下側に蓄電容量が形成されしかもトランジ
スタのチャネル部が基板と電気的に接続している。１０
７は前記溝部の残シの部分を埋め込んだＳｓ’、等の絶
縁膜、１０９はゲート絶縁膜、１０８はゲート絶縁膜に
接し２つのｎ型不純物ドープ層１０３と１０６とにまた
がり制御用ＭＩＳトランジスタのゲート電極を構成しワ
ード線となるｎ＋型多結晶シリコンである。１１０は金
属でありｎ型ドープ層に接続してビット線となる。この
ようにしてダイナミックメモリセルが構成される。
ＭＩＳ容畦を形成する絶縁膜＠１０４は、ｐ型シリコン
基板とのｐｎ接合を完全に覆った１０４ａのような場合
と、前記ｐｎ接合を覆いきっていない１０４ｂのような
場合とが絶縁薄膜の一部除去工程の際起こりうる。蓄電
容量はＭＩＳ型容量と接合型容量との合成容量になり、
前者の場合はＭＩＳ型の面積と接合型の面積とがおおむ
ね等しく々シ、後者の場合は殆どが接合型となる。これ
ら２つの容量は柱状構造部分の周囲長と、ｎ型不純物ド
ープ層１０３とｐ型埋め込み層１０５の重なり合いの高
さとの積で表わされる面積と、ｎ型不純物ドープ層１０
３がｐ型層１０２に接する面積との和に従って増大する
。このため柱状構造部分の断面積を小さくしても、基板
深さ方向すなわち高さ方向に寸法を大きくとることによ
如充分な大きさの蓄電容量が得られる利点がある。
基板とのｐｎ接合を完全に覆った１０４ａのような場合
と、前記ｐｎ接合を覆いきっていない１０４ｂのような
場合とが絶縁薄膜の一部除去工程の際起こりうる。蓄電
容量はＭＩＳ型容量と接合型容量との合成容量になり、
前者の場合はＭＩＳ型の面積と接合型の面積とがおおむ
ね等しく々シ、後者の場合は殆どが接合型となる。これ
ら２つの容量は柱状構造部分の周囲長と、ｎ型不純物ド
ープ層１０３とｐ型埋め込み層１０５の重なり合いの高
さとの積で表わされる面積と、ｎ型不純物ドープ層１０
３がｐ型層１０２に接する面積との和に従って増大する
。このため柱状構造部分の断面積を小さくしても、基板
深さ方向すなわち高さ方向に寸法を大きくとることによ
如充分な大きさの蓄電容量が得られる利点がある。
本構造のゲート電極となる導体験１０８は柱状構造列間
に２本並行する（ １０８ｍ、１０８ｂ ）ように配置
されかつおのおの柱状構造に１つおきにゲート絶縁膜を
介し接し制御用ＭＩＳ）ランジスタを構成しているため
、行方向に伸びるビット線１１０は折り返し型（フォー
ルデッド型）を採用できる。このため開放型（オープン
型）と比較し、センスアンプの配置ピッチが２倍になり
周辺回路の設計基準が緩和できること、更にノイズ耐性
が向上することなどの利点がある。
に２本並行する（ １０８ｍ、１０８ｂ ）ように配置
されかつおのおの柱状構造に１つおきにゲート絶縁膜を
介し接し制御用ＭＩＳ）ランジスタを構成しているため
、行方向に伸びるビット線１１０は折り返し型（フォー
ルデッド型）を採用できる。このため開放型（オープン
型）と比較し、センスアンプの配置ピッチが２倍になり
周辺回路の設計基準が緩和できること、更にノイズ耐性
が向上することなどの利点がある。
本構造を用いれば、設計基準をＦとしたとき、最小占有
面積は６Ｆ”（２ＦＸ３Ｆ）にまで小さくでき高密度化
が達成可能である。更に、制御用トランジスタのチャネ
ル部は柱状構造中心部のｐ型部分を介してｐ型基板に接
続されており、チャネル部が基板から浮いている場合に
起こる不都合（チャネル内のチャージアップ、しきい値
電圧の不安定性など）を回避できる利点がある。
面積は６Ｆ”（２ＦＸ３Ｆ）にまで小さくでき高密度化
が達成可能である。更に、制御用トランジスタのチャネ
ル部は柱状構造中心部のｐ型部分を介してｐ型基板に接
続されており、チャネル部が基板から浮いている場合に
起こる不都合（チャネル内のチャージアップ、しきい値
電圧の不安定性など）を回避できる利点がある。
以下本実施例を更に具体的に示したものを本願第２の発
明（製造方法）と共に第２図を参照しながら説明する。
明（製造方法）と共に第２図を参照しながら説明する。
まず、濃度５×ｌＱ”ｃＬｌｌ−”程度のｐ型巣結晶シ
リコン基板２０１上に厚さ約０．５ｐｍのｎ型不純物ド
ープ層２０６を形成した基板を用い、その表面に厚さ２
００Ａ程度の薄いＳＩＯ，膜、その上に厚さ１０００Ａ
程度のＳ量、Ｎ４膜、その−ヒに厚いＳ ＩＯ，膜を積
層したマスクパターンを用いて反応性イオンエツチング
（ＲＩＥ）等の異方性エレチングにより当該基板のうち
メモリセルを形成したい領域を２ｐｍ程度掘り込んで、
横方向３１ｍピッチ、縦方向４．５１ａｍピッチに配列
された１、５ｐｍＸ１．５μｍの角柱パターンを形成し
た。このあと露出シリコン表面をシリコン酸化膜などの
絶縁膜２１１で覆ったのち掘り込んだシリコン溝部底面
上の絶縁膜のみを選択的に除去した。（第２図（ａ））
次に、前記シリコン溝部をＲＩＥで更に６−ｍ程度掘シ
込んだ、砒素の熱拡散法等によシ柱状構造の側面の一部
にｎ型不純物ドープＮ４２０３を浅く形成した状態を示
す（第２図（ｂ））。
リコン基板２０１上に厚さ約０．５ｐｍのｎ型不純物ド
ープ層２０６を形成した基板を用い、その表面に厚さ２
００Ａ程度の薄いＳＩＯ，膜、その上に厚さ１０００Ａ
程度のＳ量、Ｎ４膜、その−ヒに厚いＳ ＩＯ，膜を積
層したマスクパターンを用いて反応性イオンエツチング
（ＲＩＥ）等の異方性エレチングにより当該基板のうち
メモリセルを形成したい領域を２ｐｍ程度掘り込んで、
横方向３１ｍピッチ、縦方向４．５１ａｍピッチに配列
された１、５ｐｍＸ１．５μｍの角柱パターンを形成し
た。このあと露出シリコン表面をシリコン酸化膜などの
絶縁膜２１１で覆ったのち掘り込んだシリコン溝部底面
上の絶縁膜のみを選択的に除去した。（第２図（ａ））
次に、前記シリコン溝部をＲＩＥで更に６−ｍ程度掘シ
込んだ、砒素の熱拡散法等によシ柱状構造の側面の一部
にｎ型不純物ドープＮ４２０３を浅く形成した状態を示
す（第２図（ｂ））。
次に前記熱拡散により掘り込まれたシリコン溝部底面に
本形成されるｎ型不純物ドープ層を異方エツチングで選
択的に除去したのち、ＭＩＳ容量となる薄い絶縁膜たと
えば熱酸化膜や熱酸化膜とＣＶＤ窒化膜との積層２０４
を露出シリコン表面に形成する。そのあとシリコン溝部
底面上にも堆積された当該絶縁膜を異方性エツチングで
選択的に除去した（第２図（Ｃ））。エツチングの異方
性がやや悪いかあるいは柱状構造が少し斜めになってい
ると側壁の下部の絶縁薄膜が第１図１０４ｂに示したよ
うに一部除去される。ただしエツチング後に絶縁薄膜の
残る面積が隣りあうセル間で１０４ｍ。
本形成されるｎ型不純物ドープ層を異方エツチングで選
択的に除去したのち、ＭＩＳ容量となる薄い絶縁膜たと
えば熱酸化膜や熱酸化膜とＣＶＤ窒化膜との積層２０４
を露出シリコン表面に形成する。そのあとシリコン溝部
底面上にも堆積された当該絶縁膜を異方性エツチングで
選択的に除去した（第２図（Ｃ））。エツチングの異方
性がやや悪いかあるいは柱状構造が少し斜めになってい
ると側壁の下部の絶縁薄膜が第１図１０４ｂに示したよ
うに一部除去される。ただしエツチング後に絶縁薄膜の
残る面積が隣りあうセル間で１０４ｍ。
１０４ｂのように極端にばらつくことはなく、少々くと
も１つのチップ内では同程度である。
も１つのチップ内では同程度である。
第２図（ｄ）は、前記掘り込まれたシリコン溝部を選択
エピタキシャル成長法によりｐ型シリーン層２０５で５
μｍ程度埋め込んだ状態を示す。埋めこむ方法としては
ｐ型多結晶シリコン膜を気相成長しそのあとエッチバッ
クしてもよく、選択エビとこの方法をくみあわせてもよ
い。
エピタキシャル成長法によりｐ型シリーン層２０５で５
μｍ程度埋め込んだ状態を示す。埋めこむ方法としては
ｐ型多結晶シリコン膜を気相成長しそのあとエッチバッ
クしてもよく、選択エビとこの方法をくみあわせてもよ
い。
第２図ｔｅｌは、残シの溝部をＣＶＤ法やＲＦバイアス
スパッタ法やシリカガラスの塗布法等を用いてシリコン
酸化膜２０７で埋め込んだ後２つのｎ型不純物ドープ層
２０３，２０６並びにそれらを分離する形で存在する基
板に連続しているｐ型柱状シリコン２０２の一部、の表
面にまたがった形で接する深さ２．５ｐｍ程度、幅１．
５ｐｍ程度の溝２１２を形成した状態を示す。
スパッタ法やシリカガラスの塗布法等を用いてシリコン
酸化膜２０７で埋め込んだ後２つのｎ型不純物ドープ層
２０３，２０６並びにそれらを分離する形で存在する基
板に連続しているｐ型柱状シリコン２０２の一部、の表
面にまたがった形で接する深さ２．５ｐｍ程度、幅１．
５ｐｍ程度の溝２１２を形成した状態を示す。
第２図（ｆｌＶｉ前記２０２，２０３，２０６の露出シ
リコン表面にゲート絶縁膜を熱酸化法等で形成したのち
、少くとも前記溝部側壁に接する形で化学気相成長（Ｃ
ＶＤ）法によりのちにワード線として成形するｎ＋多結
晶シリコン２０８を全面に約０．５ＰＭの厚さで被着し
た状態を示す。
リコン表面にゲート絶縁膜を熱酸化法等で形成したのち
、少くとも前記溝部側壁に接する形で化学気相成長（Ｃ
ＶＤ）法によりのちにワード線として成形するｎ＋多結
晶シリコン２０８を全面に約０．５ＰＭの厚さで被着し
た状態を示す。
第２図（ｇｌは反応性イオンエツチング（ＲＩＥ）法な
ど異方性のエツチング法により、前記溝部にＵ字形に堆
積した多結晶シリコンの底部と柱状構造頂上並びに埋め
込み絶縁膜２０７上に堆積した多結晶シリコンを除去し
たのち、ワード線として分離された２０８ａと２０８ｂ
、２０８ｅと２０８ｄの間に絶縁［２０７’をＣＶＤ法
とＲＩＥによるエッチバック法の組み合わせ等により埋
め込んだ状態を示す。
ど異方性のエツチング法により、前記溝部にＵ字形に堆
積した多結晶シリコンの底部と柱状構造頂上並びに埋め
込み絶縁膜２０７上に堆積した多結晶シリコンを除去し
たのち、ワード線として分離された２０８ａと２０８ｂ
、２０８ｅと２０８ｄの間に絶縁［２０７’をＣＶＤ法
とＲＩＥによるエッチバック法の組み合わせ等により埋
め込んだ状態を示す。
次いで、第１図に示すごとく、層間絶縁膜を全表面上に
形成し、ビット線となる金桐配線１１０をｎ型不純物ド
ープ層１０６に施すことにより、新しい構造のダイナミ
ック型メモリセルが得られる。
形成し、ビット線となる金桐配線１１０をｎ型不純物ド
ープ層１０６に施すことにより、新しい構造のダイナミ
ック型メモリセルが得られる。
ｎチャネルＭＯＳトランジスタにリークが生じる恐れが
ある場合は、シリコン酸化膜２０７の代わりにボロンガ
ラス（ＢＳＧ ）をうめこみ、溝２１２を形成したあと
熱処理してゲート電極１０８に接しない領域のシリコン
にボロンをドープすればよ（ＩＴ） い。
ある場合は、シリコン酸化膜２０７の代わりにボロンガ
ラス（ＢＳＧ ）をうめこみ、溝２１２を形成したあと
熱処理してゲート電極１０８に接しない領域のシリコン
にボロンをドープすればよ（ＩＴ） い。
次に１本願第三の発明（製造方法）の実施例を第３図を
診照しながら説明する。
診照しながら説明する。
まず、５Ｘ１０”ｃＭ−”程度の不純物濃度のｐ型巣結
晶シリコン基板３０１を用い、その表面に厚さ２００八
程度の薄イｓｉｏ、膜、その上に厚さ１００ＯＡ程度の
Ｓｓ、Ｎ、１１ｇ、その上に厚いＳｔＯ，膜を積層した
マスクパターンを用いて反応性イオンエツチング（ＲＩ
Ｂ）等の異方性エツチングにより当該基板のうちメモリ
セルを形成したい領域を６ｐｍ程度掘シ込んで、前記実
施例と平面方向の寸法が同じ角柱パターンを形成する。
晶シリコン基板３０１を用い、その表面に厚さ２００八
程度の薄イｓｉｏ、膜、その上に厚さ１００ＯＡ程度の
Ｓｓ、Ｎ、１１ｇ、その上に厚いＳｔＯ，膜を積層した
マスクパターンを用いて反応性イオンエツチング（ＲＩ
Ｂ）等の異方性エツチングにより当該基板のうちメモリ
セルを形成したい領域を６ｐｍ程度掘シ込んで、前記実
施例と平面方向の寸法が同じ角柱パターンを形成する。
このあと砒素の熱拡散法等によシ柱状構造側面にｎ型不
純物ドープ層３０３を浅く形成し、その表面にＭＩＳ容
量となる絶縁薄膜３０４、例えば熱酸化膜や熱酸化膜と
ＣＶＤ窒化膜との積層膜を形成する。（躯３図（ａ））
次に、前記シリコン溝部底面上にも堆積された絶縁膜と
、それに覆われているｎ型不純物ドープ層とを異方性エ
ツチングで選択的に除去したのち当該溝部を前記実施例
と同様にＳｉＨ，ＣらとＨＣＩを原料ガスとした選択エ
ピタキシャル成長法によりｐ型シリコン層３０５で５μ
ｍ程度埋め込み、更に該埋め込み層表面を熱酸化してシ
リコン酸化膜３０７で覆う。（第３図（ｂ）） 次に、柱状構造上面を露出し、選択エピタキシャル成長
法により、厚さｌｐｍのｐ型シリコン積層３２２、厚さ
０５−ｍのｎ＋型シリコン檀層３０６を連続的に形成す
る（第３図（Ｃ））。この時、ｐ型シリコン積層を厚さ
１．５ｐｔｎ形成し、その上面に砒素イオン注入などで
ｎ＋層を形成することも可能であると七は当然である。
純物ドープ層３０３を浅く形成し、その表面にＭＩＳ容
量となる絶縁薄膜３０４、例えば熱酸化膜や熱酸化膜と
ＣＶＤ窒化膜との積層膜を形成する。（躯３図（ａ））
次に、前記シリコン溝部底面上にも堆積された絶縁膜と
、それに覆われているｎ型不純物ドープ層とを異方性エ
ツチングで選択的に除去したのち当該溝部を前記実施例
と同様にＳｉＨ，ＣらとＨＣＩを原料ガスとした選択エ
ピタキシャル成長法によりｐ型シリコン層３０５で５μ
ｍ程度埋め込み、更に該埋め込み層表面を熱酸化してシ
リコン酸化膜３０７で覆う。（第３図（ｂ）） 次に、柱状構造上面を露出し、選択エピタキシャル成長
法により、厚さｌｐｍのｐ型シリコン積層３２２、厚さ
０５−ｍのｎ＋型シリコン檀層３０６を連続的に形成す
る（第３図（Ｃ））。この時、ｐ型シリコン積層を厚さ
１．５ｐｔｎ形成し、その上面に砒素イオン注入などで
ｎ＋層を形成することも可能であると七は当然である。
第３図（ｃｌの状態は、第２図でいえばｆｃｌ１図と（
ｅ）図の中間の状態に相当する。
ｅ）図の中間の状態に相当する。
従って、以下の工程は前記本願第２の発明の実施例の後
半部分を用いうる。この実施例では第３図ｉｅ）で明ら
かなようにｐ型シリコン積層３２２、−型シリコン積層
３０６を、ともに柱状構造上面の全体に形成した。しか
しこの２つの積層を柱状構造上面の一部分にだけ形成し
てもよい。ただしｐ型シリコン積層３２２は柱状構造上
面のｐ型部分に少なくとも一部分で接して電気的に接続
されていなければならない。この実施例においてもトラ
ンジスタにリークが生じる恐れがある場合は前記実施例
のようにボロンをドープすればよい。
半部分を用いうる。この実施例では第３図ｉｅ）で明ら
かなようにｐ型シリコン積層３２２、−型シリコン積層
３０６を、ともに柱状構造上面の全体に形成した。しか
しこの２つの積層を柱状構造上面の一部分にだけ形成し
てもよい。ただしｐ型シリコン積層３２２は柱状構造上
面のｐ型部分に少なくとも一部分で接して電気的に接続
されていなければならない。この実施例においてもトラ
ンジスタにリークが生じる恐れがある場合は前記実施例
のようにボロンをドープすればよい。
以上本発明を１つの実施例に吃とづいて説明したが実施
例のｐ型とｎ型とを入れ替えても同様の効果が得られる
。
例のｐ型とｎ型とを入れ替えても同様の効果が得られる
。
また、ゲート電極１０８には結晶シリコンの代わりにタ
ングステン、モリブデン、チタン等の高融点金属、もし
くはそれらの硅化物、更にはそれらの多層構造を用いる
ことが可能である。ふつうはゲート電極の仕事関数φ、
がチャネル上で一定であることが望ましいので、ゲート
電極のうちチャネルにかかる部分、とそれ以外の部分と
をそれぞれ一定の材料にするように多層にするとよい。
ングステン、モリブデン、チタン等の高融点金属、もし
くはそれらの硅化物、更にはそれらの多層構造を用いる
ことが可能である。ふつうはゲート電極の仕事関数φ、
がチャネル上で一定であることが望ましいので、ゲート
電極のうちチャネルにかかる部分、とそれ以外の部分と
をそれぞれ一定の材料にするように多層にするとよい。
更に、本実施例では柱状構造の行列が、行方向列方向共
に直線上に並んでいるため列間に配置される２本のフー
ド線は蛇行する形になっているが、第４図に示すように
ワード線対１０８ｍ、１０８ｂを直線状に配し、柱の位
置を奇数行、偶数行でずらすように配置することも可能
である。第４図では＜２０）ロペ ５ビット分の記憶素子を示している。
に直線上に並んでいるため列間に配置される２本のフー
ド線は蛇行する形になっているが、第４図に示すように
ワード線対１０８ｍ、１０８ｂを直線状に配し、柱の位
置を奇数行、偶数行でずらすように配置することも可能
である。第４図では＜２０）ロペ ５ビット分の記憶素子を示している。
柱状構造の行列の行は一直線上に配置されるが、列は蛇
行する（偶数行との交点と奇数行との交点が隣接はして
いるが異なる２本の直線上にある）ように配置されてい
るので、隣接列間に２本並行して配置されるゲート電極
となる導体膜１０８ｍ。
行する（偶数行との交点と奇数行との交点が隣接はして
いるが異なる２本の直線上にある）ように配置されてい
るので、隣接列間に２本並行して配置されるゲート電極
となる導体膜１０８ｍ。
１０８ｂはおのおの直線にすることが可能でワード線と
して長さが蛇行するものより短縮でき抵抗が小さくなり
ひいては高速化ができる利点がある。
して長さが蛇行するものより短縮でき抵抗が小さくなり
ひいては高速化ができる利点がある。
第５図（ａｌ 、 （ｂ）は更に別の実施例を示す概略
平面図である。（ａｔ 、 （ｂ）図ともに柱状構造５
０１は行方向には一直線上に並び、列方向には柱状構造
の径の半分ずつ重なるように蛇行している。（ａｌ図で
は一方のゲート電極１０８ｍは直線、他方のゲート電極
１０８ｂは蛇行している。（ｂ１図では両方のゲート電
極とも３行分は直線であるが全体としてみると大きく蛇
行している。
平面図である。（ａｔ 、 （ｂ）図ともに柱状構造５
０１は行方向には一直線上に並び、列方向には柱状構造
の径の半分ずつ重なるように蛇行している。（ａｌ図で
は一方のゲート電極１０８ｍは直線、他方のゲート電極
１０８ｂは蛇行している。（ｂ１図では両方のゲート電
極とも３行分は直線であるが全体としてみると大きく蛇
行している。
（発明の効果）
この結果、第１図の実施例では３ｐｍＸ４．５＃ｊ＊、
第４図の実施例では３−肩Ｘ３．７５ｐｍの小面積の中
に１．５Ｆｍの設計ルールでダイナミック型ＭＩＳ牛導
体記憶素子を作製することができ、しかもなお蓄電容量
面積ＭＩＳ容量部分だけでも３０ｐｍ”と充分大きくで
きる。ｐｎ接合容量も加えると更に大きくなる。従って
α線エラー等のソフトエラーに本充分耐えうることかわ
かった。また制御用トランジスタの実効チャネル長もｌ
ｐｍ程度以上と充分に大きいものにすることが可能であ
り、シｗ −トチャネル効果をおさえることができる。
第４図の実施例では３−肩Ｘ３．７５ｐｍの小面積の中
に１．５Ｆｍの設計ルールでダイナミック型ＭＩＳ牛導
体記憶素子を作製することができ、しかもなお蓄電容量
面積ＭＩＳ容量部分だけでも３０ｐｍ”と充分大きくで
きる。ｐｎ接合容量も加えると更に大きくなる。従って
α線エラー等のソフトエラーに本充分耐えうることかわ
かった。また制御用トランジスタの実効チャネル長もｌ
ｐｍ程度以上と充分に大きいものにすることが可能であ
り、シｗ −トチャネル効果をおさえることができる。
更に制御用トランジスタのチャネル部は柱状構造の中心
部を介して基板に電気的に接続されており、チャネル部
が基板から浮いている場合に見られるチャージボンピン
グ現象に伴うチャネル部電位の振動、バイポーラ動作の
懸念はない。
部を介して基板に電気的に接続されており、チャネル部
が基板から浮いている場合に見られるチャージボンピン
グ現象に伴うチャネル部電位の振動、バイポーラ動作の
懸念はない。
本発明を１．５ｐｔｓ設計ルールで適用し１メガビツト
の記憶回路を作製すれば第１図の実施例では記憶素子部
分のみの領域が１４．１１０１” （３，０７ｆｆｘ
４．６１ｍ）、第４図の実施例では１１．６ｍ”（３，
０４Ｘ＆８０ｇＪｊ）ｌＰｍ設計ルールで４メガビツト
の場合は第１図の実施例では２５．２ｇ／ （４，１０
１ｆｆＸ ６．１４ｆｆ）、第４図の実施（２の 例では２０．６Ｍが（４，０６Ｘ５．０７１１１）とな
り、周辺回路を含めても現用の６４Ｋ ＤＲＡＭパッケ
ージと同程度の大きさのものに収容可能であることが判
明した。
の記憶回路を作製すれば第１図の実施例では記憶素子部
分のみの領域が１４．１１０１” （３，０７ｆｆｘ
４．６１ｍ）、第４図の実施例では１１．６ｍ”（３，
０４Ｘ＆８０ｇＪｊ）ｌＰｍ設計ルールで４メガビツト
の場合は第１図の実施例では２５．２ｇ／ （４，１０
１ｆｆＸ ６．１４ｆｆ）、第４図の実施（２の 例では２０．６Ｍが（４，０６Ｘ５．０７１１１）とな
り、周辺回路を含めても現用の６４Ｋ ＤＲＡＭパッケ
ージと同程度の大きさのものに収容可能であることが判
明した。
例を示す一部切り欠き斜視図、第２図（ａｌ−＠）、第
３図（ａ） −（ｅ）はそれぞれ本発明の記憶素子の製
造方法の実施例を示す一部切り欠き斜視図である。第５
図（ａ） 、 （ｂｌは本発明の記憶素子の構造の実施
例を示す概略平面図。
３図（ａ） −（ｅ）はそれぞれ本発明の記憶素子の製
造方法の実施例を示す一部切り欠き斜視図である。第５
図（ａ） 、 （ｂｌは本発明の記憶素子の構造の実施
例を示す概略平面図。
図において、
１０１．２０１．３０１−一・−・・”ｐ型シリコン基
板１０２．２０２−−・−・−・−・・−−−ｐ型シリ
コン柱状構清１０３．２０３，３０３−＝−ｎ型不純物
ドープ層１０２．２０２・−・・・・・・−・・・・・
・・−・ｐ型シリコン柱状構造１０３ 、２０３・−・
・・・・・・・・・・・・・・・・・ｎ型不純物ドープ
層１０４ 、２０４−・−・・・・・−・・・・・−一
絶縁薄膜１０５．２０５−・・・・・・・−・・・・・
・・ｐ型シリコン埋め込み層釆 １ １ １０６・・・・・・・・・・・−・・−・・・・・・・
・・・・・・・・ｎ型不純物ドープ層１０７・・・・・
・・・・−・・・−・・・・・・・・・・・・−・・・
・・・絶縁膜１０８・−・・・・−・・・・・・・・・
・・・・・・・−・・・・−・多結晶シリコン或いは高
融点金属または高融点金属珪化物などの導体膜１０９・
・・・・・・・・・−・・−・・・・・・・・・・−・
・・・絶縁薄膜１１０・・・・・・・−・・・・・・・
−・・・・・・・・−・・・・・・金属２１１・・・・
・・・・・・・・・・・・−一・・・・・・・・・・・
・絶縁膜２１２−・・・・−・・・・・・・・・−・・
−・・・・・・・・・絶縁膜に掘り込まれた溝１０４．
２０４，３０４−・・・・・・・絶縁薄膜１０５．２０
５，３０５・−・・・・・・・ｐ型シリコン層１０６−
・・・−・・−ｍ−・−・−・・・・・・・・・・−ｎ
型不純物ドープ層３０６−−−・・・・・・−・・・・
・・・・・・・・・・・・−・・・・ｎ型シリコン積層
１０７．３０７・・・・・・・・・・・・・・・・・・
・・・絶縁膜１０８・−・・・・・・・・・・・・・・
・・・・・・・・・・・−・−多結晶シリコン或いは高
融点金Ｒまたは高融点金属珪化物などの導体膜１０９・
・・・・・−・・・・−・・・・−・・・・・・・・−
・・・・絶縁薄膜１１０・・・・−・・・・・・・・・
・・・・・・・・・・−・・・・・・金属２１１・・・
・・・−・・・・・・・・−・・・・・・・・・−・−
・絶縁膜２１２・・・−・・・・・・・・・・・−・−
・・−・−・−・・・・絶縁膜に掘り込まれた溝不
２ 図 ＝、Ａ” ｌ し１ 亭 ２ 図 半 ３ 図 シ１月ン醪じイし弁ｐ 竿 ５ 図 ５０１狂秋溝毒
板１０２．２０２−−・−・−・−・・−−−ｐ型シリ
コン柱状構清１０３．２０３，３０３−＝−ｎ型不純物
ドープ層１０２．２０２・−・・・・・・−・・・・・
・・−・ｐ型シリコン柱状構造１０３ 、２０３・−・
・・・・・・・・・・・・・・・・・ｎ型不純物ドープ
層１０４ 、２０４−・−・・・・・−・・・・・−一
絶縁薄膜１０５．２０５−・・・・・・・−・・・・・
・・ｐ型シリコン埋め込み層釆 １ １ １０６・・・・・・・・・・・−・・−・・・・・・・
・・・・・・・・ｎ型不純物ドープ層１０７・・・・・
・・・・−・・・−・・・・・・・・・・・・−・・・
・・・絶縁膜１０８・−・・・・−・・・・・・・・・
・・・・・・・−・・・・−・多結晶シリコン或いは高
融点金属または高融点金属珪化物などの導体膜１０９・
・・・・・・・・・−・・−・・・・・・・・・・−・
・・・絶縁薄膜１１０・・・・・・・−・・・・・・・
−・・・・・・・・−・・・・・・金属２１１・・・・
・・・・・・・・・・・・−一・・・・・・・・・・・
・絶縁膜２１２−・・・・−・・・・・・・・・−・・
−・・・・・・・・・絶縁膜に掘り込まれた溝１０４．
２０４，３０４−・・・・・・・絶縁薄膜１０５．２０
５，３０５・−・・・・・・・ｐ型シリコン層１０６−
・・・−・・−ｍ−・−・−・・・・・・・・・・−ｎ
型不純物ドープ層３０６−−−・・・・・・−・・・・
・・・・・・・・・・・・−・・・・ｎ型シリコン積層
１０７．３０７・・・・・・・・・・・・・・・・・・
・・・絶縁膜１０８・−・・・・・・・・・・・・・・
・・・・・・・・・・・−・−多結晶シリコン或いは高
融点金Ｒまたは高融点金属珪化物などの導体膜１０９・
・・・・・−・・・・−・・・・−・・・・・・・・−
・・・・絶縁薄膜１１０・・・・−・・・・・・・・・
・・・・・・・・・・−・・・・・・金属２１１・・・
・・・−・・・・・・・・−・・・・・・・・・−・−
・絶縁膜２１２・・・−・・・・・・・・・・・−・−
・・−・−・−・・・・絶縁膜に掘り込まれた溝不
２ 図 ＝、Ａ” ｌ し１ 亭 ２ 図 半 ３ 図 シ１月ン醪じイし弁ｐ 竿 ５ 図 ５０１狂秋溝毒
Claims (1)
- （１）第１導電型シリコン単結晶基板上に側面の一部に
第２導電型の第１の不純物ドープ層を有しかつ上面に前
記第２導電型の不純物ドープ層とは連続していない第２
導電型の第２の不純物ドープ層を有する第１導電型の単
結晶シリコン層で構成された柱状構造を有し、更にその
柱状構造の周囲が基板単結晶シリコンと電気的に接続さ
れた第１導電型シリコンで第１の不純物ドープ層が途中
まで埋まっており、この埋め込み層上面に絶縁膜が形成
され、当該埋め込み層で覆われていない柱状構造側面に
ゲート絶縁膜が形成されており、このゲート絶縁膜に接
しかつ第２導電型の第１及び第２の不純物ドープ層にま
たがりゲート電極となる導体層を有し、当該導体層は柱
状構造列間に２本並行して相互に絶縁された形で配置さ
れ、かつおのおのは柱状構造に１つおきにゲート絶縁膜
を介して接することを特徴とする半導体記憶素子。（２
）［ａ］第１導電型の単結晶シリコン基板上に第２導電
型の単結晶シリコン層が形成されたものに対して、エッ
チングを施して所望の領域をこのシリコン層より深く柱
状に残し、 ［ａ］露出されたシリコン面を絶縁膜で覆い、エッチン
グされて堀り込まれた底面上に堆積した絶縁膜のみを選
択的にエッチング除去し、 ［ｃ］前記基板を更に深くエッチングし、 ［ｄ］工程［ｂ］において形成された絶縁膜をマスクと
して露出シリコン表面に第２導電型の不純物をドープし
、その表面を薄い絶縁膜で覆い、 ［ｅ］柱状構造周囲の堀りこまれたシリコン基板の底面
上にも形成される薄い絶縁膜と第２導電型の不純物ドー
プ層を選択的にエッチング除去し、［ｆ］該溝部に第１
導電型のシリコンを前記柱状構造の側面下部に設けられ
た第２導電型の不純物ドープ層の上端を残す所まで埋め
込み、 ［ｇ］該埋め込み層表面に絶縁膜を形成し、［ｈ］柱状
構造の行列のうち奇数番目の行については第１の側面の
、また偶数番目の行については第１の側面の反対側の側
面の絶縁膜を表面から前記第２導電型の不純物ドープ層
の上端までエッチング除去してシリコン表面を露出しそ
こにゲート絶縁膜を形成し、 ［ｉ］該ゲート絶縁膜に接し前記第２導電型不純物ドー
プ層の上端と前記柱状構造上部に設けた第２導電型の不
純物ドープ層側面とにまたがりゲート電極となる導体層
を柱状構造行間に２本ずつ形成する、 ことを特徴とする半導体記憶素子の製造方法。（３）［
ａ］所望の領域を柱状に残して第１導電型の単結晶シリ
コン基板をエッチングし、 ［ｂ］柱状構造シリコン側面に第２導電型の不純物をド
ープし、その表面を薄い絶縁膜で覆い、［ｃ］柱状構造
周囲の堀り込まれたシリコン基板の底面上にも形成され
る薄い絶縁膜と第２導電型の不純物ドープ層とを選択的
にエッチング除去し、［ｄ］該溝部に第１導電型のシリ
コンを前記柱状構造側面に設けられた第２導電型の不純
物ドープ層の上端を残す所まで埋め込み、 ［ｅ］該埋め込み層表面に絶縁膜を形成し、［ｆ］前記
柱状構造上面に第１導電型の単結晶シリコン層を、更に
その上面に第２導電型の単結晶シリコン層を選択的に形
成し、 ［ｇ］前記埋め込み層上に少くとも前記第２導電型の単
結晶シリコン層と同じ高さまで絶縁膜を形成し、 ［ｈ］柱状構造の行列のうち奇数番目の行については第
１の側面の、また偶数番目の行については第１の側面の
反対側の側面の絶縁膜を表面から前記第２導電型の不純
物ドープ層の上端までエッチング除去してシリコン表面
を露出しそこにゲート絶縁膜を形成し、 ［ｉ］該ゲート絶縁膜に接し前記第２導電型不純物ドー
プ層の上端と前記柱状構造上部に設けた第２導電型の不
純物ドープ層側面とにまたがりゲート電極となる導体層
を柱状構造行間に２本ずつ形成する、 ことを特徴とする半導体記憶素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209474A JPS6269549A (ja) | 1985-09-20 | 1985-09-20 | 半導体記憶素子とその製造方法 |
| US06/845,297 US4737829A (en) | 1985-03-28 | 1986-03-28 | Dynamic random access memory device having a plurality of one-transistor type memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209474A JPS6269549A (ja) | 1985-09-20 | 1985-09-20 | 半導体記憶素子とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269549A true JPS6269549A (ja) | 1987-03-30 |
| JPH0435913B2 JPH0435913B2 (ja) | 1992-06-12 |
Family
ID=16573449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209474A Granted JPS6269549A (ja) | 1985-03-28 | 1985-09-20 | 半導体記憶素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366963A (ja) * | 1986-09-08 | 1988-03-25 | Nippon Telegr & Teleph Corp <Ntt> | 溝埋込型半導体装置およびその製造方法 |
| JPH01260854A (ja) * | 1988-04-12 | 1989-10-18 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-09-20 JP JP60209474A patent/JPS6269549A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6366963A (ja) * | 1986-09-08 | 1988-03-25 | Nippon Telegr & Teleph Corp <Ntt> | 溝埋込型半導体装置およびその製造方法 |
| JPH01260854A (ja) * | 1988-04-12 | 1989-10-18 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0435913B2 (ja) | 1992-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |