KR920010462B1 - 다이내믹 ram 및 그 제조방법 - Google Patents

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가츠히코 히에다
아키히로 나타야마
후미오 호리구치
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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

다이내믹 RAM 및 그 제조방법
제1a도는 본 발명의 제1실시예에 따른 4비트 DRAM을 도시해 놓은 단면도,
제1b도는 제1a도의 ⅠB-ⅠB선 단면도.
제1c도는 제1a도의 ⅠC-ⅠC선 단면도.
제1d도는 제1a도의 ⅠD-ⅠD선 단면도.
제2a도, 제3a도, …, 제9a도는 본 발명의 제1실시예에 따른 DRAM의 제조공정을 도시해 놓은 평면도,
제2b도는 제2a도의 ⅡB-ⅡB선 단면도,
제2c도는 제2a도의 ⅡC-ⅡC선 단면도,
제2d도는 제2a도의 ⅡD-ⅡD선 단면도,
제3b도는 제3a도의 ⅢB-ⅢB선 단면도,
제3c도는 제3a도의 ⅢC-ⅢC선 단면도,
제3d도는 제3a도의 ⅢD-ⅢD선 단면도,
제4b도는 제4a도의 ⅣB-ⅣB선 단면도,
제4c도는 제4a도의 ⅣC-ⅣC선 단면도,
제4d도는 제4a도의 ⅣD-ⅣD선 단면도,
제5b도는 제5a도의 ⅤB-ⅤB선 단면도,
제5c도는 제5a도의 ⅤC-ⅤC선 단면도,
제5d도는 제5a도의 ⅤD-ⅤD선 단면도,
제6b도는 제6a도의 ⅥB-ⅥB선 단면도,
제6c도는 제6a도의 ⅥC-ⅥC선 단면도,
제6d도는 제6a도의 ⅥD-ⅥD선 단면도,
제7b도는 제7a도의 ⅦB-ⅦB선 단면도,
제7c도는 제7a도의 ⅦC-ⅦC선 단면도,
제7d도는 제7a도의 ⅦD-ⅦD선 단면도,
제8b도는 제8a도의 ⅧB-ⅧB선 단면도,
제8c도는 제8a도의 ⅧC-ⅧC선 단면도,
제8d도는 제8a도의 ⅧD-ⅧD선 단면도,
제9b도는 제9a도의 ⅨB-ⅨB선 단면도,
제9c도는 제9a도의 ⅨC-ⅨC선 단면도,
제10a도는 본 발명의 제2실시예에 따른 DRAM을 도시해 놓은 평면도,
제10b도는 제10a도의 ⅩB-ⅩB선 단면도,
제10c도는 제10a도의 ⅩC-ⅩC선 단면도,
제10d도는 제10a도의 ⅩD-ⅩD선 단면도,
제11a도는 본 발명의 제4실시예에 따른 DRAM을 도시해 놓은 평면도.
제11b도는 제11a도의 XIB-XIB선 단면도,
제11c도는 제11a도의 XIC-XIC선 단면도,
제11d도는 제11a도의 XID-XID선 단면도,
제12a도는 본 발명의 제4실시예에 따른 DRAM을 도시해 놓은 평면도.
제12b도는 제12a도의 XIIB-XIIB선 단면도,
제12c도는 제12a도의 XIIC-XIIC선 단면도,
제12d도는 제12a도의 XIID-XIID선 단면도,
제13a도는 본 발명의 제5실시예에 따른 DRAM을 도시해 놓은 평면도.
제13b도는 제13a도의 ⅩⅢB-ⅩⅢB선 단면도,
제13c도는 제13a도의 ⅩⅢC-ⅩⅢC선 단면도,
제13d도는 제13a도의 ⅩⅢD-ⅩⅢD선 단면도,
제14a도는 본 발명의 제6실시예에 따른 DRAM을 도시해 놓은 평면도.
제14b도는 제14a도의 ⅩⅣB-ⅩⅣB선 단면도,
제14c도는 제14a도의 ⅩⅣC-ⅩⅣC선 단면도,
제14d도는 제14a도의 ⅩⅣD-ⅩⅣD선 단면도,
제15a도는 본 발명의 제7실시예에 따른 DRAM을 도시해 놓은 평면도.
제15b도는 제15a도의 ⅩⅤB-ⅩⅤB선 단면도,
제15c도는 제15a도의 ⅩⅤC-ⅩⅤC선 단면도,
제15d도는 제15a도의 ⅩⅤD-ⅩⅤD선 단면도,
제16a도는 본 발명의 제8실시예에 따른 DRAM을 도시해 놓은 평면도.
제16b도는 제16a도의 ⅩⅥB-ⅩⅥB선 단면도,
제16c도는 제16a도의 ⅩⅥC-ⅩⅥC선 단면도,
제16d도는 제16a도의 ⅩⅥD-ⅩⅥD선 단면도,
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 특히 다이내믹 RAM(DRAM)의 셀구조 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
하나의 MOS 트랜지스터와 하나의 캐패시터로 구성된 메모리셀의 갖춘 MOS형 DRAM은 점차로 고립적화되고 있다. 그런데, 이와 같이 집적도가 높아지게 되면, 그에 수반되어 각 메모리셀내의 캐패시터의 점유 면적이 작아져서, 그 캐패시터에 축적되는 전하의 양이 작아지게 된다. 따라서 메모리셀의 데이터가 파괴되는 이른 바 “소프트에러(soft error)”로 알려진 일이 발생하게 된다.
따라서, 이와 같은 문제를 해결하기 위해 DRAM의 집적도를 손상시키지 않으면서도 각 메모리셀의 캐패시터의 점유면적을 크게 하여 캐패시터의 용량이 커지도록 함으로써 캐패시터에 더욱 많은 전하를 축적시키는 방법이 고려되고 있다.
즉, 이러한 것으로써 T.kisu et. a., “NoVel Storage Capacitance Enlargement Structure Using a Double-Stacked Storage Node in STC DRAM Cell”, Extended Abstract of the 20th (1988 International) Conference on Solid-State Devices and Materials. Tokyo, 1899, PP. 581-584에는 캐패시터를 2층의 적층구조로 된 이중적층형 캐패시터로 하는 방법이 소개되어 있다.
그러나, 이러한 캐패시터에 있어서도 그 용량의 확장은 어느 한도 이내로 제한받게 된다.
[발명의 목적]
이에, 본 발명은 상기한 사정을 감안해서 발명된 것으로, 그 제1목적은 집적도를 손상시키지 않으면서 그 용량이 증가된 적층형 캐패시터셀구조를 갖춘 DRAM을 제공함에 있고, 제2목적은 그러한 DRAM의 제조방법을 제공함에 있다.
[발명의 구성]
상기 제1목적은 실현하기 위한 본 발명에 따른 다이내믹 RAM은 반도체기판과, 이 반도체기판상에 형성됨과 더불어 각각 소오스와 드레인 및 게이트를 갖춘 제1 및 제2MOS트랜지스터, 이 제1 및 제2MOS트랜지스터상에 형성된 제1절연막, 이 제1절연막상에 형성됨과 더불어 그 제1절연막에 형성된 제1 구멍을 통해서 연장되어 상기 제1MOS트랜지스터의 소오스 또는 드레인중 어느 하나에 접속된 전하축적용 제1전극, 상기 제1절연막상에 형성됨과 더불어 그 제1절연막에 형성된 제2구멍을 통해서 연장되고 상기 제2MOS트랜지스터의 소오스와 드레중 어느 하나에 접속되어, 적어도 상기 제1전극과 소정 간격을 갖고서 중첩되는 전하축적용 제2전극, 상기 제1 및 제2전극상에 각각 형성된 제1 및 제2캐패시터절연막 및, 이 제1 및 제2전극의 중첩부분사이에 삽입된 캐패시터전극을 포함하는 구성으로 되어 있다.
또, 상기 제1목적을 실현하기 위한 본 발명에 따른 다이내믹 RAM은 반도체기판과, 이 반도체기판상에 형성됨과 더불어 각각 소오스와 드레인 및 , 워드선으로 기능하는 게이트를 갖춘 제1 및 제2MOS트랜지스터, 이 제1 및 제2MOS트랜지스터상에 형성된 제1절연막, 이 제1절연막상에 형성됨과 더불어 이 제1절연막에 형성된 제1구멍을 통해서 상기 제1MOS트랜지스터의 소오스 및 드레인중 어느 하나에 접속된 제1비트선, 상기 제1절연막상에 형성됨과 더불어 그 제1절연막에 형성된 제2구멍을 통해서 상기 제2MOS트랜지스터의 소오스와 드레인중 어느 하나에 접속된 제2비트선, 상기 제1 및 제2비트선상에 형성된 제2절연막, 이 제2절연막상에 형성됨과 더불어 상기 제1 및 제2절연막에 형성된 제3 구멍을 통해서 상기 제1MOS트랜지스터의 소오스와 드레인중 다른 하나에 접속된 전하축적용 제1 전극, 상기 제2절연막상에 형성됨과 더불어 상기 제1 및 제2절연막에 형성된 제4구멍을 통해서 상기 제2MOS트랜지스터의 소오스와 드레인중 다른 것에 접속되고, 적어도 제1전극과 소정간격을 갖고서 중첩되는 전하축적용 제2전극, 상기 제1 및 제2전극상에 각각 형성된 제1 및 제2캐패시터절연막 및, 이 제1 및 제2 캐패시터절연막상에 형성됨과 더불어 상기 제1 및 제2전극의 중첩부분사이에 삽입된 부분을 갖춘 캐패시터전극을 포함하는 구성으로 되어 있다.
또, 상기 제2목적을 실현하기 위한 본 발명에 따른 DRAM의 제조방법은 반도체기판상에 제1 및 제2MOS트랜지스터를 형성하는 공정과, 이 제1 및 제2MOS트랜지스터상에 절연막을 형성하는 공정, 상기 절연막에 제1구멍을 뚫고, 그 제1구멍에 상기 제1MOS트랜지스터의 소오스와 드레인중 어느 하나에 접속된 제1전하축적전극을 형성하는 공정, 제1전하축적전극상에 스페이서막을 형성하는 공정, 이 스페이서막과 절연막에 제2구멍을 뚫고 이 제2구멍에 상기 제1전하축적전극과 소정의 간격을 갖추면서 중첩됨과 더불어 상기 제2MOS트랜지스터의 소오스와 드레인중 하나에 접속되는 제2전하축적전극을 형성하는 공정, 상기 스페이서막상에 등방성 에칭을 실행함으로써 그 스페이서막을 제거하는 공정, 상기 제1 및 제2전하축적전극을 피복시키면서 캐패시터절연막을 형성하는 공정 및, 화학적 기상성정법으로 상기 제1 및 제2전하축적전극의 중첩부분사이의 갭을 채우면서 상기 제1 및 제2전하축적전극상에 캐패시터전극을 형성하는 공정으로 되어 있다.
[작용]
상기한 구성으로 된 본 발명에 따른 메모리셀에 있어서는, 인접한 메모리셀의 전하축적용 캐패시터전극(예컨대 축적노드전극)이 다른 층으로 형성되게 되므로 그 캐패시터전극을 중첩시킬 수 있게 된다. 따라서 각 메모리셀의 크기가 비교적 작은 경우에도 큰 표면(예컨대 전하축적영역)을 얻을 수 있게 됨으로써 캐패시터에 충분히 큰 전하량을 축적할 수 있게 된다. 다시 말하면, 캐패시터절연막의 두께를 축소시키지 않고서도 용량이 충분히 큰 캐패시터를 형성할 수 있게 된다.
또한, 캐패시터전극이 비트선윗쪽에 위치되어, 그 캐패시터영역이 제한받지 않게 되므로, 충분히 크고, 충분하게 큰 용량을 갖는 캐패시터를 형성할 수 있게 된다.
더욱이, 비트선 아랫쪽에는 게이트전극만이 존재하여 비트선을 평탄하게 제조할 수 있게 되므로 그 비트선의 제조공정을 용이하게 행할 수 있게 된다.
또한 캐패시터전극에 비트선용 접속구멍을 뚫을 필요가 없게 되므로 큰 양의 전하를 축적하기 위해 캐패시터전극을 얇게 형성하는 경우에도 비트선과 캐패시터전극 모두 용이하게 제조할 수 있게 된다.
또한 캐패시터절연막을 Ta2O5과 같은 고절연물질로 만드는 경우에는, 캐패시터절연막을 형성한 후에 가능한한 낮은 열처리를 실행할 필요가 있는데, 본 발명에 따로 제조방법에 있어서는 캐패시터전극을 형성하는 공정시에만 캐패시터절연막의 형성후에 열처리를 실행하게 되므로 캐패시터절연막을 큰 절연물질로 형성할 수 있게 된다.
이상과 같이, 본 발명에 따른 DRAM의 적층형 캐패시터메모리셀은 충분히 큰 전하축적영역을 갖게 되고, 더욱이 종래 방법에 의해 제조된 적층형 캐패시터셀과는 달리 평평한 표면을 갖기 때문에 제조가 용이하게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 제1실시예에 따른 DRAM을 설명한다.
제1a도 내지 제1d도는 4개의 메모리셀이 비트선을 따라 배열된 경우를 도시해 놓은 도면으로, 메모리셀은 P형 실리콘기판(1)에 형성된 소자분리절연막(2)에 의해 상호 분리되어 있는 바, 여기서 각 메모리셀은 MOS트랜지스터이다. 이 MOS트랜지스터는 2개의 n형 확산영역(5)과, 이 확산영역(5)사이의 챈널 영역상에 형성된 게이트절연막(3) 및, 이 게이트절연막(3)상에 형성된 게이트전극(4)을 포함하여 구성되는데, 여기서 상기 n형 확산영역(5)은 각각 소오스영역과 드레인영역으로 사용된다.
또 비트선(10)은 비트선접속구멍(9)에 의해 패드전극(7)에 접속되고, 이 패드전극(7)은 n형 확산영역(5)에 접속된다.
축적노드전극(13a ; 예컨대 전하축적전극)은 상기 비트선(10)과 절연막(11a,11b)의 윗쪽에 형성되는데, 이 전극(13a)은 축적노드접속부(12a)에 의해 패드전극(7)에 접속된다. 그리고 축적노드전극(13b)을 갖춘 인접한 메모리셀이 그 축적노드전극(13a) 윗쪽에 배치되게 되는데, 이 전극(13b)은 축적노드접속부(12b)에 의해 인접한 메모리셀의 패드전극(7)에 접속되고, 각 축적노드전극(13b)은 하나의 축적노드전극(13a)과 겹쳐지게 된다.
그리고, 이 축적노드전극(13a,13b) 사이에 갭에 캐패시터영역이 형성되는데, 이들 전극(13a,13b)사이의 갭에 의해 캐패시터영역은 큰 용량을 갖게 된다.
축적노드전극(13a,13b)쪽은 캐패시터로 사용된다.
축적노드전극(13a,13b)의 사이드를 캐패시터로 사용할 수 있을 정도로 그 두께를 얇게 하는 경우에도 비트선(10)을 패턴하는 것은 어렵지 않다. 이것은 캐패시터절연막(15)이 축적노드전극(13a,13b)상에 형성되고, 또 캐패시터전극(16)이 캐패시터절연막(15)상에 형성되기 때문으로 캐패시터전극은 비트선 윗쪽에 배치되게 된다. 이러한 구조에서 캐패시터전극(16)을 연장하기 위해 접속구멍을 형성할 필요가 없게 되므로 메모리셀사이에 캐패시터전극을 형성할 필요가 없게 된다.
이하, 제2a도 ∼제9d도를 참조해서 상기한 구조로된 본 발명에 따른 DRAM의 제조방법을 설명한다. 단, 제2a도, 제3a도, 제4a도, 제5a도, 제6a도, 제7a도, 제8a도 및 제9a도에서 실선으로 나타낸 것은 연속적인 DRAM의 제조공정에서 형성되는 DRAM의 각 소자의 패턴을 나타낸다.
제2a도 내지 제2d도에 도시된 바와 같이, 저항이 대략 5Ω·㎝인 P형 기판(1)상에 산화막(18)을 두께 50nm로 형성하고, 이 산화막(18)상에 실리콘질화막(19)을 형성한다. 그리고 상기 산화막(18)과 실리콘질화막(19)을 패터닝함으로써 마스크를 형성한다. 이어 이 마스크를 통해 상기 기판(1)에 보론을 주입함으로써 챈널스토퍼층(17 ; channel stopper layer)을 형성한다.
그후 제3a도 내지 제3d도에 도시된 바와 같이, 기판(1)을 선택적으로 산화시켜 700nm두께의 실리콘산화막으로 이루어진 소자분리막(2)을 형성한다. 여기서, 상기 선택적인 산화중에 소자분리막(2)의 아랫쪽챈널스토퍼층(17)에 불순물이 수평적이면서 수직적으로 확산된다. 또 상기 소자분리막(2)은 다른 방법으로 형성할 수 있다.
이어, 제4a도 내지 제4d도에 도시된 바와 같이, 상기 기판(1)상에 예컨대 열산화를 시행함으로써 대략 10nm의 두께를 갖는 게이트절연막(3)을 형성하는데, 이때 대략 200nm의 두께로 다결정실리콘막이 상기 전체 기판표면에 증착된다. 더욱이 전체 기판표면에 예컨대 CVD법을 사용하여 대략 두께가 200nm인 절연막을 증착하고, 반응성 이온에칭으로 다결정실리콘막과 절연막을 에칭함으로써 게이트전극(4)과 절연막(6)을 형성한다. 이때 게이트전극(4)과 절연막(6)을 마스크로 하여 기판(1)에 비소나 인을 주입함으로써 예컨대 깊이가 150nm인 n형층을 형성한다. 이때 몇 개의 n형층(5)은 소오스로서 기능하게 되고, 다른 n형층(5)은 드레인으로서 기능하게 된다. 그리고, 예컨대 CVD법을 사용하여 전표면에 절연막을 예컨대 두께 100nm정도 증착하고, 이 절연막을 반응성이온에칭법으로 에칭함으로써 각 게이트(4)상에 자기정합적으로 절연막(6a)을 남긴다.
다음, 제5a도 내지 제5d도에 도시된 바와 같이 구조체의 전표면에 다결정실리콘막을 두께 50nm정도로 증착하고, 다결정실리콘막에 비소오온이나 인이온을 주입하거나, 인을 확산시킨다. 이러한 불순물 도핑후 다결정실리콘막을 반응성이온에칭으로 처리함으로써 패드전극(7)을 형성한다.
그후, 제6a도 내지 제6d도에 도시된 바와 같이, 그 구조체 전표면에 두께가 대략 300nm로 절연막(8)을 증착시키게 되는데, 이는 특히 CVD법을 사용하여 그 구조체의 전표면에 예컨대 10nm의 두께로 SiO2막을 형성한다. 이때 SiO2막상에 350nm인 BPSG막이 증착되게 된다. 그후 상기 구조체를 900℃에서 열처리함으로써 PSG막과 BPSG막을 용융시키고, 불화암모늄용액으로 처리하여 PSG막과 BPSG막의 표면영역을 에칭함으로써 절연막(8)을 형성한다. 그리고, 이막(8)을 선택적 에칭법, 예컨대 반응성이온에칭법으로 처리하여 절연막(9)에 비트선접구멍(9)을 형성한다. 이어 그 구조체의 전표면상에 예컨대 CVD법을 사용하여 다결정실리콘막을 증착하고, 또 이 구조체의 전표면상에 스퍼터링이나 EB기상증착을 사용하여 몰리브덴실리사이드를 증착한다. 이때 반응성이온에칭을 시행하여 다결정실리콘과 몰리브덴실리사이드를 에칭함으로써 비트선(10)을 패터닝한다. 또 기판(1)의 표면이 평편하여 절연막(8)을 평편하게 만드는 것이 용이해지므로 절연막(8)상에 비트선을 형성하는 것이 용이해지게 되고, 또 비트선(10)의 접속부에서의 표면이 역시 평편하게 되므로 절연막으로 비트선(10)을 용이하게 피복시킬 수 있게 된다.
다음, 제7a도 내지 제7d도에 도시된 바와 같이, 비트선(10)을 피복시키면서 상기 절연막(8)상에 대략 200nm두께의 절연막(11a)을 증착하고, 더욱이 그 절연막(11a)상에 또 다른 절연막(11a)을 증착한다.
그리고 반응성이온에칭법을 시행하여 상기 절연막(11b,11a,8)에 제1축적노드를 형성하기 위한 접속구멍(12)을 뚫고, 상기 절연막(8)과 마찬가지로 절연막(11a)을 CVDSiO2막, BPSG막 및, PSG막으로 형성하게 되는데, 이때 상기 각 막은 각각 두께가 50nm, 300nm, 250nm로 되고, 또 BPSG막과 BPSG막을 용융하거나 에칭함으로써 형성된다. 그리고 절연막(11b)은 에컨대 50nm 두께의 CVDSi3N4막이다. 그후 상기 구조체의 전표면상에 300nm∼600nm의 두께를 갖는 다결정실리콘막을 증착하고, 이 다결정실리콘막에 비소나 인이온을 주입하거나 인을 확산시킨다. 그리고 다결정실리콘막상에 선택적인 에칭(예컨대 반응성이온에칭)을 실행하여 불순물로 도우프함으로써 제1축적노드전극(13a)을 형성한다.
이때, 제8a도 내지 제8d도에 도시된 바와 같이, 상기 구조체의 전표면상에 200nm의 두께를 갖는 CVDSiO2막을 증착하고, 이 막(14)과 상기 절연막(11a, 11b, 8)을 선택적으로 에칭하여(예컨대 반응성시온에칭) 제2축적노드전극을 형성하기 위한 접속구멍(12b)을 형성한다.
이어, 상기 구조체의 전표면에 두께 300∼600nm로 다결정실리콘막을 증착시키고, 이 다결정실리콘막에 비소이온이나 인이온을 주입하거나 비소를 확산시킨다. 그리고 이러한 불순물도핑후 그 다결정실리콘막상에 포토레지스트마스크를 형성하고, 이 마스크를 사용하여 상기 다결정실리콘상에 선택적인 에칭, 예컨대 반응성이온에칭을 실행한다.
다음, 제9a도 내지 제9d도에 도시된 바와 같이 NH2F로 CVDSiO2막(14)을 제거한다. CVDSiO2막(14)은 NH2F에 에칭되지만 Si3N4(11b)은 이 에칭물질에 에칭되지 않으므로, 제1축적노드전극(13a)과 제2축적노드전극(13b)은 노출되게 된다. 다음 공정에서 상기 구조체의 전표면에 감압 CVD법을 사용하여 두께 10nm의 실리콘질화막을 증착하고, 이 구조체를 900℃에서 30분동안 습식산화시켜 그 구조체의 전표면상에 캐패시터절연막(15)을 형성한다. 실로콘산화막과 실리콘질화막으로 구성되는 이 막(15)은 다른 것 위에 형성된다. 그렇지만 Ta2O3막과 실리콘질화막의 단일층 또는 적층은 캐패시터절연막으로 사용될 수 잇는 다른 물질을 이루는데 제공된다.
결국, 제1a도 내지 제1d도에 도시된 바와 같이, 그 구조의 전표면상에 다결정실리콘막을 증착하고, 그 다결정실리콘막에 비소나 인의 이온을 주입하거나 인을 확산시킨 후, 실리콘막을 패터닝함으로써 평면전극(16)을 형성하여 DRAM의 주요한 셀부분을 완성하게 된다. 여기서 상기 평면전극(16)을 메모리셀배열이 공통전극으로 형성할 수 있게 되므로 이 전극에 비트선접속을 위한 접속구멍을 형성할 필요가 없어지게 된다.
이상 설명한 제1실시예에 있어서, 축적노드전극(13a)(13b)과 평면전극(16)은 다결정실리콘으로 이루어졌지만, 이를 텅스텐(W)과 같은 다른 물질로 구성해도 된다.
제7a도 및 제8a도에서 알 수 있는 바와 같이, 제1축적노드전극(13a)과 제2축적노드전극(13b)은 바둑판모양으로 배열되므로, 제1축적노드전극(13a)을 형성하기 위한 2개의 인접한 마스크열의 표면부사이의 영역은 축소되게 된다. 그리고 이것은 제2축적노드전극(13b)에 대해서도 동일하다. 따라서 축전노드전극은 게이트전극(4)을 따라 배열되는 경우보다 사진식각공정에 의해 더욱 정밀하게 형성되게 된다.
제10a도 내지 제10d도는 본 발명의 제2실시예에 따른 DRAM을 도시해 놓은 도면으로, 상술한 제1실시예에서는 각 제1축적노드전극의 상면 및 측면만이 캐패시터영역으로 사용되었는데 비해, 본 제2실시예에서는 그 각 제1축적노드전극의 상면 및 측면뿐만 아니라 하면도 캐패시터영역으로 사용하도록 된 것이다. 따라서 본 제2실시예에 따른 캐패시터의 경우에는 상기 제1실시예에서 형성된 캐패시터의 용량보다 더 큰 용량을 갖게 된다.
이하, 상기 제2실시예에 따른 DRAM의 제조공정을 설명한다.
Si3N4절연막(11b)상에 CVDSiO2막을 형성하고 CVDSiO2막상에 제1축적노드전극을 형성한 다음, 상기 Si3N4절연막(11b)상의 상기 CVDSiO2막(14)과 CVDSiO2막을 에칭한다. 본 방법은 캐패시터영역으로 사용되는 제1축적노드전극은 표면영역을 증가시킬 수 있게 되므로 각 캐패시터의 용량은 증가되게 된다.
제11a도 내지 제11d도는 본 발명의 제3실시예에 다른 DRAM을 도시해 놓은 도면이다.
제1실시예에서는 각 제2축적노드전극(13b)의 상부표면과 측면이 전하축적영역으로 사용되므로 그 제2축적노드전극(13b)의 패턴영역이 제1축적노드전극(13a)의 패턴영역보다 작게 만들어지도록 되어 있다. 그런데 제1축적노드전극(13b)이 제1축적노드전극(13a)과 동일한 패턴영역을 갖게 되면 인접한 메모리셀은 다른 용량으로 형성되게 된다. 따라서 본 제3실시예에서는 제1축적노드전극(13a)을 제2축적노드전극(13b)보다 더 두껍게 형성함으로써 인접한 셀간의 용량차이를 최소화하도록 된 것이다. 특히 제2축적노드전극(13b)은 그 두께가 대략 200nm인데 비해 제1축적노드전극(13a)은 대략 600nm로서 그 전극(13a)(13b)은 두께에 있어서 소정의 차이가 있기 때문에 이들은 대체적으로 동일한 영역의 표면을 갖게 된다. 따라서 인접한 메모리셀간의 용량차이가 축소되게 된다.
제12a도 내지 제12d도는 본 발명의 제4실시예에 따른 DRAM을 도시해 놓은 도면이다.
상기 제1실시예에서는 각 비트선(10)이 메모리셀열의 사이에 위치된 소자분리절연막(2)상에 워드선과 평행하도록 형성되게 되므로, 그 비트선(10)은 워드선에 직각으로 연장되게 된다. 더욱이 비트선 사이에 소정 공간을 얻기 위해 비트선은 소자분리절연막(2)상에 형성됨과 더불어 MOS확산층(5)으로부터 연장되게 된다.
본 제4실시예에서는 비트선(10)을 위한 각 접속구멍(9)을 소자영역상에 형성하고, 그 비트선(10)을 관통하는 구멍을 형성함으로써 축적노드접속을 위한 구멍(12a,12b)을 형성하게 된다. 따라서 비트선(10)을 직선으로 형성할 수 있게 되므로 그 비트선의 패터닝을 용이하게 실행할 수 있게 된다.
제13a도 내지 제13d도는 본 발명의 제5실시예에 따른 DRAM을 도시해 놓은 도면이다.
제1실시예에서는 비트선(10)과 축적노드전극(13a,13b)이 n형 확산층(5)에 교대로 접속된 패드전극(7)에 접속된다. 소자분리절연막상에 형성된 비트선(10)을 n형 확산층에 접속시키기 위해 사용되는 패드전극(7)은 p형 실리콘기판(1)에 형성되는데, 이와 같이 패드전극(7)을 사용하게 되면 전극의 수가 증가하게 된다.
따라서, 본 제5실시예에서는 비트선(10)을 접속하는 각 n형 확산층(5)부분을 소자분리절연막으로 연장함으로써 패드(7)의 사용없이 비트선(10)을 n형 확산층(5)에 접속시킬 수 있게 된다.
제14a도 내지 제14d도는 본 발명의 제6실시예에 따른 DRAM을 도시해 놓은 도면이다.
상기 제1실시예에서는 축적노드전극(13a,13b)이 각각 2개의 평행한 직사각형의 주평면과 이들 주평면에 연속적인 4개의 직사각형의 측면을 갖춘 직각평행육면체로 되어 있는데 반해, 본 제6실시예에서는 직각평행육면체의 축적 노드전극(13a,13b)을 형성한 후에 각 축적노드전극의 상부표면의 중심부에 홈을 파고 직각으로 워드선을 형성함으로써 축적노드전극의 상부표면영역을 증가시킨 것으로, 이에 따라 각 메모리셀의 용량은 증가하게 된다. 또한 각 축적노드전극의 상부표면의 중심부에 오목부를 형성하게 되면, 각 메모리셀의 용량을 역시 증가시킬 수 있게 된다. 더욱이 축적노드전극의 표면을 다른 방법으로 처리함으로 메모리셀의 용량을 증가시킬 수 있게 된다.
제15a도 내지 제15d도는 본 발명의 제8실시예에 따른 DRAM을 도시해 놓은 도면으로, 제1실시예에서는 소자분리절연막이 선택적인 산화에 의해 형성된 필드절연 막이었는데 반해, 본 제7실시예에서는 트랜치형 소자분리절연막을 형성한 것이다.
특히, 트랜치(20)는 실리콘기판(1)의 표면에 형성되고, 이때 CVD법에 의해 소자분리절연막(2a)이 이들 트랜치(20)에 매립되게 되는데, 이때 상기 소자분리절연막(2a)은 실리콘막을 산화시킴으로써 형성할 수 있고, 또 트랜치(20)의 내부표명상에 형성된 SiO2막과 이 SiO2막상에 형성됨과 더불어 100nm의 두께를 갖는 다결정실리콘막의 2층구조로 할 수 있다. 그리고 각 트랜치(4)의 측면은 수직이나 경사로 할 수 있다.
제16a도 내지 제15d도는 본 발명의 제8실시예에 따른 DRAM을 도시해 놓은 도면으로 본 제8실시예에서의 DRAM은 상기 제1실시예의 플레이너챈널 MOS트랜지스터와는 다른 형의 MOS트랜지스터를 갖춘 것이다.
본 발명에 사용된 것과 동일한 형의 적층형 메모리셀은 저층에 형성된 MOS트랜지스터를 갖추고 있는데, 이것은 MOS트렌지스터가 MOS캐패시터의 형성시에 예컨대 900℃에서 400분동안 열처리를 받게 된다는 것을 의미한다. 그리고 MOS트랜지스터는 이러한 열처리에 의해 영향을 받게 된다. 본 발명의 제8실시예에서의 DRAM은 높은 열처리가 불필요한 트랜치형 MOS트랜지스터를 갖추고 있다. 이 트랜치형 MOS트랜지스터의 챈널은 기판의 표면에 형성된 트랜치를 따라 연장된다. 특히 트랜치형 MOS트랜지스터의 유효챈널영역인 P형층은 다른 것과는 분리되면서 트랜치의 저부에 형성된다. 또, P-형층(낮은 불순물농도를 가짐)은 트랜치의 한쪽 측면에 형성되므로 각 트랜치형 MOS트랜지스터는 높은 드레인임계전압을 갖게 된다. 또, 트랜치형 MOS트랜지스터를 갖춘 메모리셀은 플레이너챈널형 MOS트랜지스터를 갖춘 메모리셀보다 더 작게 된다.
본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 범위를 벗어나지 않는 범위내에서 여러 가지로 변형시켜 실시할 수 있는 바, 예를 들어 플레이트전극상에 모든 32개의 메모리셀용 워드선을 접속시키면서 알루미늄 배선을 형성할 수 있게 됨으로써 그 워드선의 저항을 축소시킬 수 있게 된다. 즉 션트기술(shunt technique)을 사용할 수 있게 된다.
또한, 상기 실시예에서 사용된 용융처리 대신에 바이어스된 스퍼터링수단으로 절연막(8,11)을 형성하여 표면을 완만하게 형성할 수 있게 된다.
더욱이, 상기 실시예에서 단지 2개의 층으로 형성되었던 축적노드전극은 3개층이나 4개층, 또는 그 이상의 층으로 형성할 수 있고, 또 이들 층을 중첩시켜 각 축적노드전극의 표면영역을 증가시킴으로써 메모리셀의 크기를 작게 하는 경우에도 캐패시터절연막 두께의 감소없이 메모리셀과 캐패시터에 충분한 전하를 축적시킬 수 있게 된다.

Claims (13)

  1. 반도체기판과, 이 반도체기판상에 형성됨과 더불어 각각 소오스와 드레인 및 게이트를 갖춘 제1 및 제2MOS트랜지스터, 이 제1 및 제2MOS트랜지스터상에 형성된 제1절연막, 이 제1절연막상에 형성됨과 더불어 그 제1절연막에 형성된 제1구멍을 통해서 연장되어 상기 제1트랜지스터의 소오스와 드레인중 어느 하나에 접속된 전하축적용 제1전극, 상기 제1절연막상에 형성됨과 더불어 그 제1절연막에 형성된 제2구멍을 통해서 연장되어 상기 제2MOS트랜지스터의 소오스와 드레이중 어느 하나에 접속되어, 적어도 상기 제1전극위에 그 제1전극과는 분리되면서 중첩된 제2전극, 상기 제1 및 제2전극상에 각각 형성된 제1 및 제2캐패시터절연막 및, 이 제1 및 제2캐패시터절연막상에 형성됨과 더불어 상기 제1 및 제2전극의 중첩부분사이에 삽입된 부분을 갖춘 캐패시터전극을 포함하여 구성된 것을 특징으로 하는 다이내믹 RAM.
  2. 제1항에 있어서, 상기 제1 및 제2MOS트랜지스터와 동일한 MOS트랜지스터 그룹은 상기 반도체기판내에 형성되고, 상기 제1 및 제2전극과 동일한 복수의 전극은 바둑판모양으로 배열되는 것을 특징으로 하는 다이내믹 RAM.
  3. 제1항에 있어서, 상기 캐패시터전극이 상기 제1캐패시터 절연막과 상기 제1절연막사이에 삽입되어 있는 것을 특징으로 하는 다이내믹 RAM.
  4. 제1항에 있어서, 상기 캐패시터전극과 대응하는 상기 제1전극의 표면이 상기 캐패시터전극과 대응하는 상기 제2전극의 표면과 동일한 영역인 것을 특징으로 하는 다이내믹 RAM.
  5. 반도체기판과, 이 반도체기판상에 형성됨과 더불어 소오와 드레인 및, 워드선으로 기능하는 게이트를 갖춘 제1 및 제2MOS트랜지스터, 이 제1 및 제2MOS트랜지스터상에 형성된 제1절연막, 이 제1절연막상에 형성됨과 더불어 그 제1절연막에 형성된 제1구멍을 통해서 연장되어 상기 제1MOS트랜지스터의 소오스와 드레인중 어느 하나에 접속된 제1비트선, 상기 제1절연막상에 형성됨과 더불어 그 제1절연막에 형성된 제2구멍을 통해서 연장되어 상기 제2MOS트랜지스터의 소오스와 드레인중 어느 하나에 접속된 제2비트선, 상기 제1 및 제2비트선상에 형성된 제2절연막, 이 제2절연막상에 형성됨과 더불어 상기 제1 및 제2절연막에 형성된 제3구멍을 통해서 연장되어 상기 제1MOS트랜지스터의 소오스와 드레인중 다른 하나에 접속된 전하축적용 제1전극, 상기 제2절연막상에 형성됨과 더불어 상기 제1 및 제2절연막에 형성된 제4구멍을 통해서 연장되어 상기 제2MOS트랜지스터의 소오스와 드레인중 다른 하나에 접속되고, 적어도 상기 제1전극위에 그 제1전극과는 분리되면서 중첩된 전하축적용 제2전극, 상기 제1 및 제2전극상에 각각 형성된 제1 및 제2캐패시터절연막 및, 이 제1 및 제2캐패시터절연막상에 형성됨과 더불어 상기 제1 및 제2전극의 중첩부분사이에 삽입된 부분을 갖춘 캐패시터전극을 포함하여 구성된 것을 특징으로 하는 다이내믹 RAM.
  6. 제5항에 있어서, 상기 제1 및 제2MOS트랜지스터와 동일한 MOS트랜지스터 그룹은 상기 반도체기판내에 형성되고, 상기 제1 및 제2전극과 동일한 복수의 전극은 바둑판모양으로 배열되는 것을 특징으로 하는 다이내믹 RAM.
  7. 제5항에 있어서, 상기 캐패시터전극이 상기 제1캐패시터 절연막과 상기 제1절연막사이에 삽입되어 있는 것을 특징으로 하는 다이내믹 RAM.
  8. 제5항에 있어서, 상기 캐패시터전극과 대응하는 상기 제1전극의 표면이 상기 캐패시터전극과 대응하는 상기 제2전극의 표면과 동일한 영역인 것을 특징으로 하는 다이내믹 RAM.
  9. 제5항에 있어서, 상기 제1비트선이 제1패트전극에 의해 상기 제1MOS트랜지스터의 소오스나 드레인중 어느 하나에 접속되고, 상기 제1전극이 제2패드에 의해 상기 제1MOS트랜지스터의 소오스나 드레인중 다른 것에 접속되며, 상기 제2비트선이 제3패드전극에 의해 상기 제2MOS트랜지스터의 소오스나 드레인중 하나에 접속되고, 상기 제2전극이 제4패드전극에 의해 상기 제2MOS트랜지스터의 소오스나 드레인중 다른 것에 접속된 것을 특징으로 하는 다이내믹 RAM.
  10. 제5항에 있어서, 상기 제1 및 제2비트선이 소자분리영역상에 형성됨과 더불어, 상기 제1 및 제2MOS트랜지스터의 게이트로 이루어진 워드선과 직각으로 교차하도록 되어 있는 것을 특징으로 하는 다이내믹 RAM.
  11. 제5항에 있어서, 상기 제1비트선이 제1패드전극에 의해 상기 제1MOS트랜지스터의 소오스나 드레인중 어느 하나에 접속되고, 상기 제2비트선이 제2패드전극에 의해 상기 제2MOS트랜지스터의 소오스나 드레인중 어느 하나에 접속되며, 상기 제1 및 제2패드전극이 소자분리영역으로 연장되어 있는 것을 특징으로 하는 다이내믹 RAM.
  12. 제5항에 있어서, 상기 제1 및 제2MOS트랜지스터의 소오스나 드레인중 각 어느 하나가 상기 워드선 쪽으로 연장되는 영역을 갖추고, 이 영역에 상기 제1 및 제2비트선이 접속된 것을 특징으로 하는 다이내믹 RAM.
  13. 반도체기판상에 제1 및 제2MOS트랜지스터를 형성하고 공정과, 이 제1 및 제2MOS트랜지스터상에 절연막을 형성하는 공정, 이 절연막에 제1구멍을 형성하고, 이 제1구멍에 상기 제1MOS트랜지스터의 소오스나 드레인중 어느 하나에 접속된 제1전하축적전극을 형성하는 공정, 이 제1전하축적전극상에 스페이서막을 형성하는 공정, 이 스페이서막에 제2구멍을 형성하고, 이 제2구멍에 상기 제2MOS트랜지스터의 소오스나 드레인중 어느 하나에 접속됨과 더불어 적어도 상기 제1전하축적전극에 분리되어 중첩되는 제2전하축적전극을 형성하는 공정, 상기 스페이서막상에 등방성에칭을 시행함으로써 그 스페이서막을 제거하는 공정, 상기 제1 및 제2전하축적전극을 피복시키면서 캐패시터절연막을 형성하는 공정 및, 화학적 기상성장법을 사용하여 상기 제1 및 제2전하축적전극상에 그 제1 및 제2전하축적전극사이의 갭을 채우면서 캐패시터전극을 형성하는 공정을 포함하는 것을 특징으로 하는 다이내믹 RAM의 제조방법.
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