DE3929129A1 - Dynamischer speicher mit wahlfreiem zugriff (ram),und verfahren zur herstellung desselben - Google Patents

Dynamischer speicher mit wahlfreiem zugriff (ram),und verfahren zur herstellung desselben

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, insbesondere auf die Zellenstruktur eines dynamischen RAM (DRAM) sowie auf ein Verfahren zur Herstellung des DRAM.
Die Packungsdichte eines DRAM vom MOS-Typ, der Speicherzellen mit je einem MOS-Transistor und einem Kondensator aufweist, nimmt nach und nach zu. Je höher die Packungsdichte ist, um so kleiner fällt in jeder Speicherzelle die vom Kondensator besetzte Fläche aus. Je kleiner die Fläche des Kondensators ist, um so kleiner ist die vom Kondensator aufgenommene Ladung. Infolgedessen besteht die Wahrscheinlichkeit der Vernichtung des in der Speicherzelle befindlichen Datenwertes, allgemein als "Weichfehler" (soft error) bekannt.
Um dieses Problem zu beseitigen, wurde ein entsprechendes Verfahren vorgeschlagen. Bei diesem Verfahren wird für den Kondensator in jeder Speicherzelle eine größere Fläche zur Verfügung gestellt, so daß der Kondensator eine größere Kapazität zur Aufnahme einer höheren Ladung aufweist, ohne jedoch die Integrationsdichte des DRAM preiszugeben. Ein Kondensator mit einem doppelstöckigen Speicherknoten ist in dem Aufsatz "Novel Storage Capacitance Enlargement Structure Using a Double-Stacked Storage Node in STC DRAM Cell" von T. Kus et al., veröffentlicht in "Extended Abstract of the 20th (1988 International) Conference on Solid-Stage Devices and Materials", Tokyo, 1988, Seiten 581 bis 584 offenbart. Die Kapazität dieses Kondensators ist relativ groß, aber beschränkt.
Das erste Ziel der vorliegenden Erfindung besteht darin, einen DRAM zu schaffen, der eine stapelförmige Kondensatorzellstruktur besitzt und Speicherzellen mit jeweils vergrößerter Kapazität aufweist, ohne die hohe Packungsdichte preiszugeben.
Das zweite Ziel der Erfindung besteht in der Schaffung eines Verfahrens zur Herstellung des oben beschriebenen DRAM.
Um das erste Ziel der Erfindung zu erreichen, ist ein dynamischer RAM vorgesehen, der folgende Bestandteile aufweist:
  • - ein Halbleitersubstrat;
  • - einen ersten und einen zweiten MOS-Transistor auf dem Halbleitersubstrat, von denen jeder eine Source, einen Drain und ein Gate besitzt;
  • - einen ersten Isolierfilm auf dem ersten und dem zweiten MOS-Transistor;
  • - eine erste, auf dem ersten Isolierfilm gebildete Elektrode zum Ansammeln einer elektrischen Ladung, wobei sich die erste Elektrode durch ein erstes Loch im ersten Isolierfilm erstreckt und an die eine Source- bzw. Drainelektrode des ersten MOS-Transistors angeschlossen ist;
  • - eine zweite, auf dem ersten Isolierfilm gebildete Elektrode zum Ansammeln einer elektrischen Ladung, wobei sich die zweite Elektrode durch ein zweites Loch im ersten Isolierfilm erstreckt und an die eine Source- bzw. Drainelektrode des zweiten MOS-Transistors angeschlossen ist, und wobei mindestens ein Teil der zweiten Elektrode gegenüber der ersten Elektrode auf Abstand gehalten und oberhalb derselben, sie teilweise überlappend, angeordnet ist;
  • - einen ersten und einen zweiten Kondensatorisolierfilm, der jeweils auf der ersten und der zweiten Elektrode angebracht ist; und
  • - eine Kondensatorelektrode, die auf dem ersten und dem zweiten Kondensatorisolierfilm angebracht ist und einen zwischen die sich überlappenden Teile der ersten und der zweiten Elektrode eingefügten Abschnitt aufweist.
Um das erste Ziel der Erfindung zu erreichen, ist ein weiterer dynamischer RAM vorgesehen, gekennzeichnet durch folgende Komponenten:
  • - ein Halbleitersubstrat,
  • - einen ersten und einen zweiten MOS-Transistor auf dem Halbleitersubstrat, von denen jeder eine Source, einen Drain und ein Gate besitzt, wobei Gate als Wortleitung fungiert;
  • - einen Isolierfilm auf dem ersten und dem zweiten MOS-Transistor;
  • - eine erste, auf dem ersten Isolierfilm gebildete, Bitleitung, die sich durch ein erstes Loch im ersten Isolierfilm erstreckt und an die eine Source- bzw. Drainelektrode des ersten MOS-Transistors angeschlossen ist;
  • - eine zweite, auf dem ersten Isolierfilm gebildete, Bitleitung, die sich durch ein zweites Loch im ersten Isolierfilm erstreckt und an die eine Source- bzw. Drainelektrode des zweiten MOS-Transistors angeschlossen ist;
  • - einen zweiten, auf der ersten und der zweiten Bitleitung gebildeten, Isolierfilm;
  • - eine erste, auf dem zweiten Isolierfilm gebildete, Elektrode zum Ansammeln einer elektrischen Entladung, wobei sich die erste Elektrode durch ein drittes Loch im ersten und im zweiten Isolierfilm erstreckt und an die andere Source- bzw. Drainelektrode des ersten MOS-Transistors angeschlossen ist;
  • - eine zweite, auf dem zweiten Isolierfilm gebildete Elektrode zum Ansammeln einer elektrischen Entladung, wobei sich die zweite Elektrode durch ein viertes Loch im ersten und im zweiten Isolierfilm erstreckt und an die andere Source- bzw. Drainelektrode des zweiten MOS-Transistors angeschlossen ist, und wobei mindestens ein Teil der zweiten Elektrode gegenüber der ersten Elektrode auf Abstand gehalten, und oberhalb derselben, sie teilweise überlappend, angeordnet ist;
  • - einen ersten und einen zweiten Kondensatorisolierfilm, der jeweils auf der ersten und der zweiten Elektrode angebracht ist und
  • - eine Kondensatorelektrode, die auf dem ersten und dem zweiten Kondensatorisolierfilm angebracht ist und einen zwischen die einander überlappenden Teile der ersten und der zweiten Elektrode eingefügten Abschnitt aufweist.
Um das zweite Ziel der Erfindung zu erreichen, ist ein Verfahren zur Herstellung eines dynamischen RAM vorgesehen, das folgende Schritte aufweist:
  • - Bilden von ersten und zweiten MOS-Transistoren auf einem Halbleitersubstrat;
  • - Bilden eines Isolierfilms auf den ersten und zweiten MOS-Transistoren;
  • - Herstellen eines ersten Loches im Isolierfilm und Bilden einer ersten Ladungssammelelektrode im ersten Loch, die an die eine Source- bzw. Drainelektrode des ersten MOS-Transistors angeschlossen ist;
  • - Bilden eines Abstandsfilms auf der ersten Ladungssammelelektrode;
  • - Herstellen eines zweiten Loches im Abstandsfilm und im Isolierfilm und Bilden einer zweiten Ladungssammelelektrode im zweiten Loch, die an die eine Source- bzw. Drainelektrode des zweiten MOS-Transistors angeschlossen ist, wobei mindestens ein Teil der zweiten Ladungssammelelektrode gegenüber der ersten Ladungssammelelektrode auf Abstand gehalten und oberhalb derselben, sie teilweise überlappend, angeordnet ist;
  • - Durchführen einer isotropen Ätzung des Abstandsfilmes, wodurch der Abstandsfilm entfernt wird;
  • - Bilden eines Kondensatorisolierfilms, der die erste und die zweite Ladungssammelelektrode bedeckt und
  • - Bilden einer Kondensatorelektrode auf der ersten und der zweiten Ladungssammelelektrode mit Hilfe des Verfahrens der chemischen Dampfniederschlagung, derart, daß ein Teil der Kondensatorelektrode den Spalt zwischen den einander überlappenden Teilen der ersten und der zweiten Ladungselektroden ausfüllt.
Bei der Speicherzelle gemäß der Erfindung werden die Kondensatorelektroden (d.h. die Speicherknotenelektroden) der benachbarten Speicherzellen zur Ansammlung elektrischer Ladungen aus verschiedenen Schichten gebildet. Sie können daher einander überlappen und eine große Oberfläche besitzen ( eine Ladungsspeicherfläche), auch wenn die Größe jeder Speicherzelle relativ klein ist. Entsprechend kann der Kondensator jeder Speicherzelle eine ausreichend große Menge an elektrischer Ladung sammeln, auch wenn die Speicherzelle klein ist. Anders ausgedrückt kann der Kondensator eine ausreichend große Kapazität besitzen, ohne die Dicke des Kondensatorisolierfilms zu verringern.
Da die Kondensatorelektrode oberhalb der Bitleitung angeordnet ist, gibt es keine Begrenzung der Fläche, die von Kondensatoren eingenommen werden kann. Somit können Kondensatoren hergestellt werden, die genügend groß sind und über eine ausreichend große Kapazität verfügen.
Da weiter nur eine Gateelektrode bei der Bildung der Bitleitung unter der Bitleitung vorhanden ist, besitzt die Struktur eine flache Oberfläche und kann leicht behandelt werden.
Weiter ist es nicht erforderlich, Öffnungen in der Kondensatorelektrode anzubringen (die als Platte arbeitet), und diese Öffnungen als Kontaktlöcher für die Bitleitung zu verwenden. Selbst wenn also die Kondensatorelektrode dick genug ist, um eine große Menge an elektrischer Ladung aufzunehmen, können die Bitleitung und die Kondensatorelektrode bequem bearbeitet werden.
Falls beide Kondensatorisolierfilme aus hoch dielektrischem Material wie Ta2O5 hergestellt werden, ist es erforderlich, so wenig Wärmebehandlungen wie möglich nach der Bildung der Kondensatorisolierfilme durchzuführen. Bei dem Verfahren gemäß der vorliegenden Erfindung stellt nur der Schritt der Bildung der Kondensatorelektrode eine Wärmebehandlung dar, die nach der Bildung des Kondensatorisolierfilms ausgeführt wird. Infolgedessen können die Kondensatorisolierfilme aus hoch dielektrischem Material hergestellt werden.
Wie beschrieben besitzt jede Stapelkondensatorspeicherzelle des DRAM gemäß der vorliegenden Erfindung eine ausreichend große Ladungsspeicherfläche. Darüber hinaus weist die Speicherzelle eine flache Oberfläche auf und ist leicht zu bearbeiten, anders als bei Stapelkondensatorzellen, welche durch konventionelle Methoden hergestellt werden.
Weitere Ziele und Vorteile der Erfindung gehen aus der nachfolgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen hervor.
Fig. 1A stellt eine Draufsicht auf ein 4-Bit-DRAM gemäß einer ersten Ausführungsform der vorliegenden Erfindung dar;
Fig. 1B stellt einen Querschnitt entlang der Linie IB-IB in Fig. 1A dar;
Fig. 1C stellt ebenfalls einen Querschnitt dar, jedoch entlang der Linie IC-IC in Fig. 1A;
Fig. 1D stellt einen weiteren Querschnitt dar, und zwar entlang der Linie ID-ID in Fig. 1A;
Fig. 2A bis 9A,
Fig. 2B bis 9B,
Fig. 2C bis 9C und
Fig. 2D bis 9D stellen Ansichten dar, welche das Verfahren zur Herstellung des DRAM gemäß der ersten Ausführungsform der Erfindung erläutern, wozu im einzelnen zu bemerken ist:
Fig. 2A bis 9A stellen Draufsichten dar;
Fig. 2B stellt einen Querschnitt entlang der Linie IIB-IIB in Fig. 2A dar;
Fig. 2C stellt ebenfalls einen Querschnitt dar, jedoch entlang der Linie IIC-IIC in Fig. 2A;
Fig. 2D stellt einen weiteren Querschnitt dar, und zwar entlang der Linie IID-IID in Fig. 2A;
Fig. 3B stellt einen Querschnitt entlang der Linie IIIB-IIIB in Fig. 3A dar;
Fig. 3C stellt einen Querschnitt entlang der Linie IIIC-IIIC in Fig. 3A dar;
Fig. 3D stellt ebenfalls einen Querschnitt dar, jedoch entlang der Linie IIID-IIID in Fig. 3A;
Fig. 4B stellt einen Querschnitt entlang der Linie IVB-IVB in Fig. 4A dar;
Fig. 4C stellt einen Querschnitt entlang der Linie IVC-IVC in Fig. 4A dar;
Fig. 4D stellt ebenfalls einen Querschnitt dar, jedoch entlang der Linie IVD-IVD in Fig. 4A;
Fig. 5B stellt einen Querschnitt entlang der Linie VB-VB in Fig. 5A dar;
Fig. 5C stellt einen Querschnitt entlang der Linie VC-VC in Fig. 5A dar;
Fig. 5D stellt einen Querschnitt entlang der Linie VD-VD in Fig. 5A dar;
Fig. 6B stellt einen Querschnitt entlang der Linie VIB-VIB in Fig. 6A dar;
Fig. 6C stellt einen Querschnitt entlang der Linie VIC-VIC in Fig. 6A dar;
Fig. 6D stellt einen Querschnitt entlang der Linie VID-VID in Fig. 6A dar;
Fig. 7B stellt einen Querschnitt entlang der Linie VIIB-VIIB in Fig. 7A dar;
Fig. 7C stellt einen Querschnitt entlang der Linie VIIC-VIIC in Fig. 7A dar;
Fig. 7D stellt einen Querschnitt entlang der Linie VIID-VIID in Fig. 7A dar;
Fig. 8B stellt einen Querschnitt entlang der Linie VIIIB-VIIIB in Fig. 8A dar;
Fig. 8C stellt einen Querschnitt entlang der Linie VIIIC-VIIIC in Fig. 8A dar;
Fig. 8D stellt einen Querschnitt entlang der Linie VIIID-VIIID in Fig. 8A dar;
Fig. 9B stellt einen Querschnitt entlang der Linie IXB-IXB in Fig. 9A dar;
Fig. 9C stellt einen Querschnitt entlang der Linie IXC-IXC in Fig. 9A dar;
Fig. 9D stellt einen Querschnitt entlang der Linie IXD-IXD in Fig. 9A dar;
Fig. 10A stellt eine Draufsicht auf einen DRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung dar;
Fig. 10B stellt einen Querschnitt entlang der Linie XB-XB in Fig. 10A dar;
Fig. 10C stellt einen Querschnitt entlang der Linie XC-XC in Fig. 10A dar;
Fig. 10D stellt einen Querschnitt entlang der Linie XD-XD in Fig. 10A dar;
Fig. 11A stellt eine Draufsicht auf einen DRAM gemäß einer dritten Ausführungsform der Erfindung dar;
Fig. 11B stellt einen Querschnitt entlang der Linie XIB-XIB in Fig. 11A dar;
Fig. 11C stellt einen Querschnitt entlang der Linie XIC-XIC in Fig. 11A dar;
Fig. 11D stellt einen Querschnitt entlang der Linie XID-XID in Fig. 11A dar;
Fig. 12A stellt eine Draufsicht auf einen DRAM gemäß einer vierten Ausführungsform der Erfindung dar;
Fig. 12B stellt einen Querschnitt entlang der Linie XIIB-XIIB in Fig. 12A dar;
Fig. 12C stellt einen Querschnitt entlang der Linie XIIC-XIIC in Fig. 12A dar;
Fig. 12D stellt einen Querschnitt entlang der Linie XIID-XIID in Fig. 12A dar;
Fig. 13A stellt eine Draufsicht auf einen DRAM gemäß einer fünften Ausführungsform der Erfindung dar;
Fig. 13B stellt einen Querschnitt entlang der Linie XIIIB-XIIIB in Fig. 13A dar;
Fig. 13C stellt einen Querschnitt entlang der Linie XIIIC-XIIIC in Fig. 13A dar;
Fig. 13D stellt einen Querschnitt entlang der Linie XIIID-XIIID in Fig. 13A dar;
Fig. 14A stellt eine Draufsicht auf einen DRAM entsprechend einer sechsten Ausführungsform der vorliegenden Erfindung dar;
Fig. 14B stellt einen Querschnitt entlang der Linie XIVB-XIVB in Fig. 14A dar;
Fig. 14C stellt einen Querschnitt entlang der Linie XIVC-XIVC in Fig. 14A dar;
Fig. 14D stellt einen Querschnitt entlang der Linie XIVD-XIVD in Fig. 14A dar;
Fig. 15A stellt eine Draufsicht auf eine siebte Ausführungsform der vorliegenden Erfindung dar;
Fig. 15B stellt einen Querschnitt entlang der Linie XVB-XVB in Fig. 15A dar;
Fig. 15C stellt einen Querschnitt entlang der Linie XVC-XVC in Fig. 15A dar;
Fig. 15D stellt einen Querschnitt entlang der Linie XVD-XVD in Fig. 15A dar;
Fig. 16A stellt eine Draufsicht auf einen DRAM gemäß einer achten Ausführungsform der vorliegenden Erfindung dar;
Fig. 16B stellt einen Querschnitt entlang der Linie XVIB-XVIB in Fig. 16A dar;
Fig. 16C stellt einen Querschnitt entlang der Linie XVIC-XVIC in Fig. 16A dar und
Fig. 16D stellt einen Querschnitt entlang der Linie XVID-XVID in Fig. 16A dar.
Nachfolgend wird ein DRAM gemäß einer ersten Ausführungsform der Erfindung unter Bezugnahme auf die Fig. 1A bis 1D beschrieben, welche vier Seite an Seite entlang einer Bitleitung angeordnete Speicherzellen zeigen.
Die Speicherzellen sind voneinander durch einen Elementisolierfilm 2 getrennt, der auf dem p-leitenden Siliziumsubstrat 1 gebildet ist. Jede Speicherzelle weist einen MOS-Transistor auf. Der MOS-Transistor umfaßt zwei n-Diffusionsschichten 5, einen Gateisolierfilm 3, der auf einem Kanalbereich zwischen den Schichten 5 gebildet ist, und eine Gateelektrode 4, welche auf dem Isolierfilm 3 gebildet ist. Die n-Diffusionsschichten 5 dienen jeweils als Sourcebereich und als Drainbereich.
Eine Bitleitung 10 ist über einen Bitleitungskontakt 9 mit einer Anschlußelektrode 7 verbunden. Die Anschlußelektrode 7 ist mit der n-Diffusionsschicht 5 verbunden.
Oberhalb der Bitleitung 10 und der Isolierfilme 11 a und 11 b ist eine Speicherknotenelektrode 13 a (d.h. eine Ladungssammelelektrode) gebildet. Die Elektrode 13 a ist über einen Speicherknotenkontakt 12 A mit der Anschlußelektrode 7 verbunden. Die benachbarte Speicherzelle weist eine Speicherknotenelektrode 13 b auf, die oberhalb der Speicherknotenelektrode 13 a angeordnet ist. Die Elektrode 13 b ist über einen Speicherknotenkontakt 12 b mit der Anschlußelektrode 7 der benachbarten Speicherzelle verbunden. Jede Speicherknotenelektrode 13 b überlappt eine einzelne Speicherknotenelektrode 13 a. Im Spalt zwischen den Speicherknotenelektroden 13 a und 13 b ist ein Kondensatorbereich gebildet. Aufgrund des zwischen den Elektroden 13 a und 13 b bestehenden Spaltes weist der Kondensatorbereich eine große Kapazität auf.
Die Seiten der Speicherknotenelektroden 13 a und 13 b werden als Kondensatoren benutzt. Es ist nicht schwierig, das Muster der Bitleitung 10 zu bilden, auch wenn die Elektroden 13 a und 13 b dick ausgeführt werden, so daß die Seiten der Speicherknotenelektroden 13 a und 13 b als Kondensatoren benutzt werden können. Dies rührt daher, daß der Kondensatorisolierfilm 15 auf den Speicherknotenelektroden 13 a und 13 b und die Kondensatorelektrode 16 auf dem Kondensatorisolierfilm 15 gebildet ist, also oberhalb der Bitleitung 10. Bei dieser Struktur brauchen keine Löcher zur Herstellung von Kontakten erzeugt zu werden, die bis zur Kondensatorelektrode 16 reichen. Es ist daher nicht erforderlich, Kondensatorelektroden innerhalb der Speicherzellen zu bilden.
Es wird nun unter Bezugnahme auf die Fig. 2A bis 9D erläutert, wie der DRAM gemäß der ersten Ausführungsform der Erfindung hergestellt wird. Die durchgezogenen Linien in den Fig. 2A, 3A, 4, 5A, 6A, 7A, 8A und 9A stellen die Muster der DRAM-Elemente dar, die in den aufeinanderfolgenden Schritten zur Herstellung des DRAM gebildet werden.
Wie aus den Fig. 2A bis 2D hervorgeht, wird ein Oxidfilm 18 mit einer Dicke von 50 nm auf einem p-leitenden Siliziumsubstrat 1 erzeugt, der einen spezifischen Widerstand von ungefähr 5 ohm×cm besitzt. Auf dem Oxidfilm 18 wird ein Siliziumnitridfilm 19 aufgebracht und sowohl der Oxidfilm 18 als auch der Siliziumnitridfilm 19 werden mit einem Muster versehen, so daß eine Maske gebildet wird. Durch diese Maske werden Boratome in das Substrat 1 injiziert, wodurch Kanalstopperschichten 17 gebildet werden.
Dann wird das Substrat 1, wie in den Fig. 3A bis 3D gezeigt, der selektiven Oxidation unterworfen, wodurch ein Elementisolierfilm 2 aus Siliziumoxid mit einer Dicke von 700 nm erzeugt wird. Während der selektiven Oxidation diffundieren Störatome der Kanalstopperschichten 17 nach unten und waagerecht unter den Elementisolierfilm 2. Der Elementisolierfilm 2 kann auch durch ein anderes Verfahren erzeugt werden.
Als nächstes wird, wie in den Fig. 4A bis 4D gezeigt ist, ein Gateisolierfilm 3 mit einer Dicke von etwa 10 nm auf dem Substrat 1 mit Hilfe, beispielsweise einer thermischen Oxidation erzeugt. Dann wird ein polykristalliner Siliziumfilm von etwa 200 nm Dicke auf der gesamten Oberfläche der Struktur aufgebracht. Weiter wird ein Isolierfilm mit einer Dicke von etwa 200 nm auf der gesamten Oberfläche der Struktur mit Hilfe beispielsweise der CVD-Methode niedergeschlagen. Die Struktur wird durch reaktives Ionenätzen bearbeitet, wodurch der polykristalline Siliziumfilm und der Isolierfilm teilweise abgeätzt werden, so daß die Gateelektroden 4 und die Isolierfilme 6 entstehen. Dann werden unter Verwendung der Gateelektroden 4 und der Isolierfilme 6 als Masken Arsen- oder Phosphorionen in das Substrat 1 injiziert, wodurch n-Schichten 5 mit einer Tiefe von beispielsweise ca. 150 nm gebildet werden. Einige der n-Schichten 5 werden als Sources, andere der n-Schichten 5 werden als Drains arbeiten. Als nächstes wird ein Isolierfilm von etwa 100 nm auf der gesamten Oberfläche der Struktur durch beispielsweise die CVD-Methode aufgebracht. Dieser Isolierfilm wird der reaktiven Ionenätzung ausgesetzt, wodurch selbst­ ausgerichtete Isolierfilme 6 a auf den Seiten jeder Gitterelektrode 4 stehen bleiben.
Als nächstes wird, wie in den Fig. 5A bis 5D gezeigt, ein polykristalliner Siliziumfilm mit einer Dicke von etwa 50 nm auf der gesamten Oberfläche der Struktur aufgebracht. In den polykristallinen Siliziumfilm werden Arsen- oder Phosphorionen injiziert oder es wird Phosphor eindiffundiert. Nach diesem Dotieren mit Störatomen wird der polykristalline Siliziumfilm durch reaktives Ionenätzen bearbeitet, wodurch die Anschlußelektroden 7 erzeugt werden.
Danach wird, wie in den Fig. 6A bis 6D gezeigt ist, ein Isolierfilm 8 mit einer Dicke von etwa 300 nm auf der gesamten Oberfläche der Struktur aufgebracht. Im einzelnen wird ein SiO2-Film mit einer Dicke von beispielsweise 10 nm auf der gesamten Oberfläche der Struktur mit Hilfe der CVD-Methode gebildet. Dann wird ein BPSG-Film von 350 nm Dicke auf dem SiO2-Film aufgebracht. Weiter wird ein PSG-Film von 250 nm Dicke auf dem BPSG-Film aufgetragen. Danach wird die Struktur einer Wärmebehandlung bei 900°C unterworfen, wodurch der PSG-Film und der BPSG-Film zum Schmelzen gebracht werden. Dann wird die Struktur mit einer Ammoniumfluoridlösung behandelt, wodurch der PSG-Film und der Oberflächenbereich des BPSG-Films abgeätzt werden und der Isolierfilm 8 gebildet wird. Der Film 8 wird selektiv geätzt, d.h. der reaktiven Ionenätzung unterworfen, wodurch im Isolierfilm 8 ein Kontaktloch 9 für die Bitleitung erzeugt wird. Als nächstes wird mit Hilfe beispielsweise der CVD-Methode polykristallines Silizium auf der gesamten Oberfläche der Struktur niedergeschlagen. Weiter wird durch Aufstäuben oder EB-Dampfauftragung Molybdänsilizid auf die gesamte Oberfläche aufgebracht. Dann wird eine reaktive Ionenätzung durchgeführt, wodurch das polykristalline Silizium und das Molybdänsilizid unter Bildung des Musters für die Bitleitung 10 abgeätzt wird. Die Oberfläche des Substrats 1 ist recht flach, so daß auch der Isolierfilm 8 leicht flach ausgebildet werden kann. Es ist also nicht schwierig, die Bitleitung auf dem Isolierfilm 8 herzustellen. Weiter ist auch die Oberfläche auf einem Kontaktabschnitt der Bitleitung 10 recht flach. Daher ist es nicht schwierig, die Bitleitung 10 mit einem Isolierfilm abzudecken.
Als nächstes wird, wie in den Fig. 7A bis 7D gezeigt ist, ein Isolierfilm 11 a mit einer Dicke von etwa 200 nm auf dem Isolierfilm 8 aufgebracht, und bedeckt die Bitleitung 10. Dann wird ein weiterer Isolierfilm 11 b auf den Isolierfilm 11 a aufgebracht. Durch reaktives Ionenätzen werden Kontaktlöcher 12 a in die Isolierfilme 11 b, 11 a und 8 zur Bildung erster Speicherknoten eingebracht. Wie im Falle des Isolierfilmes 8 wird auch der Isolierfilm 11 a durch einen mittels CVD aufgebrachten SiO2-Film einen BPSG-Film und einen PSG-Film gebildet, die jeweils eine Dicke von 50 nm, 300 nm und 250 nm besitzen, wobei der Film durch Schmelzen und Ätzen des BPSG-Filmes und des PSG-Filmes erzeugt wurde. Bei dem Isolierfilm 11 b handelt es sich beispielsweise um einen durch CVD aufgebrachten Si3N4-Film, der eine Dicke von 50 nm besitzt. Danach wird ein polykristalliner Siliziumfilm mit einer Dicke von beispielsweise 300 bis 600 nm auf der gesamten Oberfläche der Struktur aufgebracht. In diesen polykristallinen Siliziumfilm werden Arsen- oder Phosphorionen injiziert oder es wird Phosphor eindiffundiert. Der so mit Störatomen dotierte polykristalline Siliziumfilm wird selektiv abgeätzt (reaktives Ionenätzen), wodurch erste Speicherknotenelektroden 13 a gebildet werden.
Dann wird, wie in den Fig. 8A bis 8D veranschaulicht, durch CVD ein SiO2-Film 14 mit einer Dicke von etwa 200 nm auf der gesamten Oberfläche der Struktur aufgebracht. Dieser Film 14 sowie die Isolierfilme 11 a, 11 b und 8 werden selektiv geätzt (reaktives Ionenätzen), wodurch Kontaktlöcher 12 b zur Bildung zweiter Speicherknotenkontakte erzeugt werden. Als nächstes wird ein polykristalliner Siliziumfilm mit einer Dicke von 300 bis 600 nm auf der gesamten Oberfläche der Struktur aufgetragen. In den polykristallinen Siliziumfilm werden Arsen- oder Phosphorionen injiziert, oder es wird Phosphor eindiffundiert. Nach diesem Dotieren mit Störatomen wird eine Photolackmaske auf dem polykristallinen Siliziumfilm erzeugt. Unter Verwendung der Maske wird der polykristalline Siliziumfilm selektiv geätzt, d.h. durch reaktives Ionenätzen bearbeitet, wodurch zweite Speicherknotenelektroden 13 b gebildet werden.
Als nächstes wird, wie in den Fig. 9A bis 9D dargestellt, der durch CVD aufgebrachte SiO2-Film 14 isotrop mit NH4F geätzt, womit der SiO2-Film 14 entfernt wird. Wenn auch der SiO2-Film 14 mit NH4F geätzt wird, wird der Si3N4-Film 11 b jedoch ganz und gar nicht mit diesem Ätzmittel geätzt. Somit werden die ersten Speicherknotenelektroden 13 a und die zweiten Speicherknotenelektroden 13 a freigelegt. Im nächsten Schritt wird ein Siliziumnitridfilm mit einer Dicke von etwa 10 nm durch die CVD-Methode bei niedrigem Druck auf der gesamten Oberfläche der Struktur aufgebracht. Die Struktur wird in einer Wasserdampfatmosphäre von 900°C während einer Dauer von 30 Minuten oxidiert, wodurch ein Kondensatorisolierfilm 15 auf der gesamten Oberfläche der Struktur erzeugt wird. Dieser Film besteht aus einem Siliziumoxidfilm und einem Siliziumnitridfilm, die übereinander gebildet werden. Es kann aber auch ein einschichtiger Film oder ein mehrschichtiger Ta2O5-Film sowie ein Siliziumnitridfilm sein, vorausgesetzt, daß der Film aus einem Material besteht, mit dem ein Kondensatorisolierfilm erzeugt werden kann.
Schließlich wird, wie in Fig. 1A bis 1D gezeigt, polykristallines Silizium auf der gesamten Oberfläche der Struktur aufgebracht. In den polykristallinen Siliziumfilm werden Arsen- oder Phosphorionen injiziert, oder es wird Phosphor eindiffundiert. Dann wird der polykristalline Siliziumfilm mit einem Muster versehen, um so eine Elektrodenplatte 16 zu bilden. Damit ist der Hauptzellabschnitt des DRAM fertig gestellt. Da die Plattenelektrode 16 als eine gemeinsame Elektrode der Speicherzellengruppe ausgebildet werden kann, brauchen in der Elektrode keine Löcher zur Bildung der Bitleitungen angebracht zu werden.
Bei der oben beschriebenen ersten Ausführungsform der Erfindung bestehen die Speicherknotenelektroden 13 a und 13 b sowie die Plattenelektrode 16 aus polykristallinem Silizium. Sie können aber auch aus einem anderen Material wie etwa Wolfram (W) hergestellt werden.
Wie aus den Fig. 7A und 8A klar hervorgeht, sind die ersten Speicherknotenelektroden 13 a und die zweiten Speicherknotenelektroden 13 b in einem schachbrettartigen Muster angeordnet. Dadurch wird die Fläche zwischen einander gegenüberstehenden Abschnitten von zwei beliebigen benachbarten Reihen der Maske zur Bildung der ersten Speicherknotenelektroden 13 a verkleinert. Dasselbe gilt für die zweiten Speicherknotenelektroden 13 b. Infolgedessen können die Speicherknotenelektroden photolithographisch mit einer höheren Genauigkeit hergestellt werden, als wenn sie entlang der Gateelektroden 4 angeordnet wären.
Nachfolgend wird nunmehr der DRAM gemäß einer zweiten Ausführungsform der Erfindung unter Bezugnahme auf die Fig. 10A bis 10D beschrieben. Bei der zweiten Ausführungsform werden nicht nur die obere Oberfläche und die Seiten, sondern auch die untere Oberfläche jeder der ersten Speicherknotenelektroden als Kondensatorbereiche genutzt, während bei der ersten Ausführungsform der Erfindung nur die obere Oberfläche und die Seiten der ersten Speicherknotenelektroden als Kondensatorbereiche benutzt werden. Damit besitzt die zweite Ausführungsform Kondensatoren mit einer größeren Kapazität als die Kondensatoren der ersten Ausbildungsform. Die dazu erforderliche Struktur wird wie folgt erhalten. Durch CVD wird ein SiO2-Film auf einem Si3N4-Isolierfilm 11 b gebildet. Dann wird die erste Speicherknotenelektrode auf dem SiO2-Film erzeugt. Schließlich werden der SiO2-Film 14 und der SiO2-Film auf dem Si3N4-Isolierfilm 11 b geätzt. Dieses Verfahren vergrößert die Kapazität jedes Kondensators, da es möglich ist, die Oberflächengröße der ersten Speicherknotenelektrode zu vergrößern, die als ein Kondensatorbereich benutzt wird.
Nachfolgend wird der DRAM einer dritten Ausführungsform der Erfindung unter Bezugnahme auf die Fig. 11A bis 11D beschrieben. Bei der ersten Ausführungsform fällt die Musterfläche der Elektrode 13 b, da die obere Oberfläche, die untere Oberfläche und die Seiten jeder zweiten Speicherknotenelektrode 13 b als Ladungssammelbereiche benutzt werden, kleiner als diejenige der ersten Speicherknotenelektroden 13 a aus. Falls die zweite Speicherknotenelektrode 13 b den gleichen Musterbereich wie den für die erste Speicherknotenelektrode 13 a aufweist, besitzen die zu bildenden benachbarten Speicherzellen unterschiedliche Kapazitäten. Demgemäß werden bei der dritten Ausführungsform der Erfindung die ersten Speicherknotenelektroden 13 a dicker als die zweiten Speicherknotenelektroden 13 b ausgebildet, wodurch der Kapazitätsunterschied benachbarter Zellen minimiert wird. Im einzelnen sind die ersten Speicherknotenelektroden 13 a etwa 600 nm dick, während die zweiten Speicherknotenelektroden 13 b etwa 200 nm dick sind. Da die Elektroden 13 a und 13 b diese unterschiedlichen spezifischen Dicken aufweisen, besitzen sie Oberflächen von im wesentlichen gleicher Größe. Infolgedessen wird der Kapazitätsunterschied unter den zu bildenden benachbarten Speicherzellen reduziert.
Nachfolgend wird unter Bezugnahme auf die Fig. 12A bis 12D eine vierte Ausführungsform des DRAM gemäß der Erfindung beschrieben. Bei der ersten Ausführungsform besteht jede Bitleitung 10 aus einem elementisolierenden Film 2 zwischen zwei Reihen von Speicherzellen, die sich parallel zu den Wortleitungen erstrecken. Die Bitleitung 10 verläuft somit zur Wortleitung unter einem rechten Winkel. Um weiter einen vorherbestimmten Abstand zwischen den Bitleitungen zu erzielen, nimmt die Bitleitung 10 mit der auf dem Elementisolierfilm 2 gebildeten und von der MOS-Diffusionsschicht 5 ausgehenden Anschlußelektrode 7 Kontakt. Bei der vierten Ausführungsform ist jeder Kontakt 9 für die Bitleitung 10 oberhalb eines Elementbereiches gebildet, während die Löcher zur Herstellung der Speicherknotenkontakte 12 a und 12 b durch Herstellen von Öffnungen durch die Bitleitungen 10 gebildet werden können. Infolgedessen können die Bitleitungen 10 geradlinig verlaufen, wodurch das Aufbringen der Muster für die Bitleitungen leicht zu bewerkstelligen ist.
Nunmehr wird die fünfte Ausführungsform des DRAM gemäß der Erfindung unter Bezugnahme auf die Fig. 13A bis 13D beschrieben. Bei der ersten Ausführungsform sind die Bitleitungen 10 und die Speicherknotenelektroden 13 a und 13 b mit den Anschlußelektroden 7 verbunden, die ihrerseits an n-Diffusionsschichten 5 angeschlossen sind. Der Zweck der Verwendung von Anschlußelektroden 7 besteht darin, die auf dem elementtrennenden Isolierfilm gebildeten Bitleitungen 10 mit den im p-leitenden Siliziumsubstrat 1 gebildeten n-Diffusionsschichten 5 zu verbinden. Die Verwendung der Elektroden 7 bedeutet zweifellos eine Vergrößerung der Anzahl der Elektroden. Bei der fünften Ausführungsform der Erfindung ist derjenige Abschnitt jeder n-Diffusionsschicht 5, welcher mit der Bitleitung 10 Kontakt aufnimmt, bis an den Elementisolierbereich verlängert, wodurch die Bitleitung 10 mit der n-Diffusionsschicht 5 ohne Verwendung von Anschlußelektroden 7 verbunden wird.
Nunmehr wird der DRAM gemäß einer sechsten Ausführungsform der Erfindung unter Bezugnahme auf die Fig. 14A bis 14D beschrieben. Bei der ersten Ausführungsform besitzen die Speicherknotenelektroden 13 a und 13 b die Gestalt rechteckiger Parallelepipeds, von denen jedes zwei parallele rechteckige Hauptflächen und vier rechteckige gleichmäßig in die Hauptflächen übergehende Seitenflächen besitzt. Bei der sechsten Ausführungsform werden nach Herstellung der rechteckigen parallelepipedischen Speicherknotenelektroden 13 a, 13 b Gräben in den Mittelteil der oberen Oberfläche jeder Speicherknotenelektrode eingebracht, die sich rechtwinklig zu den Wortleitungen erstrecken, wodurch die Größe der oberen Oberfläche der Speicherknotenelektrode vergrößert wird. Als Ergebnis besitzt jede Speicherzelle eine vergrößerte Kapazität.
Alternativ kann in den Mittelteil der oberen Oberfläche jeder Speicherknotenelektrode eine Ausnehmung eingearbeitet werden. In diesem Falle nimmt die Kapazität jeder Speicherzelle ebenfalls zu. Weiter kann die Oberfläche der Speicherknotenelektrode auch auf jede andere Weise zur Vergrößerung der Kapazität der Speicherzellen bearbeitet werden.
Nachfolgend wird der DRAM entsprechend einer siebten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Fig. 15A bis 15D beschrieben. Der elementtrennende Isolierfilm der ersten Ausführungsform ist ein durch selektive Oxidation gebildeter Feldisolierfilm. Bei der siebten Ausführungsform wird von einem elementtrennenden Isolierfilm eines Grabentyps Gebrauch gemacht. Im einzelnen werden in der Oberfläche des Siliziumsubstrates 1 Gräben 20 eingearbeitet, und dann wird in diesen Gräben ein elementtrennender Isolierfilm 2 a mit Hilfe des CVD-Verfahrens vergraben.
Der Film 2 a kann aus Siliziumoxid bestehen. Alternativ kann es ein zweischichtiger Film sein, der aus einem auf den inneren Oberflächen der Gräben 20 gebildeten SiO2-Film und einem, auf dem SiO2-Film gebildeten polykristallinen Siliziumfilm mit einer Dicke von 100 nm besteht. Die Seiten jedes Grabens können senkrecht stehen oder geneigt sein.
Nunmehr soll noch der DRAM gemäß einer achten Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Fig. 16A bis 16D beschrieben werden. Der DRAM dieser Ausführungsform besitzt MOS-Transistoren eines Typs, der sich von den Planarkanal-MOS-Transistoren der ersten Ausführungsform unterscheidet. Eine Stapelspeicherzelle des gleichen Typs wie dem bei der vorliegenden Erfindung verwendeten weist einen MOS-Transistor in der untersten Schicht auf. Dies bedeutet, daß der MOS-Transistor einer Wärmebehandlung ausgesetzt ist, die beispielsweise bei 900°C während einer Dauer von 400 Minuten zur Zeit der Ausbildung eines MOS-Kondensators durchgeführt wird. Der MOS-Transistor wird daher sehr wahrscheinlich durch die Wärmebehandlung angegriffen. Demgegenüber besitzt der DRAM der achten Ausführungsform MOS-Transistoren, die mit Gräben versehen sind und daher gegen eine intensive Wärmebehandlung immun sind. Die Kanäle der mit Gräben versehenen MOS-Transistoren erstrecken sich entlang eines Grabens in der Oberfläche des Substrates. Genauer gesagt werden p-Schichten 21, welche die effektiven Kanalbereiche der mit Gräben versehenen MOS-Transistoren darstellen, am Boden des Grabens mit Abstand voneinander gebildet. Da an den Seiten der Gräben P-Schichten (mit einer niedrigen Störstellenkonzentration) gebildet werden, besitzt jeder mit Gräben versehene MOS-Transistor eine hohe Drain-Durchbruchsspannung. Die Speicherzellen, von denen jede einen mit Gräben versehenen MOS-Transistor besitzt, fallen kleiner als jene aus, die einen Planarkanal-MOS-Transistor aufweisen.
Es können verschiedene Abänderungen und Ausführungsvarianten der Erfindung ausgeführt werden, ohne den Rahmen der Erfindung zu überschreiten. Beispielsweise kann ein Aluminiumdraht oberhalb der Plattenelektrode angebracht und in Kontakt mit der Wortleitung für jeweils 32 Speicherzellen gebracht werden, wodurch der Widerstand der Wortleitung verringert wird. Kurz gesagt können Shunt-Techniken angewandt werden.
Weiter können die Isolierfilme 8 und 9 mit Hilfe einer Vorspannungsaufstäubung zur Erzeugung glatter Oberflächen erzeugt werden, anstatt mit Hilfe des bei den oben beschriebenen Ausführungsformen angewandten Schmelzprozesses.
Weiter können die Speicherknotenelektroden aus drei, vier oder mehr Schichten bestehen, anstatt aus nur zwei Schichten, wie bei den oben beschriebenen Ausführungsformen. Jede der Speicherknotenelektroden besitzt eine vergrößerte Oberflächenausdehnung durch Überlappen dieser Schichten, wodurch der Kondensator der Speicherzelle genügend elektrische Ladung aufnimmt, ohne daß die Notwendigkeit besteht, die Dicke des Kondensatorisolierfilmes zu verringern, wenn die Speicherzelle kleiner ausgeführt wird.

Claims (13)

1. Dynamischer Speicher mit wahlfreiem Zugriff (RAM), gekennzeichnet durch folgende Komponenten:
  • - ein Halbleitersubstrat (1);
  • - einen ersten und einen zweiten MOS-Transistor auf dem Halbleitersubstrat, von denen jeder eine Source, einen Drain (5) und ein Gate (4) besitzt;
  • - einen ersten Isolierfilm (6, 8, 11 a, 11 b) auf dem ersten und dem zweiten MOS-Transistor;
  • - eine erste, auf dem ersten Isolierfilm gebildete, Elektrode (13 a) zum Ansammeln einer elektrischen Ladung, wobei sich die erste Elektrode durch ein erstes Loch (12 a) im ersten Isolierfilm erstreckt und an die eine Source- bzw. Drainelektrode des ersten MOS-Transistors angeschlossen ist;
  • - eine zweite, auf dem ersten Isolierfilm gebildete, Elektrode (13 b) zum Ansammeln einer elektrischen Ladung, wobei sich die zweite Elektrode durch ein zweites Loch (12 b) im ersten Isolierfilm erstreckt und an die eine Source- bzw. Drainelektrode des zweiten MOS-Transistors angeschlossen ist, und wobei mindestens ein Teil der zweiten Elektrode gegenüber der ersten Elektrode auf Abstand gehalten, und oberhalb derselben, sie teilweise überlappend, angeordnet ist;
  • - einen ersten und einen zweiten Kondensatorisolierfilm (15), der jeweils auf der ersten und der zweiten Elektrode angebracht ist; und
  • - eine Kondensatorelektrode (16), die auf dem ersten und dem zweiten Kondensatorisolierfilm angebracht ist und einen zwischen die sich überlappenden Teile der ersten und der zweiten Elektrode eingefügten Abschnitt aufweist.
2. Dynamischer RAM nach Anspruch 1, dadurch gekennzeichnet, daß Gruppen von MOS-Transistoren, die mit dem ersten und dem zweiten MOS-Transistor übereinstimmen, auf dem Halbleitersubstrat gebildet sind, und daß eine Vielzahl von Elektroden, die der ersten und der zweiten Elektrode entsprechen, in einem schachbrettartigen Muster angeordnet sind.
3. Dynamischer RAM nach Anspruch 1, dadurch gekennzeichnet, daß ein Teil der Kondensatorelektrode zwischen den ersten Kondensatorisolierfilm und den ersten Isolierfilm eingefügt ist.
4. Dynamischer RAM nach Anspruch 1, dadurch gekennzeichnet, daß eine Fläche der ersten Elektrode, die der Kondensatorelektrode gegenübersteht, die gleiche Fläche besitzt wie eine Oberfläche der zweiten Elektrode, die der genannten Kondensatorelektrode gegenübersteht.
5. Dynamischer RAM, gekennzeichnet durch folgende Komponenten:
  • - ein Halbleitersubstrat (1),
  • - einen ersten und einen zweiten MOS-Transistor auf dem Halbleitersubstrat, von denen jeder eine Source, einen Drain (5) und ein Gate (4) besitzt, wobei das Gate (4) als eine Wortleitung fungiert;
  • - einen Isolierfilm (6, 8) auf dem ersten und dem zweiten MOS-Transistor;
  • - eine erste, auf dem ersten Isolierfilm gebildete, Bitleitung (10), die sich durch ein erstes Loch im ersten Isolierfilm erstreckt und an die eine Source- bzw. Drainelektrode des ersten MOS-Transistors angeschlossen ist;
  • - eine zweite, auf dem ersten Isolierfilm gebildete Bitleitung (10), die sich durch ein zweites Loch im ersten Isolierfilm erstreckt und an die eine Source- bzw. Drainelektrode des zweiten MOS-Transistors angeschlossen ist;
  • - einen zweiten, auf der ersten und der zweiten Bitleitung gebildeten, Isolierfilm (11 a, 11 b);
  • - eine erste, auf dem zweiten Isolierfilm gebildete Elektrode (13 a) zum Ansammeln einer elektrischen Entladung, wobei sich die erste Elektrode durch ein drittes Loch (12 a) im ersten und im zweiten Isolierfilm erstreckt und an die andere Source- bzw. Drainelektrode des ersten MOS-Transistors angeschlossen ist;
  • - eine zweite, auf dem zweiten Isolierfilm gebildete Elektrode (13 b) zum Ansammeln einer elektrischen Entladung, wobei sich die zweite Elektrode durch ein viertes Loch (12 b) im ersten und im zweiten Isolierfilm erstreckt und an die andere Source- bzw. Drainelektrode des zweiten MOS-Transistors angeschlossen ist, und wobei mindestens ein Teil der zweiten Elektrode gegenüber der ersten Elektrode auf Abstand gehalten, und oberhalb derselben, sie teilweise überlappend, angeordnet ist;
  • - einen ersten und einen zweiten Kondensatorisolierfilm (15), der jeweils auf der ersten und der zweiten Elektrode angebracht ist; und
  • - eine Kondensatorelektrode (15), die auf dem ersten und dem zweiten Kondensatorisolierfilm angebracht ist und einen zwischen die einander überlappenden Teile der ersten und der zweiten Elektrode eingefügten Abschnitt aufweist.
6. Dynamischer RAM nach Anspruch 5, dadurch gekennzeichnet, daß Gruppen von MOS-Transistoren, die dem ersten und dem zweiten MOS-Transistor entsprechen, auf dem Halbleitersubstrat gebildet sind, und daß eine Vielzahl von Elektroden, die der ersten und der zweiten Elektrode entsprechen, in einem schachbrettartigen Muster angeordnet sind.
7. Dynamischer RAM nach Anspruch 5, dadurch gekennzeichnet, daß ein Teil der Kondensatorelektrode zwischen den ersten Kondensatorisolierfilm (5) und den zweiten Isolierfilm (11 a, 11 b) eingefügt ist.
8. Dynamischer RAM nach Anspruch 5, dadurch gekennzeichnet, daß eine Oberfläche der ersten Elektrode, die der Kondensatorelektrode gegenübersteht, die gleiche Fläche besitzt wie eine Oberfläche der zweiten Elektrode, die der genannten Kondensatorelektrode gegenübersteht.
9. Dynamischer RAM nach Anspruch 5, dadurch gekennzeichnet, daß die erste Bitleitung über eine erste Anschlußelektrode (7) an der einen Source- bzw. Drainelektrode des ersten MOS-Transistors verbunden ist; daß die erste Elektrode über eine zweite Anschlußelektrode (7) mit der anderen Source- bzw. Drainelektrode des ersten MOS-Transistors verbunden ist; daß die zweite Bitleitung über eine dritte Anschlußelektrode (7) mit der einen Source- bzw. Drainelektrode des zweiten MOS-Transistors verbunden ist; und daß die zweite Elektrode über eine vierte Anschlußelektrode (7) mit der anderen Source- bzw. Drainelektrode des zweiten MOS-Transistors verbunden ist.
10. Dynamischer RAM nach Anspruch 5, dadurch gekennzeichnet, daß die erste und die zweite Bitleitung auf einem Elementisolierbereich (2) gebildet sind und daß sie die auf den Gates des ersten und des zweiten MOS-Transistors gebildeten Wortleitungen unter einem rechten Winkel queren.
11. Dynamischer RAM nach Anspruch 5, dadurch gekennzeichnet, daß die erste Bitleitung über eine erste Anschlußelektrode (7) mit der einen Source- bzw. Drainelektrode des ersten MOS-Transistors verbunden ist; daß die zweite Bitleitung über eine zweite Anschlußelektrode (7) mit der einen Source- bzw. Drainelektrode des zweiten MOS-Transistors verbunden ist; und daß sich die erste und die zweite Anschlußelektrode bis zum Elementisolierbereich (2) erstrecken.
12. Dynamischer RAM nach Anspruch 5, dadurch gekennzeichnet, daß jede der Sources und Drains der ersten und der zweiten MOS-Transistoren Bereiche (9) aufweisen, die sich zur Wortleitung hin erstrecken, und daß die erste und die zweite Bitleitung an diese Bereiche (9) angeschlossen sind.
13. Verfahren zur Herstellung eines dynamischen RAM, gekennzeichnet durch folgende Schritte:
  • - Bilden von ersten und zweiten MOS-Transistoren auf einem Halbleitersubstrat (1);
  • - Bilden eines Isolierfilms (6, 8, 11 a, 11 b) auf den ersten und zweiten MOS-Transistoren;
  • - Herstellen eines ersten Loches im Isolierfilm und Bilden einer ersten Ladungssammelelektrode (13 a) im ersten Loch, die an die eine Source- bzw. Drainelektrode (5) des ersten MOS-Transistors angeschlossen ist;
  • - Bilden eines Abstandsfilms (14) auf der ersten Ladungssammelelektrode (13 a);
  • - Herstellen eines zweiten Loches im Abstandsfilm (14) und im Isolierfilm (6, 8, 11 a, 11 b) und Bilden einer zweiten Ladungssammelelektrode (13 b) im zweiten Loch, die an die eine Source- bzw. Drainelektrode (5) des zweiten MOS-Transistors angeschlossen ist, wobei mindestens ein Teil der zweiten Ladungssammelelektrode (13 b) gegenüber der ersten Ladungssammelelektrode auf Abstand gehalten und oberhalb derselben, sie teilweise überlappend, angeordnet ist;
  • - Durchführen einer isotropen Ätzung des Abstandsfilmes (14), wodurch der Abstandsfilm (14) entfernt wird;
  • - Bilden eines Kondensatorisolierfilms (15), der die erste und die zweite Ladungssammelelektrode bedeckt; und
  • - Bilden einer Kondensatorelektrode (16) auf der ersten und der zweiten Ladungssammelelektrode mit Hilfe des Verfahrens der chemischen Dampfniederschlagung, derart, daß ein Teil der Kondensatorelektrode (16) den Spalt zwischen den einander überlappenden Teilen der ersten und der zweiten Ladungselektroden (13 a, 13 b) ausfüllt.
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