DE3525418A1

DE3525418A1 - Halbleiterspeichereinrichtung und verfahren zu ihrer herstellung

Info

Publication number: DE3525418A1
Application number: DE19853525418
Authority: DE
Inventors: Kazushige Atsugi Kanagawa Minegishi; Kenji Isehara Kanagawa Miura; Takashi Morie; Shigeru Chigasaki Kanagawa Nakajima; Toshifumi Zama Kanagawa Somatani
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1984-07-12
Filing date: 1985-07-12
Publication date: 1986-01-16
Also published as: KR900000207B1; US4672410A; DE3525418C2; KR860001469A

Description

Einfüllen einer ersten leitfähigen Lage in der zweiten Rinne, wobei die leitfähige Lage als Kondensatorelektrode dient;

Ausbildung einer dritten Isolationsschicht in der ersten Rinne, nachdem die erste Isolationsschicht entfernt worden ist, wobei die dritte Isolationsschicht als eine Gate-Isolationsschicht des Transistors dient, um die erste leitfähige Lage zu isolieren;

Einfüllen einer vierten Isolationsschicht in einen vorbestimmten mehrerer Absätze, die durch die dritte Isolationsschicht bestimmt bzw. festgelegt werden; und

Ausbildung einer zweiten leitfähigen Schicht in einem Absatz, der durch die dritte Isolationsschicht bestimmt bzw. festgelegt wird, um einen Teil der Rinne zu füllen, der nicht mit der vierten Isolationsschicht gefüllt ist, wobei die zweite leitfähige Lage als eine Gateelektrode dient.

NACHÖEREICHT

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fit. Sf& 3525418 Jl

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung und ein Verfahren zur Herstellung derselben.

Ein jüngst sehr fortschrittlicher Speicher mit Direktzugriff (RAM) wird beispielhaft durch dynamische RAMs verwirklicht (die nachfolgend als lTr-Typ dRAMs bezeichnet werden), wobei diese jeweils einen Zellenaufbau haben, der aus einem Transistor und einem Kondensator besteht. Unter diesen lTcr Typ dRAMs ist ein Speicherzellenaufbau sehr vorteilhaft für die Vergrößerung der Packungsdichte der Zellen, bei dem ein Bit-Leitungskontaktloch gemeinsam für zwei benachbarte Zellen verwendet wird. Dieses lTr-Typ dRAM wird sehr oft verwendet.

Ein typisches Beispiel ist in den Figuren 1 und 2 dargestellt.

Die folgende Beschreibung wird anhand von η-Kanal MIS dRAMs sowohl für den Stand der Technik als auch die vorliegende Erfindung erläutert. Jedoch kann auch ein p-Kanal MIS dRAM auf die gleiche Weise wie beim η-Kanal MIS dRAM gefertigt werden, indem die Leitfähigkeitstyp des Siliziumsubstrats, die Diffusionslagen, eine Kanalsperre (Stopper) und die Polarität der angelegten Spannung umgekehrt werden. Wenn eine Epitaxiallage oder eine Senkenzone auf einem MassenHalbleitersubstrat gebildet wird, sollte die Epitaxiallage oder die Senkenzone wie das Siliziumsubstrat behandelt werden, das dieselbe Polarität wie die Epitaxiallage oder die Senkenzone aufweist.

Unter Bezugnahme auf die Darstellung von Fig. 1 stellt eine Zone, die durch eine gebrochene Linie dargestellt ist, eine Speicherzelle dar, die einen Kondensator und einen MIS Transistor aufweist.

Wie in Fig. 2 dargestellt, umfaßt der Kondensator ein p-Typ Siliziumsubstrat 1, eine dünne Isolierschicht 2 und eine dünne Leitfähigkeitlage 3. Die dünne Isolationsschicht 2 umfaßt: eine Siliziumoxydschicht von 100 bis 500 A Dicke, die durch thermische Oxydierung des Siliziumsubstrats erhalten wird; ein

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zweilagiges Gebilde, das eine thermische Oxydschicht und eine Siliziumnitridschicht aufweist, die durch chemisches Aufdampfen aufgetragen werden (Chemical Vapor Deposition) (nachfolgend mit CVD bezeichnet); od.dgl.. Die dünne leitfähige Lage 3 umfaßt phosphordotiertes Polysilizium, das einen geringen elektrischen Widerstand aufweist, oder ein Metall (beispielsweise Molybden oder Aluminium).

Eine Siliziumoxydschicht 4 von 0,2 bis 1,OiCm Dicke und eine KanalSperrzone 5 sind um ein Paar von benachbarten Speicherzellen herum angeordnet, die ein gemeinsames, später beschriebenes Kontaktloch aufweisen, wodurch die Speicherzellen isoliert werden.

Ein MIS Transistor, der benachbart zu dem Kondensator als ein Übertragunsgate dient, weist η -Typ Diffusionslagen 6 als Source und Drain auf, eine gateisolierende Schicht 7 und eine Gateelektrode 8 (d.h., eine Wort-Leitung). Eine Bit-Leitung 10 ist mit den η -Typ Diffusionslagen 6 durch das Kontaktloch 11, das in einer isolierenden Zwischenlage 9 ausgebildet ist, verbunden.

Eine positive Spannung wird an die dünne leitfähige Lage 3 des Kondensators in bezug auf das Siliziumsubstrat 1 angelegt, und eine η-Typ Umkehrlage ist in der Oberflächenlage des Siliziumsubstrats 1 unterhalb der dünnen Isolationsschicht 2 ausgebildet, so daß der Kondensator durch den MIS Transistor geladen werden kann. Eine Ladungsansammlung kann ebenfalls dadurch werkstelligt werden, daß Phosphor durch Ionenimplantation oder thermische Diffusion im Siliziumsubstrat unterhalb der dünnen Isolationsschicht 2 ausgebildet bzw. eingelagert wird, um eine η-Typ leitfähige Lage (nicht dargestellt) anstelle der Ausbildung der η-Typ Umkehrlage auszubilden.

Um ein lTr-Typ dRAM mit hoher Dichte zu erreichen, muß der Speicherzellenbereich verkleinert werden. Die Verkleinerung des Speicherzellenbereichs ist jedoch mit gewöhnlichen

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Methoden bzw. Verfahren aufgrund der nachfolgend beschriebenen verschiedenen Gründe schwierig.

Da ein Vogelschnabel (bird's beak) in der Zone zur Isolierung des Elements entsprechend gewöhnlicher selektiver Oxydation ausgebildet wird, kann eine Elementenisolationsdicke von ungefähr 1 u-m oder weniger kaum erreicht werden. Zusätzlich wird, wenn der Speicherzellenbereich mittels gewöhnlicher Teckniken vermindert wird, der Kondensatorbereich ebenfalls vermindert. Die Kapazität der Speicherzelle und ihre speicherbare Lagung werden vermindert, was eine Verminderung der Ausgangssignalspannung zur Folge hat und eine (Weite-) Fehler-Unempfindlichkeit (soft error immunity). Wenn jedoch die Dicke der dünnen Isolationsschicht 2 vermindert wird, um die Kapazität der Speicherzelle zu erhöhen, wird die Durchschlagsspannung vermindert. Infolgedessen muß die Betriebsspannung vermindert werden, und der Betriebsspielraum wird dann vermindert.

Um diese Probleme zu lösen, ist ein Rinnenkondensatorgebilde vorgeschlagen worden, in dem eine Rinne in der Oberflächenlage des Siliziumsubstrats ausgebildet wird, um einen Kondensator zu erhalten, wie es im Technical Digest of International Electron Devices Meeting, pp. 319 bis 322, 1983, beschrieben worden ist.

Gemäß der vorstehenden Referenz ist eine dünne Isolationsschicht entsprechend der dünnen Isolationsschicht 2 in der Rinne ausgebildet, und eine dünne leitfähige Lage entsprechend der dünnen leitfähigen Lage 3 ist in die Rinne eingefüllt. Der effektive Kondensatorbereich ist vergrößert, ohne daß der Bereich des Kondensators des Substrats vergrößert wird.

Wenn ein Abstand zwischen benachbarten Rinnen im Rinnenkondensatorgebilde verkürzt wird, tritt ein Durchbruch auf, so daß die Ladung durch das Siliziumsubstrat unter den Oxydfilm 4 und

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die Kanalsperrzone 5 geschoben wird. Dieses Phänomen wird zwischenzellige Beeinflussung (intercell interference) genannt, was einen Verlust an gespeicherten Daten zur Folge hat: Aus diesem Grunde sind die Miniaturisierung und die Packungsdichte der Speicherzellen begrenzt.

Es ist deshalb eine grundsätzliche Aufgabe der Erfindung, eine Halbleiterspeichereinrichtung und ein Verfahren zur Herstellung derselben zu schaffen, wobei ein Speicherzellenbereich im Vergleich zu den gewöhnlichen Halbleiterspeichereinrichtungen vermindert wird, so daß die Packungsdichte der Halbleiterspeichereinrichtungen vermindert wird, so daß die Packungs*- dichte der Halbleiterspeichereinrichtung vergrößert wird.

Um die Aufgabe der vorliegenden Erfindung zu lösen, ist eiiie Halbleiterspeichereinrichtung vorgesehen, die Speicherzellen umfaßt, die jeweils an den Kreuzungspunkten von in einer Matrixform angeordneten Bit- und Wortleitungen angeordnet sind, wobei jede der Speicherzellen aus einem einzelnen Transistor mit isoliertem Gate und einem einzelnen Kondensator gebildet wird, bei der die Halbleiterspeichereinrichtung ferner Rinnen umfaßt, die in einem Halbleitersubstrat in Richtung seiner Dicke ausgebildet sind, wobei die Rinnen in einer Matrixform bei deren Betrachtung von oben ausgebildet sind und die entsprechenden Speicherzellen umgeben,

bei der der Kondensator eine erste Isolationsschicht umfaßt» die längs des unteren Teils einer Seitenwandoberfläche einer jeden Rinne in Richtung der Dicke des Halbleitersubstrats ausgebildet ist, und eine Kondensatorelektrode, die längs der ersten isolierenden Schicht ausgebildet ist, um wenigstens einen unteren Teil der Rinne zu füllen,

bei der der Transistor benachbart zum Kondensator eine das Gate isolierende Schicht umfaßt, die längs eines oberen Teils der Seitenwandoberflache der Rinne ausgebildet ist, wobei eine

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Gateelektrode längs der isolierenden Schicht derart ausgebildet ist, daß wenigstens ein Bereich eines verbleibenden oberen Teils der Rinne gefüllt ist, wobei die Gateelektrode von der Kondensatorelektrode durch eine zweite Isolierschicht isoliert ist, und wobei eine Diffusionszone in einer Hauptoberfläche des Halbleitersubstrats benachbart zur gateisolierenden Schicht ausgebildet ist, und

bei der die Halbleiterspeichereinrichtung weiterhin zwischen zwei benachbarten Speicherzellen Mittel zum Isolieren der Elemente umfaßt.

Weitere Einzelheiten, Zweckmäßigkeiten und Vorteile der Erfindung gehen aus den folgenden Beschreibung der in der schematischen Zeichnung dargestellten Ausführungsbeispiele hervor. In der Zeichnung zeigt

Fig. 1 eine Draufsicht auf eine gewöhnliche Halbleiterspeichereinrichtung in Form eines η-Kanal MIS dRAMs,

Fig. 2 einen Schnitt der in Fig. 1 dargestellten Halbleiterspeichereinrichtung ,

Fig. 3A eine Draufsicht einer Halbleiterspeichereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung,

Fig. 3B einen Schnitt durch die in Fig. 3A dargestellte Halbleiterspeichereinrichtung längs der Linie IIIB-IIIB,

Fig. 3C einen Schnitt der in Fig. 3A dargestellten Halbleiterspeichereinrichtung längs der Linie IIIC-IIIC,

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•43

Figuren

4A-4Q jeweilige Teilschnitte zur Erklärung der Herstellungschritte der in den Figuren 3A bis 3C dargestellten Halbleiterspeichereinrichtung,

Fig. 5 einen Teilschnitt einer Abwandlung der in den Figuren

3A bis 3C dargestellten Halbleiterspeichereinrich- - tung,

Figuren

6A-6O jeweilige Teilschnitte zur Erklärung der Herstellungschritte der in der Fig. 5 dargestellten Halbleiterspeichereinrichtung,

Fig. 7A eine Draufsicht einer Halbleiterspeichereinrichtung gemäß einen anderen Ausführungsform der vorliegenden Erfindung,

Fig. 7B einen Teilschnitt der in Fig. 7A dargestellten Halbleiterspeichereinrichtung längs der Linie VIIB-VIIB,

Fig. 7C einen Teilschnitt der in Fig. 7A dargestellten Halbleiterspeichereinrichtung längs der Linie VIIC-VIIC,

Fig. 8 einen Teilschnitt einer Abwandlung der in den Figuren 7A bis 7C dargestellten Halbleiter speichereinrich¹-tung,

Fig. 9 einen Teilschnitt einer Abwandlung der in den Figuren 7A bis 7C dargestellten Halbleiterspeichereinrichtung,

Fig. 10 einen Teilschnitt einer Abwandlung der in der Fig* 9 dargestellten Halbleiterspeichereinrichtung,

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'Ar-Figuren

llA-llL jeweilige Teilschnitte zur Erklärung der Herstellungsschritte der in den Figuren 7A bis 7C dargestellten Halbleiterspeichereinrichtung,

Figuren

12A-12L jeweilige Teilschnitte zur Erklärung der Herstellungsschritte der in der Fig. 9 dargestellten Halbleiterspeichereinrichtung und

Figuren

13A-13D jeweilige Teilschnitte zur Erklärung der Herstellungsschritte einer Abwandlung der in der Fig. 10 dargestellten Halbleiterspeichereinrichtung.

Die Figuren 3A bis 3C zeigen jeweils eine Halbleiterspeichereinheit gemäß einer Ausführungsform der vorliegenden Erfindung. Bezugszeichen 11 bezeichnet ein p-Typ Siliziumsubstrat;

12 eine Aluminiumbitleitung; 12A ein Bitleitungskontaktloch;

13 ein Polysiliziumtransfergate eines Transistors mit isoliertem Gate, der ebenfalls als eine Wortleitung dient; 14 einen Matrix- oder netzartigen Rinnenkondensator; 15 eine elementisolierende Zone; 16 eine Polysiliziumzellplatte, die eine Elektrode des Kondensators bildet; 17 eine Isolationszone einer ρ -Typzone, die mit einer hohen Konzentration einer Verunreinigung desselben Leitfähigkeitstyps wie dem des Substrats 11 dotiert ist; 18A, 18B und 18C jeweilige Isolationsschichten; 19A und 19B η -Typzonen, die die Source/Drain-Zonen des Transistors mit isoliertem Gate bilden; und 19C eine n-Typzone. Die Zellplatten sind zu einem Ort (nicht dargestellt) geführt und sind gemeinsam verbunden. Die Bitleitungen und die Wortleitungen sind in einer bekannten Matrixform angeordnet. Jede Speicherzelle weist einen Transistor mit isoliertem Gate auf und einen Kondensator auf und ist an jedem Kreuzungspunkt der Matrix angeordnet.

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Wie aus den Figuren 3B und 3C ersichtlich ist, bildet sowohl ein Kondensator als auch ein Transistor eine Speicherzelle} die in einer Rinne ausgebildet sind. Der Transistor und der Kondensator sind vertikal in Richtung der Tiefe aneinander gereiht. In der Praxis sind die Speicherzellen jeweils in den Rinnen ausgebildet, die in einer Matrixform angeordnet sind, und durch entsprechende matrixförmige Rinnen isoliert. Die Länge des Transfergates 13 beeinflußt einen Speicherzellenbereich nicht nachteilig. Die Kanallänge kann ausreichend vergrößert werden, um einen Subschwellenleckstrom zu begrenzen, ohne daß eine hohe Packungsdichte der Speicherzelle verhindert wird. Das Transfergate 13 des Transistors mit isoliertem Gate, das in der Gateisolationsschicht 18A auf der Seitenwand der ersten Rinne ausgebildet ist, ist in bzw. an einer höheren Oberfläche des Substrats 11 ausgebildet und ist nicht vollständig darin begraben bzw. verdeckt. Der Kondensator 14 ist in einer zweiten Rinne ausgebildet, die eine Öffnung am Boden der ersten Rinne aufweist. Diese Rinnen sind ohne lithographische Techniken eigenständig ausgerichtet (was später beschrieben wird). Eine Abweichungsspanne ist lediglich zwischen der Kante der ersten Rinne mit dem Transfergate 13 und dem Bitleitungskontaktloch 12A erforderlich. Das Transfergate 13 und der Rinnenkondensator 14 sind um das Bitleitungskontaktloch 12A herum in einer netzartigen Form ausgebildet; Die p⁺-Typisolationszone 17 und die Isolationsschicht 18C aus einer dicken Oxydschicht (die Schicht 18C ist nicht notwendigerweise ausgebildet) sind zwischen der Zellenplatte 16 und dem Substrat 11 ausgebildet, wodurch die gegenseitige Beeinflussung zwischen zwei benachbarten Zellen minimiert wird.

Die n-Typzone 19C, d.h. eine Halbleiterzone, die mit einer Verunreinigung notiert ist, die einen Leitfähigkeitstyp aufweist, der gegensätzlich zu dem des Substrats 11 ist, ist auf der Oberfläche des Substrats 11 ausgebildet und

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bildet den Rinnenkondensator 14. Die n-Typzone 19C dient dazu, den Rinnenkondensator ausreichend zu laden, selbst wenn ein Zellenplattenpotential geringer als eine Versorgungsspannung (die Versorgungsspannung + die Schwellenspannung) ist. Wenn das Zellenplattenpotential ausreichend höher als die Versorgungsspannung ist, kann die n-Typzone 19C vernachlässigt bzw. weggelassen werden. Da die n⁺- Typsource/Drainzone 19A für das Transfergate 13 ausreichend in Berührung mit der Bitleitung 12 ist, ist die n⁺-Typsource/Drainzone 19B dazu ausgebildet, ein Absinken eines elektrischen Feldes an einem dicken Isolationsschichtteil an der Kante der ersten Rinne zu vermeiden. Die n⁺-Typzone 19B als Verbindungsteil mit dem Rinnenkondensator ist nicht notwendigerweise ausgebildet. Die n⁺-Typzone 19A kann eine Größe haben, die geringfügig größer als die des Bitleitungskontaktloches 12A ist.

Fig. 3A stellt eine Draufsicht dar und zeigt ein Schema von vier Speicherzellen in der Halbleiterspeichereinrichtung,

die in den Figuren 3B und 3C dargestellt sind. Die Speicherzellen sind jeweils an den Kreuzungspunkten der Bitleitungen Bl und B2 mit den Wortleitungen Wl und W2 angeordnet. Wenn eine Entwurfsnorm bzw. Regel mit einer Ausrichtungsabweichung von 0,3^cm verwendet wird, kann beispielsweise der Speicherzellenbereich auf 3 bis 4/tm2 vermindert werden, d.h. auf 1/2 bis 1/3 einer gewöhnlichen Speicherzelle, ohne die Kapazität, d.h. eine Speicherkapazität einer Speicherzelle, zu vermindern, wodurch die Packungsdichte der Speicherzelle wesentlich verbessert wird.

Ein Verfahren zur Herstellung der Halbleiterspeichereinrichtung, die vorangehend beschrieben wurde, wird unter Bezugnahme auf die Figuren 4A bis 4Q beschrieben.

Wie in Fig. 4A dargestellt, ist eine erste Oxydschicht 20

von 300 bis 400 A Dicke auf einem p-Typsiliziumsubstrat

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BAD ORIGINAL

ausgebildet. Eine n-Typverunreinigung ist in das Siliziumsubstrat 11 Ionen- implantiert, um eine n⁺-Typlage 21 darauf auszubilden. Eine Siliziumnitridschicht 22 von 1 000 bis 2 000 A und eine Siliziumoxydschicht 23 von 3 000 bis 4 000 A werden nacheinander mittels einer bekannten Auftragtechnik auf der Oberfläche der ersten thermischen Oxydschicht 20 ausgebildet, wodurch eine viellagige Isolationsschicht erhalten wird, die aus den Lagen 20, 22 und 23 besteht. Ein Deckmittel wird auf die gesamte Oberfläche der Siliziumoxydschicht 23 aufgebracht und wird durch lithographische Technik schematisiert, um ein licm breites Abdeckmittelmatrixschema 26 auszubilden.

Wie in Fig. 4B dargestellt ist, wird die viellagige Isolationsschicht durch reaktive Ionenätzung (RIE) geätzt, wobei das Muster bzw. das Schema 26 als eine Maske verwendet wird. Die höhere Oberfläche des Siliziumsubstrats 11 liegt zur Anpassung an die Abdeckmittelschablone 26 teilweise f r ei.

Wie in Fig. 4C dargestellt, wird, nachdem die Abdeckmittelschablone 26 entfernt worden ist, das Siliziumsubstrat 11 um lyttm durch reaktive Ionenätzung geätzt, wobei eine viellagige Isolationsschablone als Maske verwendet wird. Infolgedessen wird eine matrixförmige erste Rinne A für einen vertikalen Transistor ausgebildet.

Wie in Fig. 4D dargestellt, ist es zur Verhinderung von Ä'tzungsverunreinigung und Zerstörung vorteilhaft, die Wandoberfläche der ersten Rinne mit einer Nitrohydrofluorsäurelösung zu waschen. Danach wird die darüberliegende Oxydschicht 23, die die mehrlagige Schicht bildet, entfernt. Eine thermische Oxydschicht 27 von 200 bis 300 A, die als eine Gateoxydschicht des vertikalen Transistors dient, wird durch thermische Oxydation auf der Wandoberfläche der Rinne ausgebildet. Eine n+-Typzone 28, die als eine Source¹·

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Drainzone dient, wird durch die Ionenimplantation auf der Bodenzone der Rinne A ausgebildet. Wie vorangehend beschrieben, ist die n+-Typ 28 nicht immer nötig.

Wie in Fig. 4E dargestellt, ist eine Polysiliziumlage 29 von 2 500 bis 3 000 A Dicke, die als eine Gateelektrode des vertikalen Transistors dient, mittels bekannter Technik derart in der Rinne angeordnet, daß die Rinne A nicht vollständig gefüllt wird. Die gesamte Oberfläche der Polysiliziumlage wird zur Ausbildung einer Oxydschicht 30 von 300 bis 500 A Dicke thermisch oxidiert. Danach wird nacheinander eine Siliziumnitridschicht 33 von 1 000 bis 2 000 A Dicke und eine Siliziumoxydschicht 51 von 3 000 bis 4 000 A Dicke mittels einer bekannten Technik auf der Oxydschicht 30 ausgebildet .

Wie in Fig. 4F dargestellt, werden die Teile der Siliziumoxydschicht 51, der Siliziumnitridschicht 33 und der Siliziumoxydschicht 30, die auf den flachen Oberflächenteilen des Substrats 11 ausgebildet sind, durch reaktive Ionenätzung entfernt, um die Oberfläche der Polysiliziumlage 29 freizulegen .

Wie in Fig. 4G dargestellt, wird, nachdem die Siliziumoxydschicht 51 in der Rinne entfernt worden ist, eine thermische Oxydation ausgeführt, um eine Oxydschicht 41 lediglich auf der freigelegten Oberfläche der Polysiliziumlage 29 auszubilden .

Wie in Fig. 4H dargestellt, wird die Bodenoberfläche der Polysiliziumlage, die die Gateelektrode bildet, zur Ausbildung einer öffnung weggeätzt. Das Substrat 11 wird dann durch reaktive Ionenätzung durch die Öffnung hindurch weggeätzt. Somit werden die Siliziumnitridschicht 33, die Siliziumoxydschicht 27 und das Siliziumsubstrat 11 zur Ausbildung einer 2/tm tiefen matrixförmigen Rinne B weggeätzt,

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bad Anginal

in der der Kondensator ausgebildet wird.

Wie in Fig. 41 dargestellt, wird, nachdem die Wandoberfläche der engen Rinne ausgewaschen worden ist, eine phosphordotierte Siliziumoxydschicht 36 in die Rinne gefüllt. Die Oxydschicht 36 wird thermisch oxydiert, um eine n-Typzone 37 in einer angehenden Kondensatorzone des Siliziumsubstrats 11 auszubilden.

Wie in Fig. 4J dargestellt, wird, nachdem die phosphordotierte Siliziumoxydschicht 36 in der angehenden Rinnenkondensatorzone entfernt worden ist, eine 50 bis 100 A dicke thermische Qxydschicht 38 auf dem Kondensator ausgebildet, und eine p-Typverunreinigung wird mit hoher Konzentration Ionen-implantiert, um eine p⁺-Typzone 34 auf der flachen Bodenfläche der angehenden Rinnen-Kondensatorzone auszubilden. Anschließend wird eine 3 000 bis 4 000 A dicke Polysiliziumlage 40, die als Zellplatte dient, mittels einer bekannten Aufbringtechnik in der Rinne ausgebildet.

Wie in Fig. 4K dargestellt, wird der obere Teil der Polysiliziumlage 40, der auf der flachen Oberfläche ausgebildet ist, entfernt, um die flache Oberfläche der Polysiliziumoxydschicht 41 freizulegen.

Wie in Fig. 4L dargestellt, wird die Polysiliziumschicht durch eine Hydrofluorätzsäurelösung vom oberen Teil der Rinne weggeätzt, um die Gateelektrode der Polysiliziumlage 29 freizulegen.

Wie in Fig. 4M dargestellt, werden eine Wort-Leitung PoIysiliziumlage 42 von 3 000 bis 4000 A Dicke und eine Silizium-' nitridschicht 39 von 5 000 bis 1 000 A Dicke nacheinander auf der gesamten Oberfläche des sich ergebenden Gefüges abgelagert.

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Wie in Fig. 4N dargestellt, wird unter Verwendung einer Abdeckmittelschablone 46, die durch lithographische Mittel in Form einer Ätzmaske geschaffen wird, der Teil der Siliziumnitridschicht 39, der am oberen Teil der Rinne ausgebildet ist, entfernt.

Wie in Fig. 40 dargestellt, wird ein thermischer Oxydationsvorgang unter Verwendung eines Gasgemisches aus Wasserstoff und Sauerstoff ausgeführt, um in ausgewählter Weise das Teil der Polysiliziumlage 42 zu oxidieren, das unmittelbar oberhalb der Rinne gelegen ist. Infolgedessen wird eine Siliziumoxydschicht 47 unmittelbar oberhalb der Rinne ausgebildet.

Wie in Fig. 4P dargestellt, wird, nachdem die Siliziumnitridschicht 33 auf der Oberfläche der Polysiliziumlage 42 entfernt worden ist, eine thermische Oxydschicht 43 auf der Oberfläche der Polysiliziumlage 42 ausgebildet. Ein Kontaktloch für die Bit-Leitung und die Lage 21 wird ausgebildet, und die Wort-Leitungen werden unter Verwendung eines Abdeckmittels (nicht dargestellt), das durch einen lithographischen Vorgang aufkopiert bzw. aufgebracht wird, mittels Trockenätzung ausgeführt bzw. ausgebildet. Danach wird wiederum ein thermischer Oxydationsvorgang ausgeführt, um eine Oxydschicht 44 an der Wand zu bilden, die das Bit-Leitungskontaktloch bildet. Die Siliziumnitridschicht 22 und die Siliziumoxydschicht 20 unter dem Bit-Leitungskontaktloch werden durch reaktive Ionenätzung weggeätzt.

Wie in Fig. 4Q dargestellt, wird eine Bit-Leitungsaluminiumlage 45 aufgebracht und durch lithographische und Ätztechniken gemäß einem Schema ausgebildet. Infolgedessen werden Bitleitungen ausgebildet, die ein vorbestimmtes Schema aufweisen .

In der vorangehenden Ausführungsform umfaßt das Substrat ein p-Typsiliziumsubstrat. Es kann jedoch ein ungeordnetes (Bulk)

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Substrat, das eine p+-Typzone und eine p--Typ Epitaxiallage aufweist, anstelle des p-Typ Siliziumsubstrats verwendet werden. Der letzte Schritt ist in Fig. 5 dargestellt. In diesem Falle ist die erste Rinne A lediglich in einer p~Typ Lage 102 auf einer p+-Typ Zone 101 ausgebildet, wenn eine Rinne für den vertikalen Transistor mit isoliertem Gate in einem Schritt ausgebildet wird, der dem von Fig. 4C entspricht. Die nachfolgenden Schritte sind dieselben wie die vorangehend beschriebenen, um einen vertikalen Transistor herzustellen. Die zweite Rinne B für den Rinnenkondensator wird derart ausgebildet, daß die p+-Typ Zone 101 in derselben Weise erreicht wird wie in dem in Fig. 4H dargestellten Schritt. In diesem Falle braucht die Ionenimplantation zur Ausbildung der p+-Type Zone 34 in der Bodenlage der Rinne, wie in Fig. 4J dargestellt, nicht ausgeführt zu werden. Da die Epitaxialschicht mit einer hohen Verunreinigung, d.h., p+ verwendet wird, können jeweils zwei benachbarte bzw. angrenzende Kondensatoren vollständig voneinander isoliert werden, wodurch eine von gegenseitiger Beeinflussung freie Struktur zwischen den Zellen erreicht werden.

Bei der vorangehenden Ausführungsform wird die Kondensatorelektrode ausgebildet, nachdem die Gateelektrode des Transistors mit isoliertem Gate, wie einem MISFET, ausgebildet worden ist. Die Ausbildungsfolge zwischen der Kondensator- und der Gateelektrode kann jedoch auf folgende, in den Figuren 6A bis 60 dargestellte Weise umgekehrt werden.

Wie in Fig. 6A dargestellt, wird, nachdem eine erste thermische Oxydschicht 20 auf einem p-Typ Siliziumsubstrat 11 ausgebildet worden ist, eine n+-Typ Lage 21 mit hoher Konzentration auf dieselbe Weise ausgebildet, wie es vorangehend beschrieben worden ist. Eine Siliziumnitridschicht 22, eine Siliziumoxydschicht 23, eine Siliziumnitridschicht 24 und eine Siliziumoxydschicht 25 von im wesentlichen

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gleicher Dicke werden nacheinander zur Ausbildung einer mehrlagigen Isolationsschicht aufgebracht. Eine ljU-m starke Abdeckmittelmatrixschablone 26 wird auf der mehrlagigen Isolationsschicht mittels lithographischer Technik ausgebildet.

Wie in Fig. 6B dargestellt, wird unter Verwendung der Abdeckmittelschablone 26 als Ätzmaske eine reaktive Ionenätzung ausgeführt, um in ausgewählter Weise die mehrlagige Struktur zu entfernen, wodurch teilweise die Oberfläche der Siliziumsubstrats 11 freigelegt wird.

Wie in Fig. 6C dargestellt, wird, nachdem die Abdeckmittelschablone 26 entfernt worden ist, das Siliziumsubstrat in einer Tiefe von l^um mittels reaktiver Ionenätzung unter Verwendung einer mehrlagigen Schichtschablone weggeätzt. Infolgedessen wird eine matrixförmige Rinne A zur Ausbildung des vertikalen Transistors ausgebildet.

Wie in Fig. 6D dargestellt, werden, nachdem die Wand der Rinne auf dieselbe Weise wie vorangehend beschrieben gewaschen worden ist, die drüberliegende Siliziumoxydschicht 25 und die Siliziumnitridschicht 24, die die mehrlagige Schablone bilden, entfernt. Auf diesselbe, vorangehend beschriebene Weise, wird eine thermische Oxydation zur Ausbildung einer thermischen Oxydschicht 27 auf der Wand der Rinne ausgeführt. Zur Ausbildung einer n⁺-Typ Lage 28 in einer Bodenlage der Rinne wird eine Ionenimplantation ausgeführt.

Wie in Fig. 6E dargestellt, wird eine Siliziumoxydschicht 51 auf diesselbe Weise ausgebildet, wie es vorangehend beschrieben wurde.

Wie in Fig. 6F dargestellt, werden Teile der Oxydschicht 51, die in dem oberen Teil der Rinne und auf der flachen Boden-

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oberfläche ausgebildet sind, durch reaktive Ionenätzung entfernt. D.h. in anderen Worten, daß die Oxydschicht 51 lediglich an der Wandoberfläche der Rinne verbleibt.

Wie in Fig. 6G dargestellt, wird das Substrat 11 durch eine Öffnung zwischen den gegenüberliegenden Teilen der Oxydschicht 51 am Boden der Rinne weggeätzt, wodurch eine matrixartige zweite Rinne B ausgebildet wird, um darin einen Kondensator zu bilden.

Wie in Fig. 6H dargestellt, wird, nachdem die innere Wand der zweiten Rinne ausgewaschen worden ist, eine thermische Oxydation ausgeführt, um eine thermische Oxydschicht 32 von

ο
100 bis 300 A Dicke auszubilden. Danach wird eine Silizium-

nitridschicht 33 von 1 000 1 500 Ä Dicke gebildet, um die gesamte Oberfläche der verbleibenden Struktur abzudecken.

Wie in Fig. 61 dargestellt, wird, nachdem die Siliziumnitridschicht 33 durch reaktive Ionenätzung vom oberen Teil der Rinne und ihrer flachen Bodenoberfläche entfernt worden ist, eine p-Typ Verunreinigung in die flache Oberfläche am Boden der Kondensatorzonen Ionen-implantiert, um eine p⁺-Typ Zone 34 zu bilden. Das sich ergebene Gebilde wird in einem Gasgemisch aus Wasserstoff und Sauerstoff oxidiert, wodurch in ausgewählter Weise eine Isolationsoxydschicht 35 in dem Rinnenboden ausgebildet wird.

Wie in Fig. 63 dargestellt, wird, nachdem die Nitridschicht 33 in der Wandoberfläche der Rinne entfernt worden ist, eine Phosphor dotierte Siliziumoxydschicht 36 in der Rinne ausgebildet. Phosphorionen diffundieren von der Schicht 36 zu einem Teil des Siliziumsubstrats, das die Rinnenwand bildet, wodurch eine η-Type Zone 37 ausgebildet wird.

Wie in Fig. 6K dargestellt, werden, nachdem die Phosphor dotierte Siliziumoxydschicht 36 in der Rinnenkondensator-

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zone und die thermische Oxydschicht auf dem oberen Teil der Rinne entfernt worden sind, eine kondensatorbildende thermische Oxydschicht 38 von 50 bis 100 A Dicke und dann eine zellenplattebildende Polysiliziumlage 40 von 3 000 bis

4 000 A Dicke mittels einer bekannten Technik ausgebildet. Die Teile der Polysiliziumlage 40, die am oberen Teil der Rinne ausgebildet worden ist, wird durch reaktive Ionenätzung entfernt.

Wie in Fig. 6L dargestellt, werden die Oxydschichten 51 und 27, die an den Seitenwänden der ersten Rinne angeordnet sind, und die Oxydschicht 23, die auf der flachen Oberfläche des oberen Teils der Rinne ausgebildet ist, weggeätzt. Eine thermische Oxydschicht 52, die als eine Übertragungsgate-Isolierschicht dient, ist auf der Oberfläche der ersten Rinne und auf der Oberfläche der die Zellenplatte bildenden Polysiliziumlage 40 ausgebildet.

Wie in Fig. 6M dargestellt, wird eine Polysiliziumlage 42 für das Übertragungsgate und die Wortleitung mittels einer bekannten Technik aufgebracht, und die erste Rinne wird vollständig gefüllt. Darüber hinaus wird eine thermische Oxydschicht 43 ausgebildet, um die gesamte Oberfläche des sich ergebenden Gebildes abzudecken.

Eine Abdeckmittelschicht (nicht dargestellt) wird durch ein lithographisches Verfahren in Form eines Schemas bzw. einer Schablone aufgebracht, um mit dem Bit-Leitungskontaktschema und dem Wort-Leitungsschema passend verbunden zu werden, und sie wird einer Trockenätzung unterworfen. Danach wird die thermische Oxydation nochmals ausgeführt, um eine Oxydschicht 44 in der Seitenwandoberflache des Bit-Leitungskontakts auszubilden. Die Nitridschicht 22 und die Oxydschicht 20, die unmittelbar unter dem Bit-Leitungskontakt angeordnet sind, werden durch reaktive Ionenätzung entfernt, wie es in Fig. 6N dargestellt ist.

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Wie in Fig. 60 dargestellt, wird eine Bit-Leitungsaluminiumlage 45 aufgebracht und durch ein lithographisches Verfahren und einen Ätzvorgang in Form eines Schemas ausgebildet, wodurch die Bit-Leitung ausgebildet wird.

In diesem Fall kann, da die zweite Rinne unter Verwendung der Oxydschicht 51 als Ätzmaske lediglich für die zweite Rinne ausgebildet wird, das Ätzverfahren genau ausgeführt werden. Das vorangehend beschriebende Verfahren kann ebenfalls auf ein ungeordnetes (Bulk) Substrat mit einer Epitaxiallage angewendet werden, wie es in Fig. 5 dargestellt ist.

Die vorliegende Erfindung ist nicht begrenzt auf die besondere, vorangehend beschriebene Ausführungsform. Verschiedene Änderungen und Modifikationen können innerhalb des Geltungsbereiches und innerhalb des Erfindungsgedanken gemacht werden. Beispielsweise kann die Diffusionslage in der Oberflächenlage des Substrats ausgebildet werden, bevor die Rinne ausgebildet wird oder nachdem das Bit-Leitungskontaktloch ausgebildet worden ist. Darüber hinaus braucht die Ionenimplantation nach Ausbildung der ersten Rinne zur Ausbildung des Übertragungsgates, wie vorangehend beschrieben, nicht ausgeführt werden. Die n+-Typ Lage 21 kann durch das Kontaktloch ausgebildet werden, nachdem die Wort-Polysiliziumschicht 42 ausgebildet worden ist. Die Ausbildung der Isolationsoxydschicht 35 auf dem Boden des Rinnenkondensators und die Ausbildung der η-Typ Zone 37 in dem Rinnenkondensator kann umgekehrt werden. Zusätzlich braucht die Isolationsoxydschicht 35 nicht vorgesehen zu werden, wie es in den Figuren 5 und den Figuren 6A bis 60 dargestellt ist.

Obwohl die phosphordotierte Oxydschicht 36 zur Ausbildung der η-Typ Zone 37 verwendet wird, kann die n-Typlage durch Diffusion ausgebildet werden.

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Polysilizium wird zur Ausbildung des Übertragungsgates verwendet, da eine Polysiliziumlage durch CVD ausgebildet wird und ihre Oberflächenlage oxydiert werden muß. Das Übertragungsgate kann jedoch ein Silizid (Siliziumverbindung) wie Molybdänsilizid, Wolframsilizid oder Titansilizid umfassen, bzw. enthalten. Die Bit-Leitung braucht nicht aus Aluminium ausgebildet zu sein. Ein Silizid, das aus den vorangehend beschriebenen Suiziden ausgewählt werden kann, kann verwerden.

In der vorangehenden beschriebenen Ausführungsform ist ein p-Typ Siliziumsubstrat verwendet worden. Es kann jedoch auch ein η-Typ Siliziumsubstrat verwendet werden. In diesem Fall werden die Leitfähigkeitstypen der entsprechenden Zonen umgekehrt. Beispielsweise wird das Phosphor in der Zone 37 ausgetauscht gegen eine p-Typ Verunreinigung wie Bor.

Die Figuren 7A, 7B und 7C zeigen jeweils eine Halbleiterspeichereinrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung. Unter Bezugnahme auf die Figuren 7A bis 7C bezeichnet die Bezugsziffer 101 ein p-Typ Siliziumsubstrat; 102 einen Transistor mit isoliertem Gate; und 103 einen Rinnenkondensator, der mit dem Transistor zur Ausbildung einer Speicherzelle verbunden ist. Es sei angemerkt, daß die Rinnen in einer Matrixform angeordnet sind und daß die Zone innerhalb jeder Rinne als elementbildende Zone dient, in der eine entsprechende Speicherzelle ausgebildet wird. Es sei ebenfalls angemerkt, daß die Gateelektrode teilweise um die Rinne herumangeordnet ist, die die elementbildende Zone festlegt bzw. bestimmt. Die Bezugsziffer 104 bezeichnet eine Isolationszone des Elementes; 107 eine n+-Typ Zone, die als eine der Source/Drainzonen des Transistors dient; und 105 eine erste leitfähige Lage, die als eine Elektrode des Kondensators dient. Die Elektroden des Kondensators der jeweiligen Speicherzellen

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- δ τ- ■

sind gemeinsam verbunden und sind mit einem vorbestimmten Ort auf der Hauptoberfläche des Siliziumsubstrats 101 verbunden. Die Bezugsziffer 106 bezeichnet eine zweite leitfähige Lage, die als Gateelektrode des Übertragungstransistors 2 als auch als Wort-Leitung dient; und 121, 122, 123, 124, 125, 126 und 127 bezeichnen jeweilige Isolationsschichten. Jede Speicherzelle ist an einem Kreuzungspunkt zwischen einer Bit-Leitung 112 und der Wort-Leitung 106 an* geordnet. Die Gateelektrode 106, die gewöhnlich für zwei Übertragungstransistoren verwendet wird, wird durch eine Zone 113 bestimmt, die zwischen benachbarten Zellen längs einer Linie parallel zur Wort-Leitung 106 angeordnet ist. Die Gateelektrode 106 ist mit einem vorbestimmten Ort (nicht dargestellt) auf der Hauptoberfläche des Substrats 101 verbunden. Wie aus der Fig. 7A ersichtlich, kann, da die Zone mit der Gateelektrode 106 als die Zone 113 festgelegt bzw. bestimmt wird, ein überlappender Bereich zwischen der Gateelektrode 106 und dem Substrat 101 vermindert werden. Infolgedessen kann die Wort-Leitungskapazität im Vergleich zu einer gewöhnlichen Wort-Leitungskapazität vermindert werden, wodurch eine Speichereinrichtung mit hoher Geschwindigkeit und geringer Leistungsaufnahme erhalten wird. Eine dicke Isolationsschicht 110 ist auf der Bodenoberfläche der Rinne ausgebildet, um eine gute Isolierung des Elementes zu erreichen. Wenn zwei benachbarte Elemente vollständig voneinander durch andere Mittel isoliert werden, braucht die Schicht 110 keine dicke Schicht zu sein. Auf die gleiche Weise kann, obwohl eine p⁺-Typ Isolations¹-zone 111 in der Nähe des Bodens der Rinne ausgebildet _; ist, die Zone 111 weggelassen bzw. vernachlässigt werden. Zusätzlich braucht die Isolationszone 111 nicht als eine Zone in der Nähe des Bodens der Rinne festgelegt bzw. bestimmt zu werden. Wie aus der Fig. 8 ersichtlich, kann eine p+-Typ Zone 131 in einer vorbestimmten Tiefe in der Rautennzone ausgebildet werden, die einen Teil in der Nähe des Bodens der Rinne enthält.

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Unter Bezugnahme auf Fig. 8 bezeichnet das Bezugszeichen 132 eine p-Typ Lage; und 130 ein ungeordnetes (Bulk) Siliziumsubstrat, das wenigstens eine p-Typ Lage 132 und eine p⁺-Typ Lage 131 umfaßt.

Bei der vorangehend beschriebenen Halbleiterspeichereinrichtung ist die Zellenplatte 105, die als eine Elektrode des Kondensators dient, elektrisch vom Substrat 101 isoliert. Das ist deswegen der Fall, weil die Zellenplatte 105 und das Substrat 101 auf unterschiedlichen Potentialen gehalten werden, um so den Kondensator 103 ausreichend zu laden. Wenn jedoch wenigstens ein Seitenwandoberflachenteil, das in der Nähe der Oberfläche des Substrats angeordnet ist und das einen darauf angeordneten Kondensator 103 aufweist, eine η-Typ Lage umfaßt, kann der Kondensator 103 ausreichend geladen werden, selbst wenn die Zellenplatte 105 und das Substrat 101 auf demselben Potential gehalten werden. In diesem Fall kann die Zellenplatte 105 mit dem Substrat 101 am Boden der Rinne verbunden werden. Mit dieser Anordnung können ein Spannungsgenerator zum Anlegen einer Spannung an die Zellenplatte und ein Kontakt, der mit der Zellenplatte 105 verbunden ist, weggelassen werden, wodurch der Schaltkreisbereich vermindert wird. Gleichzeitig kann die sich ergebende Speichereinrichtung Störungen widerstehen, wobei ihre kondensatorisolierende Schicht eine hohe Betriebssicherheit aufweist.

Eine Abwandlung der Halbleiterspeichereinrichtung gemäß dieser Ausführungsform ist in Fig. 9 dargestellt. In der Fig. 9 bezeichnen gleiche Bezugsziffern gleiche Teile wie in den Figuren 7A bis 7C. Unter Bezugnahme auf Fig. 9 ist eine n-Typ Zone 109 in der Nähe der Substratoberfläche ausgebildet, die die Rinne festlegt, bzw. bestimmt, in der der Kondensator 103 ausgebildet ist. Gleichzeitig ist eine Zellenplatte 160 mit dem Substrat 101 am Boden der Rinne verbunden. Die Bezugsziffer 140 bezeichnet eine ρ -Typ Isolationszone; und 150 und 170 jeweilige Isolationsschichten. In der Halbleiterspeicher-

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einrichtung, die in Fig. 9 beispielsweise dargestellt' ist, ist die Zellenplatte 160 mit dem Substrat 101 auf dem Boden der Rinne verbunden. Die Zellenplatte 160 braucht jedoch nicht mit dem Substrat 101 verbunden zu sein. Obwohl die η-Typ Zone des Kondensators 103 in der Nähe der Seitenwand der Rinne ausgebildet ist, kann eine η-Typ Zone 180 vollständig innerhalb eines vorbestimmten Bereiches in einer vorbestimmten Tiefe in der angehenden Kondensatorzone ausgebildet sein.

Unter Bezugnahme auf die Darstellungen von Fig. 9 und Fig. 10 ist die ρ -Typ Isolationszone 140 ausgebildet. Diese braucht jedoch nicht ausgebildet zu sein. Auf dieselbe Weise wie bei der ρ -Typ Isolationszone, die unter Bezugnahme auf die in Fig. 7A dargestellte zweite Ausführungsform beschrieben worden ist, ist die ρ -Typ Isolationszone 140 nicht darauf beschränkt, in der Nähe des Bodens der Rinne ausgebildet zu sein, aber eine ρ -Typ Zone 131 kann sich innerhalb eines vorbestimmten Bereiches in einer vorbestimmten Tiefe erstrekken, so daß eine Zone in der Nähe des Bodens der Rinne eingeschlossen wird.

Ein Verfahren zur Herstellung der Halbleiterspeichereinrichtung als fertige Einrichtung, wie sie in den Figuren 7B und 7C gezeigt ist, wird unter Bezugnahme auf die Figuren HA bis HL beschrieben.

Wie in Fig. HA dargestellt, wird eine erste thermische Oxydschicht 181 auf einem p-Typ Substrat 101 ausgebildet, und eine Ionenimplantation wird ausgeführt um eine η -Typ Lage 107 in der Oberflächenlage des Substrats 101 auszubilden. Eine Siliziumnitridschicht 182 und eine Siliziumoxydschicht 183 werden nacheinander mittels einer bekannten Auftragtechnik auf der ersten thermischen Oxydschicht 181 ausgebildet, um eine mehrlagige Isolationsschicht zu bilden. Ein Abdeckmittel wird auf der gesamten Oberfläche der mehrlagigen Isolationsschicht ausgebildet und mittels lithographischer Verfahren in einem

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Schema aufgebracht und geätzt, wodurch eine Abdeckmittel matrixschablone 184 ausgebildet wird.

Wie in Fig. 11B dargestellt, wird die viellagige Schicht durch reaktive Ionenätzung unter Verwendung der Abdeckmittelschablone 184 als Ätzmaske weggeätzt, um die Oberfläche des Substrats 101 teilweise freizulegen.

Wie in Fig. HC dargestellt, wird das Substrat 101, nachdem die Abdeckmittelschablone 184 entfernt worden ist, durch reaktive Ionenätzung unter Verwendung der mehrlagigen Schablone als Maske weggeätzt, wodurch eine matrixartige Rinne ausgebildet wird. Es ist von Vorteil, wenn die Wandoberfläche der Rinne mit einer Nitrohydrofluorsäurelösung gewaschen wird, um so durch Ätzung verursachte Verunreinigungen und eine Zerstörung zu verhindern. Nachfolgend wird eine thermische Oxydation ausgeführt, um eine thermische Oxydschicht 185 auf der Wandoberfläche der Rinne auszubilden, und eine Ionenimplantation wird ausgeführt, um eine ρ -Typ Zone 111 in der Nähe der flachen Bodenoberfläche der Rinne auszubilden.

Wie in Fig. HD dargestellt, wird eine Siliziumnitridschicht 126 mittels einer bekannten Technik aufgebracht, und die reaktive Ionenätzung wird ausgeführt, um die Siliziumnitridschicht 186, die lediglich auf der flachen Oberfläche ausgebildet ist, zu entfernen, wodurch die Substratoberfläche an dem Boden der Rinne freigelegt wird.

Wie in Fig. 11E dargestellt, werden, nachdem das sich ergebende Gebilde thermisch in einem Gasgemisch aus Wasserstoff und Sauerstoff zur gewählten Ausbildung einer Isolationsoxydschicht 110 lediglich auf dem Boden der Rinne thermisch oxydiert worden ist, die Siliziumnitridschicht 186 und die Siliziumoxydschicht 185 entfernt.

Wie in Fig. HF dargestellt, wird, nachdem eine Oxydschicht durch thermische Oxydation auf der Oberfläche des Substrats,

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die die Wandoberfläche der Rinne bildet bzw.' bestimmt,"ausgebildet worden ist, eine Polisiliziumlage 105, die als Zellenplatte dient, mittels einer bekannten Technik in der Rinne aufgebracht.

Wie in Fig. HG dargestellt, wird die Polysiliziumlage 105 durch reaktive Ionenätzung weggeätzt, so daß die obere Oberfläche der Lage 105 in einer vorbestimmten Höhe der Rinne positioniert ist. Danach werden die Lagen 183, 182 und 181, die die mehrlagige Schicht bilden, entfernt. In diesem Pail wird ein Teil einer Oxydschicht 121, die oberhalb der oberen Oberfläche der Polysiliziumlage 105 liegt, entfernt.

Wie in Fig. HH dargestellt, wird, nachdem eine thermische Oxydschicht 122 auf dem freigelegten Teil der Oberfläche auf dem Siliziumsubstrat 101 ausgebildet worden ist, eine Siliziumoxydschicht 123 mittels einer bekannten Technik ausgebildet und in die Rinne gefüllt. Die Siliziumoxydschicht 123 wird dann durch reaktive Ionenätzung weggeätzt, so daß die Siliziumoxydschichten 123 und 122 auf den Oberflächen des Substrats entfernt werden, wodurch eine im wesentlichen glatte Oberfläche erhalten wird.

Wie in Fig. HI dargestellt, wird, nachdem eine Oxydschicht 124 auf der höheren Oberfläche des Substrats ausgebildet worden ist, ein Abdeckmittel auf der gesamten Oberfläche des sich ergebenden Gefüges ausgebildet. Das Abdeckmittel wird durch ein lithographisches Verfahren in Form eines Schemas aufgebracht und geätzt, um eine Abdeckmittelschablone 187 für ein Übertragungstransistorfenster zu erzeugen.

Wie in Fig. HJ dargestellt, wird ein Teil der Oxydschicht 123, die einem Fenster entspricht, weggeätzt, indem die Abdeckmittelschablone 187 als Maske verwendet wird. In diesem Falle werden Teile der Oxydschichten 121 und 122, die dem Fenster entsprechen, ebenfalls enttfernt. Nachdem die Abdeck-

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mittelschablone 187 entfernt worden ist, wird eine Oxydschicht 125 durch thermische Oxydation ausgebildet. Nachfolgend wird eine Polysiliziumlage 106 mitteils einer bekannten Technik auf der gesamten Oberfläche des Substrats 101, die die Fensterzone umfaßt, aufgebracht.

Wie in Fig. HK dargestellt, wird ein Abdeckmittel auf der gesamten Oberfläche des sich ergebenden Gebildes aufgebracht und in einem Schema ausgebildet, daß es mit dem Wort-Leitungsschema paßt. Das Gebilde wird trocken unter Benutzung der Abdeckmittelschablone als Maske geätzt. Nachdem die Abdeckmittelschablone entfernt worden ist, wird eine Siliziumoxydschicht 126 mittels einer bekannten Technik zur Abdeckung der gesamten Oberfläche ausgebildet. Ein Abdeckmittel wird wiederum auf der Siliziumoxydschicht 126 ausgebildet und wird in Form eines Schemas ausgeführt, um eine Schablone 188 zu erhalten, die als Bit-Leitungskontaktlochschablone dient. Mittels der Verwendung der Abdeckmittelschablone 188 als Maske werden die Oxydschicht 126, die Polysiliziumlage 106 und die Oxydschicht 124 entfernt, um einen Oberflächenteil des Substrats 101 freizulegen, der dem Kontaktteil entspricht.

Wie in Fig. HL dargestellt, wird, nachdem die Abdeckmittelschablone 188 entfernt worden ist, eine thermische Oxydation ausgeführt, um eine Oxydschicht 127 auf der Oberfläche der Polysiliziumlage 106 auszubilden, die auf der Seitenwandflache des Bit-Leitungskontaktloches ausgebildet ist. In diesem Falle wird, da die Oxydschicht ebenfalls auf der Oberfläche des Substrats 101 ausgebildet wird, die als Bit-Leitungskontaktteil dient, die Oxydschicht durch reaktive Ionenätzung entfernt, um die Oberfläche des Substrats 101 freizulegen. Eine Bit-Leitungsaluminiumlage 112 wird zur Abdeckung der gesamten Oberfläche aufgebracht und wird in Form eines Schemas ausgeführt und geätzt, wodurch ein Bit-Leitungsschema erhalten wird.

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~Ψ3·

In dieser Ausführungsform wird die thermische Oxydationsschicht 110 durch thermische Oxydation ausgebildet (Fig. IiE) Diese Oxydschicht kann jedoch durch CVD od.dgl. ausgebildet werden. In diesem Falle kann, nachdem eine Verunreinigung zur Ausbildung einer Isolationszone 111 (dieser Schritt entspricht dem von Fig. HC) Ionen-implantiert worden ist und die Siliziumoxydschicht mittels einer bekannten Technik in die Rinne eingefüllt worden ist, die Siliziumoxydschicht durch reaktive Ionenätzung geätzt werden, um so eine vorbestimmte Dicke zu erreichen. Eine Polysiliziumlage 105 wird ausgebildet, und die nachfolgenden Schritte sind die gleichen wie die (Schritt für* Schritt gemäß Fig. HF) der Figuren 7A bis IC.

Wie im Zusammenhang mit der Halbleiterspeichereinrichtung der Figuren 7A bis 7C beschrieben, braucht die Isolationsoxydschicht nicht dick zu sein. In diesem Falle kann eine Reihe von Schritten (entsprechend den Schritten der Figuren HD urid HE) zur Ausbildung der Oxydschicht 110 übergangen werden.

In der Einrichtung von Fig. 7 wird die Isolationszone 111 hoher Konzentration durch Ionenimplantation in der Nahe des Bodens der Rinne ausgebildet. Die Zone 111 braucht nicht durch Ionenimplantation ausgebildet zu werden. Zusätzlich ist die Ausbildung der Zone nicht auf den Teil in der Nähe des Bodens der Rinne begrenzt, sondern kann sich zu einer Zone innerhalb eines vorbestimmten Bereiches erstrecken, die den Boden der

Rinne in einer vorbestimmten Tiefe, einschließt. In diesem

Falle weist ein ungeordnetes (Bulk) Substrat eine ρ -Typ Lage und eine darauf angeordnete p-Typ Epitaxiallage auf, wobei die Rinne die drunterliegende ρ -Typ Lage erreicht. Die Zone hoher Konzentration kann weggelassen werden. In diesem Falle kann der Schritt (Fig. HC) zur Ausbildung der Zone hoher Konzentration weggelassen werden.

Wie im Zusammenhang mit der Halbleiterspeichereinrichtung von Fig. 9 beschrieben, kann die η-Typ Zone 109 in der Nähe der

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Seitenwandoberfläche der Rinne ausgebildet werden, in der der Kondensator 103 ausgebildet wird. Ein Verfahren zur Herstellung der Halbleiterspeichereinrichtung, wie sie als fertige Einrichtung in Fig. 9 dargestellt ist, wird unter Bezugnahme auf die Figuren 12A bis 12L beschrieben.

Wie in Fig. 12A dargestellt, wird in der gleichen Weise wie bei der Halbleiterspeichereinrichtung der in den Figuren 7B und 7C dargestellten Ausführungsform eine thermische Oxydschicht 181 an einem Substrat 101 ausgebildet, und eine η -Typ Lage 107 wird durch Ionenimplantation ausgebildet. Eine Siliziumnitridschicht 182 und eine Siliziumoxydschicht 183 werden nacheinander auf der thermischen Oxydschicht 181 aufgebracht. Nachfolgend wird eine matrixartige Abdeckmittelschicht auf der Siliziumoxydschicht 183 ausgebildet und durch lithographische Verfahren in Form eines Schemas ausgebildet, um eine Abdeckmittelschablone 184 zu erhalten. Die mehrlagige Schicht, die aus den Lagen 183, 182 und 181 besteht, wird unter Verwendung der Abdeckmittelschablone 184 geätzt, wodurch die Oberfläche des Substrats 101 teilweise freigelegt wird.

Wie in Fig. 12B dargestellt, werden, nachdem die Abdeckmittelschablone 184 entfernt worden ist, matrixförmige Rinnen mit vorbestimmter Tiefe unter Verwendung der mehrlagigen Schichtschablone (die aus den Schichten 183, 182 und 181 besteht) ausgebildet. Es ist vorteilhaft, daß die sich ergebenden Rinnen mit einer Nitrohydrofluorsaurelosung gewaschen werden. Eine Siliziumoxydschicht 191 wird mittels einer bekannten Technik ausgebildet.

Wie in der Fig. 12C dargestellt, wird die Oxydschicht 191, die auf der gesamten Oberfläche aufgebracht worden ist, durch reaktive Ionenätzung vom Boden der Rinne entfernt. In diesem Fall verbleibt eine Oxydschicht 191 an den Seitenwandoberflachen der Rinne.

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Wie in der Fig. 12D dargestellt, werden durch Verwendung der Oxydschicht 191 und der Lagen 183, 182 und 181 als Masken wieder Rinnen durch reaktive Ionenätzung ausgebildet und mittels einer Nitrohydrofluorsäurelösung gewaschen.

Wie in Fig. 12E dargestellt, wird eine phosphordotierte PoIysiliziumlage 192 auf der gesamten Oberfläche aufgebracht, so daß die Rinnen gefüllt werden. Phosphor deffundiert von der Lage 192 zu den freigelegten Oberflächenteilen des Substrats, die jede Rinne festlegen bzw. bestimmen, wodurch eine n-Typ Zone 109 ausgebildet wird. In diesem Fall dient die Oxydschicht 191 als Diffusionsmaske, so daß eine Seitenwand, die die angehende Kondensatorzone in der Rinne ausschließt nicht in eine η-Typ Zone umgewandelt wird.

Wie in Fig. 12F dargestellt, werden, nachdem die phosphordotierte Polysiliziumlage 192 entfernt worden ist, Rinnen wieder durch reaktive Ionenätzung unter Verwendung der Oxydschicht 191 und der Lagen 183, 182 und 181 als Masken ausgebildet, so daß der Rinnenboden unter der η-Typ Zone 109 angeordnet ist. Es ist von Vorteil, wenn die Rinnen dann wiederum mit der Nitrohydrofluorsäurelösung gewaschen werden.

Wie in Fig. 12G dargestellt, wird, nachdem eine thermische Oxydschicht 150 ausgebildet worden ist, eine ρ -Typ Zone 140 durch Ionenimplantation in der Nähe des Bodens der Rinne ausgebildet. Die Oxydschicht 150 auf der flachen Bodenoberfläche der Rinne wird durch reaktive Ionenätzung entfernt, wodurch die Bodenoberfläche der Rinne, die die Oberfläche des Substrats 101 ist, freigelegt wird.

Wie in Fig. 12H dargestellt, wird, nachdem eine Polysiliziumlage 160 in die Rinne eingefüllt worden ist, die Lage 160 durch reaktive Ionenätzung weggeätzt, so daß die untere Oberfläche der Polysiliziumlage 160 in einer vorbestimmten Höhe angeordnet wird. Danach werden die Siliziumoxydschicht 183

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entfernt. In diesem Fall wird die Oxydschicht 191 ebenfalls entfernt. Nachfolgend wird die Silizxumnitridschicht 182 und die Oxydschicht 181 entfernt. Eine thermische Oxydschicht wird durch thermische Oxydation ausgebildet.

Wie in Fig. 121 dargestellt, wird, nachdem eine Siliziumoxydschicht 123 in der Rinne durch dieselben Schritte (entsprechend der Schritte nach dem Schritt von Fig. 11G) wie in der Einrichtung gemäß den Figuren 7A bis 7C ausgebildet worden ist, die Siliziumoxydschicht 123 durch reaktive Ionenätzung weggeätzt. Die Oxydfilme 123 und 170 auf der oberen Oberfläche des Substrats 101 werden entfernt, wodurch eine im wesentlichen glatte obere Oberfläche erreicht wird. Ein thermischer Oxydfilm 124 wird auf der flachen Oberfläche des Substrats ausgebildet. Eine Abdeckmittelschicht wird ausgebildet und mittels eines lithographischen Verfahrens als Muster oder Schema ausgebildet, wodurch eine Abdeckmittelschablone 193 erhalten wird.

Wie in Fig. 12J dargestellt, wirken Teile der Siliziumoxydschicht 123 und der thermischen Oxydschicht 170, die den Fenstern der Abdeckmittelschablone 193 entsprechen, als Maske. In diesem Fall wird der Teil der Oxydschicht 124, der der Fensterzone entspricht, ebenfalls entfernt. Nachdem die Abdeckmittelschablone 193 entfernt worden ist, wird eine thermische Oxydschicht 125 ausgebildet. Eine Polysiliziumlage wird zur Abdeckung der gesamten Oberfläche der oberen Oberfläche des Substrats 101 ausgebildet, die die Fensterzone einschließt.

Wie in Fig. 12K dargestellt, wird, nachdem eine Abdeckmittelschicht aufgebracht und durch ein lithographisches Verfahren in Form eines Schemas aufgebracht worden ist, um eine Abdeckmittelschablone zu erhalten, die Polysiliziumlage 106 durch Trockenätzung geätzt, um ein Wort-Leitungsschema zu erhalten. Die Abdeckmittelschablone wird dann entfernt. Eine Siliziumoxydschicht 126 wird aufgebracht und in Form eines Schemas

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ausgebildet, um eine Kontaktlochabdeckungsschablone 194 zu erhalten. Durch Verwendung der Schablone 194 als Maske werden die Polysiliziumlage 106 und die Oxydschicht 124 derart anhand eines Schemas ausgebildet, daß der Teil des Substrats, der einem Kontaktloch entspricht, freigelegt wird.

Wie in der Fig. 12L dargestellt, wird, nachdem die Abdeckmittelschablone 194 entfernt worden ist, eine thermische Oxydschicht 127 durch thermische Oxydation auf der Oberfläche der Polysiliziumlage 106 ausgebildet, die die Wandoberfläche des Kontaktloches bestimmt bzw. festlegt. In diesem Falle wird ebenfalls eine Oxydschicht auf der Oberfläche des Substrats 101 ausgebildet, die an das Kontakt loch angrenzt. Diese Oxydschicht wird durch reaktive Ionenätzung entfernt, um die Oberfläche des Substrats 101 freizulegen. Eine Bit-Leitungsaluminiumlage 112 wird auf der gesamten Oberfläche aufgebracht und als Schema (Muster) ausgebildet und geätzt, um ein endgÜl·¹· tiges Bit-Leitungsschema zu erhalten.

In der Halbleiterspeichereinrichtung von Fig. 9 wird die phosphordotierte Polysiliziumlage 192 als eine Verunreinigungsdiffusionsquelle zur Ausbildung der η-Typ Zone 109 des Kondensators 103 verwendet. Es kann jedoch ein Phosphorsilikatglas oder ein Gas wie POCl₂ verwendet werden, oder die η-Typ Zone 109 kann durch Ionenimplantation ausgebildet werden. Eine Abwandlung der in Fig. 9 dargestellten Einrichtung wird unter Bezugnahme auf die Figuren 13A bis 13D beschrieben.

Wie in Fig. 13A dargestellt, werden in der gleichen Weise Wie in den Figuren 12A bis 12L, nachdem eine Rinnenmatrixschablone ausgebildet worden ist, die Seitenwände der Rinnen mit einer Siliziumoxydschicht 191 bedeckt und die flachen Bodenoberflachen (d.h. die Oberfläche des Substrats 101) der Rinnen freigelegt (entsprechend der Darstellung von Fig. 12C).

Wie in Fig. 13B dargestellt, wird, nachdem eine thermische Oxydschicht ausgebildet worden ist, eine η-Typ Zone 109 durch

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Ionenimplantation unter Verwendung der Cxydschicht 191 und der Lagen 181, 182 und 183 als Masken ausgebildet. Die η-Typ Zone 109 ist in der Nähe des Bodens der Rinne angeordnet.

Wie in Fig. 13C dargestellt, werden, nachdem die Oxydschicht 195 durch reaktive Ionenätzung entfernt worden ist, Rinnen unter Verwendung der Oxydschicht 191 und der Lagen 181, 182 und 183 als Masken ausgebildet, so daß die Böden der Rinnen zwischen der η-Typ Zone 109 angeordnet sind. Die Rinnen werden mit der Nitrohydrofluorsaurelösung gewaschen.

Nachdem die Rinnenbandoberfläche oxydiert worden ist, wird eine ρ -Typ Zone 140 (entsprechend dem Schritt von Fig. 12G) ausgebildet, und nachfolgende Schritte werden in der gleichen Weise wie in der Halbleiterspeichereinrichtung von Fig. 9 ausgeführt, wodurch die in Fig. 13D dargestellte fertiggestellte Einrichtung erhalten wird.

Gemäß der Einrichtung von Fig. 9 werden die Lagen 181, 182 und 183 und die Siliziumoxydschicht 191 als Masken verwendet, um zu verhindern, daß die Seitenwandoberfläche mit Ausnahme der Kondensatorzone, in eine η-Typ Zone umgewandelt wird. Wenn jedoch eine Ionenimplantation zur Bedeckung des gesamten Bereiches der Zellen ausgeführt wird, bevor die Lagen 182 und 183 ausgebildet worden sind, wodurch die η-Typ Zone 180 in einer vorbestimmten Tiefe erhalten wird, wo der Kondensator 103 wie in Fig. 10 dargestellt ausgebildet worden ist, können die vorangehend beschriebenen Masken weggelassen werden. Es können dieselben Schritte zur Herstellung der Einrichtung von Fig. 9 verwendet werden.

Gemäß der Halbleiterspeichereinrichtung von Fig. 9 wird die Zellenplatte 160 mit dem Substrat 101 auf dem Boden der Rinne verbunden, braucht aber nicht damit verbunden zu sein. In dem Falle kann der Schritt (Fig. 12G) zur Entfernung der Oxydschicht 150 von der flachen Bodenoberfläche der Rinne durch reaktive Ionenätzung weggelassen werden.

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Eine Technik zur Ausbildung der ρ -Typ Zone 140 ist auf Ionenimplantation in der gleichen Weise wie in der Ausbildung der Isolationszone hoher Konzentration beschränkt, wie sie unter Bezugnahme auf die Halbleiterspeichereinrichtung von Fig. 7A bis 7C beschrieben worden ist. Das Siliziumsubstrat kann ein ungeordnetes (Bulk) Substrat umfassen/ das eine ρ -Typ Lage und ein darauf angeordnete p-Typ Epitaxiallage aufweist, wobei die Rinne derart ausgebildet sein kann, daß sie die ρ -Typ Lage erreicht. Darüber hinaus kann die ρ -Typ Zone 140 weggelassen werden. In diesem Fall wird der Ionenimplantationsschritt (Fig. 12G) zur Ausbildung der ρ -Typ Zone 140 übergangen.

Die vorliegende Erfindung ist beispielhaft anhand der beson*- deren, vorangehend beschriebenen Ausführungsbeispiele dargestellt worden, sie ist aber nicht auf diese beschränkt. In den vorangehend beschriebenen Ausführungsformen ist Polysilizium als ein Material verwendet worden, das durch CVD ausgebildet und oxydiert werden kann, um die Zellenplatte und die Gateelektrode/Wort-Leitung des Übertragungstransistors auszubilden. Ein derartiges Material ist jedoch nicht auf Polysilizium beschränkt, sondern kann auf Molybdän, Wolfram oder eine dätait eingegangene Siliziumverbindung (Silizid) ausgedehnt werden. Das Bit-Leitungsmaterial ist nicht auf Aluminium beschränkt, sondern karai auf ein anderes Metall oder ein Silizid ausgedehnt werden. Unterschiedliche Oxydschichten, die als Isolationsschichten verwendet werden, sind nicht auf die Beispiele begrenzt, sondern können auf PSG, BPSG oder andere Isolationsschichten wie eine Siliziumnitridschicht ausgedehnt werden. Ein Verfahren zur Ausbildung der Isolationsschicht ist nicht auf eine spezielle Technik begrenzt. In den vorangehend beschriebenen Ausführungsformen umfassen die Substrate p-Typ Siliziumsubstrate. Wenn ein η-Typ Substrat verwendet wird, werden Leitfähigkeitstypen der jeweiligen Zonen umgekehrt.

Im Herstellungsprozeß werden Ätzgase wie CF. und als SiO₂~Ätzgase verwendet. Ätzgase wie CF₄, CCl CF,Br werden als Si(PoIy-Si) Ätzgase verwendet.

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-so-

Wie vorangehend beschrieben, kann die Diffusionslage in der Oberflächenlage des Substrats ausgebildet werden, bevor die Rinne oder nachdem das Bit-Leitungskontaktloch ausgebildet worden ist.

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Claims

I3HT

12. Juli 1985 ^: ,

3 5 2 & A 1-

Nippon Telegraph & Telephone Public Corporation, 1-6, Uchisaiwaicho 1-chome, Chiyoda-ku, Tokyo, Japan

Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung

/l. Halbleiterspeichereinrichtung mit Speicherzellen, die je weils an Kreuzungspunkten von in einer Matrixform angeordneten Bit-und Wortleitungen vorgesehen sind, wobei jede der Speicherzellen aus einem einzelnen Transistor mit isoliertem Gate und einem einzelnen Kondensator gebildet ist, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung weiterhin Rinrien umfaßt, die in einem Halbleitersubstrat in Richtung seiner Dicke ausgebildet sind, wobei die Rinnen in einer Matrixform bei deren Betrachtung von oben ausgebildet sind und entsprechende Speicherzellen umgeben, ■ «

daß der Kondensator eine erste isolierende Schicht *^ umfaßt, die längs eines unteren Teils einer Seitenwandoberfläche einer jeden Rinne und in Richtung der picke des Halbleitersubstrats ausgebildet ist, und eine, KOndensatorelektrode, die längs der ersten isolierenden Schicht ausgebildet ist, um wenigstens einen unteren Teil der Rinne zu füllen,

daß der Transistor benachbart zum Kondensator eine das Gate isolierende Schicht, die längs eines oberen Teils der Seitenwandoberflachen der Rinne ausgebildet ist, eine Gateelektrode, die längs der isolierenden Schicht derart ausgebildet ist, daß sie wenigstens einen Bereich eines verbleibenden oberen Teils der Rinne füllt, und die von der Kondensatorelektrode durch eine zweite Isolierschicht

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isoliert ist, und eine Diffusionszone umfaßt, die in einer höheren Oberfläche des Halbleitersubstrats benachbart zur das Gate isolierenden Schicht ausgebildet ist, und

daß die Halbleiterspeichereinrichtung weiterhin zwischen zwei benachbarten Speicherzellen Mittel zum Isolieren der Elemente umfaßt.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Rinne eine erste Rinne umfaßt, die derart ausgebildet ist, daß sie sich längs der höheren Oberfläche des Halbleitersubstrats in Richtung seiner Dicke erstreckt, und eine zweite Rinne, die derart ausgebildet ist, daß sie sich vom Boden der ersten Rinne in Dickenrichtung erstreckt, wobei die zweite Rinne eine geringere Breite als die der ersten Rinne aufweist,

daß die erste Isolationsschicht, die den Kondensator bildet, längs der zweiten Rinne ausgebildet ist,

daß die das Gate isolierende Schicht, die den Transistor bildet, längs der ersten Rinne ausgebildet ist,

daß die Kondensatorelektrode sich in die erste Rinne hineinerstreckt,

daß die Gateelektrode derart ausgebildet ist, um den verbleibenden oberen Teil zu füllen und die Diffusionszone zu umschließen, und

daß die Seitenwandoberflache der ersten Rinne als eine Kanalzone des Transistors dient.

3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß eine Verunreinigungszone in

einem Teil des Halbleitexsübstr&ts ausgebildet ist und die Seitenwandoberflachen der zweiten Rinne bildet, Wobei die Verunreinigungszone von einem Leitfähigkeitstyp ist, der verschieden von dem des HalbleiterSubstrats ist.

4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß eine andere Verunreinigungszone mit einem anderen Leitfähigkeitstyp als dem des Halbleitersubstrats in einem Teil des letzteren ausgebildet ist, das den Boden der ersten Rinne bildet.

5. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die erste und zweite Rinne zwei benachbarten Speicherzellen gemeinsam dient und daß zwei benachbarte Kondensatoren der zwei benachbarten Speicherzellen gemeinsame Kondensatorelektroden auf·*- weisen.

6. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß Mittel zum Isolieren des Elementes in einem Boden der zweiten Rinne ausgebildet sind und eine dritte Isolierschicht umfassen, die eine größere Dicke als die der ersten Isolierschicht, die den Kondensator bildet, aufweist.

7. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Mittel zum Isolieren des Elements eine Verunreinigungs-Halbleiterzone hoheif Kon·¹·* zentration umfaßt, die in einem Teil des Halbleitersubstrats ausgebildet ist, das dem Boden der zweiten Rinne entspricht und den gleichen Leitfähigkeitstyp wie das Halbleitersubstrat aufweist.

8. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das Halbleitersubstrat eine erste Lage umfaßt, die eine Verunreinigung eines ersten

Leitfähigkeitstyps enthält, und eine zweite Lage, die auf der ersten Lage ausgebildet ist und den gleichen Leitfähigkeitstyp wie die erste Lage aufweist und die Störstellen mit geringerer Konzentration als die der ersten Lage aufweist, wobei ein unteres Ende der ersten Isolierschicht, die den Kondensator in der zweiten Rinne bildet, in der ersten Lage ausgebildet ist.

9. Einrichtung nach Anspruch 6, dadurch gekennzeichnet, daß das Mittel zum Isolieren des Elementes weiterhin eine Verunreinigungsdiffusionslage hoher Konzentration umfaßt, die denselben Leitfähigkeitstyp wie das Halbleitersubstrat aufweist, und im Halbleitersubstrat unter der dritten dicken Isolationsschicht ausgebildet ist.

10. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Rinne einen Öffnungsbereich an einem oberen Teil aufweist, der im wesentlichen derselbe wie der an ihrem Boden ist, wobei die erste Isolationsschicht, die den Kondensator bildet, am unteren Teil den Seitenwandoberflachen der Rinne ausgebildet ist,

daß die das Gate isolierende Schicht, die den Transistor bildet, im oberen Teil der Seitenwandoberflache der Rinne ausgebildet ist,

daß die Kondensatorelektrode in das untere Teil der Rinne eingefügt ist,

daß die Gateelektrode, die den Transistor bildet, teilweise auf der zweiten Isolationsschicht ausgebildet ist, die auf der Kondensatorelektrode in kreisförmiger Richtung der Rinne angeordnet ist, um auf diese Weise einen Bereich des verbleibenden oberen Teils der Rinne zu bedecken,

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und daß das andere verbleibende obere Teil der Rittne, das nicht mit der Gateelektrode gefüllt ist, mit einer vierten Isolationsschicht gefüllt ist.

11. Einrichtung nach Anspruch 10, dadurch gekennzeichnet, daß das Mittel zum Isolieren des Elementes in einem Boden der Rinne ausgebildet ist und. eine dritte Isolationsschicht umfaßt, die eine größere Dicke als die der ersten Isolationsschicht aufweist, die den Kondensator bildet.

12. Einrichtung nach Anspruch 10, dadurch gekennzeichnet, daß das Mittel zum Isolieren des Elements eine mit einer hohen Verunreinigungskonzentration versehene Halbleiterzone umfaßt, die in einem 1?eil des Halbleitersubstrats ausgebildet ist, das einem Boden der Rinne entspricht und den gleichen Leitfähigkeitstyp wie das Halbleitersubstrat aufweist.

13. Einrichtung nach Anspruch 10, dadurch gekennzeichnet, daß das Halbleitersubstrat eine erste Lage umfaßt, die Verunreinigungsstellen eines ersten Leitfähigkeitstyps enthält, sowie eine zweite Lage, die auf der ersten Lage ausgebildet ist, die den gleichen Leitfähigkeitstyp wie die erste Lage aufweist und die Störstellen von geringerer Konzentration als die der ersten Lage enthält, wobei ein unteres Ende der ersten Isolationsschicht, die den Kondensator in der Rinne bildet, in der ersten Lage ausgebildet ist.

14. Einrichtung nach Anspruch 11, dadurch gekennzeichnet, daß das Mittel zum Isolieren des Elementes weiterhin eine Diffusionslage mit hoher Verun·^ reinigungskonzentration umfaßt, die den gleichen Leitfähigkeitstyp wie das Halbleitersubstrat aufweist und in dem Halbleitersubstrat unter der dicken dritten Isolierschicht ausgebildet ist.

15. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung, die Speicherzellen umfaßt, die jeweils an Kreuzungspunkten von in einer Matrixform angeordneten Bit- und Wortleitungen vorgesehen sind, wobei jede einen einzelnen Transistor mit isoliertem Gate und einem einzelnen Kondensator enthält, gekennzeichnet durch folgende Schritte:

Ausbildung erster Rinnen in einem Halbleitersubstrat eines Leitfähigkeitstyps in einer Matrixform bei seiner Betrachug von oben derart, daß jede elementenbildende Zone umschlossen wird, in der die Speicherzelle ausgebildet wird;

Ausbildung einer ersten Isolierschicht auf einer inneren Wandoberfläche der ersten Rinne, wobei die erste Isolationsschicht als eine das Gate isolierende Schicht des Transistors dient,

Ausbildung einer ersten leitfähigen Lage auf der ersten Isolationsschicht derart, das die erste Rinne nicht vollständig gefüllt wird, wobei die erste leitfähige Lage als Gateelektrode des Transistors dient;

Ausbildung einer Ätzmaskenschicht zum Abdecken der ersten leitfähigen Lage;

Ausbildung einer zweiten Rinne im Halbleitersubstrat, die sich von einem Boden eines Absatzes bzw. einer Ausnehmung, der durch die Ätzmaskenschicht gebildet bzw. festgelegt wird, durch die erste leitfähige Lage und die erste Isolationsschicht erstreckt;

Ausbildung einer zweiten Isolationsschicht auf einer inneren Wandoberfläche der zweiten Rinne, wobei die zweite Isolationsschicht als ein Element des Kondensators dient;

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Ausbildung einer das Element isolierenden Zone im Halbleitersubstrat in einer Position auf einem Boden der zweite Rinne; und

Ausbildung einer zweiten leitfähigen Lage auf einem Absatz bzw. einer Ausnehmung, der durch die zweite Isolationsschicht bestimmt wird, wobei die zweite leitfähige Lage als Kondensationselektrode des Kondensators dient.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das Halbleitersubstrat ein Substrat umfaßt, das eine Diffusionslage aufweist, die als Source oder Drain des Transistors in einer höheren Oberfläche des Substrats dient, wobei die Rinne derart ausgebildet ist, daß die Diffusionslage umschlossen wird.

17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das Verfahren weiterhin den Schritt zur Ausbildung einer Diffusionslage in einem Zentrum der Rinne aufweist, wobei die Diffusionslage als Source oder Drain dient.

18. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das Verfahren weiterhin folgende Schritte aufweist:

Ausbildung einer Zone mit hoher Verunreinigungskonzehtration auf einem freiliegenden Teil des Halbleitersubstrats, das in der ersten Rinne erscheint, nachdem die erste Rinne ausgebildet worden ist, wobei die Zone mit hoher Verunreinigungskonzentration einen Leitfähigkeits-¹ typ aufweist, der verschieden von dem des einen Leitfähigkeitstyps ist; und

Ausbildung einer verunreinigungs-dotierten Halblöiterzone auf einem freiliegenden Teil des Halbleitersub-

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strats, der in der zweiten Rinne erscheint, nachdem die zweite Rinne ausgebildet worden ist, wobei die verunreinigungs-dotierte Zone einen Leitfähigkeitstyp aufweist, der verschieden von dem des einen Leitfähigkeitstypes ist.

19. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das Halbleitersubstrat des einen Leitfähigkeitstyps eine erste Lage umfaßt, die Störstellen des einen Leitfähigkeitstyps aufweist, und eine zweite Lage, die auf der ersten Lage ausgebildet ist und die Verunreinigungsstellen des gleichen Leitfähigkeitstyps wie die erste Lage aufweist, jedoch mit einer geringeren Konzentration als die erste Lage, wobei der Schritt zur Ausbildung des Mittels zur Isolierung des Elementes den Schritt zur Ausbildung der zweiten Rinne zum Erreichen der zweiten Lage umfaßt.

20. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt zur Ausbildung der das Element isolierenden Zone den Schritt zur Ausbildung einer Halbleiterzone umfaßt, die mit einer hohen Verunreinigungskonzentration desselben Leitfähigkeitstyps wie dem des einen Leitfähigkeitstyps dotiert ist.

21. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt zur Ausbildung der das Element isolierenden Zone den Schritt einer weiteren Ausbildung einer dicken Isolationsschicht umfaßt, die eine größere Dicke als die der ersten Isolationsschicht aufweist.

22. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung, die Speicherzellen umfaßt, die jeweils an Kreuzungspunkten von in einer Matrixform angeordneten Bit- und Wortleitungen vorgesehen sind, wobei jede einen

einzelnen Transistor mit isoliertem Gate und einen einzelnen Kondensator aufweist, gekennzeichnet durch folgende Schritte:

Ausbildung erster Rinnen in einem Halbleitersubstrat eines Leitfähigkeitstyps in einer Matrixform bei seiner Betrachtung von oben derart, daß jede elementbildende Zone umschlossen wird, in der die Speicherzelle ausgebildet wird;

Ausbildung einer ersten Isolationsschicht auf einer inneren Wandoberfläche der ersten Rinne;

Ausbildung einer Ätzmaskenschicht längs der erstell Isolierschicht derart, daß die erste Rinne nicht Vollständig gefüllt wird;

Ausbildung einer zweiten Rinne, die sich von einem Boden eines Absatzes (Ausnehmung), der durch die Xt zmaskenschicht gebildet bzw. bestimmt wird, in Richtung der Dicke des Halbleitersubstrats und durch die erste Isolationsschicht erstreckt,

Ausbildung einer zweiten Isolationsschicht auf einer inneren Wandoberfläche der zweiten Rinne, wobei die zweite Isolationsschicht als ein Element des Kondensators dient;

Ausbildung einer das Element isolierenden Zone auf dem Boden der zweiten Rinne,

Ausbildung einer ersten leitfähigen Lage in einem Absatz (Ausnehmung), der durch die zweite Isolations-¹ schicht bestimmt bzw. festgelegt wird, wobei die erste leitfähige Lage als eine Kondensationselektrode dient;

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Ausbildung einer dritten Isolationsschicht zur Abdekkung eines freigelegten Teils der ersten leitfähigen Lage; und

Ausbildung einer zweiten leitfähigen Lage, die auf der ersten isolierenden Schicht ausgebildet ist und als eine Gateelektrode des Transistors dient.

23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß das Verfahren weiterhin folgende Schritte umfaßt:

Ausbildung einer Verunreinigungshalbleiterzone im Halbleitersubstrat auf einem Boden der ersten Rinne, nachdem die erste Isolationsschicht ausgebildet worden ist, wobei die Verunreinigungshalbleiterzone einen Leitfähigkeitstyp aufweist, der verschieden von dem einen Leitfähigkeitstyp ist; und

Ausbildung einer anderen Verunreinigungshalbleiterzone im Halbleitersubstrat längs einer Seitenwand der ersten Rinne, nachdem die zweite Isolationsschicht in der zweiten Rinne ausgebildet ist, wobei die Verunreinigungshalbleiterzone einen Leitfähigkeitstyp aufweist, der verschieden von dem einen Leitfähigkeitstyp ist.

24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß das Halbleitersubstrat des einen Leitfähigkeitstyps eine erste Lage umfaßt, die Störstellen des einen Leitfähigkeitstyps enthält, und eine zweite Lage, die auf der ersten Lage ausgebildet ist, und die Störstellen des gleichen Leitfähigkeitstyps wie die erste Lage, aber mit einer geringeren Konzentration als die erste Lage, enthält, wobei der Schritt zur Ausbildung der der das Element isolierenden Zone den Schritt zur Ausbildung der zweiten Rinne zum Erreichen der zweiten Lage umfaßt.

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25. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß der Schritt zur Ausbildung der das Element isolierenden Zone den Schritt zur Ausbildung einer Halbleiterzone umfaßt, die mit einer hohen Verunreinigungskonzentration des gleichen Leitfähigkeitstyps dotiert ist, wie dem des einen Leitfähigkeitstyps.

26. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß ein Schritt zur Ausbildung der das Element isolierenden Zone den Schritt zur weiteren Ausbildung einer dicken Isolationsschicht umfaßt/ die eine größere Dicke als die der ersten Isolationsschicht aufweist.

27. Verfahren nach Anspruch 23, dadurch gekenn-¹ zeichnet, daß das Verfahren weiterhin den Schritt zur Ausbildung einer Diffusionsschicht im Zentrum der Rinne umfaßt, wobei die Diffusionslage als Source oder Drain dient.

28. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung, die Speicherzellen umfaßt, die jeweils an den Kreuzungspunkten von in einer Matrixform angeordneten Bit- und Wortleitungen vorgesehen sind, wobei jede einen einzelnen Transistor mit isoliertem Gate und einein Kondensator aufweist, gekennzeichnet durch folgende Schritte:

Ausbildung von Rinnen in einem Halbleitersubstrat eines Leitfähigkeitstyps in einer Matrixform bei seiner Betrachtung von oben derart, daß jede elementenbildende Zone umschlossen wird, in der die Speicherzelle ausgebildet wird,

Ausbildung einer ersten Isolationsschicht auf einer inneren Wandoberfläche der Rinne;

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Ausbildung einer das Element isolierenden Zone in einem Boden der Rinne;

Einfüllen einer ersten leitfähigen Lage in einen unteren Teil der Rinne, wobei die erste leitfähige Lage als ein Element des Kondensators dient;

Ausbildung einer dünnen Isolationsschicht, nachdem die erste Isolationsschicht, die nicht mit der ersten leitfähigen Lage bedeckt ist, aus der Rinne entfernt worden ist;

Einfüllen einer dritten Isolationsschicht in einen vorbestimmten oberen Teil der Rinne; und

Einfüllen einer zweiten leitfähigen Lage in einen oberen Teil der Rinne, der nicht mit der dritten Isolationsschicht ausgefüllt ist, wobei die zweite leitfähige Lage als eine Gateelektrode dient.

29. Verfahren nach Anspruch 28, dadurch gekennzeichnet, daß das Halbleitersubstrat des einen Leitfähigkeitstypes eine erste Lage umfaßt, die Verunreinigungen des einen Leitfähigkeitstyps enthält, und eine zweite Lage, die auf der ersten Lage ausgebildet ist und die denselben Leitfähigkeitstyp wie die erste Lage aufweist, und die eine geringere Verunreinigungskonzentration als die der ersten Lage hat, wobei der Schritt zur Ausbildung der das Element bildenden Zone den Schritt zur Ausbildung der Rinne zum Erreichen der zweiten Lage umfaßt.

30. Verfahren nach Anspruch 28, dadurch gekennzeichnet, daß das Verfahren weiterhin den Schritt zur Ausbildung einer Diffusionslage auf den Seitenoberflächen des Kondensators in der Rinne umfaßt, wobei die

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Diffusionslage einen Leitfähigkeitstyp aufweist, der¹ verschieden von dem des einen Leitfähigkeitstyps ist.

31. Verfahren nach Anspruch 30, dadurch gekennzeichnet, daß der Schritt zur Ausbildung den das Element isolierenden Zone den Schritt zur Ausbildung einer Halbleiterzone umfaßt, die mit einer hohen Veruri^ reinigungskonzentration desselben Leitfähigkeitstyps wie der des einen Leitfähigkeitstyps auf dem Boden der Rinne dotiert ist.

32. Verfahren nach Anspruch 31, dadurch gekennzeichnet, daß der Schritt zur Ausbildung der das Element isolierenden Zone den Schritt zur weiteren Ausbildung einer dicken Isolationsschicht umfaßt, die eine spätere Dicke als die erste Isolationsschicht aufweist;

33. Verfahren nach Anspruch 28, dadurch gekennzeichnet, daß das Verfahren weiterhin den Schritt zur Ausbildung einer Diffusionslage umfaßt, wobei die Diffusionslage als Source oder Drain dient.

34. Verfahren zur Herstellung einer Halbleiterspeicherein-^k richtung, die Speicherzellen umfaßt, die jeweils an Kreuzungspunkten von in einer Matrixform angeordneten Bit- und Wortleitungen vorgesehen sind, wobei jede einen einzelnen Transistor mit isoliertem Gate und einen einzelnen Kondensator aufweist, gekennzeichnet durch folgende Schritte:

Ausbildung erster Rinnen in einem Halbleitersubstrat in einer Matrixform bei seiner Betrachtung von oben deraftv daß jede elementbildende Lage umschlossen wird, in der die Speicherzelle ausgebildet wird;

Ausbildung einer ersten Isolationsschicht auf einer inneren Wandoberfläche der ersten Rinne;

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Ausbildung einer zweiten Rinne derart, daß diese sich vom Boden der ersten Rinne durch die erste Isolationsschicht in Richtung der Dicke des Halbleitersubstrats erstreckt;

Ausbildung einer Verunreinigungshalbleiterzone auf einem freiliegenden Teil des Halbleitersubstrats, das einer inneren Wandoberfläche der zweiten Rinne entspricht, wobei die Verunreinigungshalbleiterzone Verunreinigungen erhält, die einen Leitfähigkeitstyp aufweisen, der verschieden zu dem des einen Leitfähigkeitstyps ist;

Vergrößerung der zweiten Rinne von ihrem Boden aus derart, daß sie sich durch die Verunreinigungshalbleiterzone in Richtung der Dicke des Halbleitersubstrats erstreckt;

Ausbildung einer zweiten Isolationsschicht auf der inneren Wandoberfläche der zweiten Rinne,

Ausbildung einer das Element isolierenden Zone in einem Boden einer zweiten Rinne;

Einfüllen einer ersten leitfähigen Lage in einem unteren Teil der zweiten Rinne;

Ausbildung einer dritten Isolationsschicht in der ersten Rinne, nachdem die erste Isolationsschicht entfernt worden ist, wobei die dritte Isolationsschicht als eine Gate-Isolationsschicht des Transistors dient, um die erste leitfähige Lage zu isolieren; und

Ausbildung einer vierten Isolationsschicht in einem vorbestimmten Absatz (Ausnehmung) von Absätzen (Ausnehmungen), die durch die dritte Isolationsschicht bestimmt

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bzw. festgelegt werde'n, so dais die Rinne mit der vierten

Isolationsschicht nicht vollständig gefülllt wird, wobei die zweite leitfähige Lage als eine Gateelektrode dient»

35. Verfahren nach Anspruch 34, dadurch gekennzeichnet, daß der Schritt zur Ausbildung der das Element isolierenden Zone den Schritt zur Ausbildung einer Halbleiterzone umfaßt, die mit einer großen Verunreinigungskonzentration desselben Leitfahigkeitstyps wie des einen Leitfähigkeitstyps dotiert ist.

36. Verfahren nach Anspruch 34, dadurch gekennzeichnet, daß das Halbleitersubstrat des einen Leitfahigkeitstyps eine erste Lage umfaßt, die Störstellen des einen Leitfahigkeitstyps enthält, und eine zweite Lage, die auf der ersten Lage ausgebildet ist, die denselben Leitfähigkeitstyp aufweist wie die erste Lage und die eine geringere Verunreinigungskonzentration als die erste Lage aufweist, wobei der Schritt zur Ausbildung der das Element isolierenden Zone den Schritt zur Ausbildung der Rinne zum Erreichen der zweiten Lage¹ umfaßt;

37. Verfahren nach Anspruch 34, dadurch gekennzeichnet, daß das Verfahren weiterhin den Schritt zur Ausbildung einer Diffusionslage auf einer Seitenwandoberfläche des Kondensators in der Rinne umfaßt, wobei die Diffusionslage einen Leitfähigkeitstyp aufweist, der verschieden von dem einen Leitfähigkeitstyp ist.

38. Verfahren nach Anspruch 34, dadurch gekennzeichnet, daß der Schritt zur Ausbildung der das Element isolierenden Zone den Schritt zur weiteren Ausbildung einer dicken Isolationsschicht umfaßt, die eine größere Dicke als die erste Isolationsschicht aufweist.

39. Verfahren nach Anspruch 34, dadurch gekennzeichnet, daß das Verfahren weiterhin den Schritt

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zur Ausbildung einer Diffusionslage in einem Zentrum der Rinne umfaßt, wobei die Diffusionslage als eine Source oder ein Drain dient.

40. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung, die Speicherzellen umfaßt, die jeweils an Kreuzungspunkten von in einer Matrixform angeordneten Bit- und Wortleitungen vorgesehen sind, wobei jede einen einzelnen Transistor mit isoliertem Gate und einen einzelnen Kondensator aufweist, gekennzeichnet durch folgende Schritte:

Ausbildung erster Rinnen in einem Halbleitersubstrat eines Leitfähigkeitstyps in einer Matrixform bei seiner Betrachtung von oben derart, daß jede elementbildende Zone umschlossen wird, in der die Speicherzelle ausgebildet wird;

Ausbildung einer ersten Isolationsschicht in einer Seitenwand der ersten Rinne:

Ausbildung einer ersten Verunreinigungshalbleiterzone in dem Halbleitersubstrat in der Nähe des Bodens der ersten Rinne, wobei die Verunreinigungshalbleiterzone einen Leitfähigkeitstyp aufweist, der verschieden von dem einen Leitfähigkeitstyp ist;

Ausbildung einer zweiten Rinne, die sich durch die erste Verunreinigungshalbleiterzone in Richtung der Dicke des Halbleitersubstrats erstreckt;

Ausbildung einer zweiten Isolationsschicht in der zweiten Rinne;

Ausbildung einer das Element isolierenden Zone in einem Boden der zweiten Rinne;

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