DE3801525A1 - Halbleitereinrichtung - Google Patents

Halbleitereinrichtung

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Description

Die Erfindung betrifft eine Halbleitereinrichtung, die eine integrierte Schaltung mit hohem Integrationsgrad (LSI-Schal­ tung) möglich macht.
Eine dynamische Halbleiterspeichereinrichtung ist bereits bekannt. Das in Fig. 1 gezeigte Blockschaltbild zeigt einen Gesamtaufbau einer dynamischen Halbleiterspeichereinrichtung.
Wie in Fig. 1 gezeigt ist, weist eine dynamische Halbleiter­ speichereinrichtung ein Feld mit einer Mehrzahl von als Speicherteil dienender Speicherzellen, einen X-Decoder und einen Y-Decoder, der jeweils mit dem Speicherteil zum Auswählen seiner Adressen gekoppelt ist, ein Eingangsschnittstellenteil mit einem Leseverstärker, der an den Speicherteil angeschlossen ist und einen I/O-Puffer auf. Eine Mehrzahl von als Speicher­ teil dienenden Speicherzellen ist in einem Feld matrixartig an den gegenseitigen Verbindungspunkten der an den X-Decoder angeschlossenen Wortleitungen und an den Y-Decoder ange­ schlossenen Bitleitungen vorgesehen.
Es folgt die Beschreibung der Arbeitsweise. Im Betrieb wird bei Empfang eines von außen zur Verfügung gestellten Reihen-Adres­ sensignals und eines Spaltenadressensignals eine Speicherzelle an einem durch den X-Decoder und Y-Decoder ausgewählten Ver­ bindungspunkt einer einzelnen Wortleitung und einer einzelnen Bitleitung ausgewählt und die Information darin wird gelesen und durch den I/O Schnittstellenteil mit einem Leseverstärker und dem I/O Puffer geschrieben.
Der in Fig. 2A gezeigte Querschnitt zeigt einen Aufbau einer MIS (metal insulator semiconductor) wahlfreien Lese/Schreibspei­ chereinrichtung mit einer Speicherzelle vom 1-Transistor und 1-Kondensator-Typ mit einer Serienschaltung eines MIS-Tran­ sistors und eines Kondensators zum Speichern elektrischer Ladung. Ein in Fig. 2B gezeigter Querschnitt zeigt einen anderen Aufbau einer solchen MIS wahlfreien Lese/Schreib- Speichereinrichtung.
Die in Fig. 2A oder 2B gezeigte MIS-Speichereinrichtung weist folgende Teile auf: Ein Halbleitersubstrat 1, das aus P-Typ einkristallinem Silizium gebildet ist; einen Isolierbereich 2, der aus einem dicken Siliziumoxidfilm oder dgl. gebildet ist; und einer Kondensatoreleketrode 3, die aus polykristallinem Silizium gebildet ist, in welches eine Verunreinigung ein­ diffundiert ist, so daß die Elektrode 3 einen niedrigen Wider­ stand aufweist. Ferner weist die Speichereinrichtung auf: eine Gateelektrode 4 des Transistors, die ebenfalls aus poly­ kristallinem Silizium gebildet ist, in welches eine Verun­ reinigung eindiffundiert ist, so daß die Elektrode 4 einen niedrigen Widerstand aufweist; eine Metalleitung 5 für eine Bitleitung, die aus polykristallinem Silizium, in welches eine Verunreinigung eindiffundiert ist oder aus Aluminium gebildet ist, wobei die Metalleitung 5 an einen dotierten Source/Drain Bereich des Transistors angeschlossen ist; und einer Metall­ leitung 6 für eine Wortleitung, die aus Aluminium oder demselben Material wie die Gateelektrode 4 gebildet ist, wobei die Metalleitung 6 an die Gateelektrode 4 des Transistors angeschlossen ist. Die Speichereinrichtung weist ferner auf: einen aus Siliziumoxid gebildeten dielektrischen Gatefilm 7 des Transistors; einen durch Eindiffundieren einer Arsenverunreini­ gung in das Halbleitersubstrat 1 gebildeten Source/Drain Bereich 8 des Transistors; einen aus Siliziumoxid gebildeten kapazitiven dielektrischen Film 9; einen aus einem Silizium­ oxidfilm zwischen den Metalleitungen gebildeten Isolierfilm 10; einen aus einem Siliziumnitridfilm oder dgl. gebildeten Ober­ flächenschutzfilm 11; eine dotierte Kondensatorelektrode 12, die durch eine eindiffundierte Arsenverunreinigung in dem Halb­ leitersubstrat 1 gebildet ist; und einen dotierten Kanal­ stopper-Bereich 18, der durch eine eindiffundierte Bromver­ unreinigung in das Halbleitersubstrat 1 gebildet ist.
In der herkömmlichen MIS wahlfreien Lese/Schreibspeicherein­ richtung vom 1-Tranistor und 1-Kondensator-Typ, sind der MIS Transistor und der Kondensator zum Speichern von elektrischer Ladung in einer ebenen Anordnung auf dem Halbleitersubstrat 1 vorgesehen, wie in Fig. 2A oder 2B gezeigt ist. In der in Fig. 2A gezeigten Halbleiterspeichereinrichtung wird das Material der Gateelektrode 4 des Transistors ebenfalls als Metalleitung 6 für eine Wortleitung gebraucht.
In der in Fig. 2B gezeigten Halbleiterspeichereinrichtung sind die Gateelektrode 4 des Transistors und die Metalleitung 6 für eine Wortleitung aus unterschiedlichen Materialien gebildet und sind miteinander durch ein Kontaktloch verbunden.
Da der MIS Transistor und der Kondensator zum Speichern der elektrischen Ladung in einer derartigen Halbleiterspeicherein­ richtung in einer Ebene auf dem Halbleitersubstrat 1 angeordnet sind, erhält die durch diesen Transistor und diese Kapazität eingenommene Fläche bereits einen minimalen Grenzwert im Falle einer bekannten 1 Megabit MIS wahlfreien Lese/Schreibspeicher­ einrichtung oder dgl., bei welchen der Integrationsgrad ver­ größert worden ist. Entsprechend ist es schwer, den Inte­ grationsgrad in einer derartigen Einrichtung weiter zu erhöhen.
Ferner weist die aus Aluminium gebildete Metalleitung 5 für eine Bitleitung, wie in Fig. 2A gezeigt ist oder die aus Aluminium gebildete Metalleitung 6 für eine Wortleitung wie in Fig. 2B gezeigt ist, einen ungenügenden Überdeckungsgrad über die Stufen des Kontaktloches auf, wodurch Nachteile erzeugt werden, wie etwa ein Anwachsen des Widerstandswertes der gegen­ seitigen Verbindung oder eines Kontaktwiderstandswertes.
Richardson et al offenbart in IEDM Tech. Dig., Seiten 714-717 (1985) eine Speichereinrichtung vom Vertikaltyp, in der ein Transistor und ein Kondensator vertikal auf der Seitenwand eines Grabens vorgesehen sind. In dieser Speichereinrichtung gibt es jedoch immer noch Platz für Verbesserungen.
Aufgabe der Erfindung ist es daher, eine Halbleiterspeicherein­ richtung mit einer großen durch einen MIS Transistor und einen Kondensator belegten effektiven Fläche zur Verfügung zu stellen, ohne die ebene Fläche des Halbleitersubstrates im Vergleich mit einer oben beschriebenen Halbleitereinrichtung zu vergrößern, wobei der Integrationsgrad weiter erhöht werden soll, und die zuvor beschriebenen Nachteile vermieden werden sollen.
Diese Aufgabe wird durch eine erfindungsgemäße Halbleiter­ speichereinrichtung gelöst, die folgende Merkmale aufweist: ein Halbleitersubstrat mit einer Hauptoberfläche mit einer Insel, einer flachen oberen Oberfläche der Insel, einer Gateelektrode, die um einen oberen Rand der Insel mit einem dazwischen liegen­ den dielektrischen Gatefilm gebilden ist, einer Kondensator­ elektrode, die um die Insel mit einem dazwischen liegenden kapazitiven elektrischen Film gebildet ist und von der damit beigeordneten Gateelektrode in einem Abstand angeordnet ist, und dotierte Source/Drain Bereiche, die auf der oberen Oberfläche der Insel und in einem Bereich zwischen der Gateelektrode und der Kondensatorelektrode der Insel gebildet sind.
Eine weitere erfindungsgemäße Halbleiterspeichereinrichtung weist folgende Merkmale auf: ein Halbleitersubstrat mit einer Hauptoberfläche mit einer Insel, eine flache obere Oberfläche der Insel, eine Gateelektrode, die um einen oberen Rand der lnsel mit einem dazwischen liegenden dielektrischen Gatefilm gebildet ist, und dotierte Source/Drain Bereiche, die an der oberen Oberfläche der Insel und in einem Bereich unter der Gatelektrode der Insel gebildet sind.
Erfindungsgemäß weist eine Speicherzelle eine vertikale Anordnung eines MIS Transistors, der um einen oberen Rand einer Insel eines Halbleitersubstrates gebildet ist und einen Kondensator, der unter dem MIS Transistor mit einem Zwischen­ raum gebildet ist auf, wodurch eine weitere Erhöhung des Integrationsgrades im Vergleich mit einer oben beschriebenen Halbleiterspeichereinrichtung ermöglicht wird.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 ein Blockdiagramm eines Gesamtaufbaues einer typischen dynamischen Halbleiter­ speichereinrichtung
Fig. 2A und 2B Querschnitte durch Halbleiterspeicherein­ richtungen,
Fig. 3 eine Ansicht eines Querschnittsaufbaues eines erfindungsgemäßen Ausführungsbei­ spieles einer Halbleiterspeichereinrich­ tung,
Fig. 4 eine Ansicht eines Querschnittsaufbaues einer Halbleiterspeichereinrichtung entlang einer vertikalen Ebene senkrecht zu Fig. 1,
Fig. 5 eine Draufsicht auf die in Fig. 3 und 4 gezeigte Halbleiterspeichereinrichtung,
Fig. 6 eine perspektivische Ansicht eines Aufbaus einer Speicherzelle der in Fig. 3 gezeig­ ten Halbleiterspeichereinrichtung
Fig. 7 eine Ansicht eines Querschnittsaufbaues eines weiteren erfindungsgemäßen Ausfüh­ rungsbeispiels,
Fig. 8 eine perspektivische Ansicht eines Aufbaus einer Speicherzelle in einem weiteren er­ findungsgemäßen Ausführungsbeispiel,
Fig. 9A-9P Querschnittsansichten zum Veranschaulichen des Herstellungsverfahrens der in Fig. 3 bis 6 gezeigten Halbleiterspeichereinrich­ tung,
Fig. 10A und 10B Querschnitte zum Veranschaulichen des Her­ stellungsverfahrens der in Fig. 7 gezeig­ ten Halbleiterspeichereinrichtung.
Die Fig. 3 bis 6 zeigen ein erfindungsgemäßes Ausführungs­ beispiel einer Halbleiterspeichereinrichtung. Insbesondere zeigt Fig. 3 einen Querschnitt entlang der Linie A-A in Fig. 5 und Fig. 4 zeigt einen Querschnitt entlang der Linie B-B in Fig. 5. In diesen Figuren sind die gleichen Teile wie in den Fig. 2A und 2B mit den gleichen Bezugszeichen bezeichnet.
Im folgenden wird der Aufbau dieses Ausführungsbeispiels be­ schrieben.
Ein Halbleitersubstrat 1 des Ausführungsbeispieles weist eine Hauptoberfläche mit als zylindrische Vorsprünge mit regelmäßi­ gen Zwischenräumen ausgebildeten Inseln auf. Eine in Fig. 6 gezeigte Speicherzelle weist einen MIS Transistor und einen in Serie auf der peripheren Oberfläche einer zylindrischen Insel des Halbleitersubstrates 1 angeordneten Kondensator auf, wobei eine Metalleitung 5 für eine Bitleitung und eine Metalleitung 6 für eine Wortleitung in Verbindung mit der Speicherzelle ausge­ bildet ist.
Insbesondere ist eine flache obere Oberfläche der zylindrischen Insel als ein dotierter Source/Drain Bereich 8 des MIS Tran­ sistors ausgebildet; ein Bodenbereich zwischen den benachbarten zylindrischen Inseln ist als ein Zelle zu Zelle isolierender Bereich 2 ausgebildet; ferner sind eine Gatelelektrode 4 des Transistors und eine Kondensatorelektrode 3 in Form eines Ringes um die äußere Wand der zylindrischen Insel mit einem dazwischen liegenden dielektrischen Gatefilm 7 bzw. einem dazwischen liegenden kapazitiven dielektrischen Film 9 ausge­ bildet.
Die Metalleitung 5 für eine Bitleitung ist in direktem Kontakt mit dem dotierten Source/Drain Bereich 8 des MIS Transistors an der flachen oberen Oberfläche der zylindrischen Insel, wobei ein Kontaktloch nicht verwendet wird, wie in Fig. 3 und 4 gezeigt ist.
Da die Gateelektrode 4 des Transistors ferner als die Metall­ leitung 6 für eine Wortleitung auf gleiche Weise wie in dem Aufbau der oben beschriebenen Halbleiterspeichereinrichtung wie in Fig. 2A gezeigt ist, benutzt wird, sind die Gate­ elektroden 4 der Transistoren der in einer Reihe senkrecht zu der Metalleitung 5 für eine Bitleitung geordneten Speicher­ zellen durch eine Metalleitung 6 für eine Wortleitung ver­ bunden.
Da der MIS Transistor und der Kondensator vertikal in demselben ebenen Bereich vorgesehen sind, ergibt sich daraus, daß ein höherer Integrationsgrad möglich wird.
Fig. 7 ist eine Ansicht des Querschnittsaufbaus eines weiteren erfindungsgemäßen Ausführungsbeispiels. Dieses Ausführungsbei­ spiel weist einen Aufbau auf, in welchem eine ringförmige Kon­ densatorelektrode 3 um jede zylindrische Insel nicht als dünne Platte ausgebildet ist, sondern die Furche zwischen den benach­ barten zylindrischen Inseln ausfüllt. Dieses Ausführungsbei­ spiel erzielt den gleichen Effekt wie in dem zuvor beschriebe­ nen Ausführungsbeispiel, da eine Oberfläche der Kondensator­ elektrode 3 wie ein Ring um die periphere Wand einer zylindri­ schen Insel des Halbleitersubstrates 1 gebildet ist.
Fig. 8 zeigt eine perspektivische Ansicht eines Aufbaues einer Speicherzelle in einem weiteren Ausführungsbeispiel der Erfin­ dung.
In diesem in Fig. 8 gezeigten Ausführungsbeispiel, weist jede Insel des Halbleitersubstrates 1 eine pyramidenartige Form mit einem flachen Oberteil, d.h. einen trapezförmigen Querschnitt entlang einer im rechten Winkel zur Bodenoberfläche des Substrates 1 genommenen Linie auf. Dieses Ausführungsbeispiel erreicht ebenfalls einen hohen Integrationsgrad, obwohl der Integrationsgrad im Vergleich mit dem Fall, daß zylindrische Inseln verwendet werden, wegen der schrägen Seitenwände jeder Insel etwas kleiner geworden ist.
Wie zuvor beschrieben, beanspruchen im Vergleich mit der oben beschriebenen Einrichtung die Gatelektrode des MIS Transistors und die Kapazitätselektrode einen verkleinerten Bereich in einem ebenen Bereich des Halbleitersubstrates und ein hoher Integrationsgrad kann erhalten werden. Da ferner in Metallei­ tungen keine Pegeldifferenzen existieren, können die Probleme bei der Deckfähigkeit der Metalleitungen und den Widerstands­ werten der Leitungen und den Verbindungen gelöst werden und die Zuverlässigkeit der Einrichtung kann verbessert werden.
Im folgenden wird ein Herstellungsverfahren für die in den Fig. 3 bis 6 gezeigte Halbleiterspeichereinrichtung beschrie­ ben.
Zuerst wird ein einkristallines Silizium P-Substrat 1 zur Ver­ fügung gestellt und ein dünner Siliziumoxidfilm 14 durch thermische Oxidation auf der Oberfläche des Substrates erzeugt. Ein Siliziumnitridfilm 15 wird auf dem Siliziumoxidfilm 14 durch chemisches Aufdampfen gebildet und ein dicker Silizium­ oxidfilm 13 wird ferner darauf durch chemisches Aufdampfen gebildet. Die Siliziumoxidfilme 13 und 14 und der Silizium­ nitridfilm 15 werden in vorher bestimmten Bereichen, in denen Furchen in das Substrat 1 eingeschnitten werden sollen, durch einen photolithographischen Prozess, wie in Fig. 9A gezeigt ist, entfernt. Der gemusterte Siliziumoxidfilm 13 dient als eine Ätzmaske zum Bilden der hervorstehenden Inseln auf dem einkristallinen Siliziumsubstrat 1.
Anisotropes Ätzen wie etwa reaktives Ionenätzen wird auf das einkristalline Siliziumsubstrat unter Verwendung des Silizium­ oxidfilmes 13 als Maske angewendet, wodurch Furchen gebildet werden. Im folgenden werden die ungeschützten Bereiche, nämlich die Furchen des einkristallinen Siliziumsubstrates 1 zum Bilden eines dünnen Siliziumoxidfilmes 14 thermisch oxidiert. Danach wird ein Siliziumnitridfilm über der gesamten freien Oberfläche durch chemisches Aufdampfen gebildet und dann wird ein freier dicker Siliziumoxidfilm 13 über den Siliziumnitridfilm gebildet, wie in Fig. 9B gezeigt ist.
Als nächstes wird eine anisotrope Ätzung, wie z.B. eine Ionen­ ätzung vertikal ausgeführt, so daß Siliziumoxidfilmteile an den Seitenwänden der entsprechenden Furchen zurückbleiben, wie in Fig. 9C gezeigt ist, weil diese Teile aufgrund ihrer großen Dicke in der vertikalen Richtung nicht weggeätzt werden. Dann wird As in die ungeschützte Bodenoberfläche der Furchen in dem einkristallinen Siliziumsubstrat durch schräg auftreffende Ionenimplantation implantiert, wie in Fig. 9C gezeigt ist, wo­ durch dotierte Source/Drain Bereiche 8 gebildet werden. Als nächstes wird eine auf die Bodenbereiche der Furchen in dem Siliziumsubstrat 1 angewandte anisotrope Ätzung durchgeführt, wie in Fig. 9D gezeigt ist und dann wird eine isotrope Plasma­ ätzung unter Verwendung von Freongas darauf ausgeführt zum Ver­ größern der Furchen in horizontaler Richtung, wie in Fig. 9E gezeigt ist. Diese isotrope Plasmaätzung wird so gesteuert, daß die Seitenwand jeder Furche, auf der der Siliziumoxidfilm 13 verbleibt in Übereinstimmung mit der Seitenwand der betref­ fenden horizontal in das Siliziumsubstrat zu verbreiternden Furche ausgerichtet wird. Ferner ist in Fig. 9E die Implan­ tation von As in das Siliziumsubstrat 1 durch schräg auftref­ fende Ionenimplantationen gezeigt, wodurch eine dotierte Kondensatorelektrode 12 gebildet wird.
Als nächstes wird eine nasse chemische Ätzung zum Entfernen des Siliziumoxidfilmes 13 ausgeführt und danach wird die unge­ schützte Oberfläche des unteren Teils der Furche in dem Siliziumsubstrat 1 zum Bilden eines dünnen Siliziumoxidfilmes 14 thermisch oxidiert. Dann wird eine Plasmaätzung unter Ver­ wendung von Freongas zum Entfernen des Siliziumnitridfilmes 15 ausgeführt und ein dünner Siliziumnitridfilm 15 wird erneut auf der gesamten freien Oberfläche des Substrates durch chemisches Aufdampfen gebildet. Ferner wird ein dicker Siliziumoxidfilm 13 auf dem Siliziumnitridfilm 15 durch chemisches Aufdampfen gebildet, wie in Fig. 9F gezeigt ist.
Eine anisotrope Ätzung, wie z.B. reaktive Ionenätzung wird ausgeführt, wodurch nur an der Seitenwand der Furche ein Siliziumoxidfilmteil zurückbleibt, wie in Fig. 9G gezeigt ist. Als nächstes wird Brom B vertikal (unter einem Winkel von 0°) in den Bodenbereich der Furche zum Bilden eines dotierten Bereiches 18 als Kanalstopper implantiert. Danach wird eine nasse chemische Ätzung ausgeführt zum Entfernen des Silizium­ oxidfilms 13, und ein dicker Siliziumoxidfilm 2 wird durch thermische Oxidation gebildet. Dieser Siliziumoxidfilm 2 dient als ein Isolierbereich 2, wie in Fig. 9H gezeigt ist.
Im nächsten Schritt wird der Siliziumnitridfilm 15 entfernt und dann wird der Siliziumoxidfilm 14 entfernt. Ein Siliziumoxid­ film wird durch thermische Oxidation zum kapazitiven dielektri­ schen Film 9 gebildet und leitendes polykristallines Silizium wird zur Kondensatorelektrode 3 gebildet. Ein Siliziumoxidfilm 13 wird durch chemisches Aufdampfen zum Füllen der Furche ange­ bracht. Als nächstes wird der oben angegebene Siliziumoxidfilm 13 durch eine Zurückätzmethode auf eine Tiefe geätzt, die die des Source/Drain Bereiches 8 hat, wie in Fig. 9I gezeigt ist.
Dann wird das ungeschützte polykristralline Silizium 3 durch eine Plasmaätzung unter Verwendung von Freongas geätzt, wodurch eine Kondensatorelektrode 3 gebildet wird, wie in Fig. 9J gezeigt ist.
Die nachfolgenden Schritte werden unter getrennter Bezugnahme auf die Schnitte entlang der Linien A-A und B-B in Fig. 5 beschrieben. Der vertiefte Teil der Kondensatorelektrode 3 in der in Fig. 9J gezeigten Furche wird mit einem Siliziumoxid­ film 16 aus einem Füllglas SOG (Spin on Glass) gefüllt. Der ungeschützte Teil des Siliziumoxidfilms 14 wird durch nasses chemisches Ätzen entfernt und ein Siliziumoxidfilm 7, der einen dielektrischen Gatefilm bilden soll, wird durch thermische Oxidation gebildet. Leitendes polykristallines Silizium, das eine Gateelektrode 4 und eine Leitung 6 für eine Wortleitung bilden soll, wird auf dem Siliziumoxidfilm durch chemisches Aufdampfen gebildet. Das polykristalline Silizium 4 wird durch ein Vielschichtlackverfahren strukturiert. Fig. 9K zeigt einen Schnitt entlang der Linie A-A und Fig. 9L zeigt einen Schnitt entlang der Linie B-B in Fig. 5. Diese Figuren zeigen einen Zustand, in dem eine Widerstandsschicht 17 strukturiert wird. Als nächstes wird eine anisotrope Ätzung auf das polykristalli­ ne Silizium zum Strukturieren der Leitung für eine Wortleitung angewendet.
Ein Siliziumoxidfilm 13 wird dann durch chemisches Aufdampfen zum Füllen der Furche angelagert und der Siliziumoxidfilm 13 wird durch eine Zurückätzmethode auf das Niveau der oberen Oberfläche der Insel des Siliziumsubstrates 1 geätzt. Dieser Zustand ist in den Fig. 9M und 9N gezeigt, welche die ent­ sprechenden Schnitte entlang der Linien A-A bzw. B-B darstellen.
Als nächstes wird eine Plasmaätzung unter Verwendung von Freongas auf das ungeschützte polykristalline Silizium 4 angewendet und die vertieften Bereiche in den Gräben werden mit einem Siliziumoxidfilm 16 aus SOG gefüllt. Ferner wird As in die ungeschützte Oberfläche des Siliziumsubstrates 1 zum Bilden eines Source/Drain Bereiches 8 implantiert, wie in den Fig. 9Q und 9P als Schnitte entlang A-A bzw. B-B gezeigt ist.
Als nächstes wird eine Metalleitung 5 für eine Bitleitung durch Aluminium gebildet und schließlich wird ein Oberflächenschutz­ film 11 aus Siliziumnitrid über der gesamten Oberfläche vorgesehen, wie in den Fig. 3 und 4 als Schnitte entlang A-A bzw. B-B dargestellt ist. Somit ist eine Halbleiterspeicherein­ richtung mit dem in Fig. 6 gezeigten Aufbau fertig hergestellt.
Es folgt die Beschreibung eines Herstellungsprozesses für eine Halbleiterspeichereinrichtung mit dem in Fig. 7 gezeigten Aufbau, bei dem die Kondensatorelektrode 3 nicht als Platte ausgebildet ist, sondern in der Furche abgesenkt liegt. In dem in Fig. 9I gezeigten Schritt, wird zum Bilden der Kondensator­ elektrode S leitendes polykristallines Silizium in großer Dicke angeordnet, wie in Fig. 10A gezeigt ist und das polykristalline Silizium 3 wird durch eine Zurückätzmethode auf eine Tiefe des Source/Drain Bereiches 8 geätzt. Dann wird das polykristalline Silizium 3 thermisch oxidiert, wie in Fig. 10B gezeigt ist. Die darauffolgenden Schritte zum Bilden der Gateelektrode 4 usw. sind dieselben, wie die in den Fig. 9K bis 9P gezeigten. Der Herstellungs­ prozess für den in Fig. 7 gezeigten Aufbau weist eine kleinere Anzahl an Schritten auf im Vergleich mit dem für den in den Fig. 3 und 4 gezeigten Aufbau.

Claims (5)

1. Halbleitereinrichtung, dadurch gekennzeichnet, daß ein Halbleitersubstrat (1) eine Hauptoberfläche mit einer Insel aufweist, wobei die obere Oberfläche der Insel flach ist, eine Gate-Elektrode (4) um einen oberen Rand der Insel mit einem dazwischen liegenden dielektrischen Film (7) gebildet ist, eine Kondensatorelektrode (3) um die Insel mit einem dazwischen liegenden dielektrischen Film (9) gebildet ist und von der bei­ geordneten Gateelektrode (4) in einem Abstand gehalten wird, und dotierte Source/Drain Bereiche (8) auf der oberen Oberfläche der Insel und in einem Bereich zwischen der Gateelektrode (4) und der Kondensatorelektrode (3) der Insel gebildet sind.
2. Halbleitereinrichtung, dadurch gekennzeichnet, daß ein Halbleitersubstrat (1) eine Hauptoberfläche mit einer Insel aufweist, wobei die obere Oberfläche der Insel flach ist, eine Gateelektrode (4) um einen oberen Rand der Insel mit einem dazwischen liegenden dielektrischen Film (7) gebildet ist, und dotierte Source/Drain Bereiche (8) auf der oberen Oberfläche der Insel und in einem Bereich unter der Gateelektrode (4) der Insel gebildet sind.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Insel eine zylindrische Form und die Gateelektrode (4) eine ringförmige Form aufweist.
4. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß die Insel die Form eine Prismas aufweist.
5. Halbleitereinrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Insel die Form eines Kegelstumpfes aufweist.
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