DE3688694T2 - Rillenartiger Kondensator und DRAM-Speicherzelle. - Google Patents

Rillenartiger Kondensator und DRAM-Speicherzelle.

Info

Publication number
DE3688694T2
DE3688694T2 DE86402222T DE3688694T DE3688694T2 DE 3688694 T2 DE3688694 T2 DE 3688694T2 DE 86402222 T DE86402222 T DE 86402222T DE 3688694 T DE3688694 T DE 3688694T DE 3688694 T2 DE3688694 T2 DE 3688694T2
Authority
DE
Germany
Prior art keywords
substrate
trench
region
capacitor
conductive plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE86402222T
Other languages
English (en)
Other versions
DE3688694D1 (de
Inventor
Tsiu C Chan
Yu-Pin Han
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics Inc filed Critical SGS Thomson Microelectronics Inc
Publication of DE3688694D1 publication Critical patent/DE3688694D1/de
Application granted granted Critical
Publication of DE3688694T2 publication Critical patent/DE3688694T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

  • Die Erfindung betrifft die Herstellung von vertikalen Kapazitäten bzw. Kondensatoren, die in der Wand eines Grabens ausgebildet werden, der sich in ein Substrat erstreckt.
  • Die Verwendung von Kapazitäten bzw. Kondensatoren in Gräben zur Einsparung von Platz in integrierten Schaltkreisen ist über einige Jahre studiert worden. Eine angemessene Zusammenfassung ist in einem Artikel von K. Minegishi et al. mit dem Titel "A submicron CMOS Megabit Level Dynamic RAN Technology Using Doped Face Trench Capacitor Cell", IEDM '83.
  • Ebenso wird auf die WO-A-8103241 Bezug genommen, welche ein dynamisches RAN offenbart, das Grabenkondensatoren bzw. -kapazitäten verwendet.
  • Die Technik hat lange nach praktikablen Verfahren zur Platzeinsparung in DRAMs und anderen integrierten Schaltkreisen gesucht, die Kondensatoren bzw. Kapazitäten anwenden, indem die Kondensatoren bzw. Kapazitäten vertikal orientiert werden. Es gab bemerkenswerte praktische Schwierigkeiten, die die Umsetzung dieses Vorschlages behinderten, wovon Probleme beinhaltet sind, die mit der Ausbeute verbunden sind und sich auf Kurzschlüsse durch das Beziehen, was notwendigerweise eine dünne und relativ irregulär isolierende Oxidisolation ist, und ebenfalls auf Probleme, die mit der Kondensatorentladung durch parasitäre Kanäle verbunden ist, die durch das Substrat (nicht notwendigerweise an der Oberfläche) gebildet sind, die dazu tendieren, Grabenkondensatoren bzw. -kapazitäten zu entladen. Diese Erfindung ist auf ein verbessertes Verfahren zur Ausbildung von Grabenkondensatoren gerichtet, das die zuvor aufgezeigten Probleme reduziert.
  • Gemäß einem Aspekt der Erfindung wird ein Verfahren zur Herstellung von Grabenkondensatoren bzw. -kapazitäten in einem integrierten Schaltkreis, der mehrere Schaltungselemente enthält, zur Verfügung gestellt, die in einem Halbleitersubstrat ausgebildet werden, das vom Substratleitfähigkeitstyp ist, mit den folgenden Schritten:
  • Eine schützende Schicht bzw. Lage wird auf dem Substrat ausgebildet;
  • eine Implantationsöffnung, die erste und zweite Öffnungsabmessungen entlang erster und zweiter Achsen in dem Substrat aufweist, wird in einem vorbestimmten Bereich in den Substratabmessungen entlang der ersten und zweiten Achse durch die schützende Schicht zu dem bzw. in das Substrat geschnitten bzw. ausgebildet;
  • eine vorbestimmte Ionendosis von einem Leitfähigkeitstyp, die entgegengesetzt zu dem Substratleitfähigkeitstyp ist, wird implantiert;
  • die Ionendosis wird durch Erhitzen des Substrates auf eine vorbestimmte Temperatur über eine vorbestimmte Zeit in das Substrat eindiffundiert, so daß sich eine wesentliche Konzentration bzw. Anreicherung der Ionen des entgegengesetzten Leitfähigkeitstyps eine vorbestimmte Entfernung von der implantierten Öffnung erstreckt, wodurch der Teil der Ionendosis, der sich in das Substrat unterhalb eines vorbestimmten Plattenkondensatorbereichs bzw. Plattenkapazitätsbereichs erstreckt, einen leitenden Plattenbereich ausbildet, der sich abwärts entlang einer dritten Achse in das Substrat erstreckt, und erste, zweite und dritte Plattenabmessungen entlang der ersten, zweiten und dritten Achse aufweist;
  • durch die Implantationsöffnung wird ein Graben in das Substrat geschnitten bzw. ausgebildet, wobei eine Grabenwand an der Oberfläche des Grabens ausgebildet wird, der sich in das Substrat durch den leitenden Plattenbereich mit einer Wandfläche erstreckt, die eine Wandlänge aufweist, die größer ist als die erste Plattenabmessung entlang der ersten Achse und eine Wandtiefe größer als die dritte Plattenabmessung entlang der dritten Achse aufweist;
  • eine Wandschicht aus Siliziumdioxid wird auf der Grabenwand benachbart zu dem leitenden Plattenbereich und sich entlang der Grabenwand über dem leitenden Plattenbereich erstreckend aufgewachsen;
  • der Graben wird mit einem polykristallinen Siliziumfilmmaterial, das stark mit einem Grabendotiermittelmaterial des gleichen Leitfähigkeitstyps wie dem Substratleitfähigkeitstyp dotiert ist, gefüllt, und das die Fähigkeit aufweist, durch dünne Schichten aus Siliziumdioxid hindurchzudiffundieren; und
  • das Substrat wird über eine vorbestimmte Zeit auf eine vorbestimmte Temperatur aufgeheizt, ausreichend um eine vorbestimmte Menge des Grabendotiermittelmaterials durch die Wandschicht aus Siliziumdioxid zu diffundieren, um einen diffundierten Kanalendbereich auszubilden, der über den leitenden Plattenbereich in dem Teil des Siliziumsubstrats angeordnet ist, der an die Grabenwand anstößt und außerhalb der ersten und zweiten Plattenabmessung ist, wodurch ein Parallelplattenkondensator bzw. eine Parallelplattenkapazität ausgebildet wird, deren eine Platte aus dem leitenden Plattenbereich besteht und dessen andere Platte durch das stark dotierte polykristalline Füllmaterial ausgebildet ist, welcher Kondensator bzw. welche Kapazität durch die Wirkung des diffundierten Kanalendbereichs eine verbesserte Entladungsresistenz aufweist.
  • Gemäß einem anderen Aspekt der Erfindung wird eine integrierte Speicherschaltung zur Verfügung gestellt, die Eingabe-/Ausgabeeinrichtungen zum Verarbeiten von Speicheradressen und Daten durch Lesen und Schreiben von Daten in ausgewählte Speicherzellen in einer Speichermatrix aufweist, die mehrere Speicherzellen aufweist, die jeweils einen vertikalen Kondensator bzw. eine vertikale Kapazität zum Speichern eines vorbestimmten Spannungsniveaus und einen Transistor, zum Einrichten eines leitfähigen Pfades zwischen der Kapazität bzw. dem Kondensator und der Eingabe-/Ausgabeeinrichtung aufweisen, worin
  • der vertikale Kondensator bzw. die vertikale Kapazität eine erste leitfähige Platte bzw. Fläche aufweist, die mit einem N-Typ-Dotiermittel dotiert ist, die sich abwärts in ein Silizium-Halbleitersubstrat erstreckt und an einer Kante eines Grabens angeordnet ist, der in das Substrat geschnitten bzw. ausgebildet ist,
  • auf der Oberfläche des Grabens eine isolierende Schicht aus Siliziumdioxid ausgebildet ist und sich über die erste leitfähige Platte bzw. Fläche erstreckt;
  • sich eine zweite leitfähige Fläche bzw. Platte über die erste leitfähige Platte bzw. Fläche und jenseits davon erstreckt und aus polykristallinem Silizium hergestellt ist;
  • und mit Mitteln zum Anschließen der ersten leitfähigen Platte bzw. Fläche an Erde bzw. Masse, dadurch gekennzeichnet, daß das polykristalline Silizium, das die zweite leitfähige Platte bzw. Fläche ausbildet, mit einem P-Typ- Dotiermittel dotiert ist, das dazu in der Lage ist, durch eine dünne Schicht aus Siliziumdioxid zu diffundieren;
  • und daß die Kapazität bzw. der Kondensator eine diffundierte Schicht bzw. Lage aus dem P-Typ-Dotiermittel aufweist, das sich über die erste leitfähige Platte bzw. Fläche in das Substrat und benachbart zu der Oberfläche erstreckt.
  • Die Erfindung bezieht sich folglich auf einen verbesserten Herstellungsprozeß für integrierte Schaltungen für Grabenkondensator- bzw. -kapazitätsherstellungen, wie im Anspruch 1 definiert, in welchem der Boden des Grabens eine effektive Feldimplantation erhält, um die Entladung der Kapazität bzw. des Kondensators durch Diffusion einer Verunreinigung durch eine Oxidbeschichtungsauskleidung der Wände des Grabens zu verhindern, und in welchem die ausgebildete Kapazität bzw. der ausgebildete Kondensator die Eigenschaft aufweist, Kurzschlüssen über dünnen Löchern bzw. Nadellöchern in der Isolation zu widerstehen.
  • Ein Merkmal der Erfindung ist die Verwendung des verbesserten Kondensators bzw. der verbesserten Kapazität in einer kompakten Ein-Transistor-/Ein-Kondensator-Speicherzelle.
  • Zum besseren Verständnis der vorliegenden Erfindung und um zu zeigen, wie dieselbe in die Tat umgesetzt werden könnte, wird nun beispielhaft auf die anliegenden Darstellungen Bezug genommen, in welchen:
  • Fig. 1 eine Ansicht von oben auf einen Abschnitt einer integrierten Schaltung darstellt, die gemäß der Erfindung aufgebaute Kondensatoren bzw. Kapazitäten enthält.
  • Fig. 2 einen Querschnitt einer Ausführungsform der Erfindung darstellt;
  • Fig. 3 einen Querschnitt einer unterschiedlichen Ansicht der in Fig. 1 gezeigten Elemente darstellt;
  • Fig. 4a und 4b Zwischenschritte bei der Herstellung eines Kondensators bzw. einer Kapazität der Erfindung darstellen.
  • Es wird nun bezugnehmend auf Fig. 1 eine Ansicht eines Abschnitts von einem Abschnitt einer DRAM-Speicheranordnung von oben gezeigt, die Zellen mit einem Transistor und einer Kapazität bzw. einem Kondensator aufweist, die gemäß der Erfindung aufgebaut sind. Drei "Inseln", auf die durch die Bezugszeichen 92, 94 und 96 Bezug genommen wird, sind in einem "See" aus Polysilizium, angedeutet durch das Bezugszeichen 112, angeordnet, wobei jede Insel durch eine Schicht bzw. Lage aus Siliziumoxid 111 umgeben ist. Die Erfindung ist auf die Ausbildung kompakter Kapazitäten bzw. Kondensatoren ausgerichtet, die gegenüber Nadellochkurzschlüssen bzw. Kurzschlüssen durch kleine Löcher und exzessive Entladung resistent sind. Die hervorzuhebenden Schaltungselemente, die auf jeder Insel angeordnet sind, sind ein Paar von Transistoren 102 und 104, die sich eine gemeinsame Drain 106 teilen und jeweils eine separate Source 105 aufweisen. Jede Source ist an einen Kondensator 117 angeschlossen, der eine erste Platte 114, die vertikal in dem Substrat ausgebildet ist, und eine Erdungs- bzw. Masseplatte aufweist, welche durch Polysilizium 112 ausgebildet ist. Die Drain 106 wird an eine Metallspaltenleitung angeschlossen, die zum bessern Verständnis aus der Darstellung weggelassen ist, wie es die Reihenleitung ist, die eine Spannung an eine oder mehrere Speicherzellen anlegt. Üblicherweise wird eine Reihenleitung sämtliche der Zellen an der Reihe schalten bzw. freigeben, von denen auf eine oder mehrere für Daten zugegriffen wird und von denen sämtliche aufgefrischt werden. Anschlüsse zu den Transistoren und einem darauf gelegten bzw. aufgetragenen Oxid 111 über Sources 105 sind weggelassen, um in der Darstellung eine größere Klarheit zur Verfügung zu stellen.
  • Bezugnehmend auf Fig. 2 wird nun ein Querschnitt entlang der Line 2-2 gemäß Fig. 1 gezeigt. Dieser Querschnitt erstreckt sich durch die Inseln 92 und 94, die durch einen Graben 120 in dem Zentrum der Darstellung getrennt sind. Die gleichen zwei Transistoren 102 und 104 in jeder Insel, die in dem Substrat 101 ausgebildet sind, sind mit Kondensatorplatten 114 auf jeder Seite des Grabens 120 gezeigt. Der Graben 120 ist mit dem Oxid 111 ausgekleidet, welches sich auch über die Source 105 und das obere der Kondensatorplatte 114 erstreckt. Der Graben 120 ist mit Polysilizium 112 gefüllt, welches stark dotiert ist, was durch das P&spplus;&spplus;-Symbol angedeutet ist. Das Polysilizium wird durch ein Feldoxid 115 geschützt. Zwei Kapazitäten bzw. Kondensatoren, auf die durch das gemeinsame Bezugszeichen 117 Bezug genommen ist, sind ausgebildet, wobei sie sich das Polysilizium 112 als eine gemeinsame Erdungsplatte bzw. Masseplatte teilen und eine Oxidisolation 111 an jeder Seite des Polysiliziums 112 aufweisen. Die zwei inneren Platten 114 vervollständigen die Struktur des bzw. der Kondensatoren 117. Die Platten 114 sind elektrisch durch gemeinsames Dotieren an Sources 105 angeschlossen.
  • Es gibt ein weiteres Element in dem Querschnitt, das durch das Bezugszeichen 121 angedeutet ist, das einen dotierten Bereich aufweist, der die gleiche Polarität wie die Dotierung in dem Graben 120 aufweist und den Graben 120 nicht nur in der Ebene umgibt, die in dem Querschnitt gezeigt ist, sondern auf der Oberfläche des "Sees" aus Polysilizium, das sich um und gegenüber jeder Insel erstreckt, die oberhalb und unterhalb der Ebene nach Fig. 2 ist. Der dotierte Bereich 121 ist nicht als sich in die Platten 114 der Kondensatoren 117 erstreckend dargestellt, weil die Dotierungsmenge nicht ausreicht, um den Verunreinigungstyp der Platten 114 zu ändern. Die Konzentration an der Kante des Oxids 111 ist lediglich leicht verringert.
  • Eine andere Seitenansicht der Anordnung von Inseln, die in Fig. 1 gezeigt sind, wobei entlang der Linie 3-3 in Fig. 1 geschaut wird, wird in Fig. 3 gezeigt. Dort ist der Schnitt durch eine der Platten 114 in der Insel 96 und durch das Gate 103 der Insel 94 genommen, wobei der Boden der Source 105, die Platte 114 selbst, das Oxid 111, das auf jeder Seite der Inseln 94 und 96 ausgebildet ist und sich in den Graben herab erstreckt, gezeigt wird. Es ist festzuhalten, daß der Bereich 121 nur als sich abwärts zu der Kondensatorplatte 114 in der Insel 96 erstreckend gezeigt ist, sich jedoch aufwärts zu dem Gateoxid 109 in der Insel 94 erstreckt. Dieser Bereich 121 dient für eine äquivalente Funktion zu einem üblichen Feldimplantat, in dem die Schwelle zur Ausbildung von parasitären Kanälen angehoben wird. Diese Kanäle können zwischen Inseln oder entlang der Oberfläche des Oxids 111 entstehen, das den Inseln gegenüberliegt. Insbesondere könnte ein Kanal an der vertikalen Oberfläche des Oxids 111, das an der unteren Fläche des Gates, der Source und der Drain ist, von einem Transistor ausgebildet werden, um folglich nicht nur den Transistor effektiv kurzzuschließen, sondern ebenfalls die Platte 114 zu der Drain 106. In planaren Schaltungen unterdrückt das Feldimplantat die Ausbildung von parasitären Kanälen. Es ist ein Rückschritt für Grabenisolationsverfahren gemäß dem Stand der Technik gewesen, daß es keinen effektiven Weg gab, die gleichzeitige Unterdrückung von parasitären Kanälen zur Verfügung zu stellen, und dieses ist eines der Probleme, die die vorliegende Erfindung löst. Die Konzentration des dotierten Bereichs 121 ist durch P angedeutet, das eine geringe Konzentration von angenähert 5 · 10¹&sup6; Ionen pro Quadratzentimeter nahe der vertikalen Siliziumoberfläche in dem Substrat 101 außerhalb des N&spplus;-Bereichs anzeigt, welche durch Diffusion schwer dotierter Verunreinigungen innerhalb des Polysiliziums 112 durch das Oxid 111 und in das Substrat 101, das den Graben umgibt, ausgebildet wird. Es ist natürlich erforderlich, daß die im Graben 112 verwendeten Verunreinigungen dazu in der Lage sind, durch dünnes Oxid hindurchzudiffundieren. Bor hat diese Eigenschaft und ist ein in der Technik wohlbekanntes Material.
  • Weitere Einzelheiten der Verfahrensschritte können in den Fig. 4a und 4b betrachtet werden. Die Fig. 4a und 4B stellen Schritte bei der Ausbildung bzw. Herstellung eines Kondensators bzw. einer Kapazität gemäß der Erfindung dar, bei welcher eine Öffnung, die eine Breite aufweist, die durch den mit 410 bezeichneten Pfeil angedeutet ist, eine Serie von Lagen bzw. Schichten durchdringt, die eine Oxidlage 402, die eine dargestellte Dicke von 0,05 um (550 Angström), eine Nitridlage 404, die eine beispielhafte Dicke von 0,1 um (1000 Angström) und eine Oxidlage 406 aufweist, die eine beispielhafte Dicke von 0,5 um (5000 Angström) aufweist. Eine weitere Photoresist- bzw. Photolacklage bzw. -schicht 408, die eine durch einen mit 412 bezeichneten Pfeil angedeutete Öffnung aufweist, ist über der Oxidlage 406 angeordnet, um einen Ionenimplantationsbereich zu definieren. Die Öffnung 412 ist überdimensioniert, um eine Justagetoleranz zur Verfügung zu stellen. Eine Phosphordosis wird mit einer beispielhaften Konzentration von 10¹&sup5; pro Quadratzentimeter durch die Öffnung 410 in den Bereich implantiert, der durch das Bezugszeichen 113 angedeutet ist. Die Öffnung 410 kann durch irgendein übliches in der Technik bekanntes Mittel ausgebildet werden, wie etwa durch reaktives Ionenätzen (RIE). In Fig. 4b hat das Ergebnis eines Diffusionsschrittes bei einer Temperatur von zwischen 1100 und 1500ºC über einige Stunden den Bereich 113 in den Bereich 113' ausgedehnt, der eine Nennbreite von 2,1 um und eine Nenntiefe von 2,5 um aufweist. Dieser Bereich 113', aus welchem die Platten 114 des Kondensators 117 werden, wird als von dem Graben 120 durchdrungen gezeigt, welcher durch einen zweiten Schritt mit reaktivem Ionenätzen bis zu einer Tiefe von zwischen 3 und 3,5 um ausgebildet wird. Im Verlaufe dieses zweiten RIE-Schrittes wird ein Teil der Oxidschicht 406 verbraucht. Die Dicke der Schicht 406 sollte natürlich zusammen mit den Eigenschaften des bestimmten RIE-Prozesses, der verwendet wird, genommen werden, so daß die Nitridschicht bzw. -lage 404 während dieses Schrittes geschützt wird.
  • Nachdem der Graben 120 geschnitten bzw. angelegt ist, gibt es die weiteren Schritte des Aufwachsens einer Oxidschicht bzw. -lage an der inneren Oberfläche des Grabens 120 zu einer nominalen Dicke von angenähert 0,04 um (4000 Angström); des Entfernens des Oxids durch ein übliches Naßätzverfahren und des Aufwachsens einer abschließenden Oxidschicht bis zu einer nominalen Dicke von 0,1 um (100 Angström).
  • Der Graben wird dann mit dotiertem polykristallinem Silizium gefüllt, das in einem Standardverfahren, beispielsweise unter Verwendung von SiH&sub4; zusammen mit B&sub2;H&sub6; bei Standardtemperaturen und Drücken, die dem Fachmann im Stand der Technik wohlbekannt sind, ausgebildet wird. Die Konzentration der Bordotierung in dem polykristallinen Silizium sollte ungefähr 5 · 10¹&sup8; pro Quadratzentimeter betragen. Beim Füllen derartiger tiefer, enger Gräben, können sich leicht Hohlräume 116 innerhalb des- Polysiliziums 112 entwickeln. Dieses ergibt gemäß dieser Erfindung kein Problem, weil die einzige Anforderung für das Polysilizium 112 ist, daß es in dem Bereich des Kondensators 117 eine leitfähige Schicht bildet und eine hinreichende Menge von polykristallinem Silizium an dem Boden des Grabens aufweist, um eine hinreichende Menge von Bor abzugeben, um die dotierte Schicht 121 auszubilden. Diese Menge ist nicht kritisch, was ein vorteilhaftes Merkmal dieser Erfindung ist.
  • Nachdem die dotierte polykristalline Schicht über den gesamten Grabenbereich abgeschieden worden ist, wird der Abschnitt des polykristallinen Siliziums, das über den Inseln liegt, weggeätzt, so daß es der Rest der Oxidschicht 406 ist. Ein Feldoxidbereich wird dann über dem polykristallinen Silizium 112 aufgewachsen, um den Graben zu schützen und der Rest der Schaltungselemente auf der Insel wird in einer üblichen Weise ausgebildet.
  • Es ist ein vorteilhaftes Merkmal der Erfindung, daß das dotierte Polysilizium 112 in dem Graben 120 auf dem gleichen Potential ist wie das Substrat 101, beispielsweise Masse bzw. Erde. Es wird oft kleine Menge von Rückständen geben, die von vorhergehenden Verfahrensschritten an dem Boden des Grabens 120 zurückgeblieben sind, welcher ein kleines Breiten- zu Tiefen-Verhältnis aufweisen muß, um so wenig Raum wie möglich zu besetzen. Die Rückstände können leicht Kurzschlüsse oder Dioden bewirken, die den Kondensator 117 entladen könnten oder auf andere Weise mit der Schalterung interferieren könnten. Wenn das Grabenfüllmaterial die gleiche Polarität und das gleiche Potential wie das Substrat aufweist, werden jegliche Rückstände unschädlich sein.
  • Wenn ein Kondensator 117, wie in Fig. 2 gezeigt, ausgebildet wird, wird es mehr Spannungen am Oxid 111 geben, für eine gegebene Oxiddicke würden, wenn das Polysilizium 112 geerdet wird, als wenn es bei Vcc/2 ist, jedoch die Kondensatorplatte 112 bei irgendeiner mittleren Spannung beibehalten wird, Kurzschlüsse zu dem Substrat 101 riskiert.
  • Ein weiteres vorteilhaftes Merkmal der Erfindung ist, daß, wenn das Polysilizium 112 mit einem P-Typ-Material dotiert ist und die Platte 114 und die Source 105 und die Drain 106 des Transistors mit N-Typ-Material dotiert sind, der Effekt von Nadellöchern oder anderen Defekten in dem Oxid 111 reduziert wird. Es ist wohlbekannt, daß dünnere Oxide mehr Löcher als dicke aufweisen und daß das Ergebnis eines Loches üblicherweise ein Kurzschluß ist, der den Chip unbrauchbar macht. Beispielsweise werden die Bitleitung 106, die Source 105 und die Kondensatorplatte 114 von dieser Zelle allesam auf 5 Volt angehoben, wenn ein übliches Niveau von 5 Volt gespeichert wird. Wenn es ein Nadelloch durch das Oxid 111 gemäß dieser Erfindung gibt, wird der N&spplus;-Bereich bei +5 Volt und der P&spplus;&spplus;-Bereich auf Nasse sein. Der Bereich der Platte 114 um das Nadelloch herum wird eine P-N-Diode sein, die entgegengesetzt mit 5 Volt vorgespannt ist, die einen Leitungsstrom wahrnehmen wird. Kurzschlüsse durch das Oxid 111 sind folglich "selbstheilend", was eine größere Ausbeute ergibt als dieses der Fall wäre, wenn unterschiedliche Kombinationen von Materialien verwendet würden.
  • Gemäß dieser Erfindung werden die Probleme der parasitären Kanalentladung und von Nadellochkurzschlüssen, zusammen mit der Vermeidung von Potentialproblemen überwunden, die durch die unzureichende Reinigung des Bodens des Grabens bewirkt werden könnten.
  • Die Erfindung ist im Zusammenhang mit einem üblichen N-Kanalverfahren und einer DRAM-Speicherzelle beschrieben worden. Die Fachleute werden leicht dazu in der Lage sein, die Prinzipien dieser Erfindung dazu zu verwenden, um Kondensatoren bei anderen Schaltungen neben DRAMs und auf andere Kombinationen von Spannungsniveaus und Dotierungsmaterialien anzuwenden.

Claims (5)

1. Verfahren zur Herstellung einer Kapazität bzw. eines Kondensators in einem Graben in einer integrierten Schaltung, die mehrere Schaltungselemente enthält, die in einem Halbleitersubstrat (101) ausgebildet sind, das einen Substratleitfähigkeitstyp aufweist, mit den folgenden Schritten:
eine schützende Schicht (408) wird auf dem Substrat ausgebildet;
eine Implantationsöffnung (410), die erste und zweite Öffnungsabmessungen entlang erster und zweiter Achsen in dem Substrat aufweist, wird in einem vorbestimmten Bereich in den Substratabmessungen entlang der ersten und zweiten Achse durch die schützende Schicht (408) zu dem bzw. in das Substrat (101) geschnitten bzw. ausgebildet;
eine vorbestimmte Ionendosis von einem Leitfähigkeitstyp, die entgegengesetzt zu dem Substratleitfähigkeitstyp ist, wird implantiert;
die Ionendosis wird durch Erhitzen des Substrates auf eine vorbestimmte Temperatur über eine vorbestimmte Zeit in das Substrat eindiffundiert, so daß sich eine wesentliche Konzentration bzw. Anreicherung der Ionen des entgegengesetzten Leitfähigkeitstyps eine vorbestimmte Entfernung von der implantierten Öffnung erstreckt, wodurch der Teil der Ionendosis, der sich in das Substrat unterhalb eines vorbestimmten Plattenkondensatorbereichs bzw. Plattenkapazitätsbereichs erstreckt, einen leitenden Plattenbereich (113) ausbildet, der sich abwärts entlang einer dritten Achse in das Substrat erstreckt, und erste, zweite und dritte Plattenabmessungen entlang der ersten, zweiten und dritten Achse aufweist;
ein Graben (120) wird in das Substrat durch die Implantationsöffnung geschnitten bzw. ausgebildet, wobei eine Grabenwand an der Oberfläche des Grabens ausgebildet wird, der sich in das Substrat durch den leitenden Plattenbereich mit einer Wandfläche erstreckt, die eine Wandlänge aufweist, die größer ist als die erste Plattenabmessung entlang der ersten Achse und eine Wandtiefe größer als die dritte Plattenabmessung entlang der dritten Achse aufweist;
eine Wandschicht aus Siliziumdioxid wird auf der Grabenwand benachbart zu dem leitenden Plattenbereich und sich entlang der Grabenwand über dem leitenden Plattenbereich erstreckend aufgewachsen;
der Graben wird mit einem polykristallinen Siliziumfilmmaterial (112), das stark mit einem Grabendotiermittelmaterial des gleichen Leitfähigkeitstyps wie dem Substratleitfähigkeitstyp dotiert ist, gefüllt und das die Fähigkeit aufweist, durch dünne Schichten aus Siliziumdioxid (111) hindurchzudiffundieren; und
das Substrat wird über eine vorbestimmte Zeit auf eine vorbestimmte Temperatur aufgeheizt, ausreichend um eine vorbestimmte Menge des Grabendotiermittelmaterials durch die Wandschicht aus Siliziumdioxid zu diffundieren, um einen diffundierten Kanalendbereich (121) auszubilden, der über den leitenden Plattenbereich in dem Teil des Siliziumsubstrats angeordnet ist, der an die Grabenwand anstößt und außerhalb der ersten und zweiten Plattenabmessung ist, wodurch ein Parallelplattenkondensator bzw. eine Parallelplattenkapazität ausgebildet wird, deren eine Platte aus dem leitenden Plattenbereich (114) besteht und dessen andere Platte durch das stark dotierte polykristalline Füllmaterial (112) ausgebildet ist, welcher Kondensator bzw. welche Kapazität durch die Wirkung des diffundierten Kanalendbereichs eine verbesserte Entladungsresistenz aufweist.
2. Verfahren nach Anspruch 1, das ferner einen Schritt zum Ausbilden eines elektrischen Anschlusses zwischen dem Füllmaterial und dem Substrat aufweist, wodurch das Substrat und das Füllmaterial im wesentlichen bei demselben bzw. gleichen Potential bleiben.
3. Verfahren nach einem der Ansprüche 1 oder 2, in welchem das Substrat P-Typ-Leitfähigkeit mit einer vorbestimmten substrat-Dotiermittelkonzentration aufweist, und das Füllmaterial eine P-Typ-Leitfähigkeit mit einer Füllmittel-Dotiermittel-Konzentration aufweist, die ungefähr zwei Größenordnungen größer ist als die Substrat-Dotiermittelkonzentration, wodurch der Kondensator bzw. die Kapazität selbstentladend ist, wenn das Füllmaterial mit der Erde verbunden wird und die Platten zwischen Masse bzw. Erde und einer positiven Spannung umgeschaltet wird.
4. Verfahren nach Anspruch 3, in welchem der Schritt zum Schneiden bzw. Ausbilden eines Grabens ferner einen Schritt zum Definieren einer Grabenöffnung (410) enthält, der die Implantationsöffnung enthält, und Ausbilden eines Speicherzellenbereichs, der durch den Graben eingeschlossen wird, und ferner die Schritte aufweist, in dem Speicherzellenbereich einen isolierten Gate-Feldeffekttransistor (102) vom n-Kanaltyp auszubilden, der eine N-Typ- Elektrode aufweist, die in dem Substrat ausgebildet ist, die an den leitenden Plattenbereich angrenzt und an diesen angeschlossen ist, wodurch eine Eintransistor-/Einkapazitäts- bzw. Einkondensator-Speicherzelle ausgebildet wird, die durch den Graben und durch den diffundierten Kanalendbereich umgeben ist.
5. Integrierte Speicherschaltung, die Eingabe-/Ausgabeeinrichtungen zum Verarbeiten von Speicheradressen und Daten durch Lesen und Schreiben von Daten in ausgewählte Speicherzellen in einer Speichermatrix aufweist, die mehrere Speicherzellen aufweist, die jeweils einen vertikalen Kondensator (117) bzw. eine vertikale Kapazität (117) zum Speichern eines vorbestimmten Spannungsniveaus und einen Transistor (102), zum Einrichten eines leitfähigen Pfades zwischen der Kapazität bzw. dem Kondensator und der Eingabe-/Ausgabeeinrichtung aufweisen, worin
der vertikale Kondensator bzw. die vertikale Kapazität eine erste leitfähige Platte bzw. Fläche (114) aufweist, die mit einem N-Typ-Dotiermittel dotiert ist, die sich abwärts in ein silizium-Halbleitersubstrat erstreckt und an einer Kante eines Grabens (120) angeordnet ist, der in das Substrat geschnitten bzw. ausgebildet ist,
auf der Oberfläche des Grabens (120) eine isolierende Schicht (111) aus Siliziumdioxid ausgebildet ist und sich über die erste leitfähige Platte bzw. Fläche erstreckt;
sich eine zweite leitfähige Fläche bzw. Platte (112) über die erste leitfähige Platte bzw. Fläche und jenseits davon erstreckt und aus polykristallinem Silizium hergestellt ist;
und mit Mitteln zum Anschließen der ersten leitfähigen Platte bzw. Fläche an Erde bzw. Masse, dadurch gekennzeichnet, daß das polykristalline Silizium, das die zweite leitfähige Platte bzw. Fläche ausbildet, mit einem P-Typ- Dotiermittel dotiert ist, das dazu in der Lage ist, durch eine dünne Schicht aus Siliziumdioxid zu diffundieren;
und daß die Kapazität bzw. der Kondensator eine diffundierte Schicht (121) aus dem P-Typ-Dotiermittel aufweist, das sich über die erste leitfähige Platte bzw. Fläche in das Substrat und benachbart zu der Oberfläche erstreckt.
DE86402222T 1985-10-07 1986-10-07 Rillenartiger Kondensator und DRAM-Speicherzelle. Expired - Fee Related DE3688694T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/785,195 US4679300A (en) 1985-10-07 1985-10-07 Method of making a trench capacitor and dram memory cell

Publications (2)

Publication Number Publication Date
DE3688694D1 DE3688694D1 (de) 1993-08-19
DE3688694T2 true DE3688694T2 (de) 1994-01-20

Family

ID=25134727

Family Applications (1)

Application Number Title Priority Date Filing Date
DE86402222T Expired - Fee Related DE3688694T2 (de) 1985-10-07 1986-10-07 Rillenartiger Kondensator und DRAM-Speicherzelle.

Country Status (6)

Country Link
US (1) US4679300A (de)
EP (1) EP0220109B1 (de)
JP (1) JPH0810754B2 (de)
KR (1) KR950008791B1 (de)
AT (1) ATE91569T1 (de)
DE (1) DE3688694T2 (de)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061986A (en) * 1985-01-22 1991-10-29 National Semiconductor Corporation Self-aligned extended base contact for a bipolar transistor having reduced cell size and improved electrical characteristics
US5045916A (en) * 1985-01-22 1991-09-03 Fairchild Semiconductor Corporation Extended silicide and external contact technology
US5227316A (en) * 1985-01-22 1993-07-13 National Semiconductor Corporation Method of forming self aligned extended base contact for a bipolar transistor having reduced cell size
US4737829A (en) * 1985-03-28 1988-04-12 Nec Corporation Dynamic random access memory device having a plurality of one-transistor type memory cells
JPH0682800B2 (ja) * 1985-04-16 1994-10-19 株式会社東芝 半導体記憶装置
US5082795A (en) * 1986-12-05 1992-01-21 General Electric Company Method of fabricating a field effect semiconductor device having a self-aligned structure
JP2523712B2 (ja) * 1987-11-25 1996-08-14 松下電器産業株式会社 プラズマド―ピング方法
US5021852A (en) * 1989-05-18 1991-06-04 Texas Instruments Incorporated Semiconductor integrated circuit device
KR910013554A (ko) * 1989-12-08 1991-08-08 김광호 반도체 장치 및 그 제조방법
KR930702095A (ko) * 1990-10-02 1993-09-08 죤, 씨. 울훼 고체 도핑제 소스와 신속한 열처리를 사용한 실리콘 웨이퍼 도핑장치 및 방법
US5550082A (en) * 1993-11-18 1996-08-27 The University Of Houston System Method and apparatus for doping silicon wafers using a solid dopant source and rapid thermal processing
US6057195A (en) * 1998-05-22 2000-05-02 Texas Instruments - Acer Incorporated Method of fabricating high density flat cell mask ROM
US6489646B1 (en) * 2002-01-23 2002-12-03 Winbond Electronics Corporation DRAM cells with buried trench capacitors
US7608927B2 (en) * 2002-08-29 2009-10-27 Micron Technology, Inc. Localized biasing for silicon on insulator structures
US7633110B2 (en) * 2004-09-21 2009-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell
US10453754B1 (en) 2018-06-28 2019-10-22 Globalfoundries Inc. Diffused contact extension dopants in a transistor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7710635A (nl) * 1977-09-29 1979-04-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JPS5681974A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of mos type semiconductor device
US4353086A (en) * 1980-05-07 1982-10-05 Bell Telephone Laboratories, Incorporated Silicon integrated circuits
US4397075A (en) * 1980-07-03 1983-08-09 International Business Machines Corporation FET Memory cell structure and process
JPS583269A (ja) * 1981-06-30 1983-01-10 Fujitsu Ltd 縦型ｍｏｓダイナミツクメモリ−セル
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ
JPS60126861A (ja) * 1983-12-13 1985-07-06 Fujitsu Ltd 半導体記憶装置
US4604150A (en) * 1985-01-25 1986-08-05 At&T Bell Laboratories Controlled boron doping of silicon

Also Published As

Publication number Publication date
EP0220109A2 (de) 1987-04-29
KR950008791B1 (ko) 1995-08-08
ATE91569T1 (de) 1993-07-15
JPS62163365A (ja) 1987-07-20
DE3688694D1 (de) 1993-08-19
KR870004516A (ko) 1987-05-11
JPH0810754B2 (ja) 1996-01-31
EP0220109A3 (en) 1989-05-31
EP0220109B1 (de) 1993-07-14
US4679300A (en) 1987-07-14

Similar Documents

Publication Publication Date Title
DE4215708C2 (de) SRAM und Verfahren zu dessen Herstellung
DE3780840T2 (de) Einen rillenkondensator enthaltender dynamischer speicher mit wahlfreiem zugriff.
DE69011736T2 (de) Verfahren zur Herstellung eines sichselbstjustierenden Transistors mit schwach dotiertem Drain und Source in einem Graben.
EP0760166B1 (de) Gain cell dram struktur und verfahren zur herstellung
DE3414057C2 (de)
DE3688694T2 (de) Rillenartiger Kondensator und DRAM-Speicherzelle.
DE3880750T2 (de) Vertikale Transistor-/Kapazitätspeicherzellen-Struktur und Herstellungsverfahren dafür.
EP0987764B1 (de) Elektrisch programmierbare, nichtflüchtige Speicherzellenanordnung
DE3844388A1 (de) Dynamische direktzugriffspeichereinrichtung
EP0766312B1 (de) Selbstverstärkende DRAM-Speicherzellenanordnung
DE3785317T2 (de) Matrix hoher Packungsdichte aus dynamischen VMOS RAM.
DE4430483A1 (de) MOS-Transistor, Halbeiterspeicherbauelement mit MOS-Transistoren und Herstellungsverfahren hierfür
DE3787687T2 (de) Halbleiterspeicher.
DE10214743A1 (de) Struktur und Verfahren zur verbesserten Isolation in Grabenspeicherzellen
EP0875937A2 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE10150503B4 (de) Halbleiterspeicherzelle mit Tiefgrabenkondensator und Verfahren zur Ausbildung einer Halbleiterspeicherzelle
DE2705503A1 (de) Halbleiteranordnung
EP0317934B1 (de) Dreidimensionale 1-Transistorzellenanordnung für dynamische Halbleiterspeicher mit Grabenkondensator und Verfahren zu ihrer Herstellung
EP0917203A2 (de) Gain Cell DRAM Struktur und Verfahren zu deren Herstellung
DE19954867C1 (de) DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19843641A1 (de) Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren
DE10022696A1 (de) Herstellungsverfahren einer Halbleitereinrichtung und Halbleitereinrichtung
WO2001001481A1 (de) Mos-transistor sowie dram-zellenanordnung und verfahren zu deren herstellung
DE10015278B4 (de) Halbleiterspeicher mit einem Speicherzellenfeld
DE3801525A1 (de) Halbleitereinrichtung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: SGS-THOMSON MICROELECTRONICS INC. (N.D.GES.DES STA

8339 Ceased/non-payment of the annual fee