KR870004516A - 트랜치 캐패시터 제조방법 및 이를 이용한 집적회로 메모리 - Google Patents

트랜치 캐패시터 제조방법 및 이를 이용한 집적회로 메모리 Download PDF

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KR870004516A
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Abstract

내용 없음

Description

트렌치 캐패시터 제조방법 및 이를 이용한 집적회로 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 캐패시터를 포함하는 집적회로의 평면도.
제2도는 본 발명의 한 실시예의 단면도.
제3도는 제1도에 도시된 소자를 다른 측면에서 본 단면도.
* 도면의 주요 부분에 대한 부호의 설명
102, 104 : 트랜지스터 105 : 분리소스
106 : 드레인 111 : 산화물
120 : 트렌치(Trench)

Claims (7)

  1. 기판 도전 형태의 반도체 기판에 형성된 다수의 회로 소자를 포함하는 집적회로에서 트렌치 캐패시터를 제조하는 방법에 있어서, 상기 기판상에 보호층을 형성하는 단계와 ; 상기 보호층을 통해 상기 기판까지 제1및 제2축을 따라 상기 기판의 소정 위치에서 상기 기판의 제1및 제2축을 따라 제1및 제2개구를 갖는 주입개구를 절단하는 단계와; 상기 기판의 도전 형태에 반대인 도전 형태의 이온을 소정량으로 주입하는 단계와; 상기 반대 도전성의 상기 이온의 실제 농도가 상기 주입 개구로부터 소정의 거리로 연장되도록 소정의 온도로 상기 기판을 가열하여 상기 양의 이온을 기판내로 확산시켜 상기 소정 캐패시터 판 위치 이하의 상기 기판에서 연장된 상기 양의 이온 부분이 제1, 제2및 제3축을 따라 제1, 제2및 제3판 크기를 갖는 제3축을 따라 상기 기판 내부의 하방으로 연장된 판 도전 영역을 형성하는 단계와; 상기 주입 개구를 토아핼 상기 기판내로 트렌치를 절단하여 상기 제1축을 따라 상기 제1판 크기보다 큰벽 길이와 상기 제3축을 따라 제3판 크기보다 큰 벽 깊이를 갖는 벽으로 상기 판 도전 영역을 통해 상기 기판내에 연장된 상기 트렌치의 표면상에 트렌치 벽을 형성하는 단계와; 상기 판 도전 영역에 인접하며 상기 판 도전 영역을 자나서 상기 트렌치 벽을 따라 연장된 상기 트렌치 벽 상에 이산화 실리콘 층의 벽을 성장시키는 단계와; 상기 이산화 실리콘층을 통해 확산할 수 있으며, 상기 기판의 도전성 형태와 같은 도전성 형태의 트렌치 도펀트 재질로 강하게 도프된 다결정 실리콘 충전제로 상기 트렌치를 충전하는 단계와; 상기 트렌치 벽 인접하며, 상기 제1및 상기 제3판 외부에 있는 상기 실리콘 기판의 부분의 상기 판도전 영역상에 배치된 확산 채널 정지영역을 형성하도록 상기 실리콘 산화물의 상기 벽 층을 통해 소정량의 상기 트렌치 도펀트 재질을 확산시키기 위해 충분한 소정의 시간동안 소정의 온도로 가열하는 단계를 구비하며 평행판 캐패시터가 형성되고, 상기 캐패시터의 한 판은 상기 도전 판 영역을 구성하고 다른 하나는 상기 강하게 도프된 다결정 충전제로 형성되고 상기 캐패시터는 상기 확산된 채널 정지 영역의 효과를 통해 방전에 대해 개선된 저항을 갖는 것을 특징으로 하는 트렌치 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 충전제와 상기 기판 사이에 전기 연결부를 형성하는 상기 기판과 상기 충전제는 거의 같은 전위로 유지되는 것을 특징으로 하는 트렌치 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 기판은 소정의 기판 도펀트 농도를 갖는 P형 도전성을 가지며 상기 충전제는 상기 기판 도펀트 농도보다 크기가 약 2정도 큰 충전제 도펀트 농도를 가진 P형 도전성을 가지어 상기 캐패시터는 충전제가 접지와 정전압 사이의 접지와 상기 판 스위치에 연결이 될 때 자체 보상이 되는 것을 특징으로 하는 트렌치 캐패시터 제조방법.
  4. 제2항에 있어서, 상기 기판은 소정의 기판 도펀트 농도를 갖는 P형 도전성을 가지며, 상기 충전제는 상기 기판 도펀트 농도보다 크기가 약 2정도 큰 충전제 농도를 갖는 P형 도전성을 가지어 상기 캐패시터는 상기 충전제가 접지와 정전압 사이의 접지와 상기 판 스위치에 연결이 될 때 자체 보상이 되는 것을 특징으로 하는 트렌치 캐패시터 제조방법.
  5. 제3항에 있어서, 트렌치를 절단하는 상기 단계는 상기 주입제 개구를 포함하는 트렌치 개구를 한정하는 단계와, 상기 트렌치에 의해 둘러싸인 메모리 셀 영역을 형성하는 단계와, 상기 도전성 판 영역에 접하여 연결된 상기 기판에서 형성된 N형 전극을 갖는 N채널 절연 전계효과 트랜지스터를 상기 메모리 영역에서 형성하는 단계를 구비하여 상기 트렌치와 상기 확산된 채널정지 영역에 의해 둘러싸인 단일 트랜지스터/단일 캐패시터 메모리 셀을 형성하는 것을 특징으로 하는 트렌치 캐패시터 제조방법.
  6. 제4항에 있어서, 트렌치를 절단하는 상기 단계는 상기 주입제 개구를 포함하는 트렌치 개구를 한정하는 단계와, 상기 트렌치에 의해 둘러싸인 메모리 셀 영역을 형성하는 단계와, 상기 도전성 판 영역에 접하여 연결된 상기 기판에서 형성된 N형 전극을 갖는 N채널 절연 전계효과 트랜지스터를 상기 메모리 영역에서 형성하는 단계를 구비하여 상기 트렌치와 상기 확산된 채널 정지 영역에 의해 둘러싸인 단일 트랜지스터/단일 캐패시터 메모리 셀을 형성하는 것을 특징으로 하는 트렌치 캐패시터 제조방법.
  7. 캐패시터와 입, 출력 스단 사이의 도전 통로를 형성하기 위한 소정의 전압 레벨을 저장하는 수직 캐패시터 트랜지스터를 갖는 다수의 메모리 셀을 구비하는 메모리 매트릭스에서 선택된 메모리에 데이타를 기록 판독하여 메모리 어드레스 및 데이타를 처리하는 입출력 수단을 구비하는 집적회로 메모리에서, 상기 수직 캐패시터는 실리콘 반도체 기판내 하방으로 연장되어 상기 기판으로 절단된 트렌치의 연부에서 위치되고, N형 도펀트로 도프된 제1도전성 판을 구비하며, 상기 트렌치의 표면상에 형성되어 있고 상기 제1도전판상에 연상된 이산화 실리콘의 절연층과; 상기 제1도전판 위로 통과하여 연장되며, 이상화 실리콘의 얇은 층을 통해 확산 가능한 P형 도펀트로 도프된 다결정 실리콘으로 형성된 제2도전판과; 상기 제1도전판 위로 그리고 상기 표면에 인접하여 연장된 상기 P형 도펀트의 확산층과; 상기 제2도전판을 접지에 연결하기 위한 수단을 구비하는 것을 특징으로 하는 집적회로 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860008393A 1985-10-07 1986-10-07 트랜치 캐패시터 제조 방법 및 이를 포함한 집적 회로 메모리 KR950008791B1 (ko)

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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061986A (en) * 1985-01-22 1991-10-29 National Semiconductor Corporation Self-aligned extended base contact for a bipolar transistor having reduced cell size and improved electrical characteristics
US5045916A (en) * 1985-01-22 1991-09-03 Fairchild Semiconductor Corporation Extended silicide and external contact technology
US5227316A (en) * 1985-01-22 1993-07-13 National Semiconductor Corporation Method of forming self aligned extended base contact for a bipolar transistor having reduced cell size
US4737829A (en) * 1985-03-28 1988-04-12 Nec Corporation Dynamic random access memory device having a plurality of one-transistor type memory cells
JPH0682800B2 (ja) * 1985-04-16 1994-10-19 株式会社東芝 半導体記憶装置
US5082795A (en) * 1986-12-05 1992-01-21 General Electric Company Method of fabricating a field effect semiconductor device having a self-aligned structure
JP2523712B2 (ja) * 1987-11-25 1996-08-14 松下電器産業株式会社 プラズマド―ピング方法
US5021852A (en) * 1989-05-18 1991-06-04 Texas Instruments Incorporated Semiconductor integrated circuit device
KR910013554A (ko) * 1989-12-08 1991-08-08 김광호 반도체 장치 및 그 제조방법
EP0588792A4 (en) * 1990-10-02 1994-05-25 Universtity Of Houston System Method and apparatus for doping silicon wafers using a solid dopant source and rapid thermal processing
US5550082A (en) * 1993-11-18 1996-08-27 The University Of Houston System Method and apparatus for doping silicon wafers using a solid dopant source and rapid thermal processing
US6057195A (en) * 1998-05-22 2000-05-02 Texas Instruments - Acer Incorporated Method of fabricating high density flat cell mask ROM
US6489646B1 (en) * 2002-01-23 2002-12-03 Winbond Electronics Corporation DRAM cells with buried trench capacitors
US7608927B2 (en) * 2002-08-29 2009-10-27 Micron Technology, Inc. Localized biasing for silicon on insulator structures
US7633110B2 (en) * 2004-09-21 2009-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell
US10453754B1 (en) 2018-06-28 2019-10-22 Globalfoundries Inc. Diffused contact extension dopants in a transistor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7710635A (nl) * 1977-09-29 1979-04-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JPS5681974A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of mos type semiconductor device
US4353086A (en) * 1980-05-07 1982-10-05 Bell Telephone Laboratories, Incorporated Silicon integrated circuits
US4397075A (en) * 1980-07-03 1983-08-09 International Business Machines Corporation FET Memory cell structure and process
JPS583269A (ja) * 1981-06-30 1983-01-10 Fujitsu Ltd 縦型ｍｏｓダイナミツクメモリ−セル
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ
JPS60126861A (ja) * 1983-12-13 1985-07-06 Fujitsu Ltd 半導体記憶装置
US4604150A (en) * 1985-01-25 1986-08-05 At&T Bell Laboratories Controlled boron doping of silicon

Also Published As

Publication number Publication date
US4679300A (en) 1987-07-14
DE3688694T2 (de) 1994-01-20
DE3688694D1 (de) 1993-08-19
EP0220109B1 (en) 1993-07-14
KR950008791B1 (ko) 1995-08-08
EP0220109A2 (en) 1987-04-29
JPH0810754B2 (ja) 1996-01-31
JPS62163365A (ja) 1987-07-20
ATE91569T1 (de) 1993-07-15
EP0220109A3 (en) 1989-05-31

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