KR850002693A - SOI(Silican On Insulator) 기판상에 형성된 래터럴 바이플라 트랜지스터(Lateral Bipolar Transistor) - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 반도체 기판에 형성된 종래 기술의 래터럴 바이폴라 트랜지스터(Lateral Bipolar Transistor)의 구조를 도식적으로 보여주는 횡단면도. 제2도 (a)는 SOI(Silicon On Insulator) 기판상에 형성된 종래 기술의 래터럴 바이폴라 트랜지스터의 횡단면도. 제2도(b)는 종래 기술의 래터럴 바이폴라 트랜지스터의 평면도이며, 전극들의 배열을 도시한 것. 제3도(a)는 그 구조를 도시하는 본 발명에 의하여 SOI 기판상에 형성된 래터럴 바이폴라 트랜지스터의 횡단면도. 제3도(b)는 (a)도의 것과 같은 동일 래터럴 바이폴라 트랜지스터의 평면도. 제4도(a)는 다른 형태의 래터럴 바이폴라 트랜지스터의 평면도이며, 본 발명에 의하여 SOI 기판상에 형성된 것. 제4도(b)는 제4도(a)의 것과 같은 동일 래터럴 바이폴라 트랜지스터의 횡단면도. 제5도(a)는 본 발명에 의하여 SCI 기판상에 형성된 래터럴 바이폴라 트랜지스터의 베이스영역에서 도펀트dopant) 농도분포를 나타내는 그래프. 제5도(b)는 제5도(a)에서 보여주는 도펀트분포에 대하여 본 발명에 의하여 SOI 기판상에 형성된 래터럴 바이폴라 트랜지스터의 베이스 영역에서 전계밀도를 나타내는 그래프. 제5도(c)는 본 발명에 의하여 SOI 기판상에 형성된 래터럴 바이폴라 트랜지스터의 베이스 영역에서 다른 도펀트 농도분포를 나타내는 그래프.
Claims (12)
- 절연기판 위의 실리콘층(SOI)에 형성된 것으로서 상기 실리콘층에 첫번째 도전성형의 베이스영역이 형성되어 있으며, 상기 첫번째 도전성 형과 반대인 두번째 도전성형의 에미터영역을 구성하며, 상기 에미터영역은 상기 실리콘층에 형성되고, 상기 베이스 영역과 접합을 이루며, 상기의 두번째 도전성형으로 콜렉터영영이 상기 실이콘층에 형성되며, 상기 에미터 영역에 대해 상기의 베이스 영역의 반대쪽에 놓여지고, 상기 콜렉터영역은 상기 베이스영역과 접합을 이루며 상기의 첫번재 도전성형 반도체는 베이스전극이 상기 베이스영역에 형성되며, 상기 베이스전극은 상기 베이스영역과 경계를 이루며, 상기 에미터영역과 콜렉터영역과 전기적으로 절연되어 있으며, 상기 베이스영역, 상기 에미터영역과 상기 콜렉터영역은 상기 아래쪽의 기판 절연체와 접하여 구성된 래터럴 바이폴라 트랜지스터.
- 청구범위 제1항에 있어서, 상기 기판의 표면에 수직 방향으로 상기 베이스영역에 함유된 상기 첫번째의 도전성형 도펀트(dopant) 농도분포는 상기 베이스 전극과 상기 절연체 사이 부분에 최소치로 요면(凹面) 종단면도를 가지는 래터럴 바이폴라 트랜지스터.
- 청구범위 제1항에 있어서, 상기 기판의 표면에 수직 방향으로 상기 베이스 영역에 함유된 첫번째의 도전성형의 도펀트의 농도분포가 상기 베이스영역과 상기 절연체 사이의 경계부분에 최소치로 요면(凹面)종단면도를 가지는 래터럴 바이폴라 트랜지스터.
- 청구범위 제1,2,3항에 있어서, 상기 콜렉터영역은 첫번째 콜렉터 영역과 두번째 콜렉터영역을 포함하며 상기 첫번째 콜렉터영역은 상기 두번째 콜렉터영역보다 가볍게 도우프(dope)되어 있으며, 상기 첫번째 콜렉터영역은 상기 베이스 전극에 접해있고, 상기 베이스전극에 함유된 도펀트 농도는 상기 베이스영역과 상기 첫번째의 콜렉터 영역에 함유된 도펀트 농도보다 높게되는 래터럴 바이폴라 트랜지스터.
- 청구범위 제1,2,3,4항에 있어서, 상기 베이스전극의 폭은 상기 베이스영역과 같거나 넓게되는 래터럴 바이폴라 트랜지스터.
- 청구범위 제1,2,3,4항에 있어서, 상기 베이스전극은 열저항성 반도체 물질로 되어있는 래터럴 바이폴라 트랜지스터.
- 청구범위 제6항에 있어서, 상기 베이스전극의 물질은 다결정질 실리콘, MoSi2, WSi2에서 선택되는 래터럴 바이폴라 트랜지스터.
- 청구범위 제1,2,3,4항에 있어서, 상기 베이스전극의 측면은 특정한 넓이를 갖는 절연체의 좁은 층으로 덮혀있는 래터럴 바이폴라 트랜지스터.
- 상기 기판위에 형성된 상기 절연체 위의 단결정 실리콘 트랜스터영역을 한정하기 위하여 표면산화층을 형성시키고, 첫번째 도전성형의 도펀트로 일정하게 상기 트랜지스터영역에 가볍게 도핑시키며, 기판의 전 표면을 덮는 다결정 실리콘층을 형성시키고, 상기 다결정 실리콘층 위에 Si3N4층을 형성시키며, 패턴방법을 이용하여 상기 트랜지스터 영역을 가로지르는 좁은 베이스폭을 형성시키고, 기판의 전 표면을 덮는 절연층을 형성시키며, 이방성의 에칭방법에 의하여 상기 베이스 전극의 옆벽을 덮는 절연체 울타리를 남기며 절연층은 제거시키고, 첫번째 도전성 타입의 상기 단결정 실리콘영역 부분에 가벼운 농도로 첫번째 도전성형 도펀트를 선택적으로 주입시키고, 상기 절연체 울타리와 상기 베이스전극 위에 남겨진 상기 Si3N4층을 마스크로서 이용하며, 첫번째 도전성의 확산영역을 형성시키기 위하여 주입된 도펀트를 확산시키고, 상기 확산영역이 수직으로 바닥평면에 있는 상기기판의 상기 절연층에 닿게하며 상기 베이스전극의 아래에 위치하는 평면까지 측면으로 확장시키고, 고농도의 두번째 도전성형 도펀트를 상기 첫번째 도전성형의 확산 영역과 두번째 도전성형의 상기 단결정 실리콘 영역부분에 주입시키며, 상기 부분이 상기 베이스전극의 다른 측면에 위치하고 상기 절연체울타리와 상기 베이스 전극 위에 남겨진 상기 Si3N4층을 마스크로 이용하며, 두번째 도전성형의 확산영역을 형성시키기 위하여 전단계에서 주입된 상기 도펀트를 확산시키기 확산영역의 바닥평면이 상기 기판의 상기 절연층에 닿도록 하고 상기 벽이 상기 절연체 울타리 아래의 이미 결정된 위치에 닿도록 하며, 상기 다결정 실리콘층을 노출시키기 위하여 상기 베이스전극 위의 상기 Si3N4층을 제거시키고, 상기 베이스전극의 상기 다결정 실리콘층에 첫번째 도전성형의 도펀트를 고농도로 주입시키며, 첫번째 도전성형의 상기 확산영역과 두번째 도전성형의 확산영역 밑으로 경계면에 닿는 확산영역을 형성시키기 위하여 상기 베이스전극에 주입된 상기 도펀트를 확산시키며, 상기 베이스전극의 확산층은 상기 아랫쪽의 두번째 도전성형 확산영역과 접합을 형성하는 단계로 구성되는 래터럴 바이폴라 트랜지스터를 제조하는 방법.
- 상기 기판위에 형성된 상기 절연체 위의 단결정 실리콘 트랜지스터 영역을 한정하기 위하여 표면산화층을 형성시키고, 두번째 도전성형의 도펀트로 일정하게 상기 트랜지스터 영역에 가볍게 도핑시키며, 기판의 전표면을 덮는 다경정 실리콘층을 형성시키고, 상기 다결정 실리콘층 위에 질화실리콘(Si3N4) 층을 형성시키며, 패턴 방법을 이용하여 상기 트랜트스터 영역을 가로질러 좁은 베이스전극을 형성시키고, 상기 베이스전극의 한쪽에 위치하고 상기 두번째 도전성형의 상기 단결정 실리콘 영역에 첫번째 도전성형의 도펀트를 선택적으로 가벼운 농도로 주입시키고, 상기 베이스전극과 상기 베이스전극위에 남아있는 Si3N4층을 마스크로서 이용하며, 첫번째 도전성의 확산영역을 형성하기 위하여 주입된 도펀트를 확산시키며, 상기 확산영역이 수직으로 상기 기판의 절연층에 닿게하고 상기 베이스전극과 아래에 위치하는 평면까지 측면으로 확장시키고, 상기 기판의 전표면을 덮는 절연층을 형성시키며, 이방성의 에칭방법에 의하여 상기 베이스 전극의 옆벽을 덮는 절연체 울타리를 남기고 상기 절연층을 제거시키며, 고농도의 두번째 도전성형 도펀트를 상기 첫번째 도전성형의 확산영역과 두번째 도전성형의 상기 단결정 실리콘 영역부분에 주입시키며, 상기 부분이 상기 베이스 전극의 다른 측면에 위치하며 상기 절연체 울타리와 베이스 전극 위에 남겨진 상기 Si3N4층을 마스크로 이용하고, 두번째 도전성형의 확산영역을 형성시키기 위하여 전단계에서 주입된 상기 도펀트를 확산시키며 바닥 평면이 상기 기판의 절연층에 닿도록 하고 상기 절연체 울타리 밑에 이미 결정된 위치에 닿도록 하며, 상기 다결정 실리콘층을 노출시키기 위하여 베이스전극 위의 상기 질화실리콘층을 제거시키고, 상기 베이스 전극의 상기 다결정 실리콘층에 첫번째 도전성형의 도펀트를 고농도로 주입시키며, 첫번째 도전성형의 상기 확산영역과 두번째 도전성형의 확산영역 아래에서 경계면에 닿는 확산영역을 형성시키기 위하여 상기 베이스전극에 주입된 상기 도펀트를 확산시키며, 상기 베이스전극의 확산층은 상기 아래쪽의 두번째 도전성형 확산영역과 접합을 형성하는 단계로 구성되는 래터럴 바이폴라 트랜지스터를 제조하는 방법.
- 기판에 형성된 절연층 위에 첫번째 도전성형의 단결정 실리콘 트랜지스터 영역을 형성하고, 기판의 전 표면을 덮는 단결정 실리콘층을 형성시키며, 상기 다결정 실리콘층 위에 질화실리콘(Si3N4) 층을 형성시키고, 패턴 방법을 이용하여 베이스전극을 형성시키며, 기판의 전표면을 덮는 절연층을 형성시키고, 이방성 에칭 방법에 의하여 상기 베이스전극의 옆벽을 덮는 절연체 울타리를 남기고, 절연층을 제거시키며; 첫번째 도전성형의 상기 단결정 실리콘 영역의 선택된 부분을 두번째 도전성형의 도펀트로 도핑시키기 상기 절연체 울타리와 베이스 전극 위에 남겨진 상기 Si3N4층을 마스크로 이용하며, 에미터영역과 콜렉터영역을 형성시키기 위하여 상기 주입된 도펀트를 확산시키고, 상기 다결정 실리콘층을 노출시키기 위하여 상기 베이스 전극 위의 Si3N4층을 제거시키며, 베이스전극의 상기 다결정 실리콘층에 첫번째 도전성형의 도펀트를 주입시키고, 경계면이 상기 기판의 절연층에 닿도록 상기 다결정 실리콘층으로 주입된 도펀트를 확산시키는 단계로 구성되는 래터럴 바이플라 트랜주스터를 제조하는 방법.
- 기판위에 형성된 절연층 위에 첫번째 도전성형의 단결정 실리콘의 트랜지스터영역을 형성시키고 첫번째 도전성형의 도펀트를 상기 트랜지스터영역과 상기 절연층 사이의 경계 근처 부분에 집중시키기 위하여 상기 트랜지스터영역에 고농도로 주입시키며, 기판의 전표면을 덮는 다결정실리콘층을 형성시키고, 상기 다결정 실리콘층 위에 질화실리콘(Si3N4) 층을 형성시키며, 패턴 방식을 이용하여 베이스 전극을 형성시키고, 기판의 전표면을 덮는 절연층을 형성시키며, 이방성 에칭방법에 의해 상기 베이스전극의 옆벽을 덮는 절연체 울타리를 남기고 상기 절연층을 제거하며; 첫번째 도전성형의 상기 단결정 실리콘 영역의 선택된 부분을 두번째 도전성형의 도펀트로 도핑시키며, 절연체 울타리와 상기 베이스 전극 위에 남겨진 질화실리콘층을 마스크로서 이용하고, 에미터 영역과 콜렉터 영역을 형성시키기 위하여 상기 주입된 도펀트를 확산시키며, 상기 다결정 실리콘층을 노출시키기 위하여 상기 베이스전극 위의 Si3N4층을 제거시키고, 상기 베이스 전극의 상기 다결정 실리콘층에 첫번째 도전성형의 도펀트를 주입시키며, 경계면이 상기 기판의 절연층에 닿도록 상기 다결정 실리콘층으로 주입된 도펀트를 확산시키는 단계로 구성되는 래터럴 바이플라 트랜주스터를 제조하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |