KR850006775A - 반도체 장치의 제조방법 - Google Patents

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Abstract

내용 없음

Description

반도체 장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제9도는 npn 트랜지스터와 pnp 트랜지스터에다 전극을 형성한 상태의 단면도.

Claims (11)

  1. 다음 사항을 포함하는 반도체장치의 제조방법.
    (1) 반도체 기판()의 하나의 주면에다 제1도전형을 결정하는 불순물을 선택적으로 도입하여 서로 거리를 두고 분리된 제1과 제2의 반도체 여역(5,6)을 형성하는 공정.
    (2) 상기 제1의 반도체 영역(5)내와 그리고 상기 제2의 반도체 영역(6)의 일부에다 제1의 도전형을 결정하는 불순물을 도입하는 것에 의하여 상기 제1의 반도체 영역(5)의 불순물 농도를 높여주고 동시에 상기 제2의 반도체 영역(6)의 일부에다 높은 불순물 농도의 제3의 반도체 영역(8)을 형성하는 공정.
    (3) 상기 반도체 기판(1)의 하나의 주면위에다 반도체층(9)을 형성하는 공정.
    (4) 상기 반도체층(9)내에다 선택적으로 제2도전형을 결정하는 불순물을 도입하는 것에 의하여 상기 반도체층(9)의 주면에서부터 상기 제2의 반도체 영역(6)에 이르는 제4의 반도체 영역(11a)을 형성하는공정.
    (5) 상기 제4의 반도체 영역(11a)의 일부와 상기 제3의 반도체 영역에 대응하는 상기 반도체층내에다 제1의 도전형을 결정하는 불순물을 도입하여 상기 제4의 반도체 영역내에다 제5의 반도체 영역(17)을 형성하고 또한 상기 반도체층(9)내에다 상기 제3의 반도체층(8)에 도달하는 제6의 반도체 영역(18)을 형성하는 공정.
  2. (6) 상기 제1의 반도체 영역(5')에 대응하는 상기 반도체층(9)내에다 상기 제1의 반도체 영역에 도달하는 골을 형성하는 공정을 더 포함하는 것을 특징으로 하는 특허청구범위 제1항기재의 반도체장치의 제조방법.
  3. (7) 상기 제1의 반도체 영역(5')에 대응하는 상기 반도체층(9)내에다 상기 제1의 반도체 영역에 도달하는 전기적인 절연막을 형성하는 공정을 더포함하는 것을 특징으로 하는 특허청구범위 제1항기재의 반도체장치의 제조방법.
  4. 특허청구범위 제1항에 있어서, 반도체기판은 실리콘으로 된다.
  5. 특허청구범위 제3항에 있어서, 전기적인 절연막은 실리콘으로 된다.
  6. 다음 사항을 포함하는 반도체장치의 제조방법.
    (1) 제1도전형의 반도체 기판(1)의 하나의 주면에다 제2도전형을 결정하는 불순물을 선택적으로 도입하여 서로 사이를 두고 분리된 제2도전형의 제1과 제2의 매입층(3a,3b)을 형성하는 공정과.
    (2) 상기 제1의 매입층(3a)의 일부와 상기 반도체 기판(1)의 일부에다가 제1도 전형을 결정하는 불순물을 도입하여 상기 제1의 매입층(3a)내에다 세로방향 pnp 트랜지스터의 콜렉터의 일부가 되는 제1도전형의 제3매입층(6)을 형성하고 또한 반도체 기판(1)의 일부에다 분리용 혹은 찬넬스톱퍼용의 제2도전형의 제4매입층(5)를 형성하는 공정.
    (3) 상기 제3의매입층(6)의 일부와 제4의 매입층(5)에다가 제1도전형을 결정하는 불순물을 선택적으로 도입하여 상기 제4의 매입층(5)의 불순물 농도를 높여주고 또 동시에 제3의 매입층(6)내에다 제3의 매입층보다도 불순물농도가 높은 제5의 매입층(8)을 형성하는 공정.
    (4) 상기 반도체 기판(1)의 하나의 주면에다 제2도전형의 반도체층(9)를 형성하는 공정.
    (5) 상기 반도체층(9)의 일부에다 제2도전형 불순물을 선택적으로 도입하여 상기 반도체층(9)의 주면에서부터 상기 제3의 매입층(6)에 도달하고 세로방향 pnp 트랜지스터의 베이스의 일부가 되는 제2도전형의 제1의 반도체 영역(11a)을 형성하고 또한 상기 제1의 반도체 영역으로부터 거리를 두고 떨어져있는 반도체층(9)내에다 상기 반도체층(9)의 주면에서부터 상기 제2의 매입층(3b)에 도달하고 npn 트랜지스터의 콜렉터의 일부가되는 제2도전형의 제2의 반도체 영역(11b)을 형성하는 공정.
    (6) 상기 제1의 반도체 영역(11a)내와, 상기 반도체층(9)의 일부에다 선택적으로 제1도전형을 결정하는 불순물을 도입하여 제1반도체 영역(11a)내에다가는 서로방향 pnp 트랜지스터의 에미터가 되는 제1도전형의 제3의 반도체 영역(17)을 형성하고 또한 반도체층(9)의 일부에는 이 반도체층(9)의 주면에서부터 상기 제5의 매입층에 도달하고 세로방향 pnp 트랜지스터의 콜렉터전극의 콘택트부가 되는 제1도전형의 제4의 반도체층(18)을 형성하며 반도체층(9)의 다른 부분에는 npn 트랜지스터의 베이스가 되는 제1도전형의 제5반도체 영역(19)을 형성하는 공정.
    (7) 상기 반도체층(9)의 일부와 상기 제2의 반도체 영역(11b)의 일부, 그리고 상기 제5의 반도체 영역(19)의 일부에다가 제2도전형을 결정하는 불순물을 선택적으로 도입하여 상기 반도체층(9)의 일부에는 세로방향 pnp 트랜지스터의 베이스전극을 빼내는 부분이 되는 제2도 전형의 제6반도체 영역(21)을 형성하고 또한 상기 제2의 반도체 영역(11b)의 일부에는 이 제2의 반도체 영역(11b)보다도 불순물 농도가 높은 고불순물 농도의 영역(22)를 형성하며, 그리고 또 상기 제5의 반도체 영역(19)의 일부에는 npn 트랜지스터의 에미터가 되는 제7의 반도체 영역(23)을 형성하는 공정.
  7. (8) 상기 제4의 매입층(5)에 대응하는 상기 반도체층(9)내에다 상기 제4의 매입층(5)에 도달하는 골을 형성하는 공정을 더 포함하는 것을 특징으로 하는 특허청구범위 제6항기재의 반도체장치의 제조방법.
  8. 상기 제4의 매입층(5)에 대응하는 상기 반도체층(9)내에다 상기 제4의 매입층(5)에 도달하는 전기적인 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 특허청구범위 제1항기재의 반도체장치의 제조방법.
  9. 특허청구범위 제6항에 있어서, 반도체기판은 실리콘으로 된다.
  10. 특허청구범위 제3항에 있어서, 전기적인 절연막은 실리콘 산화막이다.
  11. 다음 사항을 포함하는 반도체장치의 제조방법.
    (1) 제1도 전형의 반도체 기판(10)의 하나의 주면에다 제2도 전형을 결정하는 불순물을 선택적으로 도입하여 서로 거리를 두고 분리된 제2도 전형의 제1과 제2의 매입층(3a 와 3b)을 형성하는 공정.
    (2) 상기 제1의 매입층(30a)의 일부와, 상기 반도체 기판(10)의 일부에다가 제1도전형을 결정하는 불순물을 주입하여 제1의 매입층(30a)내에는 세로방향 pnp 트랜지스터의 콜렉터의 일부가 되는 제1도전형의 제3 매입층(0)을 형성하고 또한 반도체 기판(10)의 일부에는 분리용 혹은 찬넬스톱퍼용의 제2도전형의 제4매입층(50)를 형성하는 공정.
    (3) 상기 제3의 매입층(60)의 일부와 제4의 매입층(50)에다 제1도전형을 결정하는 불순물을 선택적으로 도입하여 상기 제4의 매입층(50)의 불순물농도를 높여주고 동시에 상기 제3의 매입층(60)내에다 이 제3의 매입층보다 불순물농도가 높은 제5의 매입층을 형성하는 공정.
    (4) 상기 반도체 기판(10)의 하나의 주면에다 제2도전형의 반도체층(90)를 형성하는 공정.
    (5) 상기 제4의 매입층(50)에 대응하는 상기 반도체 기판(10)내에다 상기 제4의 매입층(50)에 도달하는 전기적인 절연막을 형성하여 상기 반도체 기판내에서 서로 전기적으로 떨어져서 거리를 두고 있는, 세로방향 pnp 트랜지스터를 형성하기 위한 제1의 섬영역과, npn 트랜지스터를 형성하기 위한 제2의 섬영역을 형성하는 공정.
    (6) 상기 제1과 제2의 섬영역의 일부에다 선택적으로 제2도전형을 결정하는 불순물을 도입하여 제1의 섬영역에는 이 제1의 섬영역의 주면에서부터 상기 제1의 매입층(30a)에 도달하는 제2도전형의 제1의 반도체 영역(210)을 형성하고, 또한 제2의 섬영역내에는 이 제2의 섬영역의 주면에서부터 상기 제2의 매입층(20b)에 도달하는 제2도전형의 제2의 반도체 영역(220)을 형성하는 공정.
    (7) 상기 제1과 제2의 섬영역의 일부에 제1도전형을 결정하는 불순물을 선택적으로 도입하여 상기 제1의 섬영역내에는 이 제1의 섬영역의 주면에서부터 상기 제5의 매입층(80)에 도라하며 세로방향 pnp 트랜지스터의 에미터가 되는 제3의 반도체 영역(170)을 형성하고, 상기 제2의 섬영역내에는 npn 트랜지스터의 베이스가 되는 제1도전형의 제4반도체 영역(190)을 형성하는 공정.
    (8) 상기 제4의 반도체 영역(190)내에다 제1도전형을 결정하는 불순물을 선택적으로 도입하여 npn 트랜지스터의 에미터가 되는 제5의 반도체 영역(230)을 형성하는 공정.
    (9) 상기 제1의 반도체 영역(210)과, 상기 제1의 섬영역의 주면과 그리고 상기 제3의 반도체 영역(170), 그리고 또 상기 제2의 반도체 영역(220), 상기 제4의 반도체 영역(90), 그리고 또 상기 제5의 반도체 영역(230)의 각각에 접속되는 전극(250)을 형성하는 공정.
    (10) 열처리를 실시하므로서 상기 제1의 반도체 영역(210)과 상기 제3의 반도체 영역(170), 그리고 상기 제2의 반도체 영역(220), 상기 제4의 반도체 영역(90)과, 그리고 또 상기 제5의 반도체 영역(230)의 각각에서 상기 전극(250)과의 사이에 오믹콘택트를 형성하고 또한 상기 제1의 섬영역의 주면에서는 상기 전극(250)과의 사이에 쇼키콘택트를 형성하는 공정.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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