KR890011106A - 에미터 스위칭 형태로 집적된 고-전압 바이폴라 파워 트랜지스터 및 저-전압 mos 파워 트랜지스터 구조 및 이의 제조방법 - Google Patents

에미터 스위칭 형태로 집적된 고-전압 바이폴라 파워 트랜지스터 및 저-전압 mos 파워 트랜지스터 구조 및 이의 제조방법 Download PDF

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Abstract

내용 없음

Description

에미터 스위칭 형태로 집적된 고-전압 바이폴라 파워 트랜지스터 및 저-전압 MOS 파워 트랜지스터 구조 및 이의 제조방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명을 실현시키기 위한 4-단자 집적 구조의 등가 전기 회로도.
제 2 도 내지 제 3 도는 본 발명에 따른 구조의 제조방법의 여러 단계 중의, 수직 MOS 파워 트랜지스터 변형물을 도시한 도면.

Claims (4)

  1. N+형 반도체 기판(1), 상부 반도체 층(2), 상기 상부 반도체층(2)내에 매입된 제1P형 영역(3), 표면상에서 상기 제1 영역과 접속되는 제2P형 영역(8), 및 하부로 부터 상기 제1영역에 인접해 있고 바이폴라 트랜지스터의 에미터 영역을 구성하는 제3N+형 영역으로 구성되고, 제1영역 및 제2영역이 바이폴라 트랜지스터의 베이스 영역을 구성하는 에미터 스위칭 형태로 집적된 고-전압 바이폴라 파워 트랜지스터 및 수직 저-전압 MOS 파워 트랜지스터 구조에 있어서, 반도체 층(2)가 이 위에 성장된 제1N형 에피택셜층 및 제2N형 에피택셜층을 포함하고, 제1 영역이 제2에피택셜층에 인접한 표면 부근에서 제2에피택셜층내에 배치되며, 제2영역이 제2에피택셜층내에 배치되고, 제3영역이 제1에피택셜층과 제2에피택셜층의 경계들 사이에 걸쳐 배치된 완전히 매입된 층을 포함하며, MOS의 본체 및 소오스 영역이 상기 표면 부근과 제3영역 위에서 제2에피택셜층내에 배치되고, MOS의 드레인 영역이 제3영역과 상기 본체 영역사이의 거의 모든 영역을 포함하는 것을 특징으로 하는 집적 고-전압 바이폴라 파워 트랜지스터 및 수직 저-전압 MOS파워 트랜지스터 구조.
  2. N+형 반도치 기판(21), 기판(21)상에 성장된 N-형 에피택셜층(22), 바이폴라 트랜지스터의 베이스를 구성하고, 이것의 표면부근에서 층(22)내에 배치된 제1P+형 영역(24), 및 바이폴라 트랜지스터의 에미터를 구성하고, 하부 및 측면으로부터 상기 제1영역(23)에 인접해 있으며, 상부로부터 N-형 에피택셜층(22)의 표면에 인접해 있는 제2N+형 영역(25)로 구성된 에미터 스위칭 형태로 집적된 고-전압 바이폴라 파워 트랜지스터 및 수평 저-전압 MOS 파워 트랜지스터 구조에 있어서, 층(22)내와 이것의 표면 부근에 제3P+도전성 영역(24)와 제4 및 제5N+형 영역(26 및 27)이 있고, 제4 및 제5N+형 영역 (26 및 27)이 각각 MOS 소오스 및 게이트 영역을 구성하고, 하부와 측면으로부터 상기 제3영역까지 인접하게 되며, MOS 트랜지스터 드레인 및 바이폴라 트랜지스터 에미터의 금속 피복부가 도전체 물질의 트랙(35)에 의해 상호 접속되는 것을 특징으로 하는 집적 고-전압 바이폴라 파워 트랜지스터 및 수평 저-전압 MOS 파워 트랜지스터 구조.
  3. 바이폴라 트랜지스터의 콜렉터를 형성하도록 설계된 제2고저항성 N-형 에피택셜층 N-형 기판상에 성장되고, 바이폴라 트랜지스터의 베이스로서 작용하도록 설계된 P+ 도정성 영역과, 동일 트랜지스터의 매입 에미터 영역으로서 작용하도록 설계된 N+형 영역이, 증착 또는 주입 및 후속 확산에 의해 상기 제1층상에 후속적으로 발생하는 형태의, 에미터 스위칭 형태로 집적된 고-전압 바이폴라 트랜지스터 및 수직 저-전압 MOS 파워 트랜지스터 구조의 제조방법에 있어서, MOS 트랜지스터의 드레인 영역을 구성하고 동시에 MOS 트랜지스터의 드레인과 바이폴라 트랜지스터의 에미터 사이에 접속부를 자동적으로 형성하도록 설계된 제2N도전성 에피택셜층이 제1에피택셜층 상에 성장되고, 그 다음 MOS 트랜지스터의 본체, 소오스 및 게이트가, 바이폴라 트랜지스터의 상기 매입 에미터에 대응해서, 공지된 공정에 의해, 제2에피택셜층내에 발생되며, 바이폴라 트랜지스터의 베이스 영역이 표면상에 전기적으로 접속될 수 있게 하는 P+형 영역이 공지된 산화, 포토마스킹, 주입 및 확산 기술에 의해, MOS 트랜지스터의 측면에서 발생되는 것을 특징으로 하는 집적 고-전압 바이폴라 파워 트랜지스터 및 수직 저-전압 MOS 파워 트랜지스터 구조의 제조방법.
  4. 바이폴라 트랜지스터의 콜렉터를 형성하도록 설계된 고저항성 N-형 에피택셜층이 N+형 기판상에 성장되고, 그 다음 제1P+형 영역이, 공지된 증착 또는 주입 및 후속 확산 공정에 의해, 상기 에피택셜층내에 발생되며, 그 다음 동일 트랜지스터의 에미터 영역을 구성하도록 설계된 제3N+형 영역이, 공지된 산화, 포토마스킹, 주입 및 확산 기술에 의해, 바이폴라 트랜지스터의 베이스를 구성하도록 설계된 상기 제1영역내에 발생되는 형태의, 에미터 스위칭 형태로 집적된 고-전압 바이폴라 트랜지스터 및 수평 저-전압 MOS 파워 트랜지스터 구조의 제조방법에 있어서, 에피택셜층의 한 영역에 의해 제1영역으로부터 분리된 제2P+형 영역이 상기 제1영역과 동시에 에피택셜층내에 발생되고, MOS 소오스 및 드레인 영역을 각각 구성하도록 설계된 제4 및 제5N+형 영역이 제2영역내에 발생되며, 에미터 및 드레인 금속 피복부를 전기적으로 상호 접속시키도록 설계된 도전체 물질의 트랙의 증착이, MOS 소오스 및 드레인 영역과 바이폴라 트랜지스터의 베이스 및 에미터 영역과 저항성 접촉을 하게 하는 금속 접촉부 및 게이트 단자를 형성하도록 설계된 도전체 물질의 필름 증착과 동시에 수행되는 것을 특징으로 하는 집적 고-전압 바이폴라 파워 트랜지스터 및 수평 저-전압 MOS 파워 트랜지스터 구조의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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