JP2987884B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係り、特に横型DMOSFETに関
する。
（従来の技術） 従来のパワー用DMOSFETとしては、ドレイン電極を基
板裏面に持つ縦型DMOSFET（VDMOS）と、ｎ型埋め込み層
とn+拡散層とを用いて基板表面にドレイン電極を形成し
た横型DMOSFET（LDMOS）とがある。
これらのうちVDMOSは、第４図にｎチャネル型VDMOSの
一例を示すように、n+型シリコン基板12の表面のｎ型エ
ピタキシャル層２内に形成されたｐ型拡散層３内にn+型
拡散層４からなるソース領域が形成され、さらにこのｎ
型エピタキシャル層２の表面には、ｐ型拡散層３からな
るチャネル領域およびn+型拡散層４からなるソース領域
にかけてゲート絶縁膜６を介してゲート電極７が形成さ
れている。さらに、このゲート電極７のまわりは層間絶
縁膜８で覆われており、この上層にソース電極16が形成
されている。一方、ドレイン領域としてのn+シリコン基
板12の裏面には、ドレイン電極13が形成されている。
かかる構造では、電流のメイン通路となるソース電極
16とドレイン電極13とを基板の表裏に作り分けているた
め、電流を平面的に収集する必要がなく、その部分の抵
抗および面積のロスがなく、オン抵抗を極めて低くする
ことができるという長所を供えている。
一方、n+シリコン基板12がドレイン領域をなしている
ため、同一基板中に複数のVDMOSを形成し、これらを独
立して動作させたり、CMOS、バイポーラIC等、他のデバ
イスと集積することは困難であるという問題があった。
また、LDMOSは、第５図にｎチャネル型LDMOSの一例を
示すように、ｐ型シリコン基板１の表面に形成されたn+
型埋め込み層14とこのn+型埋め込み層14にコンタクトす
るように形成されたｎ型拡散層15とを用いて基板表面側
にドレイン電極17を形成したものである。（第４図に示
したVDMOSと同一部位には同一符号を付し、説明を省略
す。） この構造では、接地されたｐ型シリコン基板１上に形
成されるため同一基板上の他のデバイスまたは他のLDMO
Sと電気的に分離して形成可能であるという長所を備え
ている。
一方、ｎ型拡散層15およびドレイン電極17の分だけ素
子面積が大きくなる。そしてドレイン電流を流す必要
上、これらの面積はソース電極に匹敵する大きさが必要
である。
特に、最近のVDMOSでは、微細加工技術の進歩に伴
い、チャネル領域としてのｐ型拡散層３およびソース領
域としてのn+拡散層４を微細化し、パッキングデンシテ
ィを上げて、オン抵抗を低減する傾向にあるが、LDMOS
では、上述したようなデッドスペースはこのような方法
では縮小することはできず、オン抵抗の低減には限界が
ある。
また、ドレイン電流を基板表面に取り出すための電流
引き出し抵抗が大きい。この引き出し抵抗を低減するた
めには、ｎ型拡散層15の形成箇所を増大し、電流がn+埋
め込み層14中を流れる距離を小さくするのが有効である
が、このことは前項で述べたデッドスペースの増加につ
ながる。
このようにこのタイプのLDMOSのオン抵抗は、同面積
のVDMOSと比較すると少なくとも２倍以上になるのが通
例である。その結果、用途は小電流用および中電流用に
限られており、10Aを越すような大電流用は、素子面積
が大きくなり過ぎるため、実用化されてはいない。
そこで、第６図に示すように、基板表面に平行に電流
が流れるように構成されたLDMOSFETが提案されている。
このLDMOSFETは、ｐ型シリコン基板１表面に形成され
たｎ型エピタキシャル層２の表面にチャネル領域として
のｐ型拡散層３およびドレインコンタクト領域としての
n+型拡散層５が形成され、このｐ型拡散層３内にn+型拡
散層４からなるソース領域が形成され、さらにこのｎ型
シリコン層２の表面にはｐ型拡散層３からなるチャネル
領域およびn+型拡散層４からなるソース領域にかけてゲ
ート絶縁膜６を介してゲート電極７が形成されている。
さらに、このゲート電極７のまわりは層間絶縁膜８で覆
われており、この上層にソース電極16が形成されると共
に、ドレインコンタクト領域としてのn+型拡散層５上に
はドレイン電極17が形成されている。
この構造では、第５図に示したLDMOSと同様、接地さ
れたｐ型シリコン基板１上に形成されるため同一基板上
の他のデバイスまたは他のLDMOSと電気的に分離して形
成可能であるという長所を備えている。
この構造ではまた、電流がn+埋め込み層14を経由しな
い分、引き出し抵抗が小さいという特徴がある。
しかしながらこの構造においても、ドレインコンタク
ト領域としてのn+型拡散層５およびドレイン電極17の分
だけ素子面積が大きくなるという問題があった。このデ
ッドスペースは大電流品になればなるほど増大し、第５
図に示したLDMOSの場合と同様の問題があった。
また、ｐ型拡散層（ベース領域）３の表面にソース領
域４とベース領域接続用窓３′を形成しなければならな
いため、マスク合わせが必要となり、ベース領域の縮小
には限界があった。
さらにまた、第７図に示すように、ソース電極16およ
びドレイン電極17を表面２層構造としたものも提案され
ている。この構造では、ドレイン電極による素子面積の
増大を少なくすることができるという特徴がある。しか
しながら、この構造でも第６図に示した構造と同様、ｐ
型拡散層（ベース領域）３の表面にソース領域４とベー
ス領域接続用窓３′を形成しなければならないため、マ
スク合わせが必要となり、ベース領域３の縮小には限界
があった。
（発明が解決しようとする課題） このように、集積化および多出力化に有利な表面にド
レイン電極を持つLDMOSFETは、裏面にドレイン電極を有
するVDMOSFETに比べて単位面積当たりのオン抵抗が高
く、コスト上昇の原因となっている上、素子サイズの縮
小が困難であるという問題があった。
本発明は、前記実情に鑑みてなされたもので、オン抵
抗が小さく、占有面積の小さいLDMOSFETを提供すること
を目的とする。
〔発明の構成〕
（課題を解決するための手段） 上記目的を達成するために、本発明における半導体装
置は、高濃度の第１導電型の第１の半導体領域と、この
第１の半導体領域の表面に配置された第２導電型の第２
の半導体領域と、この第２の半導体領域の表面から第１
の半導体領域に到達するように配置された第１導電型の
ベース領域と、このベース領域の表面に配置された第２
導電型のソース領域と、ベース領域が配置されていない
第２の半導体領域の表面に配置された第２導電型のドレ
イン領域と、このドレイン領域の底面から第１の半導体
領域に到達するように配置された第２導電型の第３の半
導体領域と、ベース領域の表面に絶縁膜を介して配置さ
れたゲート電極と、第１の半導体領域の裏面に接続さ
れ、接地電位が印加されたベース電極と、ソース領域に
接続されたソース電極と、ドレイン領域に接続されたド
レイン電極とを備え、第１の半導体領域、第３の半導体
領域、及びドレイン領域とで形成されるダイオードのブ
レイクダウン耐圧を、ベース領域、第２の半導体領域、
及び該ドレイン領域とで形成されるダイオードのブレイ
クダウン耐圧よりも小さくしたことを特徴とする。
（作用） 上記構成によれば、高濃度の半導体領域を介してベー
ス領域の電位を固定するようにしているため、ソース領
域の形成に際してマスク合わせが不要となって、ベース
領域の微細化が可能となり、オン抵抗の低減をはかるこ
とができる。
また、第１の半導体領域と第３の半導体領域とドレイ
ン領域とで形成されるダイオードのブレイクダウン耐圧
を、ベース領域と第２半導体領域とドレイン領域とで形
成されるダイオードのブレイクダウン耐圧よりも低くす
ることで、ドレイン電極にサージ電圧が印加された場合
に前者のダイオードが先にツェナー崩壊し、サージ電流
はドレイン領域から第３の半導体領域を介して第１の半
導体領域に流れ、第１半導体領域に接続されたベース電
極を介して接地電位に流れる。つまり、ドレイン電極か
ら印加されるサージ電圧に対して、ドレイン・ベース間
のツェナー崩壊がドレイン・ソース間のツェナー崩壊よ
りも先に生じ、サージ電流をベース電極に接続された接
地電位に流すことができる。したがって、ソース電極に
接続されている他の半導体素子にサージ電流が流れるこ
とが無いように抑制し、破壊耐量を向上させることがで
きる。したがって、本願発明に係わるLDMOSは保護回路
を兼ねる働きをするので、ドレイン電極から印加される
サージ電圧に対する保護回路を別に設ける必要が無くな
る。
（実施例） 以下、本発明の実施例について、図面を参照しつつ詳
細に説明する。
実施例１ このLDMOSは、第１図に示すように、高濃度のｐ型半
導体基板1S表面に形成されたｎ型シリコン層2S内に、ベ
ース領域となるｐ型拡散層３がｐ型半導体基板1S表面に
到達するように形成されて、このベース領域が基板1Sを
介して裏面側でソース電位に維持されるようにしたこと
を特徴とするものである。
すなわち、高濃度のｐ型半導体基板1S表面に形成され
たｎ型シリコン層2S内に、チャネル領域としてのｐ型拡
散層３およびドレインコンタクト領域としてのn+型拡散
層５が形成され、このｐ型拡散層３内にn+型拡散層４か
らなるソース領域が形成され、さらにこのｎ型シリコン
層2Sの表面にはｐ型拡散層３からなるチャネル領域およ
びn+型拡散層４からなるソース領域にかけてゲート絶縁
膜６を介して多結晶シリコン層からなるゲート電極７が
形成されている。ここで９はドレイン電極、11はソース
電極、８および10は層間絶縁膜である。
その他の基本的なLDMOSの構成要素は第７図に示したL
DMOSと同様であり、同一部位には同一符号を付した。
かかる構造によれば、ベース領域の電位は基板の裏面
側でソース電位に固定されているため、従来のようにベ
ース領域３の表面にベース領域接続用の窓を形成する必
要がないため、ベース領域面積の微細化が容易となり、
集積度の向上によりオン抵抗の低減が可能となる。
またソース電極、ドレイン電極、およびゲート電極の
全てが基板表面に存在しているLDMOS本来の構造のため
に、同一基板中にLDMOSを形成して多出力素子とした
り、IC等の多種のデバイスと共に集積化してパワーICと
したりすることが容易であるという効果もある。
実施例２ 次に、本発明の第２の実施例について説明する。
この例では、基本的構成は第１図に示したLDMOSFETと
同様であるが、第２図に示すように、ドレインコンタク
ト領域としての高濃度のｎ型拡散層５と高濃度のｐ型シ
リコン基板1Sとの間にｎ型シリコン層領域2Tを介在させ
たことを特徴としている。
この構造では、ｎ型シリコン層領域2Tを介在させ、ド
レインコンタクト領域としての高濃度のｎ型拡散層５
と、ｎ型シリコン層2Tと、高濃度のｐ型シリコン基板1S
との間で形成されるダイオードのブレイクダウン耐圧
を、高濃度のｎ型拡散層５と、ｎ型シリコン層2Sと、ベ
ース領域３とで形成されるダイオードのブレイクダウン
耐圧と同等もしくはそれ以下とすることにより、サージ
電流がベース領域３を流れるのを抑制し、破壊耐量が向
上するようにしている。
なお、ここでドレインコンタクト領域としての高濃度
のｎ型拡散層５と高濃度のｐ型シリコン基板1Sとの間に
ｎ型シリコン層領域2Tを介在させるようにしたが、上述
したような耐圧条件が満たされるならば、ｎ型シリコン
層領域2Tに代えてｐ型シリコン層領域を介在させるよう
にしてもよい。
〔発明の効果〕
以上説明してきたように、本発明のLDMOSFETでは、高
濃度の第１の導電型の半導体領域上に形成された第２の
導電型の半導体領域内にLDMOSFETを形成し、ベース領域
は該高濃度の第１の導電型の半導体基板まで到達させ、
該基板を介してベース電極を形成するようにしているた
め、ベース領域表面にマスク合わせによってベースとの
接続用窓を形成する必要がなく、素子の微細化が容易と
なりオン抵抗の低減をはかることが可能となる。
【図面の簡単な説明】
第１図は本発明の第１の実施例のLDMOSFETを示す図、第
２図は本発明の第２の実施例のLDMOSFETを示す図、第３
図は本発明の第３の実施例のLDMOSFETを示す図、第４図
は従来例のVDMOSを示す図、第５図乃至第７図はそれぞ
れ従来例のLDMOSを示す図である。 １……ｐ型シリコン基板、1s……（高濃度の）ｐ型シリ
コン基板、1t……高濃度のｐ型埋め込み層、２……ｎ型
エピタキシャル領域、３……ｐ型チャネル領域、４……
ソース領域、５……ドレインコンタクト領域、６……ゲ
ート絶縁膜、７……ゲート電極、８……層間絶縁膜、９
……ドレイン電極、10……層間絶縁膜、11……ソース電
極、12……n+シリコン基板、13……ドレイン電極、14…
…n+型埋め込み層、15……ｎ型拡散層、16……ソース電
極、17……ドレイン電極、18……ベース電極、19……ベ
ースコンタクト領域、20……ｎ型シリコン基板。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】高濃度の第１導電型の第１の半導体領域
    と、 前記第１の半導体領域の表面に配置された第２導電型の
    第２の半導体領域と、 前記第２の半導体領域の表面から前記第１の半導体領域
    に到達するように配置された第１導電型のベース領域
    と、 前記ベース領域の表面に配置された第２導電型のソース
    領域と、 前記ベース領域が配置されていない前記第２の半導体領
    域の表面に配置された第２導電型のドレイン領域と、 前記ドレイン領域の底面から前記第１の半導体領域に到
    達するように配置された第２導電型の第３の半導体領域
    と、 前記ベース領域の表面に絶縁膜を介して配置されたゲー
    ト電極と、 前記第１の半導体領域の裏面に接続され、接地電位が印
    加されたベース電極と、 前記ソース領域に接続されたソース電極と、 前記ドレイン領域に接続されたドレイン電極と を備え、前記第１の半導体領域、前記第３の半導体領
    域、及び前記ドレイン領域とで形成されるダイオードの
    ブレイクダウン耐圧を、前記ベース領域、前記第２の半
    導体領域、及び該ドレイン領域とで形成されるダイオー
    ドのブレイクダウン耐圧よりも小さくしたことを特徴と
    する半導体装置。
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