JP2574082B2 - 絶縁ゲート型電界効果半導体装置 - Google Patents
絶縁ゲート型電界効果半導体装置Info
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- JP2574082B2 JP2574082B2 JP3172601A JP17260191A JP2574082B2 JP 2574082 B2 JP2574082 B2 JP 2574082B2 JP 3172601 A JP3172601 A JP 3172601A JP 17260191 A JP17260191 A JP 17260191A JP 2574082 B2 JP2574082 B2 JP 2574082B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】この発明は、絶縁ゲート型電界効
果半導体装置に関する。
果半導体装置に関する。
【０００２】
【従来の技術】図３は、従来の絶縁ゲート型電界効果ト
ランジスタの要部構成をあらわす。絶縁ゲート型電界効
果トランジスタ５１は、半導体基板５２のドレイン領域
用のｎ型（第１導電型）半導体領域５３の表面部分にチ
ャネル形成用のｐ型（第２導電型）半導体領域５４が形
成され、同領域５４の表面部分にソース領域用のｎ型半
導体領域５５が形成された構成となっている。前記両ｎ
型半導体領域５３、５５に挟まれたｐ型半導体領域５４
の表面部分がチャネル形成域ＣＨになっていて、このチ
ャネル形成域ＣＨの上方にはゲート電極５７が絶縁膜５
８を介して設けられている。そして、ｎ型半導体領域５
３の表面部分におけるｐ型半導体領域５４の外側には、
耐圧向上（耐圧保持）用のｐ型半導体領域５９が半導体
素子域を囲むように設けられていて、このｐ型半導体領
域５９がソース電極７１に電気的に接続されている。な
お、７２はドレイン電極である。
ランジスタの要部構成をあらわす。絶縁ゲート型電界効
果トランジスタ５１は、半導体基板５２のドレイン領域
用のｎ型（第１導電型）半導体領域５３の表面部分にチ
ャネル形成用のｐ型（第２導電型）半導体領域５４が形
成され、同領域５４の表面部分にソース領域用のｎ型半
導体領域５５が形成された構成となっている。前記両ｎ
型半導体領域５３、５５に挟まれたｐ型半導体領域５４
の表面部分がチャネル形成域ＣＨになっていて、このチ
ャネル形成域ＣＨの上方にはゲート電極５７が絶縁膜５
８を介して設けられている。そして、ｎ型半導体領域５
３の表面部分におけるｐ型半導体領域５４の外側には、
耐圧向上（耐圧保持）用のｐ型半導体領域５９が半導体
素子域を囲むように設けられていて、このｐ型半導体領
域５９がソース電極７１に電気的に接続されている。な
お、７２はドレイン電極である。
【０００３】
【発明が解決しようとする課題】上記トランジスタ５１
は入力抵抗が極めて大きくて耐圧特性が良好であるとい
う特徴を有するが、出力（静電）容量（ＣOSS1）が大き
いという欠点がある。出力容量（ＣOSS1）は、ゲート・
ドレイン間容量（ＣGD) とドレイン・ソース間容量（Ｃ
DS）の合計である（ＣOSS1＝ＣGD＋ＣDS）。ここで、ド
レイン・ソース間容量（ＣDS）は、半導体素子域にある
ｐ型半導体領域５４とｎ型半導体領域５３の間に生じる
ダイオード容量（ＣTR）と、半導体素子域外側のｐ型半
導体領域５９とｎ型半導体領域５３の間に生じるダイオ
ード容量（ＣP ）との合計である（ＣDS＝ＣTR＋
ＣP ）。この出力容量が大きいとトランジスタがオフの
状態であっても高周波成分が出力容量を介して流れてし
まう。そのため、出力容量は小さい方が好ましい。
は入力抵抗が極めて大きくて耐圧特性が良好であるとい
う特徴を有するが、出力（静電）容量（ＣOSS1）が大き
いという欠点がある。出力容量（ＣOSS1）は、ゲート・
ドレイン間容量（ＣGD) とドレイン・ソース間容量（Ｃ
DS）の合計である（ＣOSS1＝ＣGD＋ＣDS）。ここで、ド
レイン・ソース間容量（ＣDS）は、半導体素子域にある
ｐ型半導体領域５４とｎ型半導体領域５３の間に生じる
ダイオード容量（ＣTR）と、半導体素子域外側のｐ型半
導体領域５９とｎ型半導体領域５３の間に生じるダイオ
ード容量（ＣP ）との合計である（ＣDS＝ＣTR＋
ＣP ）。この出力容量が大きいとトランジスタがオフの
状態であっても高周波成分が出力容量を介して流れてし
まう。そのため、出力容量は小さい方が好ましい。
【０００４】トランジスタ５１の出力容量を下げるに
は、トランジスタ５１を小さくするか、ゲート絶縁膜５
８を厚くするかすれば良いのであるが、いずれの場合
も、オン抵抗が大きくなって実用的でなくなるという問
題が別に生じる。この発明は、上記事情に鑑み、オン抵
抗の増大を伴わずに出力容量の低減が図れる実用的な絶
縁ゲート型電界効果半導体装置を提供することを課題と
する。
は、トランジスタ５１を小さくするか、ゲート絶縁膜５
８を厚くするかすれば良いのであるが、いずれの場合
も、オン抵抗が大きくなって実用的でなくなるという問
題が別に生じる。この発明は、上記事情に鑑み、オン抵
抗の増大を伴わずに出力容量の低減が図れる実用的な絶
縁ゲート型電界効果半導体装置を提供することを課題と
する。
【０００５】
【課題を解決するための手段】前記課題を解決するた
め、この発明にかかる絶縁ゲート型電界効果半導体装置
では、半導体基板一側の第１導電型半導体領域の表面部
分にチャネル形成域用の第２導電型半導体領域が形成さ
れ、このチャネル形成域用の第２導電型半導体領域の表
面にソース領域用の第１導電型半導体領域がさらに形成
されていて、前記チャネル形成域用の第２導電型半導体
領域における前記両第１導電型半導体領域に挟まれたチ
ャネル形成域の上方に絶縁膜を介してゲート電極が設け
られ、前記半導体基板一側の第１導電型半導体領域の表
面部分におけるチャネル形成域用の第２導電型半導体領
域の外側には、耐圧向上用の第２導電型半導体領域が形
成されていて、この耐圧向上用の第２導電型半導体領域
がソース電極に電気的に接続されている構成において、
前記耐圧向上用の第２導電型半導体領域とソース電極と
が、逆並列結合された１組のダイオードを介して電気的
に接続されている。
め、この発明にかかる絶縁ゲート型電界効果半導体装置
では、半導体基板一側の第１導電型半導体領域の表面部
分にチャネル形成域用の第２導電型半導体領域が形成さ
れ、このチャネル形成域用の第２導電型半導体領域の表
面にソース領域用の第１導電型半導体領域がさらに形成
されていて、前記チャネル形成域用の第２導電型半導体
領域における前記両第１導電型半導体領域に挟まれたチ
ャネル形成域の上方に絶縁膜を介してゲート電極が設け
られ、前記半導体基板一側の第１導電型半導体領域の表
面部分におけるチャネル形成域用の第２導電型半導体領
域の外側には、耐圧向上用の第２導電型半導体領域が形
成されていて、この耐圧向上用の第２導電型半導体領域
がソース電極に電気的に接続されている構成において、
前記耐圧向上用の第２導電型半導体領域とソース電極と
が、逆並列結合された１組のダイオードを介して電気的
に接続されている。
【０００６】この発明の絶縁ゲート型電界効果半導体装
置は、トランジスタだけでなくサイリスタの場合もあ
る。ただし、サイリスタの場合は、ソースはカソードと
も呼ばれ、ドレインはアノードとも呼ばれる。ダイオー
ドは、普通、２個で１組とされ、逆並列結合した形態で
ソース電極と耐圧向上用の第２導電型半導体領域の間に
介在する。耐圧向上用の第２導電型半導体領域への必要
な電荷の注入・引き抜きをどちらかのダイオードを介し
て可能とするためである。
置は、トランジスタだけでなくサイリスタの場合もあ
る。ただし、サイリスタの場合は、ソースはカソードと
も呼ばれ、ドレインはアノードとも呼ばれる。ダイオー
ドは、普通、２個で１組とされ、逆並列結合した形態で
ソース電極と耐圧向上用の第２導電型半導体領域の間に
介在する。耐圧向上用の第２導電型半導体領域への必要
な電荷の注入・引き抜きをどちらかのダイオードを介し
て可能とするためである。
【０００７】なお、第１導電型がｎ型であれば第２導電
型はｐ型であり、第１導電型がｐ型であれば第２導電型
はｎ型となる。
型はｐ型であり、第１導電型がｐ型であれば第２導電型
はｎ型となる。
【０００８】
【作用】この発明の絶縁ゲート型電界効果半導体装置で
は、耐圧向上用の第２導電型半導体領域とソース電極の
間にダイオードが介在する。そのため、図２にみるよう
に、介在ダイオード容量（ＣD ）がダイオード容量（Ｃ
p) に直列に入り、その結果、ドレイン・ソース間容量
（ＣDS）が小さくなり、出力容量の低減化が図れる。つ
まり、出力容量低減用のダイオードを 耐圧向上用の第
２導電型半導体領域とソース電極の間に介在させるわけ
である。これを、数式を使って説明する。
は、耐圧向上用の第２導電型半導体領域とソース電極の
間にダイオードが介在する。そのため、図２にみるよう
に、介在ダイオード容量（ＣD ）がダイオード容量（Ｃ
p) に直列に入り、その結果、ドレイン・ソース間容量
（ＣDS）が小さくなり、出力容量の低減化が図れる。つ
まり、出力容量低減用のダイオードを 耐圧向上用の第
２導電型半導体領域とソース電極の間に介在させるわけ
である。これを、数式を使って説明する。
【０００９】まず、図２の等価回路から出力容量を示す
式は以下の通りになる。 ＣOSS2＝ＣGD＋ＣTR＋｛（ＣD ×Ｃp ）／（ＣD ＋ＣP ）｝ ≒ＣGD＋ＣTR ；ＣD ≒０（とすることは容易にできる） したがって、ＣOSS1−ＣOSS2を算出すれば、 ＝ＣGD＋ＣTR＋ＣP −ＣGD−ＣTR＝ＣP ＞０となる。
式は以下の通りになる。 ＣOSS2＝ＣGD＋ＣTR＋｛（ＣD ×Ｃp ）／（ＣD ＋ＣP ）｝ ≒ＣGD＋ＣTR ；ＣD ≒０（とすることは容易にできる） したがって、ＣOSS1−ＣOSS2を算出すれば、 ＝ＣGD＋ＣTR＋ＣP −ＣGD−ＣTR＝ＣP ＞０となる。
【００１０】故に、ＣOSS1＞ＣOSS2と、出力容量が減少
した結果が出るのである。
した結果が出るのである。
【００１１】
【実施例】以下、実施例を図面を参照しながら詳しく説
明する。勿論、この発明は以下の実施例に限らないこと
は言うまでもない。図１は実施例にかかる絶縁ゲート型
電界効果トランジスタをあらわす。絶縁ゲート型電界効
果トランジスタ１は、半導体基板２のドレイン領域用の
ｎ型半導体領域３の表面部分にチャネル形成用のｐ型半
導体領域４が形成され、同領域４の表面部分にソース領
域用のｎ型半導体領域５が形成された構成となってい
る。前記両半導体領域３、５に挟まれたｐ型半導体領域
４の表面部分がチャネル形成域ＣＨになっていて、この
チャネル形成域ＣＨの上方にはゲート電極７が絶縁膜８
を介して設けられている。なお、１１はソース電極であ
り、１２はドレイン電極であって、両電極１１、１２が
半導体基板２の表と裏に分かれて設けられており、この
トランジスタ１は縦型構成である。
明する。勿論、この発明は以下の実施例に限らないこと
は言うまでもない。図１は実施例にかかる絶縁ゲート型
電界効果トランジスタをあらわす。絶縁ゲート型電界効
果トランジスタ１は、半導体基板２のドレイン領域用の
ｎ型半導体領域３の表面部分にチャネル形成用のｐ型半
導体領域４が形成され、同領域４の表面部分にソース領
域用のｎ型半導体領域５が形成された構成となってい
る。前記両半導体領域３、５に挟まれたｐ型半導体領域
４の表面部分がチャネル形成域ＣＨになっていて、この
チャネル形成域ＣＨの上方にはゲート電極７が絶縁膜８
を介して設けられている。なお、１１はソース電極であ
り、１２はドレイン電極であって、両電極１１、１２が
半導体基板２の表と裏に分かれて設けられており、この
トランジスタ１は縦型構成である。
【００１２】そして、ｎ型半導体領域３の表面部分にお
けるｐ型半導体領域４外側には、耐圧向上（耐圧保持）
用のｐ型半導体領域９が半導体素子域を囲むように設け
られていて、このｐ型半導体領域９の表面にコンタクト
電極１０が接触している。このコンタクト電極１０とソ
ース電極１１の間には逆並列結合されたダイオード１
５、１５が介在しており、出力容量の低減が図られてい
ることは前述の通りである。
けるｐ型半導体領域４外側には、耐圧向上（耐圧保持）
用のｐ型半導体領域９が半導体素子域を囲むように設け
られていて、このｐ型半導体領域９の表面にコンタクト
電極１０が接触している。このコンタクト電極１０とソ
ース電極１１の間には逆並列結合されたダイオード１
５、１５が介在しており、出力容量の低減が図られてい
ることは前述の通りである。
【００１３】ダイオード１５は半導体基板２内あるいは
表面上に形成され一体化されていることが望ましい。特
に、ダイオード１５は、以下の形成形態をとるものが好
ましい。絶縁ゲート型電界効果半導体装置の場合、ゲー
ト電極７には、しばしばポリシリコンが使われるが、ゲ
ート電極７形成のための半導体基板２の上に堆積させた
ポリシリコン膜のゲート電極以外の部分を使ってダイオ
ードを形成するのである。ポリシリコン膜の一部領域に
逆導電型の不純物をドープし逆導電型に変える。そうす
るとｐ領域とｎ領域が面方向に隣接したｐｎ接合ダイオ
ードができる。膜厚み分で接するだけだから接合面積は
小さくダイオード接合容量（ＣD ）は極めて僅かなもの
となり、本発明に適したものとなる。
表面上に形成され一体化されていることが望ましい。特
に、ダイオード１５は、以下の形成形態をとるものが好
ましい。絶縁ゲート型電界効果半導体装置の場合、ゲー
ト電極７には、しばしばポリシリコンが使われるが、ゲ
ート電極７形成のための半導体基板２の上に堆積させた
ポリシリコン膜のゲート電極以外の部分を使ってダイオ
ードを形成するのである。ポリシリコン膜の一部領域に
逆導電型の不純物をドープし逆導電型に変える。そうす
るとｐ領域とｎ領域が面方向に隣接したｐｎ接合ダイオ
ードができる。膜厚み分で接するだけだから接合面積は
小さくダイオード接合容量（ＣD ）は極めて僅かなもの
となり、本発明に適したものとなる。
【００１４】
【発明の効果】以上に述べたように、この発明の絶縁ゲ
ート型電界効果半導体装置では、耐圧向上用の第２導電
型半導体領域とソース電極の間にダイオードを介在さ
せ、電界効果半導体装置部分の構成は実質的に何ら変化
させずに出力容量の低減を図っており、その結果、オン
抵抗の増大を伴わずに出力容量の低減が実現されるた
め、非常に実用性が高い。
ート型電界効果半導体装置では、耐圧向上用の第２導電
型半導体領域とソース電極の間にダイオードを介在さ
せ、電界効果半導体装置部分の構成は実質的に何ら変化
させずに出力容量の低減を図っており、その結果、オン
抵抗の増大を伴わずに出力容量の低減が実現されるた
め、非常に実用性が高い。
【図１】実施例にかかる絶縁ゲート型電界効果トランジ
スタの要部構成をあらわす断面図である。
スタの要部構成をあらわす断面図である。
【図２】実施例の絶縁ゲート型電界効果トランジスタの
等価回路図である。
等価回路図である。
【図３】従来の絶縁ゲート型電界効果トランジスタの要
部構成をあらわす断面図である。
部構成をあらわす断面図である。
１ 絶縁ゲート型電界効果トランジスタ ２ 半導体基板 ３ ｎ型（第１導電型）半導体領域 ４ ｐ型（第２導電型）半導体領域 ５ ｎ型（第１導電型）半導体領域 ７ ゲート電極 ８ 絶縁膜 ９ 耐圧向上用のｐ型（第２導電型）半導体領域 １０ コンタクト電極 １１ ソース電極 １５ ダイオード ＣＨ チャネル形成域
Claims (1)
- 【請求項１】 半導体基板一側の第１導電型半導体領域
の表面部分にチャネル形成域用の第２導電型半導体領域
が形成され、このチャネル形成域用の第２導電型半導体
領域の表面にソース領域用の第１導電型半導体領域がさ
らに形成されていて、前記チャネル形成域用の第２導電
型半導体領域における前記両第１導電型半導体領域に挟
まれたチャネル形成域の上方に絶縁膜を介してゲート電
極が設けられ、前記半導体基板一側の第１導電型半導体
領域の表面部分におけるチャネル形成域用の第２導電型
半導体領域の外側には、耐圧向上用の第２導電型半導体
領域が形成されていて、この耐圧向上用の第２導電型半
導体領域がソース電極に電気的に接続されている絶縁ゲ
ート型電界効果半導体装置において、前記耐圧向上用の
第２導電型半導体領域とソース電極とが、逆並列結合さ
れた１組のダイオードを介して電気的に接続されている
ことを特徴とする絶縁ゲート型電界効果半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172601A JP2574082B2 (ja) | 1991-07-12 | 1991-07-12 | 絶縁ゲート型電界効果半導体装置 |
| GB9214337A GB2257830B (en) | 1991-07-12 | 1992-07-06 | Low output-capacity, double-diffused field effect transistor |
| US07/909,846 US5296723A (en) | 1991-07-12 | 1992-07-07 | Low output capacitance, double-diffused field effect transistor |
| KR1019920012367A KR960006107B1 (ko) | 1991-07-12 | 1992-07-11 | 저출력-용량 2중 확산형 전계효과 트랜지스터 |
| DE4222998A DE4222998A1 (de) | 1991-07-12 | 1992-07-13 | Zweifach-diffundierter feldeffekttransistor mit niedriger ausgangskapazitaet |
| HK98106645A HK1007632A1 (en) | 1991-07-12 | 1998-06-25 | Low output-capacity double-diffused field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172601A JP2574082B2 (ja) | 1991-07-12 | 1991-07-12 | 絶縁ゲート型電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521804A JPH0521804A (ja) | 1993-01-29 |
| JP2574082B2 true JP2574082B2 (ja) | 1997-01-22 |
Family
ID=15944884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3172601A Expired - Lifetime JP2574082B2 (ja) | 1991-07-12 | 1991-07-12 | 絶縁ゲート型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574082B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0710292A (ja) * | 1993-06-25 | 1995-01-13 | Koyo Autom Mach Co Ltd | 柱状物の連続供給装置 |
| JP5358752B2 (ja) | 2011-06-15 | 2013-12-04 | 澄江 黒川 | 指先ケア用スポンジおよび指先ケア用具 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180860A (ja) * | 1984-09-28 | 1986-04-24 | Hitachi Ltd | パワ−ｍｏｓｆｅｔ |
| JPH01265570A (ja) * | 1988-04-15 | 1989-10-23 | Shindengen Electric Mfg Co Ltd | モス電界効果型トランジスタ |
-
1991
- 1991-07-12 JP JP3172601A patent/JP2574082B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521804A (ja) | 1993-01-29 |
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Legal Events
| Date | Code | Title | Description |
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