JP2841936B2 - 絶縁ゲート型電界効果半導体装置 - Google Patents
絶縁ゲート型電界効果半導体装置Info
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- JP2841936B2 JP2841936B2 JP3172600A JP17260091A JP2841936B2 JP 2841936 B2 JP2841936 B2 JP 2841936B2 JP 3172600 A JP3172600 A JP 3172600A JP 17260091 A JP17260091 A JP 17260091A JP 2841936 B2 JP2841936 B2 JP 2841936B2
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- insulated gate
- gate field
- semiconductor device
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Description
【０００１】
【産業上の利用分野】この発明は、絶縁ゲート型電界効
果半導体装置に関する。
果半導体装置に関する。
【０００２】
【従来の技術】図３は、従来の絶縁ゲート型電界効果ト
ランジスタの要部構成をあらわす。絶縁ゲート型電界効
果トランジスタ５１は、半導体基板５２のドレイン領域
用のｎ型半導体領域５３の表面部分にチャネル形成用の
ｐ型半導体領域５４が形成され、同領域５４の表面部分
にソース領域用のｎ型半導体領域５５が形成された構成
となっている。前記両ｎ型半導体領域５３、５５に挟ま
れたｐ型半導体領域５４の表面部分がチャネル形成域Ｃ
Ｈになっていて、このチャネル形成域ＣＨの上方にはゲ
ート電極５７が絶縁膜５８を介して設けられている。な
お、７１はソース電極であり、７２はドレイン電極であ
る。
ランジスタの要部構成をあらわす。絶縁ゲート型電界効
果トランジスタ５１は、半導体基板５２のドレイン領域
用のｎ型半導体領域５３の表面部分にチャネル形成用の
ｐ型半導体領域５４が形成され、同領域５４の表面部分
にソース領域用のｎ型半導体領域５５が形成された構成
となっている。前記両ｎ型半導体領域５３、５５に挟ま
れたｐ型半導体領域５４の表面部分がチャネル形成域Ｃ
Ｈになっていて、このチャネル形成域ＣＨの上方にはゲ
ート電極５７が絶縁膜５８を介して設けられている。な
お、７１はソース電極であり、７２はドレイン電極であ
る。
【０００３】
【発明が解決しようとする課題】上記トランジスタ５１
は入力抵抗が極めて大きいという特徴を有するが、出力
（静電）容量（ＣOSS1）が大きいという欠点がある。出
力容量（ＣOSS1）は、ゲート・ドレイン間容量（ＣGD)
とドレイン・ソース間容量（ＣDS）の合計である（Ｃ
OSS1＝ＣGD＋ＣDS）が、出力容量が大きいとトランジス
タがオフの状態であっても高周波成分が出力容量を介し
て流れてしまう。そのため、出力容量は小さい方がよ
い。
は入力抵抗が極めて大きいという特徴を有するが、出力
（静電）容量（ＣOSS1）が大きいという欠点がある。出
力容量（ＣOSS1）は、ゲート・ドレイン間容量（ＣGD)
とドレイン・ソース間容量（ＣDS）の合計である（Ｃ
OSS1＝ＣGD＋ＣDS）が、出力容量が大きいとトランジス
タがオフの状態であっても高周波成分が出力容量を介し
て流れてしまう。そのため、出力容量は小さい方がよ
い。
【０００４】トランジスタ５１の出力容量を下げるに
は、トランジスタ５１を小さくするか、ゲート絶縁膜５
８を厚くするかすれば良いのであるが、いずれの場合
も、オン抵抗が大きくなって実用的でなくなるという問
題が別に生じる。この発明は、上記事情に鑑み、オン抵
抗の増大を伴わずに出力容量の低減が図れる実用的な絶
縁ゲート型電界効果半導体装置を提供することを課題と
する。
は、トランジスタ５１を小さくするか、ゲート絶縁膜５
８を厚くするかすれば良いのであるが、いずれの場合
も、オン抵抗が大きくなって実用的でなくなるという問
題が別に生じる。この発明は、上記事情に鑑み、オン抵
抗の増大を伴わずに出力容量の低減が図れる実用的な絶
縁ゲート型電界効果半導体装置を提供することを課題と
する。
【０００５】
【課題を解決するための手段】前記課題を解決するた
め、この発明にかかる絶縁ゲート型電界効果半導体装置
では、半導体基板におけるチャネル形成域の上方に絶縁
膜を介してゲート電極が設けられてなる構成において、
逆並列結合された１組のダイオードを、前記ゲート電極
に直列に接続するようにしている。
め、この発明にかかる絶縁ゲート型電界効果半導体装置
では、半導体基板におけるチャネル形成域の上方に絶縁
膜を介してゲート電極が設けられてなる構成において、
逆並列結合された１組のダイオードを、前記ゲート電極
に直列に接続するようにしている。
【０００６】この発明の絶縁ゲート型電界効果半導体装
置は、トランジスタだけでなくサイリスタの場合もあ
る。ダイオードは、普通、２個で１組とされ、互いに逆
並列結合した形態でゲート電極に直列に接続する。ゲー
ト電極への電荷の注入・引き抜きをどちらかのダイオー
ドを介して可能とするためである。なお、逆並列結合と
は、１組のダイオーを互いに逆向きに配置し、それぞれ
の両端を、抵抗等の他の電気的要素を介さず直接に、電
気的に等価な状態で並列に結合することを意味する。
置は、トランジスタだけでなくサイリスタの場合もあ
る。ダイオードは、普通、２個で１組とされ、互いに逆
並列結合した形態でゲート電極に直列に接続する。ゲー
ト電極への電荷の注入・引き抜きをどちらかのダイオー
ドを介して可能とするためである。なお、逆並列結合と
は、１組のダイオーを互いに逆向きに配置し、それぞれ
の両端を、抵抗等の他の電気的要素を介さず直接に、電
気的に等価な状態で並列に結合することを意味する。
【０００７】
【作用】この発明の絶縁ゲート型電界効果半導体装置で
は、ゲート電極にダイオードが直列に介在することによ
り、図２にみるように、ゲート・ソース間容量（ＣGS)
とダイオード容量（ＣD ）の合計が、ゲート・ドレイン
間容量（ＣGD）に対して直列に入ることになり、その結
果、出力容量の低減化が図れる。つまり、出力容量低減
用のダイオードをゲート電極に直列に接続するようにす
るわけである。これを、数式を使って説明する。
は、ゲート電極にダイオードが直列に介在することによ
り、図２にみるように、ゲート・ソース間容量（ＣGS)
とダイオード容量（ＣD ）の合計が、ゲート・ドレイン
間容量（ＣGD）に対して直列に入ることになり、その結
果、出力容量の低減化が図れる。つまり、出力容量低減
用のダイオードをゲート電極に直列に接続するようにす
るわけである。これを、数式を使って説明する。
【０００８】まず、図２の等価回路から出力容量を示す
式は以下の通りになる。 ＣＯＳＳ２＝ＣＤＳ＋｛ＣＧＤ×（ＣＧＳ＋ＣＤ）／（ＣＧＤ＋Ｃ ＧＳ ＋ＣＤ ）｝ ≒ＣＤＳ＋｛ＣＧＤ×ＣＧＳ／（ＣＧＤ＋Ｃ ＧＳ ）｝ ；ＣＤ≒０ （とすることが容易にできる） したがって、ＣＯＳＳ１−ＣＯＳＳ２を算出すれば、 ＝ＣＤＳ＋ＣＧＤ−ＣＤＳ −｛ＣＧＤ×ＣＧＳ／（ＣＧＤ＋Ｃ ＧＳ ）｝ ＝ＣＧＤ｛１−ＣＧＳ／（ＣＧＤ＋Ｃ ＧＳ ）｝＞０となる。
式は以下の通りになる。 ＣＯＳＳ２＝ＣＤＳ＋｛ＣＧＤ×（ＣＧＳ＋ＣＤ）／（ＣＧＤ＋Ｃ ＧＳ ＋ＣＤ ）｝ ≒ＣＤＳ＋｛ＣＧＤ×ＣＧＳ／（ＣＧＤ＋Ｃ ＧＳ ）｝ ；ＣＤ≒０ （とすることが容易にできる） したがって、ＣＯＳＳ１−ＣＯＳＳ２を算出すれば、 ＝ＣＤＳ＋ＣＧＤ−ＣＤＳ −｛ＣＧＤ×ＣＧＳ／（ＣＧＤ＋Ｃ ＧＳ ）｝ ＝ＣＧＤ｛１−ＣＧＳ／（ＣＧＤ＋Ｃ ＧＳ ）｝＞０となる。
【０００９】故に、ＣOSS1＞ＣOSS2と、出力容量が減少
した結果が出るのである。
した結果が出るのである。
【００１０】
【実施例】以下、実施例を図面を参照しながら詳しく説
明する。勿論、この発明は以下の実施例に限らないこと
は言うまでもない。図１は実施例にかかる絶縁ゲート型
電界効果トランジスタをあらわす。絶縁ゲート型電界効
果トランジスタ１は、半導体基板２のドレイン領域用の
ｎ型半導体領域３の表面部分にチャネル形成用のｐ型半
導体領域４が形成され、同領域４の表面部分にソース領
域用のｎ型半導体領域５が形成された構成となってい
る。前記両半導体領域３、５に挟まれたｐ型半導体領域
４の表面部分がチャネル形成域ＣＨになっていて、この
チャネル形成域ＣＨの上方にはゲート電極７が絶縁膜８
を介して設けられている。なお、１１はソース電極であ
り、１２はドレイン電極であって、両電極１１、１２が
半導体基板２の表と裏に分かれて設けられており、この
トランジスタ１は縦型構成である。
明する。勿論、この発明は以下の実施例に限らないこと
は言うまでもない。図１は実施例にかかる絶縁ゲート型
電界効果トランジスタをあらわす。絶縁ゲート型電界効
果トランジスタ１は、半導体基板２のドレイン領域用の
ｎ型半導体領域３の表面部分にチャネル形成用のｐ型半
導体領域４が形成され、同領域４の表面部分にソース領
域用のｎ型半導体領域５が形成された構成となってい
る。前記両半導体領域３、５に挟まれたｐ型半導体領域
４の表面部分がチャネル形成域ＣＨになっていて、この
チャネル形成域ＣＨの上方にはゲート電極７が絶縁膜８
を介して設けられている。なお、１１はソース電極であ
り、１２はドレイン電極であって、両電極１１、１２が
半導体基板２の表と裏に分かれて設けられており、この
トランジスタ１は縦型構成である。
【００１１】そして、ゲート電極７には、逆並列結合さ
れたダイオード１５、１５が直列接続されていて、出力
容量の低減が図られていることは前述の通りである。ダ
イオード１５は半導体基板２内あるいは表面上に形成さ
れ一体化されていることが望ましい。特に、ダイオード
１５は、以下の形成形態をとるものが好ましい。
れたダイオード１５、１５が直列接続されていて、出力
容量の低減が図られていることは前述の通りである。ダ
イオード１５は半導体基板２内あるいは表面上に形成さ
れ一体化されていることが望ましい。特に、ダイオード
１５は、以下の形成形態をとるものが好ましい。
【００１２】絶縁ゲート型電界効果半導体装置の場合、
ゲート電極７には、しばしばポリシリコンが使われる
が、ゲート電極７形成のための半導体基板２の上に堆積
させたポリシリコン膜のゲート電極以外の部分を使って
ダイオードを形成するのである。ポリシリコン膜の一部
領域に逆導電型の不純物をドープし逆導電型に変える。
そうするとｐ領域とｎ領域が面方向に隣接したｐｎ接合
ダイオードができる。膜厚み分で接するだけだから接合
面積は小さくダイオード接合容量は極めて僅かなものと
なり、本発明に適したものとなる。
ゲート電極７には、しばしばポリシリコンが使われる
が、ゲート電極７形成のための半導体基板２の上に堆積
させたポリシリコン膜のゲート電極以外の部分を使って
ダイオードを形成するのである。ポリシリコン膜の一部
領域に逆導電型の不純物をドープし逆導電型に変える。
そうするとｐ領域とｎ領域が面方向に隣接したｐｎ接合
ダイオードができる。膜厚み分で接するだけだから接合
面積は小さくダイオード接合容量は極めて僅かなものと
なり、本発明に適したものとなる。
【００１３】
【発明の効果】以上に述べたように、この発明の絶縁ゲ
ート型電界効果半導体装置では、ゲート電極にダイオー
ドを直列に介在させ、電界効果半導体装置部分の構成は
変化させずに出力容量の低減を図っており、その結果、
オン抵抗の増大を伴わずに出力容量の低減が実現される
ため、非常に実用性が高い。
ート型電界効果半導体装置では、ゲート電極にダイオー
ドを直列に介在させ、電界効果半導体装置部分の構成は
変化させずに出力容量の低減を図っており、その結果、
オン抵抗の増大を伴わずに出力容量の低減が実現される
ため、非常に実用性が高い。
【図１】実施例にかかる絶縁ゲート型電界効果トランジ
スタの要部構成をあらわす断面図である。
スタの要部構成をあらわす断面図である。
【図２】実施例の絶縁ゲート型電界効果トランジスタの
等価回路図である。
等価回路図である。
【図３】従来の絶縁ゲート型電界効果トランジスタの要
部構成をあらわす断面図である。
部構成をあらわす断面図である。
１ 絶縁ゲート型電界効果トランジスタ ２ 半導体基板 ７ ゲート電極 ８ 絶縁膜 １５ ダイオード ＣＨ チャネル形成域
Claims (1)
- 【請求項１】 半導体基板におけるチャネル形成域の上
方に絶縁膜を介してゲート電極が設けられてなる絶縁ゲ
ート型電界効果半導体装置において、逆並列結合された
１組のダイオードが、前記ゲート電極に直列に接続され
ていることを特徴とする絶縁ゲート型電界効果半導体装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172600A JP2841936B2 (ja) | 1991-07-12 | 1991-07-12 | 絶縁ゲート型電界効果半導体装置 |
| GB9214337A GB2257830B (en) | 1991-07-12 | 1992-07-06 | Low output-capacity, double-diffused field effect transistor |
| US07/909,846 US5296723A (en) | 1991-07-12 | 1992-07-07 | Low output capacitance, double-diffused field effect transistor |
| KR1019920012367A KR960006107B1 (ko) | 1991-07-12 | 1992-07-11 | 저출력-용량 2중 확산형 전계효과 트랜지스터 |
| DE4222998A DE4222998A1 (de) | 1991-07-12 | 1992-07-13 | Zweifach-diffundierter feldeffekttransistor mit niedriger ausgangskapazitaet |
| HK98106645A HK1007632A1 (en) | 1991-07-12 | 1998-06-25 | Low output-capacity double-diffused field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172600A JP2841936B2 (ja) | 1991-07-12 | 1991-07-12 | 絶縁ゲート型電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521803A JPH0521803A (ja) | 1993-01-29 |
| JP2841936B2 true JP2841936B2 (ja) | 1998-12-24 |
Family
ID=15944865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3172600A Expired - Lifetime JP2841936B2 (ja) | 1991-07-12 | 1991-07-12 | 絶縁ゲート型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841936B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4846106B2 (ja) * | 2001-02-16 | 2011-12-28 | 三菱電機株式会社 | 電界効果型半導体装置及びその製造方法 |
| JP5271515B2 (ja) * | 2007-07-13 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482708A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Mos-fet driving circuit |
| JP2919494B2 (ja) * | 1989-08-10 | 1999-07-12 | 三洋電機株式会社 | 縦型ｍｏｓｆｅｔ |
-
1991
- 1991-07-12 JP JP3172600A patent/JP2841936B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521803A (ja) | 1993-01-29 |
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Legal Events
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