JPH05198803A - 二重拡散型電界効果半導体装置 - Google Patents
二重拡散型電界効果半導体装置Info
- Publication number
- JPH05198803A JPH05198803A JP952392A JP952392A JPH05198803A JP H05198803 A JPH05198803 A JP H05198803A JP 952392 A JP952392 A JP 952392A JP 952392 A JP952392 A JP 952392A JP H05198803 A JPH05198803 A JP H05198803A
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- Japan
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- type semiconductor
- conductivity type
- semiconductor region
- field effect
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 優れたゲート制御性を維持しつつ、出力容量
が小さくなっている二重拡散型電界効果半導体装置を提
供する。 【構成】 第１の第１導電型半導体領域３の表面部分に
第２導電型半導体領域４が形成され、この第２導電型半
導体領域の表面部分に第２の第１導電型半導体領域５が
形成されていて、前記第１と第２の両第１導電型半導体
領域で挟まれた前記第２導電型半導体領域の表面のチャ
ネル形成域７の上に厚み１０００Å以下の絶縁酸化膜１
６を介してゲート電極１１が形成されている二重拡散型
電界効果半導体装置において、前記第２導電型半導体領
域が網状のパターンで形成されていて、前記ゲート電極
が網の目のパターンで形成されていることを特徴とする
二重拡散型電界効果半導体装置１
が小さくなっている二重拡散型電界効果半導体装置を提
供する。 【構成】 第１の第１導電型半導体領域３の表面部分に
第２導電型半導体領域４が形成され、この第２導電型半
導体領域の表面部分に第２の第１導電型半導体領域５が
形成されていて、前記第１と第２の両第１導電型半導体
領域で挟まれた前記第２導電型半導体領域の表面のチャ
ネル形成域７の上に厚み１０００Å以下の絶縁酸化膜１
６を介してゲート電極１１が形成されている二重拡散型
電界効果半導体装置において、前記第２導電型半導体領
域が網状のパターンで形成されていて、前記ゲート電極
が網の目のパターンで形成されていることを特徴とする
二重拡散型電界効果半導体装置１
Description
【０００１】
【産業上の利用分野】この発明は、二重拡散型電界効果
半導体装置に関するものである。
半導体装置に関するものである。
【０００２】
【従来の技術】図４は、従来の二重拡散型電界効果トラ
ンジスタ（DMOS-FET) の要部構成をあらわす。DMOS-FET
５１の場合、素子用半導体領域のある半導体基板５２に
おいては、ドレイン領域用のｎ型半導体領域（第１の第
１導電型半導体領域）５３の表面部分にベース領域用の
ｐ型半導体領域（第１の第２導電型半導体領域）５４が
形成されており、このｐ型半導体領域５４の表面部分に
ソース領域用のｎ型半導体領域（第２の第１導電型半導
体領域）５５が形成されている構成になっている。
ンジスタ（DMOS-FET) の要部構成をあらわす。DMOS-FET
５１の場合、素子用半導体領域のある半導体基板５２に
おいては、ドレイン領域用のｎ型半導体領域（第１の第
１導電型半導体領域）５３の表面部分にベース領域用の
ｐ型半導体領域（第１の第２導電型半導体領域）５４が
形成されており、このｐ型半導体領域５４の表面部分に
ソース領域用のｎ型半導体領域（第２の第１導電型半導
体領域）５５が形成されている構成になっている。
【０００３】そして、このDMOS-FET５１のゲート電極６
１は二つのｎ型半導体領域５３，５５で挟まれたｐ型半
導体領域５４の表面のチャネル形成域５７の上に厚み１
０００Å以下の絶縁酸化膜６２を介して形成されてお
り、ソース電極６４はソース領域用のｎ型半導体領域５
５とｐ型半導体領域５４の両表面に直接コンタクトする
ようにして形成されていて、ゲート電極６１とソース電
極６４の電気的絶縁は絶縁膜６６によりなされている。
なお、ドレイン電極（図示省略）は、縦型構造の素子で
は半導体基板５２の裏面側に、横型構造の場合は半導体
基板５２の表面側（ソース電極と同じ側）に形成されて
いる。
１は二つのｎ型半導体領域５３，５５で挟まれたｐ型半
導体領域５４の表面のチャネル形成域５７の上に厚み１
０００Å以下の絶縁酸化膜６２を介して形成されてお
り、ソース電極６４はソース領域用のｎ型半導体領域５
５とｐ型半導体領域５４の両表面に直接コンタクトする
ようにして形成されていて、ゲート電極６１とソース電
極６４の電気的絶縁は絶縁膜６６によりなされている。
なお、ドレイン電極（図示省略）は、縦型構造の素子で
は半導体基板５２の裏面側に、横型構造の場合は半導体
基板５２の表面側（ソース電極と同じ側）に形成されて
いる。
【０００４】このDMOS-FET５１では、ベース領域用のｐ
型半導体領域５４が、図６にみるように、網の目のパタ
ーンで形成され、ゲート電極６１が、図５に一点鎖線で
図示するように、網状のパターンで形成されていて、ソ
ース電極６４は逆の網の目のパターンで形成されてい
る。DMOS-FET５１は、図４および図５に点線で示すよう
に、ソース電極コンタクト域を中心とする多数のユニッ
トセルＣが存在していて、集積化構成の形態がとれらて
いる。
型半導体領域５４が、図６にみるように、網の目のパタ
ーンで形成され、ゲート電極６１が、図５に一点鎖線で
図示するように、網状のパターンで形成されていて、ソ
ース電極６４は逆の網の目のパターンで形成されてい
る。DMOS-FET５１は、図４および図５に点線で示すよう
に、ソース電極コンタクト域を中心とする多数のユニッ
トセルＣが存在していて、集積化構成の形態がとれらて
いる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
DMOS-FET５１には出力容量が大きいという問題がある。
DMOS-FET５１の出力容量ＣOSS は、ドレイン・ソース間
のｐｎ接合容量Ｃpnとゲート・ドレイン間の酸化膜容量
ＣOXを合わせた量である（ＣOSS ＝Ｃpn＋ＣOX）。ｐｎ
接合容量Ｃpnと酸化膜容量ＣOXは等量ではなく、単位面
積あたりでみると後者の酸化膜容量ＣOXは前者のｐｎ接
合容量Ｃpnの約５倍ある。
DMOS-FET５１には出力容量が大きいという問題がある。
DMOS-FET５１の出力容量ＣOSS は、ドレイン・ソース間
のｐｎ接合容量Ｃpnとゲート・ドレイン間の酸化膜容量
ＣOXを合わせた量である（ＣOSS ＝Ｃpn＋ＣOX）。ｐｎ
接合容量Ｃpnと酸化膜容量ＣOXは等量ではなく、単位面
積あたりでみると後者の酸化膜容量ＣOXは前者のｐｎ接
合容量Ｃpnの約５倍ある。
【０００６】DMOS-FET５１の場合、絶縁酸化膜６２を１
０００Å以下と極めて薄くしてチャネルに対するゲート
電極６１による制御が良く効くようにしている（ゲート
制御性に優れる）。一方、ゲート電極６１とｎ型半導体
領域５３の間の容量は介在する絶縁酸化膜６２の厚みに
逆比例し、酸化膜６２の厚みが１０００Å以下と薄くな
ると酸化膜容量ＣOXは大きくなり、その結果、出力容量
は相当に大きなものとなる。
０００Å以下と極めて薄くしてチャネルに対するゲート
電極６１による制御が良く効くようにしている（ゲート
制御性に優れる）。一方、ゲート電極６１とｎ型半導体
領域５３の間の容量は介在する絶縁酸化膜６２の厚みに
逆比例し、酸化膜６２の厚みが１０００Å以下と薄くな
ると酸化膜容量ＣOXは大きくなり、その結果、出力容量
は相当に大きなものとなる。
【０００７】この発明は、上記事情に鑑み、優れたゲー
ト制御性を維持しつつ、出力容量が小さくなっている二
重拡散型電界効果半導体装置を提供することを課題とし
ている。
ト制御性を維持しつつ、出力容量が小さくなっている二
重拡散型電界効果半導体装置を提供することを課題とし
ている。
【０００８】
【課題を解決するための手段】前記課題を解決するた
め、第１の第１導電型半導体領域の表面部分に第２導電
型半導体領域が形成され、この第２導電型半導体領域の
表面部分に第２の第１導電型半導体領域が形成されてい
て、前記第１と第２の両第１導電型半導体領域で挟まれ
た前記第２導電型半導体領域の表面のチャネル形成域の
上に厚み１０００Å以下の絶縁酸化膜を介してゲート電
極が形成されている構成において、前記第２導電型半導
体領域を網状のパターンで形成し、前記ゲート電極を網
の目のパターンで形成するという構成をとるようにして
いる。
め、第１の第１導電型半導体領域の表面部分に第２導電
型半導体領域が形成され、この第２導電型半導体領域の
表面部分に第２の第１導電型半導体領域が形成されてい
て、前記第１と第２の両第１導電型半導体領域で挟まれ
た前記第２導電型半導体領域の表面のチャネル形成域の
上に厚み１０００Å以下の絶縁酸化膜を介してゲート電
極が形成されている構成において、前記第２導電型半導
体領域を網状のパターンで形成し、前記ゲート電極を網
の目のパターンで形成するという構成をとるようにして
いる。
【０００９】以下、この発明をより具体的に説明する。
この発明にかかる二重拡散型電界効果半導体装置では、
普通はトランジスタ構成であるが、これに限らず、サイ
リスタ構成であってもよい。
この発明にかかる二重拡散型電界効果半導体装置では、
普通はトランジスタ構成であるが、これに限らず、サイ
リスタ構成であってもよい。
【００１０】
【作用】この発明の二重拡散型電界効果半導体装置は、
ゲート電極の下側の絶縁酸化膜の厚みが１０００Å以下
と薄くて、チャネルに対するゲート電極による制御が良
く効いてゲート制御性に優れるものとなっている。この
発明の二重拡散型電界効果半導体装置において、網状の
パターンで形成されたベース領域用の第２導電型半導体
領域に対し逆の網の目のパターンでゲート電極が形成さ
れており、ゲート電極とドレイン領域用の第１導電型半
導体領域の対面面積は従来よりも大幅に減少している。
図５のゲート電極の形成パターンの反転したパターンが
この発明の半導体装置におけるゲート電極の形成パター
ンに実質的に相当するのである。一方、酸化膜容量ＣOX
は対面面積に比例しており、そのため、この発明の二重
拡散型電界効果半導体装置では、対面面積の大幅な減少
に伴い酸化膜容量ＣOXも大幅に減少する。その結果、出
力容量が大幅に小さくなる。
ゲート電極の下側の絶縁酸化膜の厚みが１０００Å以下
と薄くて、チャネルに対するゲート電極による制御が良
く効いてゲート制御性に優れるものとなっている。この
発明の二重拡散型電界効果半導体装置において、網状の
パターンで形成されたベース領域用の第２導電型半導体
領域に対し逆の網の目のパターンでゲート電極が形成さ
れており、ゲート電極とドレイン領域用の第１導電型半
導体領域の対面面積は従来よりも大幅に減少している。
図５のゲート電極の形成パターンの反転したパターンが
この発明の半導体装置におけるゲート電極の形成パター
ンに実質的に相当するのである。一方、酸化膜容量ＣOX
は対面面積に比例しており、そのため、この発明の二重
拡散型電界効果半導体装置では、対面面積の大幅な減少
に伴い酸化膜容量ＣOXも大幅に減少する。その結果、出
力容量が大幅に小さくなる。
【００１１】
【実施例】続いて、この発明にかかる二重拡散型電界効
果半導体装置の実施例の説明を行う。この発明は、勿
論、下記の実施例に限らないことは言うまでもない。図
１は、実施例にかかる二重拡散型電界効果トランジスタ
（DMOS-FET）１の要部構成をあらわし、図２は、ゲート
電極まわりの構成をあらわす。
果半導体装置の実施例の説明を行う。この発明は、勿
論、下記の実施例に限らないことは言うまでもない。図
１は、実施例にかかる二重拡散型電界効果トランジスタ
（DMOS-FET）１の要部構成をあらわし、図２は、ゲート
電極まわりの構成をあらわす。
【００１２】DMOS-FET１の場合、素子用半導体領域のあ
る半導体基板２においては、ドレイン領域用のｎ型半導
体領域（第１の第１導電型半導体領域）３の表面部分に
ベース領域用のｐ型半導体領域（第１の第２導電型半導
体領域）４が形成されており、このｐ型半導体領域４の
表面部分にソース領域用のｎ型半導体領域（第２の第１
導電型半導体領域）５が形成されている構成になってい
る。ベース領域用のｐ型半導体領域４は、図３にみるよ
うに、網状のパターンで形成されており、図６に示す従
来のパターンとは逆のパターンになっている。
る半導体基板２においては、ドレイン領域用のｎ型半導
体領域（第１の第１導電型半導体領域）３の表面部分に
ベース領域用のｐ型半導体領域（第１の第２導電型半導
体領域）４が形成されており、このｐ型半導体領域４の
表面部分にソース領域用のｎ型半導体領域（第２の第１
導電型半導体領域）５が形成されている構成になってい
る。ベース領域用のｐ型半導体領域４は、図３にみるよ
うに、網状のパターンで形成されており、図６に示す従
来のパターンとは逆のパターンになっている。
【００１３】そして、このDMOS-FET１のゲート電極１１
は二つのｎ型半導体領域３，５で挟まれたｐ型半導体領
域５の表面のチャネル形成域７の上に厚み１０００Å以
下の絶縁酸化膜１６を介して形成されており、ソース電
極１４はソース領域用のｎ型半導体領域５とｐ型半導体
領域４の両表面に直接コンタクトするようにして形成さ
れていて、ゲート電極１１とソース電極１４の電気的絶
縁は絶縁膜１７によりなされている。ドレイン電極（図
示省略）は半導体基板２の裏面側にあって縦型構造の素
子となっているが、表面側（ソース電極と同じ側）にあ
って横型構造の素子となっていてもよい。なお、１９は
ゲート電極１１への配線である。
は二つのｎ型半導体領域３，５で挟まれたｐ型半導体領
域５の表面のチャネル形成域７の上に厚み１０００Å以
下の絶縁酸化膜１６を介して形成されており、ソース電
極１４はソース領域用のｎ型半導体領域５とｐ型半導体
領域４の両表面に直接コンタクトするようにして形成さ
れていて、ゲート電極１１とソース電極１４の電気的絶
縁は絶縁膜１７によりなされている。ドレイン電極（図
示省略）は半導体基板２の裏面側にあって縦型構造の素
子となっているが、表面側（ソース電極と同じ側）にあ
って横型構造の素子となっていてもよい。なお、１９は
ゲート電極１１への配線である。
【００１４】このDMOS-FET１では、ベース領域用のｐ型
半導体領域４が、図３に図示するように、網状のパター
ンで形成されていて、ゲート電極１１は、図２に図示す
るように、逆の網の目のパターンで形成されており、優
れたゲート制御性を失わずに出力容量の低減が実現でき
ることは前述の通りである。また、DMOS-FET１では、図
１および図２に点線で示すように、ゲート電極１１を中
心中心にして多数のユニットセルＡが存在していて、集
積化構成の形態がとれらている。
半導体領域４が、図３に図示するように、網状のパター
ンで形成されていて、ゲート電極１１は、図２に図示す
るように、逆の網の目のパターンで形成されており、優
れたゲート制御性を失わずに出力容量の低減が実現でき
ることは前述の通りである。また、DMOS-FET１では、図
１および図２に点線で示すように、ゲート電極１１を中
心中心にして多数のユニットセルＡが存在していて、集
積化構成の形態がとれらている。
【００１５】
【発明の効果】以上に述べたように、この発明の二重拡
散型電界効果半導体装置は、ゲート電極の下側の絶縁酸
化膜の厚みが１０００Å以下と薄いため、優れたゲート
制御性が維持されており、ゲート電極とドレイン領域用
の第１導電型半導体領域の対面面積の大幅な減少に伴い
酸化膜容量ＣOXが大幅に減少しているため、出力容量が
小さくなっていて、非常に実用性が高い。
散型電界効果半導体装置は、ゲート電極の下側の絶縁酸
化膜の厚みが１０００Å以下と薄いため、優れたゲート
制御性が維持されており、ゲート電極とドレイン領域用
の第１導電型半導体領域の対面面積の大幅な減少に伴い
酸化膜容量ＣOXが大幅に減少しているため、出力容量が
小さくなっていて、非常に実用性が高い。
【図１】実施例にかかるDMOS-FETの要部構成をあらわす
断面図である。
断面図である。
【図２】実施例のDMOS-FETのゲート電極まわりの構成を
あらわす平面図である。
あらわす平面図である。
【図３】実施例のDMOS-FETの半導体基板の平面図であ
る。
る。
【図４】従来のDMOS-FETの要部構成をあらわす断面図で
ある。
ある。
【図５】従来のDMOS-FETのゲート電極まわりの構成をあ
らわす平面図である。
らわす平面図である。
【図６】従来のDMOS-FETの半導体基板の平面図である。
１ 二重拡散型電界効果トランジスタ ２ 半導体基板 ３ ｎ型半導体領域（第１の第１導電型半導体領域） ４ ｐ型半導体領域（第２導電型半導体領域） ５ ｎ型半導体領域（第２の第１導電型半導体領域） ７ チャネル形成域 １１ ゲート電極 １６ 絶縁酸化膜
Claims (1)
- 【請求項１】 第１の第１導電型半導体領域の表面部分
に第２導電型半導体領域が形成され、この第２導電型半
導体領域の表面部分に第２の第１導電型半導体領域が形
成されていて、前記第１と第２の両第１導電型半導体領
域で挟まれた前記第２導電型半導体領域の表面のチャネ
ル形成域の上に厚み１０００Å以下の絶縁酸化膜を介し
てゲート電極が形成されている二重拡散型電界効果半導
体装置において、前記第２導電型半導体領域が網状のパ
ターンで形成されていて、前記ゲート電極が網の目のパ
ターンで形成されていることを特徴とする二重拡散型電
界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP952392A JPH05198803A (ja) | 1992-01-22 | 1992-01-22 | 二重拡散型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP952392A JPH05198803A (ja) | 1992-01-22 | 1992-01-22 | 二重拡散型電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198803A true JPH05198803A (ja) | 1993-08-06 |
Family
ID=11722631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP952392A Pending JPH05198803A (ja) | 1992-01-22 | 1992-01-22 | 二重拡散型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198803A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100877266B1 (ko) * | 2007-05-18 | 2009-01-09 | 주식회사 동부하이텍 | 엘디모스 채널 형성방법 |
-
1992
- 1992-01-22 JP JP952392A patent/JPH05198803A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100877266B1 (ko) * | 2007-05-18 | 2009-01-09 | 주식회사 동부하이텍 | 엘디모스 채널 형성방법 |
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