JPS62159468A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置、特に半導体基板をソース領域とし
てソース電極を裏面から取出すようにした半導体装置に
関するものである。

（従来の技術） 従来、縦形のＭＯＳ　ＦＩＥＴ　　では半導体基体をド
レインとし、ドレイン電極を半導体基体の裏面から引き
出し、ソース電極を半導体基体の表面から引き出して高
耐圧化を図っている。また、横型Ｍ（ＩＳＦＥＴ　　に
おいては半導体基体を以ってチャンネル領域を構成して
いるため、半導体基体の一方の主表面に形成したソース
電極を半導体基体の他方の主表面に形成したチャンネル
電極とワイヤで接続している。

第５図は従来の縦型ＭＯ３ＦＥＴ　の代表的構成を示す
断面図である。ｎ゛型半導体基板１の上にｎ型半導体層
２をエピタキシャル成長させてｎ−オン−ｎ″構造の半
導体基体を構成している。ｎ型エピタキシャル層２の表
面にはゲート絶縁酸化膜３を介して多結晶シリコン膜４
のパターンが形成されている。この多結晶シリコン膜パ
ターンの開口部の内部にはこれをマスクとしてチャンネ
ル領域を構成するｐ型半導体層５と、ソース領域を構成
するｎ゛型型溝導体層６が自己整合的に形成されている
。一般に、このような構成の半導体装置は、ＤＳＡ（Ｄ
ｉｆｆｕｓｉｏｎ　５ｅｌｆ　Ａｌｉｇｎｍｅｎｔ）　
　ＭＯＳ　ＦＥＴと呼ばれている。ゲート電極を構成す
る多結晶シリコン膜４の上には第２絶縁膜７が形成され
ており、その上にはアルミニウムのソース電極膜８が形
成されており、このソース電極膜は第２絶縁膜７にあけ
た開口を介してｐ型半導体層５およびｎ＋型型溝導体層
６オーミック接続されている。

ソース電極膜８の上にはＰＳＧ（Ｐｈｏｓｐｈｏ　５ｉ
ｌｉｃａｔｅ　Ｇｌａｓｓ）のようなパッシベーション
膜９が形成されている。ｎ゛゛半導体基板１の裏面には
ドレイン電極膜１０が設けられている。このようなりＳ
Ａ　ＭＯＳＦＥＴにおいては、ゲート電極膜４はゲート
端子１１に接続され、ソース電極膜８にはソース端子１
２が接続され、ドレイン電極膜１０はドレイン端子１３
に接続されている。

第６呵は従来の横型ＭＯ３ＦＥＴの代表的な構成を示す
断四図である。ｐ°°半導体基板１５の上にチャンネル
領域を構成するｐ型半導体層１６をエビクキシャル成長
させる。このｐ型半導体層１６の表面にはゲート酸化膜
１７を介してゲート電極を構成する多結晶シリコン膜１
８を選択的に形成する。ｐ型エピタキシャル層１６の主
表面にはソース領域を構成するｎ°型型溝導体層１９、
ドレイン領域を構成するｎｇ半導体層２０を形成する。

このｎ型半導体層２０のつ部には接点領域を構成するｎ
°型型環導体層２１形成されている。多結晶シリコン膜
１８の上には第２絶縁膜２２が形成され、その上にｎ゛
型半導体層期および２１にそれぞれ接続されるソース電
極膜２３およびドレイン電極膜２４がそれぞれ形成され
ている。ゲート電極を構成する多結晶シリコン膜１８は
ゲート端子２５に接続され、ソース電極膜２３はソース
端子２６に接続され、ドレイン電極膜２４はドレイン端
子２７に接続されている。また、ｐ゛゛半導体基板１５
の裏面にはチャンネル領域にオーミック接続されたチャ
ンネル電極膜２８が形成され、このチャンネル電極膜２
８は線図的に示すワイヤ２９を介してソース端子２６に
接続され、Ｍ［ｌＳ動作を行なうように構成されている
。

（発明が解決しようとする問題点） 上述した第５図に示す従来の縦型ＭＯ３ＦＢＴにおいて
は、ドレイン電極膜１０をリードフレームに接続してい
るため、リードフレーム自体が高電位となるので、放熱
板を取り付けるためには絶縁板が必要となる。その結果
、ドレイン−ソース間の容量が増大し、素子特性を劣化
し、動作の安定性が損なわれる欠点がある。また、従来
の横形ＭＯ３ＦＥＴにおいては、半導体基体の裏面に形
成したチャンネル電極膜２８を半導体基体の表面に形成
したソース電極膜２３にワイヤ２９を介して電気的に接
続するためのワイヤボンディングが必要となり、製造工
程が面倒となる欠点がある。

本発明は上述した問題点を解決し、絶縁板を介すること
なく放熱板を設けることができ、しだがって従来の縦型
ＭＯ５ＦＥＴに比べてドレイン−ソース間の容量を低減
し、素子特性を安定化することができ、また従来の横形
ＭＯ５ＦＢＴに比べてワイヤボンディング処理を簡易化
することができる半導体装置を提供しようとするもので
ある。

（問題点を解決するための手段） 本発明の半導体装置は、一導電型の半導体基体の一方の
主表面に形成された逆導電型のドレイン領域と、前記半
導体基体の一方の主表面から他方の主表面に亘って形成
された逆導電型のソース領域と、前記半導体基体の一方
の主表面上において、前記ソース領域と第１絶縁膜を介
して対向するように形成されたゲート電極と、このゲー
ト電極上に形成された第２絶縁膜と、この第２絶縁膜に
あけた開口を経て前記ドレイン領域に接続するように第
２絶縁膜上に形成されたドレイン電極膜と、前記半導体
基体の他方の表面上に前記ソース電極と接続するように
形成されたソース電極膜とを具えることを特徴とするも
のである。

（作　用） 上述した本発明の半導体装置によればドレイン領域とソ
ース領域が従来の半導体装置（こ比べて反対となってい
るため、半導体基体の裏面で゛ノース領域とチャンネル
領域とを接続すること力（でき、高電位となるドレイン
領域は半導体基体の表面（こ設けられているため、半導
体基体の裏面１ご絶縁板を介することなく放熱板を設け
ることができ、ドレイン−ソース間の容量が増大するこ
と（まなくなる。また、ソース領域とチャンネル領域と
を半導体基体の裏面で容易に相互接続すること力（でき
るので、面倒なワイヤボンディングは不要となる。

（実施例） 第１図（ａ）〜（ｈ）は本発明の半導体装置の一実施例
の順次の製造工程における構成を示す断面図である。

第１図（ａ）に示すようにｐ＋＋半導体基板３１を準備
し、その一方の表面からｎ型不純物を多量（ご深く拡散
してソース領域を構成するｎ＋型型溝導体層３２選択的
に形成する。

次にｐ゛゛半導体基板３１の表面にｎ型半導体層３３を
エビクキシャル成長させた後、このｎ型半導体層の表面
にゲート酸化膜３４を介してゲート電極を構成する多結
晶シリコン膜３５を所定のパターンにしたがって形成す
る。次にこの多結晶シリコン膜３５をマスクとしてｎ型
半導体層３３中にｐ型不純物を拡散してチャンネル領域
を構成するｎ型半導体層３６を選択的に形成する。この
場合、第１図（ｂ）に示すようにｎ型半導体層３６は深
く形成し、ｐ゛゛半導体基板３１の表面に達するように
形成する。また、ｐ゛゛半導体基板３１に形成したｎ゛
型型溝導体層３２らｎ型不純物が外方に向は拡散し、ｎ
゛型型溝導体層３２ｎ型半導体層３３中に僅かに浸入す
る。

次に第１図（Ｃ）に示すように多結晶シリコン膜３５を
マスクとしてｎ型不純物をイオン注入し、ｎ型半導体層
３６内にドレイン領域の拡大部を構成するｎ型半導体層
３７を選択的に形成する。さらに、第１図（ｄ）に示す
ように多結晶シリコン膜３５上に第２の絶縁膜３８を形
成した後、この絶縁膜に選択的に開口３９を形成する。

続いて絶縁膜にあけた開口３９を経てｎ型不純物をイオ
ン注入し、熱処理を施してドレイン領域を構成するｎ型
半導体層４０を形成した様子を第１図（ｅ）に示す。こ
のｎ型半導体層４０はｎ型半導体層３７を突抜け　深く
形成する。

次にｐ゛゛半導体基板３１を第１図（ｅ）のＡ−Ａ線の
位置までサーフェイスグライダまたはエツチングにより
除去した様子を第１図（ｆ）に示す。これによりチャン
ネル領域を構成するｐ°型型溝導体層４１よびソース領
域を構成するｎ゛型型溝導体層４２半導体本体の裏面に
露出することになる。

次に第１図（ｇ＞　　に示すように、第２絶縁膜３８に
あけた開口からｎ型不純物を高濃度で注入して接点領域
を構成するｎ゛型型溝導体層４３ｎ型半導体層３７中に
形成する。

続いて第１図（ｈ）　に示すように、第２絶縁膜３８の
上にアルミニュウムより成るドレイン電極膜４４を形成
する。このドレイン電極膜４４は第２絶縁膜３８にあけ
た開口３９を経てソース領域３７．４０．４３にオーミ
ック接続されている。一方半導体基体の裏面にもアルミ
ニュウムより成るソース電極膜４５を一様に形成する。

したがってこのソース電極膜４５を介してソース領域４
２．３３　とチャンネル領域４１．３６は相互接続され
ることになる。さらに、ドレイン電極膜４４の上にＰＳ
Ｇのようなパッシベーション膜を形成してλ１０３　Ｆ
ＥＴを完成するが、第１図（ｈ）では図示していない。

多結晶シリコン膜３５より成るゲート電極は半導体本体
の表面に形成された金属電極膜（図示せず）を介してゲ
ート端子４６に接続され、ドレイン電極膜４４はドレイ
ン端子４７に接続され、ソース電極膜４５はソース端子
４８に接続されることになる。本発明では半導体本体の
表面に高電位となるドレイン電極膜４４が形成され、裏
面には大地電位に接続されるソース電極膜４５が形成さ
れているため、半導体本体の裏面に絶縁板を介すること
なく放熱板を設けることができ、ドレイン−ソース間の
容量の増大を抑えることができ、素子特性を向上するこ
とができる。また、半導体本体の裏面に形成したソース
電極膜４５によってソース領域４２．３６　とチャンネ
ル領域４１．３６とを相互接続しているので、これらの
領域をワイヤで接続するためのボンディング処理は不要
となる。

第２図（ａ）および（ｂ）は本発明の半導体装置の他の
実施例の製造工程の一部における構成を示す断面図であ
る。本例では第２図（ａ）に示すようにｐ゛゛半導体基
板３１にｎ゛型型溝導体層３２形成するとともに後にチ
ャンネル領域の下となるべき部分にｐ型不純物を多量に
ドープしたｐ　＋０型半導体層５１を拡散形成する。次
に、第２図（ｂ）　に示すようにｎ型半導体層３３をエ
ピタキシャル成長させ、ゲート酸化膜３４を介してゲー
ト電極を構成する多結晶シリコン膜３５をマスクとして
ｐ型不純物を拡散してチャンネル領域を構成するｎ型半
導体層３６を形成する。上述したようにｐ１半導体基板
３１の表面にｐ　”型半導体層５１を形成しておくと、
ｎ型半導体層３３をエピタキシャル成長させる過程にお
いてｐ型不純物がｐ＋＋型半型体導体層５１エピタキシ
ャル層中へ拡散するため、ｐ半導体層３６を、この拡大
されたｐ゛型型半体体層５１到達するまで形成するよう
にｐ型不純物を拡散すればよいので、ｐ＋＋型半型体導
体層５１けない前の実施例に比べて拡散程度は少なくて
足り、したがってｎ型半導体層３６の横方向への拡がり
もそれだけ抑えることができ、したがってチャンネル領
域を一層狭く形成することができ、微細化が可能となる
。以下の製造工程は第１図（Ｃ）〜（ｈ）　　と同様で
あるので、その説明は省略する。

上述した実施例では半導体基板上にエピタキシャル層を
成長させたが、本発明ではエピタキシャル層を用いない
こともできる。第３図はそのような実施例の製造過程に
おける断面図を示すものである。本例ではソース領域を
構成するｎ型半導体基板５２の表面にゲート酸化膜５３
を介して形成した多結晶シリコン膜５４をマスクとして
チャンネル領域を構成するｎ型半導体層５５を拡散によ
り形成した後、このｎ型半導体層５５の内部にドレイン
領域を構成するｎ型半導体層５６を形成する。そして、
半導体基板５２を＾−Ａ線まで裏面から除去してソース
領域５２およびチャンネル領域５５を露出させる。

以後は第１図（ｇ）および（ｈ）　　と同様の工程によ
り半導体装置を完成すればよい。

第３図に示した実施例においては、ソース領域のｎ型半
導体層５２とドレイン領域のｎ型半導体層５６とで挟ま
れたｎ型半導体層５５の厚さによってチャンネル長が決
定されるが、このチャンネル長を狭くコントロールする
ことは相当困難である。このような問題を解決する方法
として以下説明するようなダブルｐチャンネル構造とす
ることもできる。

第４図はダブルｐチャンネル構造を有する半導体装置の
一実施例を示すものであり、第３図に示す部分と同様の
部分には同じ符号を付けて示す。

本例ではｐ型半導体基板５２中に狭いｎ型半導体層５７
を深く形成するとともにこれよりも広いｎ型半導体層５
８を浅く形成する。このようにチャンネル領域を二重拡
散構造とすることによりチャンネル長をきわめて狭くか
つ正確に形成することができる。

本発明は上述した実施例にのみ限定されるものではなく
幾多の変更を加えることができる。上述した例ではゲー
ト電極は多結晶シリコンを以って構成したがモリブデン
、タングステン等の高融点金属またはそれらのシリサイ
ドを以って構成することもできる。また、上述した第１
図（ｅ）においてドレインのシリーズ抵抗を下げるため
にｎ型半導体層４０を深く形成しているが、このｎ型半
導体層は省くこともできる。さらに上述した実施例では
パワーＭＯ３ＦＥＴとし°たが、他の形式の半導体装置
にも適用することができる。

（発明の効果） 上述した本発明の半導体装置によれば、ドレイン電極は
半導体本体の表面に形成され、裏面にはソース電極が形
成されているため、半導体本体の裏面に絶縁板を介する
ことなく放熱板を設けることができ、ドレイン−ソース
間の容量の増大を抑止することができ、動作の安定化が
図れる。また、従来の横形ＭＤＳ　ＦＩＥＴのようにソ
ース電極とチャンネル電極とをワイヤで接続する必要が
ないのでボンディング処理が簡単となる。さらに他の能
動素子を共存させることができ、集積化を図ることもて
きる。

【図面の簡単な説明】

第１図（ａ）〜（ｈ）は本発明による半導体装置の一実
施例の順次の製造工程における構成を示す断面図、 第２図（ａ）および（ｂ）は同じく他の実施例の製造過
程における構成を示す断面図、 第３図および第４図は同じくさらに他の実施例の製造過
程における構成を示す断面図 第５図は従来の縦型ＭＯ３ＦＩ３Ｔの構成を示す断面図
、 第６図は同じ〈従来の横形ＭＯ３ＦＥＴの構成を示す断
面図である。 ３１・・・ｐ゛゛半導体基板 ３２・・・ｎ゛゛半導体層 ３３・・・ｎ型エピタキシャル成長層 ３４・・・ゲート酸化膜 ３５・・・ゲート多結晶シリコン膜 ３６・・・ｐ型半導体層　　　３７・・・ｎ型半導体層
３８・・・第２絶縁膜　　　　３９・・・開口４０・・
・ｎ型半導体層　　　４１・・・ｐ＋型型溝導体層４２
・・ｎ゛゛半導体層　　４３・・・ｎ゛型型溝導体層４
４・・ドレイン電極膜　　４５・・・ソース電極膜５１
・・・ｐ　＋　＋型半導体層　　５２・・・ｎ型半導体
基板５３・・・ゲート酸化膜 ５４・・・ゲート多結晶シリコン膜 ５５・・・ｐ型半導体層　　　５６・・・ｎ型半導体層
５７・・・ｐ型半導体層　　　５８・・・ｐ型半導体層
特許出願人　　　ティーディーケイ株式会社第１図 第２図 、ｉ１３ｆ５ｄ 第３図 第４図 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １、一導電型の半導体基体の一方の主表面に形成された
   逆導電型のドレイン領域と、前記半導体基体の一方の主
   表面から他方の主表面に亘って形成された逆導電型のソ
   ース領域と、前記半導体基体の一方の主表面上において
   、前記ソース領域と第１絶縁膜を介して対向するように
   形成されたゲート電極と、このゲート電極上に形成され
   た第２絶縁膜と、この第２絶縁膜にあけた開口を経て前
   記ドレイン領域に接続するように第２絶縁膜上に形成さ
   れたドレイン電極膜と、前記半導体基体の他方の表面上
   に前記ソース電極と接続するように形成されたソース電
   極膜とを具えることを特徴とする半導体装置。 ２、前記ソース電極膜を、前記半導体基体の他方の主表
   面において半導体基体にも接続するよう構成したことを
   特徴とする特許請求の範囲１記載の半導体装置。