KR920003320B1

KR920003320B1 - 매우 작은 소오스 영역을 갖는 자기 정렬된 수직 이중 확산형 전력 mosfet의 제조방법

Info

Publication number: KR920003320B1
Application number: KR1019880002303A
Authority: KR
Inventors: 김충기; 고요환
Original assignee: 한국과학 기술원; 이정오
Priority date: 1988-03-05
Filing date: 1988-03-05
Publication date: 1992-04-27
Also published as: JPH029137A; KR890015428A

Abstract

내용 없음.

Description

매우 작은 소오스 영역을 갖는 자기 정렬된 수직 이중 확산형 전력 MOSFET의 제조방법

제1도는 종래의 수직 이중 확산형 전력 MOSFET의 단면도.

제2a도-2b도는 종래의 수직 이중 확산형 전력 MOSFET의 래치백 현상에 대한 단면도와 등가 회로도.

제3도는 본 발명에 따른 자기 정렬된 수직 이중 확산형 전력 MOSFET의 단면도.

제4a도-4d도는 본 발명에 자기 정렬된 수직 이중 확산형 전력 MOSFET의 제조공정을 나타내는 실시예의 설명도.

* 도면의 주요부분에 대한 부호의 설명

32 : p^-형 몸체 34 : 다결정 실리콘 게이트

37 : 산화막 38 : n⁺형 영역

39 : 백금 실리사이드층 40 : 소오스

본 발명은 n형 불순물로 도우핑(doping)된 산화막(예를들면 PSG : Phospho Silicate Glass)을 이용하여 매우 작은 n⁺형(n⁺는 n형 불순물을 대단히 많이 도우핑한 것을 말함) 소오스 영역을 형성시켜 매우 작은 칩(chip)면적을 가지면서, 또 래치백(latch-back)현상이 없는 자기 정렬된 수직 이중 확산형 전력 MOSFET(Self-Aligned Vertical Double-Diffused Metal-Oxide-Semiconductor-Field-Effect-Transistor : SAVDMOSFET)의 제조방법에 관한 것이다.

일반적으로, 전력 MOSFET는 전력 바이폴라(bipolar)트랜지스터에 비해 소수 반송자의 축적 현상이 없어 스윗칭 속도가 빠르고, 온도안정성이 좋으며, 매우 큰 입력 임피던스를 갖는 장점이 있는 반면, 높은 온-저항(on-resistance)과 래치백 현상 등이 단점으로 지적되고 있다. 온-저항을 줄이기 위해서는, 에피택셜층의 불순물 농도와 에피택셜층의 두께를 최적화하는 것 외에 칩(chip)면적을 최소로 줄여야 한다. 전력 MOSFET 소자의 대부분은 수직 이중 확산형 구조로서 제1도와 같은 단면 구조를 갖는다. 여기서, 참조 번호(10)은 n⁺형 실리콘 웨이퍼(wafer)기판으로서 드레인이 되며, (11)은 역시 드레인으로서 n^-형(n^-은 n형 불순물을 매우 적게 도우핑한 것을 말함)에피택셜층이고, (12)는 몸체(body)의 저항을 줄이기 위한 p⁺영역, (13)은 전력 MOSFET의 임계(threshold)전압을 조절하기 위한 낮은 불순물 농도의 p^-몸체 영역, (14)는 n⁺형 소오스, (15)는 게이트 산화막(SiO₂), (16)은 다결정 실리콘(polysilicon)으로 형성되는 게이트, (17)은 두꺼운 실리콘 산화막(SiO₂)을, 그리고 (18, 18')는 알루미늄(Al) 전극으로서 각각 소오스와 드레인을 나타낸다. 또한, 이러한 구조를 갖는 종래의 전력 MOSFET는 n⁺형 소오스(14)와 p^-형 몸체 영역(13), 그리고 n^-/n⁺형 드레인(11, 10)이 기생적(parasitic)으로 n-p-n 접합을 이루고 있어 바이폴라 트랜지스터 구조를 갖게 되므로, 전력 MOSFET가 동작할 때, 만약에 n⁺형 소오스 영역(14) 밑에 있는 p^-형 몸체 영역(13)의 저항(Rp, 20)에 걸리는 전압이 증가하여 기생 바이폴라 트랜지스터의 베이스-에미터를 온(ON)시키면, 이 기생 바이폴라 트랜지스터가 도통되어 과도한 전류가 흐르면서 갑자기 항복 전압이 낮아지는 래치백 현상이 발생되어 전력 MOSFET의 동작이 제한되는 단점이 있다. 제2도에서는 이러한 래치백현상을 나타내는 단면도[제2도-(A)]와 그 등가 회로[제2도 -(B)]가 도시되어 있다. 한편, 이와 같은 래치백 현상은 전력 MOSFET 고유의 문제로서 아직 해결되지 못한 것이다.

종래의 전력 MOSFET에서 래치백 현상이 나타나는 이유는 n⁺형 영역의 폭이 크기 때문이다. 즉, 래치백 현상은 p 영역의 저항 때문에 일어난다. 좀 더 상세한 분석을 해보면, n⁺형 영역 밑에 있는 p 영역의 저항이 큰 경우에 래치백 현상이 일어난다. 따라서, 이와 같은 래치백 현상을 없애려면, n⁺형 영역의 폭을 줄여야 한다.

또한, 제1도의 금속층(18)은 n⁺영역(14)과 p 영역(12, 13)을 연결하는 역할을 하고 있는데, 이를 위해서는 금속층(18)과 n⁺영역(14)의 접촉면이 있어야 하고, 또 금속층(18)과 p 영역(12, 13)의 접촉면이 있어야 한다. 이와 같은 접촉면을 형성하기 위해서는 p 영역(13)의 폭이 상당히 커야 하기 때문에 집적도가 저하된다는 단점이 있었다.

따라서, 본 발명의 목적은 래치백 현상을 제거할 수 있고, 또 전력 MOSFET의 장점들을 그대로 보유할 수 있는 새로운 자기 정렬된 전력 MOSFET를 제조하는데 있다. 본 발명의 다른 목적은 래치백 현상이 없고 집적도를 향상시켜 단위 면적당 온-저항을 줄일 수 있는 성능이 매우 우수한 전력 MOSFET를 제조하기 위한 것이다.

이러한 목적을 달성하기 위해서는 본 발명에서는 n⁺영역 밑에 있는 p 영역의 저항값을 감소시키기 위해서는 제4도의 (37)로 표시된, 인이 도우핑된 산화막을 이용한다. 이 산화막의 폭은 RIE 공정에 의해 결정되며 그 크기는 0.2-0.5㎛가 되고 n⁺영역의 폭도 이 인이 도우핑된 산화막의 폭과 같게 된다. 즉, 인이 도우핑된 산화막을 이용하여 n⁺영역을 형성하면 n⁺영역의 폭이 감소하고 이에 따라 n⁺영역 아래 부분의 p 영역의 저항이 감소되어 래치백 현상이 제거되는 것이다.

본 발명을 설명하기 전에 본 발명에서 사용되는 실리사이드 형성 공정에 대해 설명하면 다음과 같다.

본 발명에서 사용한 백금 실리사이드(PtSi)를 형성하기 위해서는, VL SI 소자에 관한 연구에서 잘 알려져 있는 바와 같이 실리콘(또는다결정 실리콘)의 표면에 100nm 이하의 두께로 백금을 얹고 300-700℃의 온도로 열처리를 한다. 이 층은 매우 안정된 층으로서 매우 n⁺형 소오스(38)과 p^_형 몸체(32)를 병렬연결시키게 된다.

이하, 본 발명을 첨부된 도면과 실시예로 상세히 설명한다.

제3도는 본 발명에 따른 자기 정렬된 수직 이중 확산형 전력 MOSFET의 단면도를 도시한 것이고, 제4a도-4d도는 본 발명의 자기 정렬된 수직 이중 확산형 전력 MOSFET의 제조공정을 나타내는 실시예의 설명도이다.

우선, 제1공정 단계로서, 제4a도에 도시된 바와 같이 n⁺형 실리콘 기판(30)위에 n^-형 에피택셜층(31)을 성장시킨 실리콘 웨이퍼 기판에 두꺼운 실리콘 산화막층을 형성하고 소자 영역에는 얇은 게이트 산화막층(33)을 형성한 뒤, 상부에 n형 불순물(예를들면, 인)이 도우핑된 다결정 실리콘과 산화막(35)을 화학 증착 방법으로 얹고 게이트(34)를 형성한다.

그 다음 제2공정 단계로서, 제4b도에 도시된 바와 같이 80KeV의 에너지로 1×10¹⁴cm^-2의 농도만큼 붕소(boron)를 이온 주입(ion implantation)시킨 후, 1150℃에서 350분간 열처리 하여 4-5㎛ 깊이의 p^-형 몸체 영역(32)을 형성한다. 제4b도는 전력 MOSFET를 제작할 때 n⁺형 게이트 전극을 형성한 후 소오스가 형성될 부분으로부터 실리콘 산화막층이 제거된 상태를 도시한 것이다.

그 다음, 제3공정 단계로서, 제4c도에 도시된 바와 같이 n형 불순물(예를들면, 인)이 도우핑된 산화막을 화학 증착한 후에 RIE(Reactive Ion Etching) 방법으로 다결정 실리콘 게이트(34)의 옆부분에만 산화막(37)을 남기고 저온에서 열처리를 한다. 이 열처리 공정에서 n⁺형 확산 영역(38)이 형성된다.

이어서, 제4공정 단계로서, 제4d도에 도시된 바와 같이, 백금(Pt)을 50nm의 두께로 전자 빔(electron-beam) 또는 스퍼터링(sputtering) 방법으로 증착한 후, 600℃에서 120분동안 열처리를 하여 백금 실리사이드층(39)를 형성시키고, 백금 실리사이드층을 형성하지 못하는 산화막층(35), (37) 위에 있는 백금은 80℃의 왕수(HCl : HNO₃=3 : 1)에서 약 10분간 끓여 완전히 녹여낸다. 이어서, 알루미늄을 2㎛ 두께로 웨이퍼의 양쪽에 도포하여 소오스(40), 드레인(40') 및 게이트 전극(34)을 형성시키면 새로운 구조의 전력 MOSFET가 된다.

이와 같은 공정을 거쳐 제조된 본 발명의 자기 정렬된 수직 이중 확산형 전력 MOSFET는 백금 실리사이드(39)를 이용하여 인이 도우핑된 산화막(37)에 의해 형성되는 매우 작은 n⁺형 소오스(38)와 p^-형 몸체 부분(32)을 병렬로 연결시킨 구조를 갖게 된다. 따라서, 이 구조는 종래의 전력 MOSFET 구조를 그대로 가지면서 금속층(40)이 실리사이드(39)를 통하여 n⁺층(38)에 연결되어 있기 때문에 금속층과 n⁺영역의 접촉면이 따로 필요하지 않으므로, p 영역(32)의 폭이 감소하고 소자의 크기가 감소되어 집적도를 향상시키게 되어 단위 면적당 온-저항을 최소로 할 수 있다. 또한, n⁺형 소오스 영역(38)이 매우 작으므로 소오스 영역 아래에 있는 p^-형 몸체 부분(32)의 저항(Rp, 20)도 충분히 작아 기생 바이폴라 트랜지스터를 도통시키지 못하므로 래치백 현상도 없게 된다.

Claims

매우 작은 소오스 영역을 갖는 자기 정렬된 수직 이중 확산형 전력 MOSFET 제조방법에 있어서, n⁺형 실리콘 기판(30)위에 n^_형 에피택셜층(31)을 성장시키고, 소자 영역에 얇은 게이트 산화막층을 형성한 다음 게이트(34)를 형성하는 단계, 상기 n^-형 에피택셜층(31)에 붕소를 이온 주입시킨 후 열처리하여 p^-형 몸체 영역(32)를 형성하는 단계, 매우 작은 n⁺형 영역(38)을 형성하는 단계 및 백금 실리사이드(39)를 이용하여 n⁺형 영역(38)과 p^-형 몸체(32)를 병렬 연결시켜 소오스(40)를 형성하는 단계로 이루어진 것을 특징으로 하는 전력 MOSFET의 제조방법.
제1항에 있어서, 상기 매우 작은 n⁺형 영역을 형성하는 단계가 n형 불순물이 도우핑된 산화막(37)을 RIE 공정을 사용하여 다결정 실리콘 게이트(34) 양측에 남기고 이를 이용하여 작은 n⁺형 확산 영역(38)을 만드는 단계를 포함하는 것을 특징으로 하는 방법.