KR950005473B1 - 수직이중 확산형 전력금속 산화물 반도체 전계효과 트랜지스터(mosfet) 구조 및 그 제조방법 - Google Patents
수직이중 확산형 전력금속 산화물 반도체 전계효과 트랜지스터(mosfet) 구조 및 그 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 본 발명의 한 실시예에 따라 게이트 전극 상부에 실리콘 산화막을 형성하는 단계로 나타내는 수직이중 확산형 전력 MOSFET의 단면도.
제2도는 제1도의 공정 후 실리콘 산화막을 식각하여 콘택을 형성한후, 열처리공정으로 N+형 접합을 형성하는 단계를 나타내는 수직이중 확산형 전력 MOSFET의 단면도.
제3도는 전체 구조 상부 및 하부에 금속층을 형성하여 소오스 및 드레인을 형성하는 공정을 나타내는 수직이중 확산형 전력 MOSFET의 단면도.
제4도는 본 발명의 또 다른 실시예에 따라 형성되는 수직이중 확산형 전력 MOSFET의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : N+타입의 실리콘 기판 11 : N-타입의 에피텍셜 층
12 : P형 본체 영역 13 : 게이트 전극
14 : N형으로 도핑된 산화막 15 : N+형 접합
16 : 소오스 전극 17 : 드레인 전극
18 : 금속 실리사이드
본 발명은 수직이중 확산형 전력 금속산화물 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor : MOSFET) 구조 및 그 제조방법에 관한 것으로, 특히, N형 불순물로 도핑된 산화막을 이용하여, N+형 소오스 영역을 형성시켜 제조 공정이 간단하고, 단위 셀 면적을 축소시킬 수 있는 수직이중 확산형 전력 MOSFET구조 및 그 제조방법에 관한 것이다.
일반적으로, 전력 MOSFET는 전력 바이폴와 트랜지스터에 소수 반송자의 축적 현상이 없어, 스위칭 속도가 빠르고, 온도 안정성이 좋으며, 매우 큰 입력 임피이던스를 가지는 장점이 있으나, 높은 온 저항과 래치업 현상이 단점으로 되어왔다. 상기 온-저항을 줄이기 위해서는 에피텍셜 층의 불순물 농도와 두께를 최적으로 해야 함과 동시에 칩 면적을 최소로 줄여야 한다.
따라서, 본 발명의 목적은 종래의 공정기술을 이용하면서, 공정을 간단하게 하여, 마스크작업 공정단계를 단축시키며, 단위셀의 면적을 감소시켜, 단위웨이퍼당 실제의 칩 수를 증가 시킬 수 있는 수직이중 확산형 전력 금속산화물 반도체 전계효과트랜지스터(MOSFET)구조 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하여 위해, 본 발명은, N+형 소오스를 형성할때, 마스크 작업에 의해 N형 불순물을 이온주입 또는 확산 공정에 의해 형성시키는 대신에 N형 불순물이 도우핑 된 산화막을 이용하여 N+소오스를 형성시키며, 콘택홀도 자기 정렬 되게 하는 것을 특징으로 한다.
이하, 첨부된 도면으로 본 발명을 더욱 상세하게 설명하기로 한다.
제1도는 본 발명의 제1실시예에 따라 게이트 전극 상부에 실리콘 산화막을 형성하는 단계를 나타내는 수직 이중 확산형 전력 MOSFET의 반도체 소자의 단면도로서, 종래의 방법과 동일하게, N+형 실리콘 기판(10)상에 N-형 에피택셜층(11)을 성장시킨 후 실리콘 웨이퍼 기판 소정부분에 두꺼운 산화막을 형성하고, 소자영역에는 얇은 게이트 산화막을 형성한 후, 상기 게이트 산화막 상부에는 N형 불순물, 예로서 P(인)이 도우핑 된 다결정 실리콘을 화학증착시킨다. 그후, 마스크 작업으로 상기 다결정 실리콘의 소정부분을 식각하여 게이트 전극(13)을 형성한다. 상기 공정 후 전체구조 상부에 N+소오스로 이용하기 위해, 인이 도우핑된 실리콘 산화막(14), 예로서, PSG(Phospho-Silicate-Glass)을 화학 증착시킨다.
제2도는 제1도의 공정후, 실리콘 산화막을 식각하여 콘택홀을 형성한 후, 열처리공정으로 N+형 접합을 형성하는 단계를 나타내는 수직이중 확산형 전력 MOSFET의 단면도로서, 마스크 작업으로, 실리콘 산화막의 소정부분을 식각하여, 콘택홀(14')을 형성하고, 열처리 공정에 의해, 실리콘 산화막에 존재하는 N형 불순물, P(인)이, 실리콘기판으로 외부 확산(Out-Diffusion)되어, N+형 접합(15)을 형성시킨다. 이때 열처리 공정에 의해, N+형 접합이 형성될때, 횡적확산(Lateral diffusion)에 의해 콘택홀(14')옆으로 N+형 접합이 노출되어 소오스 전극이 형성된다.
제3도에 제2도의 공정후, 실리콘 웨이퍼기판 상부와 하부에 각각 소오스전극 및 드레인 전극 형성하는 공정을 나타내는 수직이중 확산형 전력 MOSFET의 단면도로서 실리콘 웨이퍼 기판 양편에 알루미늄등의 금속을 일정두께 증착시켜, 소오스전극(16) 및 드레인전극(17)을 형성시켜, 본 발명의 수직 이중 확산형 전력 MOSFET 구조가 완성된다.
여기서, 참조번호(10)는 N+형 실리콘 웨이퍼의 기판으로서, 드레인 전극이 되며 참조번호(11)도 역시 드레인으로서, N형 불순물이 매우 적게 도우핑된 N-형 에피텍셜 층을 나타내며, 참조번호(12)는 전력 MOSFET의 문턱전압을 조절하기 위한 낮은 불순물 농도의 P-본체 영역을 나타내며, 참조번호(13)는 게이트 산화막(SiO2)을 나타낸다. 또한 참조번호(14)는 종래의 MOSFET의 경우에는 도우핑 되지않은 층간절연막(SiO2)에 해당되나, 본 발명의 경우에는 PSG 등으로, N형으로 도핑된 산화막을 나타낸다. 아울러 참조번호(16) 및 (17)은 알루미늄전극으로서, 소오스전극과 드레인 전극을 나타낸다. 공지된 바와 같이, 전력 MOSFET의 소오스전극(16)은 N+형 접합(15)과 P형 본체영역(12)을 동시에 연결시킨 구조를 가지며, 수직이중 확산형 구조이므로 드레인 전극(17)은 항상 실리콘 웨이퍼의 뒷면이 된다.
제4도는 본 발명의 제2실시예에 따라 형성되는 수직이중 확산형 전력 MOSFET의 단면도로서, 그 공정 순서를 살펴보면, N+형 실리콘 기판(10) 상부에 N-형 에피텍셜 층(11)을 성장시킨 후 실리콘 웨이퍼 기판에 게이트전극(13)을 형성하는 공정은 상술한 실시예와 동일하다. 그후, 게이트 전극(13)의 양측면에 절연물을 형성시키기 위해 산화막을 증착시키고, 비등방성식각, 예로서 반응성 이온 에칭(Reactive Ion Etching)을 한다. 계속하여, 티타늄, 텅스텐, 플라티늄, 과 같은 금속물질을 증착하고, 열처리를 하면 게이트 전극 상부와, 실리콘 기판의 소정부위에 금속 실리사이드(18)가 형성되고, 게이트 전극(13)의 양측면에는 금속 실리사이드(18)가 형성되지 않는다. 여기서, 금속 실리사이드(18)가 형성되지 않는 산화막 상부의 금속물질을 황산 용액(티타늄의 경우), 또는 왕수 용액(Agua혐-Reqia, HCl : HNO3=3 : 1, 백금의 경우)으로 제거한 후, N+소오스를 형성하기 위한 불순물을 소오스로 이용하기 위해 인이 도우핑된 실리콘 산화막(예로서, PSG)을 화학증착시킨다. 그 다음 공정은 제1실시예의 공정과 동일하므로 더 이상의 설명은 생략하기로 한다. 여기서, N+형 접합은 실리사이드를 통해 확산이 이루어지며, 상기 실리사이드는 본체영역과 N+형 접합을 연결시켜 소오스의 접촉저항을 줄여준다.
이상에서 살펴본 바와같이, 본 발명에 따른 수직이중확산형 전력 MOSFET구조는, 인이 도우핑된 산화막(14)에 의해 형성되는 N+형 소오스를 가지며, 콘택홀(14')을 N+형 접합(15)을 형성하기 이전에 형성시켜 N+형 접합 영역이 콘택홀(14')에 자기정렬되게한다. 따라서, 상기구조는 N+형 소오스가 자기 정렬되므로, 게이트 사이의 잔격을 줄일 수 있어, 칩 면적을 최소로 하여, 집적도를 향상 시킬 수 있는 효과가 있다.
Claims (8)
- 수직 이중 확산형 전력 MOSFET 제조방법에 있어서, N+타입의 실리콘 기판(10)을 제공하는 단계와, 상기 실리콘기판(10)의 상부에 N-타입의 에피텍셜층(11)을 성장시키는 단계와, 상기 에피텍셜 층(11)상부에 얇은 게이트 산화막 층을 형성하는 단계와, 상기 얇은 게이트 산화막 층 상부에 다결정 실리콘 층을 증착하는 단계와, 상기 다결정 실리콘 층의 소정부분을 마스크를 이용하여 식각함으로써, 게이트 전극(13)를 형성하는 단계와, 전체구조 상부에 N형 불순물이 도핑된 실리콘 산화막(14)을 소정두께로 증착시키는 단계와, 상기 실리콘 산화막(14)의 소정부분을 마스크를 이용하여 식각함으로써, 콘택홀(14')로부터 N형 불순물이 N-타입의 에피텍셜층(11)으로 확산되어 N+형 접합(15)을 형성하는 단계와, 전체구조 상부 및 하부에 금속을 일정두께 증착하여, 소오스전극(16) 및 드레인 전극(17)을 형성하는 단계를 포함하는 것을 특징으로 하는 수직이중 확산형 전력 MOSFET 제조방법.
- 제1항에 있어서, 상기 소오스전극(16)은 N+형 접합(15)과 P형 몸체영역(12)을 동시에 연결시키는 구조인 것을 특징으로 하는 수직이중 확산형 전력 MOSFET 제조방법.
- 제1항에 있어서, 상기 N형 불순물이 도핑된 실리콘 산화막(14)은 PSG(Phospho-Silicate-Glass)인 것을 특징으로 하는 수직이중 확산형 전력 MOSFET 제조방법.
- 수직이중 확산형 전력 MOSFET에 있어서, N+타입의 실리콘기판(10)과, 상기 실리콘기판(10)상부에 형성되는 N-타입의 에피텍셜 층(11)과, 상기 에피텍셜 층(11)상부에 형성되는 얇은 게이트 산화막 층과, 상기 게이트 산화막 층 상부에 형성되는 게이트 전극(13)과, 전체구조 상부에 N형 불순물이 도핑된 실리콘 산화막(14)을 소정 두께 증착시킨 후 마스크를 이용하여 소정부분을 식각함으로써 형성되는 콘택홀(14')과, 열처리 공정으로 상기 N형 불순물이 도핑된 실리콘 산화막(14)으로 부터 N형 불순물이 N-타입의 에피텍셜(11)층으로 확산되어 형성되는 N+형 접합(15)과, 전체구조 상부 및 하부에 금속이 일정두께 증착되어 형성되는 소오스전극(16) 및 드레인전극(17)을 구비하는 것을 특징으로 하는 수직이중 확산형 전력 MOSFET.
- 수직이중 확산형 전력 MOSFET 제조방법에 있어서, N+타입의 실리콘 기판(10)을 제공하는 단계와, 상기 실리콘기판(10) 상부에 N-타입의 에피텍셜층(11)을 성장시키는 단계와, 상기 에피텍셜 층(11)상부에 얇은 게이트 산화막 층을 형성하는 단계와, 상기 얇은 게이트 산화막 층 상부에 N형 불순물이 도우핑된 다결정 실리콘 층을 증착하는 단계와, 상기 게이트전극(13)양측벽에 산화막을 형성하는 단계와, 전체구조 상부에 금속물질을 증착하고 열처리하여, 게이트전극(13)상부와, 상기 에피텍셜 층(11)상부에 소정 부분에 금속 실리사이드를 형성하는 단계와, 금속 실리사이드(18)가 형성되지 않는 게이트전극(13)양측벽의 산화막층 상부에 존재하는 금속물질을 제거하는 단계와, 전체구조 상부에 N형 불순물이 도핑된 실리콘 산화막(14)을 소정두께 증착하는 단계와, 상기 실리콘 산화막(14)의 소정부분을 마스크를 이용하여 식각함으로써, 콘택홀(14)를 형성하는 단계와, 열처리공정으로 상기 N형 불순물이 도핑된 실리콘 산화막(14)으로부터 N형 불순물이 N-타입의 에피텍셜층(11)으로 확산되어 N+형 접합(15)을 형성하는 단계와, 전체구조 상부 및 하부에 금속을 일정두께 증착하여, 소오스 전극(16) 및 드레인 전극(17)을 형성하는 단계를 포함하는 것을 특징으로 하는 수직이중 확산형 전력 MOSFET 제조방법.
- 제5항에 있어서, 상기 게이트 전극(13)상부와, 상기 에피텍셜층(11)상부의 소정부분에 형성되는 금속 실리사이드는 Ti, Ta, W, Co, Mo, Pt 및 Pa인 것을 특징으로 하는 수직이중 확산형 전력 MOSFET 제조방법.
- 제5항 또는 6항에 있어서, 상기 게이트전극(13)상부와 양측면에 절연막이 형성되어 상기 에피텍셜 층(11)상부의 소정부분에만 금속 실리사이드(18)가 형성되는 것을 특징으로 하는 수직이중 확산형 전력 MOSFET 제조방법.
- 수직이중 확산형 전력 MOSFET에 있어서, N+타입의 실리콘기판(10)과, 상기 기판(10)상부에 성장되는 N-타입의 에피텍셜 층(11)과, 상기 에피텍셜 층(11)상부에 형성되는 얇은 게이트 산화막 층과, 상기 얇은 게이트 산화막 층 상부에 증착되어 N형 불순물이 도우핑된 다결정 실리콘 층의 소정부분을 마스크를 이용하여 식각함으로써 형성되는 게이트전극(13)과, 상기 게이트전극(13)양측벽에 산화막을 형성한 후, 전체구조 상부에 금속물질을 증착하고 열처리하여, 게이트전극(13)상부와, 상기 에피텍셜 층(11)상부의 소정 부분에만 형성되는 금속 실리사이드(18)와, 전체구조 상부에 N형 불순물이 도핑된 실리콘 산화막(14)을 소정두께 증착한 후, 상기 실리콘 산화막(14)을 소정부분을 마스크를 이용하여 식각함으로써 형성되는 콘택홀(14')와, 열처리공정으로 상기 N형 불순물이 도핑된 실리콘 산화막(14)으로부터 N형 불순물이 N-타입의 에피텍셜층(11)으로 확산되어 N+형 접합(15)와, 전체구조 상부 및 하부에 금속을 일정두께 증착하여 형성되는 소오스 전극(16) 및 드레인 전극(17)을 구비하는 것을 특징으로 하는 수직이중 확산형 전력 MOSFET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920015698A KR950005473B1 (ko) | 1992-08-31 | 1992-08-31 | 수직이중 확산형 전력금속 산화물 반도체 전계효과 트랜지스터(mosfet) 구조 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920015698A KR950005473B1 (ko) | 1992-08-31 | 1992-08-31 | 수직이중 확산형 전력금속 산화물 반도체 전계효과 트랜지스터(mosfet) 구조 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940004845A KR940004845A (ko) | 1994-03-16 |
| KR950005473B1 true KR950005473B1 (ko) | 1995-05-24 |
Family
ID=19338738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920015698A KR950005473B1 (ko) | 1992-08-31 | 1992-08-31 | 수직이중 확산형 전력금속 산화물 반도체 전계효과 트랜지스터(mosfet) 구조 및 그 제조방법 |
Country Status (1)
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|---|---|
| KR (1) | KR950005473B1 (ko) |
-
1992
- 1992-08-31 KR KR1019920015698A patent/KR950005473B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940004845A (ko) | 1994-03-16 |
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