JPS5868979A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/0843—Source or drain regions of field-effect devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート型半導体装置、特にパワー用縦形Ｍ
Ｏ８ＦＥＴ（金属酸化物半導体電界効果トランジスタ）
Ｋ関する。
Ｏ８ＦＥＴ（金属酸化物半導体電界効果トランジスタ）
Ｋ関する。
例えばパワー用の縦形ＮチャネルＭＯ８ＦＥＴは第１図
に示すように、Ｎ−Ｎ＋型Ｓｉ結晶基体１をドレインと
し、とのＮ基体（Ｎエピタキシャル層）１の表面の一部
ＫＰ型不純物領域２を形成し、このＰ型領域２０表面の
一部【Ｐ型不純物領域３を設けてソースとし、ソース・
ドレイン間のＰ型表面領域２ａをチャネル部としてこの
上忙絶縁＠（８１０，膜）４を介してゲート電極５を設
けた構造を有する。
に示すように、Ｎ−Ｎ＋型Ｓｉ結晶基体１をドレインと
し、とのＮ基体（Ｎエピタキシャル層）１の表面の一部
ＫＰ型不純物領域２を形成し、このＰ型領域２０表面の
一部【Ｐ型不純物領域３を設けてソースとし、ソース・
ドレイン間のＰ型表面領域２ａをチャネル部としてこの
上忙絶縁＠（８１０，膜）４を介してゲート電極５を設
けた構造を有する。
このような縦形ＭＯ８ＦＥＴにおいて耐圧は主にドレイ
ンとなるＮ基体１の比抵抗Ｐと厚さｄとで決定される。
ンとなるＮ基体１の比抵抗Ｐと厚さｄとで決定される。
ところで耐圧を８００ｖ以上のパワー用ＭＯ８ＦＥＴの
仕様はＮ基体（Ｎエピタキシャル層）の比抵抗Ｐを４０
〜８０Ω（至）、厚さｄを６０〜１００μ−程度とする
ことが必要である。
仕様はＮ基体（Ｎエピタキシャル層）の比抵抗Ｐを４０
〜８０Ω（至）、厚さｄを６０〜１００μ−程度とする
ことが必要である。
この場合、Ｎ基体の比抵抗が高くなることでオン動作時
に生じるオン抵抗Ｒ８Ｎが高くなり、使用電圧が大きく
なって望ましくない。しかしオン抵抗を下げるためにド
レインの千面積人を増加する（チャネル断面積を大きく
する）ことはチップ寸法を大きくし集積度を低下させる
。
に生じるオン抵抗Ｒ８Ｎが高くなり、使用電圧が大きく
なって望ましくない。しかしオン抵抗を下げるためにド
レインの千面積人を増加する（チャネル断面積を大きく
する）ことはチップ寸法を大きくし集積度を低下させる
。
本発明は上記した問題点を解消するべくなされたもので
あり、その目的とするところは、チップ寸法を大きくせ
ず、オン抵抗も大きくならない高耐圧の縦形ＭＯ８半導
体装置の提供にある。
あり、その目的とするところは、チップ寸法を大きくせ
ず、オン抵抗も大きくならない高耐圧の縦形ＭＯ８半導
体装置の提供にある。
゛ 以下実施例にそって本発明の内容を具体的に説明す
る。
る。
第２図はＮチャネル縦形３パワーＭＯ８ＦＥＴに本発明
を適用した二側を示すもので、特にその要部である半導
体ヒ部を示している。この例によれば、ドレインとなる
Ｎ型Ｓｉ基体１０表面の一部にＰ型領域２を形成し、Ｐ
型領域２０表面の一部にＮ＋型ソース３を設け、ソース
・ドレイン間のＰ型領域表面２ａをチャネル部としてこ
の上に絶縁膜（ＳｉＯ，）４を介し【ゲート電極５を設
けたＭＯＳＦＥＴにおいて、ドレインとなるＮ型基体１
の表面層を基体より低比抵抗（あるいは高不純物濃度）
のＮ層６としこの比抵抗値（不純物濃度）はＰＮ接合に
逆方向電圧がかかったときにピンチオフする程度とした
ものであろう具体的には、Ｎ型基体１がＮ型エピタキシ
ャルＳｉ層である場合２層のエピタキシャル層として、
下地（Ｎ基体）は厚さｄ、を６０〜Ｚｏｏμｍ、比抵抗
を４０〜８０Ω（至）とし、表面Ｎ層６は厚さｄ！を２
〜５μｍ、比抵抗を１０〜２０Ω（至）とするものであ
る。
を適用した二側を示すもので、特にその要部である半導
体ヒ部を示している。この例によれば、ドレインとなる
Ｎ型Ｓｉ基体１０表面の一部にＰ型領域２を形成し、Ｐ
型領域２０表面の一部にＮ＋型ソース３を設け、ソース
・ドレイン間のＰ型領域表面２ａをチャネル部としてこ
の上に絶縁膜（ＳｉＯ，）４を介し【ゲート電極５を設
けたＭＯＳＦＥＴにおいて、ドレインとなるＮ型基体１
の表面層を基体より低比抵抗（あるいは高不純物濃度）
のＮ層６としこの比抵抗値（不純物濃度）はＰＮ接合に
逆方向電圧がかかったときにピンチオフする程度とした
ものであろう具体的には、Ｎ型基体１がＮ型エピタキシ
ャルＳｉ層である場合２層のエピタキシャル層として、
下地（Ｎ基体）は厚さｄ、を６０〜Ｚｏｏμｍ、比抵抗
を４０〜８０Ω（至）とし、表面Ｎ層６は厚さｄ！を２
〜５μｍ、比抵抗を１０〜２０Ω（至）とするものであ
る。
ドレインとなるＮ型基体の比抵抗が一様なこれまでの構
造では、第１図を参照し７、オン動作時にソース・ドレ
イン電流■が矢印で示すように流れ、その場合のオン抵
抗Ｒ８ＮはＲ１＋Ｒ，＋Ｒ，で決まるが主にＲ８によっ
て決まり、高いものとなる。これに対して本発明の構造
では、第２図で示すようにＮ基体ｌの表面に低比抵抗の
Ｎ層６があるために横方向の抵抗Ｒ２が小さくなり、縦
方向の抵抗Ｒ３が大きくても全体のオン抵抗Ｒ６Ｎはチ
ップ寸法（チャネル断面積）を大きくすることなく低減
することが可能である。前記実施例では約８０％にオン
抵抗を下げることができた。
造では、第１図を参照し７、オン動作時にソース・ドレ
イン電流■が矢印で示すように流れ、その場合のオン抵
抗Ｒ８ＮはＲ１＋Ｒ，＋Ｒ，で決まるが主にＲ８によっ
て決まり、高いものとなる。これに対して本発明の構造
では、第２図で示すようにＮ基体ｌの表面に低比抵抗の
Ｎ層６があるために横方向の抵抗Ｒ２が小さくなり、縦
方向の抵抗Ｒ３が大きくても全体のオン抵抗Ｒ６Ｎはチ
ップ寸法（チャネル断面積）を大きくすることなく低減
することが可能である。前記実施例では約８０％にオン
抵抗を下げることができた。
第３図ｆａ）〜（ｆ、）は第２図で示したＮチャネル縦
形パワーＭＯ８ＦＥＴの製造プロセスの例を示し下Ｓｔ
の各工程に相応するものである。
形パワーＭＯ８ＦＥＴの製造プロセスの例を示し下Ｓｔ
の各工程に相応するものである。
（ａ）Ｓｉ多結晶ウェハによるＮ−Ｎ＋基体を用意する
。すなわち、ドレイン取出し側となるＮ＋基板７上にエ
ピタキシャル成長により゛低濃度（５，０Ω（至））の
Ｎ型Ｓ ｉ Ｉ＠ １を５５μｍ程度の厚さに形成する
。
。すなわち、ドレイン取出し側となるＮ＋基板７上にエ
ピタキシャル成長により゛低濃度（５，０Ω（至））の
Ｎ型Ｓ ｉ Ｉ＠ １を５５μｍ程度の厚さに形成する
。
（１）ｌ Ｎ型Ｓｉ層１０表面にエピタキシャル成長
Ｋを厚さ２μｍ程度に形成する。、（なおこのＮ層６は
Ｎ基体表面にＰ（リン）のイオン打込み忙よって行なっ
てもよい） （ｃ） Ｎ層表面に形成■７た酸化膜によるマスク８
ａ−ヶ通して第１回目Ｂ（ボロン）イオン打込み（ＩＸ
１０” 〜ｉ Ｘ １０１４ａｔｏｍｓ−” ａｌｌ
） ヲ行ナイ深い１層２ｂを形成する。
Ｋを厚さ２μｍ程度に形成する。、（なおこのＮ層６は
Ｎ基体表面にＰ（リン）のイオン打込み忙よって行なっ
てもよい） （ｃ） Ｎ層表面に形成■７た酸化膜によるマスク８
ａ−ヶ通して第１回目Ｂ（ボロン）イオン打込み（ＩＸ
１０” 〜ｉ Ｘ １０１４ａｔｏｍｓ−” ａｌｌ
） ヲ行ナイ深い１層２ｂを形成する。
（ｄ） 表面の酸化膜を取去り、新たにゲート酸化に
よる薄い酸化膜９を形成し、その上にＳｉをデポジット
し、ホトエッチすることにより、多結晶Ｓｉゲート１０
を形成する。
よる薄い酸化膜９を形成し、その上にＳｉをデポジット
し、ホトエッチすることにより、多結晶Ｓｉゲート１０
を形成する。
（ｅ） この多結晶Ｓｉゲートをマスクの一部として
第２回のＢイオン打込みを行ない、チャネル部となる浅
いＰ層（５ｘ １０” 〜５ Ｘ １０１４ａｔｏｍｓ
−０１）を形成する。
第２回のＢイオン打込みを行ない、チャネル部となる浅
いＰ層（５ｘ １０” 〜５ Ｘ １０１４ａｔｏｍｓ
−０１）を形成する。
（ｆ） 再び、この多結晶Ｓｉゲートをマスクの一部
としてソースとなるＮ＋領域１１を自己整合的に形成す
る。
としてソースとなるＮ＋領域１１を自己整合的に形成す
る。
（ｇ） 全面ＫＰＳＧ（リンシリケートガラス）等の
ガラス膜１２を形成し、コンタクトホトエッチを行なっ
た後、ＡＪを蒸着、ホトエッチを行なってソースＡ１電
極１３を形成する。なお図示されないが多結晶Ｓｉゲー
ト１０の他の部分においてＰＳＧのスルーホールを通し
てＡＪを蒸着しゲート電極とする。
ガラス膜１２を形成し、コンタクトホトエッチを行なっ
た後、ＡＪを蒸着、ホトエッチを行なってソースＡ１電
極１３を形成する。なお図示されないが多結晶Ｓｉゲー
ト１０の他の部分においてＰＳＧのスルーホールを通し
てＡＪを蒸着しゲート電極とする。
第４図（ａ）（ｂ）は同じくＮチャネル縦形ＭＯ８Ｆ、
ＥＴの製造プロセスの他の例を要部工程で示すものであ
る。
ＥＴの製造プロセスの他の例を要部工程で示すものであ
る。
（ａ） Ｎ型基体（Ｎエピタキシャル層）の表面に低
抵抗のＮ′層をつくることなく、酸化膜８ａを゛付け−
（ホトエッチしたマスクを用いて深いＰ層を形成−Ｃる
。
抵抗のＮ′層をつくることなく、酸化膜８ａを゛付け−
（ホトエッチしたマスクを用いて深いＰ層を形成−Ｃる
。
（ｂ） このあと、フィールド部を除き酸化膜８ａを
送択的にエッチ除去し、この酸化膜の窓を通してＩＮ基
板１表面にＰＣ’Ｉ）ン）１２５にイオンを打込ノ・、
１２００ｔ：’ で拡散することによりＮ基板より夕や
高濃度（Ｉ Ｘ １０１２〜Ｉ Ｘ １０”ａｔｏｍｓ
２ａｓ ）へＮ層１５を約１〜２μｍの深さ圧形成す
る。
送択的にエッチ除去し、この酸化膜の窓を通してＩＮ基
板１表面にＰＣ’Ｉ）ン）１２５にイオンを打込ノ・、
１２００ｔ：’ で拡散することによりＮ基板より夕や
高濃度（Ｉ Ｘ １０１２〜Ｉ Ｘ １０”ａｔｏｍｓ
２ａｓ ）へＮ層１５を約１〜２μｍの深さ圧形成す
る。
この後は第３図の（ｄ）〜げ）の各工程に従ってゲーＩ
−酸化膜９．ゲート１０．浅い２層２ａを形成し、さら
にＮ＋ソース領域１１を形成する。
−酸化膜９．ゲート１０．浅い２層２ａを形成し、さら
にＮ＋ソース領域１１を形成する。
上記プロセスにおいて、Ｎ基体表面へのＮ表面層形成の
ためのＰ （Ｑン）不純物打込み量を制御することで、
望ましい値のオン抵抗をもたせることができる。
ためのＰ （Ｑン）不純物打込み量を制御することで、
望ましい値のオン抵抗をもたせることができる。
本発明はＰチャネルＭＯ８ＦＥＴ１２４．同様に利用で
きる。
きる。
第１図はこれまでの縦形ＭＯ８ＦＥＴの一例を示す断面
図、第２図は本発明による縦形Ｍ ＯＳ ＦＥ Ｔの例
を示す要部断面図、第３図（ａ）〜（ｆ）は本発明によ
る縦形ＭＯ８ＦＥＴの製造プロセスの一例の要部を示す
工程断面図、第４図（ａ）（ｂ）は本発明による縦形Ｍ
Ｏ８ＦＥＴの一部プロセスの他の例の一部を示す工程断
面図である。 １・・・Ｎ型基体（エピタキシャル層）、２（２ａ。 ２ｂ）・・・Ｐ型領域、３・・・Ｎ＋型領領域ソース）
、４ ・酸化膜、５・・・ゲート、６・・Ｎ（エピタキ
シャル）表面層、７・・・Ｎ＋基板、８ａ 、８ｂ・・
酸化膜、９・・ゲート酸化膜、１０・・・多結晶Ｓｉゲ
ート、１１・Ｎ” ソース、１２・・・ＰＳＧ膜、１
３・・・Ａ４電極、１４・・・酸化膜、１５・・・Ｎ（
イオン打込み）表面層。 代理人 弁理士 薄 １）利 幸 第 Ｉ Ｎ 第 ２ 図 第 ３ 図 （ｔＬ）
図、第２図は本発明による縦形Ｍ ＯＳ ＦＥ Ｔの例
を示す要部断面図、第３図（ａ）〜（ｆ）は本発明によ
る縦形ＭＯ８ＦＥＴの製造プロセスの一例の要部を示す
工程断面図、第４図（ａ）（ｂ）は本発明による縦形Ｍ
Ｏ８ＦＥＴの一部プロセスの他の例の一部を示す工程断
面図である。 １・・・Ｎ型基体（エピタキシャル層）、２（２ａ。 ２ｂ）・・・Ｐ型領域、３・・・Ｎ＋型領領域ソース）
、４ ・酸化膜、５・・・ゲート、６・・Ｎ（エピタキ
シャル）表面層、７・・・Ｎ＋基板、８ａ 、８ｂ・・
酸化膜、９・・ゲート酸化膜、１０・・・多結晶Ｓｉゲ
ート、１１・Ｎ” ソース、１２・・・ＰＳＧ膜、１
３・・・Ａ４電極、１４・・・酸化膜、１５・・・Ｎ（
イオン打込み）表面層。 代理人 弁理士 薄 １）利 幸 第 Ｉ Ｎ 第 ２ 図 第 ３ 図 （ｔＬ）
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体をドレインとし、該半導体基
体表面の一部に第２導電型不純物領域を形成し、この第
２導電型領域表面の一部に第１導電型不純物領域を設け
てソースとし、ソース−ドレイン間の第２導電型表面領
斌をチャネル部として ・この上に絶縁膜を介してゲ
ート電極を設けた半導体装置において、上記ドレインと
なる第１導電型半導体基体の表面層は第１導電型半導体
基体と、第２導電型領域姥逆バイアス電圧がかかったと
きにピンチオフする程度に基体よ゛り低い比抵抗値を有
することを特徴とする半導体装置。 ２、上記半導体基体の堺比抵抗表面層は二重のエピタキ
シャル層より成る特許請求の範囲第１項に記載の半導体
装置。 ３、上記半導体基体の低比抵抗表面層は基体表面への不
純物イオン導入により形成されたものである特許請求の
範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167222A JPS5868979A (ja) | 1981-10-21 | 1981-10-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167222A JPS5868979A (ja) | 1981-10-21 | 1981-10-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5868979A true JPS5868979A (ja) | 1983-04-25 |
Family
ID=15845700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167222A Pending JPS5868979A (ja) | 1981-10-21 | 1981-10-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868979A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680604A (en) * | 1984-03-19 | 1987-07-14 | Kabushiki Kaisha Toshiba | Conductivity modulated MOS transistor device |
| JPH0338840A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
| US5124772A (en) * | 1989-09-11 | 1992-06-23 | Kabushiki Kaisha Toshiba | Insulated gate bipolar transistor with a shortened carrier lifetime region |
| EP0747968A1 (en) * | 1995-06-07 | 1996-12-11 | STMicroelectronics, Inc. | Structure and process for reducing the on-resistance of MOS-gated power devices |
| US6573534B1 (en) | 1995-09-06 | 2003-06-03 | Denso Corporation | Silicon carbide semiconductor device |
-
1981
- 1981-10-21 JP JP56167222A patent/JPS5868979A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4680604A (en) * | 1984-03-19 | 1987-07-14 | Kabushiki Kaisha Toshiba | Conductivity modulated MOS transistor device |
| USRE32784E (en) * | 1984-03-19 | 1988-11-15 | Kabushiki Kaisha Toshiba | Conductivity modulated MOS transistor device |
| JPH0338840A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | 縦型ｍｏｓ電界効果トランジスタの製造方法 |
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| EP0747968A1 (en) * | 1995-06-07 | 1996-12-11 | STMicroelectronics, Inc. | Structure and process for reducing the on-resistance of MOS-gated power devices |
| US5869371A (en) * | 1995-06-07 | 1999-02-09 | Stmicroelectronics, Inc. | Structure and process for reducing the on-resistance of mos-gated power devices |
| US6046473A (en) * | 1995-06-07 | 2000-04-04 | Stmicroelectronics, Inc. | Structure and process for reducing the on-resistance of MOS-gated power devices |
| US6573534B1 (en) | 1995-09-06 | 2003-06-03 | Denso Corporation | Silicon carbide semiconductor device |
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