JP2941984B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、絶縁膜上に形成された
ＭＯＳトランジスタを作成した半導体装置に関する。
ＭＯＳトランジスタを作成した半導体装置に関する。
【０００２】
【従来の技術】ＳＯＩに作成したＭＯＳトランジスタ。
【０００３】従来のＭＯＳ型トランジスタの１つとし
て、エンハンスメント型のＭＯＳトランジスタ（Ｔｒ）
が知られている。
て、エンハンスメント型のＭＯＳトランジスタ（Ｔｒ）
が知られている。
【０００４】
【発明が解決しようとしている課題】ＭＯＳトランジス
タのキャリアの移動度が、本来半導体個有のキャリアの
移動度より遅い。
タのキャリアの移動度が、本来半導体個有のキャリアの
移動度より遅い。
【０００５】本来の移動度より遅い原因には、不純物に
よるイオン散乱（クーロン散乱）、絶縁物と半導体界面
の境界の荒さによる散乱、表面に垂直電界を有するため
の分散散乱などがあげられる。そのためＳＯＩでは超薄
膜にすることにより、チャネルを空乏化することによ
り、分散散乱、不純物散乱を抑える試みはなされてい
る。しかし、境界荒さの影響をおさえられないだけでな
く、チャネル層を５００Å以下に安定に作成することが
技術的に困難を有す欠点を有している。
よるイオン散乱（クーロン散乱）、絶縁物と半導体界面
の境界の荒さによる散乱、表面に垂直電界を有するため
の分散散乱などがあげられる。そのためＳＯＩでは超薄
膜にすることにより、チャネルを空乏化することによ
り、分散散乱、不純物散乱を抑える試みはなされてい
る。しかし、境界荒さの影響をおさえられないだけでな
く、チャネル層を５００Å以下に安定に作成することが
技術的に困難を有す欠点を有している。
【０００６】
【課題を解決するための手段(及び作用)】本発明の半導
体装置は絶縁物基板上に形成された第１の導電型で高不
純物密度のソースとドレイン領域、該ソースとドレイン
領域の間にあるチャネル領域、該チャネル領域を覆って
いる絶縁層、該絶縁層上に設けられたゲート電極を有す
る半導体装置において、該チャネル領域が、該絶縁層側
に第１の導電型と反対導電型の低抵抗の第２の導電型の
第１チャネル領域と、該第１チャネル領域に接して設け
られた高抵抗の第１導電型の第２チャネル領域と、該絶
縁物基板側に該第２チャネル領域に接して設けられた第
２導電型の第３チャネル領域を有することを特徴とす
る。本発明によれば、ＳＯＩにおけるデバイスにおい
て、 １．クローン散乱を除去するためにキャリア伝導領域の
チャネルの不純物濃度を低下する。 ２．キャリア伝導領域の垂直電界強度を下げ、且つ、キ
ャリア伝導領域の幅を広げることにより、分散散乱を減
少させる。 ３．絶縁ゲート膜と半導体界面の付近にキャリアを存在
させず、界面粗さの影響をなくす。 ４．チャネル領域は厚くする異により、量産的に安定に
する。且つ、ＳＯＩデバイスの特性は保持できるように
する(低寄生容量)。
体装置は絶縁物基板上に形成された第１の導電型で高不
純物密度のソースとドレイン領域、該ソースとドレイン
領域の間にあるチャネル領域、該チャネル領域を覆って
いる絶縁層、該絶縁層上に設けられたゲート電極を有す
る半導体装置において、該チャネル領域が、該絶縁層側
に第１の導電型と反対導電型の低抵抗の第２の導電型の
第１チャネル領域と、該第１チャネル領域に接して設け
られた高抵抗の第１導電型の第２チャネル領域と、該絶
縁物基板側に該第２チャネル領域に接して設けられた第
２導電型の第３チャネル領域を有することを特徴とす
る。本発明によれば、ＳＯＩにおけるデバイスにおい
て、 １．クローン散乱を除去するためにキャリア伝導領域の
チャネルの不純物濃度を低下する。 ２．キャリア伝導領域の垂直電界強度を下げ、且つ、キ
ャリア伝導領域の幅を広げることにより、分散散乱を減
少させる。 ３．絶縁ゲート膜と半導体界面の付近にキャリアを存在
させず、界面粗さの影響をなくす。 ４．チャネル領域は厚くする異により、量産的に安定に
する。且つ、ＳＯＩデバイスの特性は保持できるように
する(低寄生容量)。
【０００７】
【実施例】図１は本発明の特徴を最も良く表わすＭＯＳ
型トランジスタの断面図を示している。
型トランジスタの断面図を示している。
【０００８】領域１は絶縁物基板であり、石英ガラスや
半導体基板上の絶縁層等である。
半導体基板上の絶縁層等である。
【０００９】領域２はチャネル領域の一部のＰ型領域で
あり、１０14〜１０18ｃｍ-3までよい。
あり、１０14〜１０18ｃｍ-3までよい。
【００１０】領域３はｎ-領域であり、１×１０17ｃｍ
-3より低い濃度にし、クーロン散乱によるキャリアの移
動度の低下を防止する。
-3より低い濃度にし、クーロン散乱によるキャリアの移
動度の低下を防止する。
【００１１】領域４は領域３より不純物濃度を高くする
ことにより表面付近に反転キャリアがとじ込められない
ようにする。濃度は１０15〜１０19ｃｍ-3の範囲であ
る。
ことにより表面付近に反転キャリアがとじ込められない
ようにする。濃度は１０15〜１０19ｃｍ-3の範囲であ
る。
【００１２】領域５はＭＯＳトランジスタのソースある
いはドレインとなる１０18〜１０21ｃｍ-3近傍のｎ+領
域とする。
いはドレインとなる１０18〜１０21ｃｍ-3近傍のｎ+領
域とする。
【００１３】領域６はＭＯＳ．Ｔｒのゲート絶縁膜であ
り、ＳｉＯ2，Ｓｉ3Ｎ4，ＴｉＯ2，ＴａＯ2その他及び
前記複合膜を用いる。
り、ＳｉＯ2，Ｓｉ3Ｎ4，ＴｉＯ2，ＴａＯ2その他及び
前記複合膜を用いる。
【００１４】領域７は、ゲート電極であり、Ｐ+ｏｒｎ+
ポリシコン、シリサイド、ポリサイド、高融点金属等を
用いる。
ポリシコン、シリサイド、ポリサイド、高融点金属等を
用いる。
【００１５】領域２００は配線、層間等を分離する絶縁
膜、領域１００はソース、ドレインの電極、配線等であ
り、ＡＬ，ＡＬ−Ｓｉ，銅，ポリＳｉ，シリサイド等の
材料を用いる。
膜、領域１００はソース、ドレインの電極、配線等であ
り、ＡＬ，ＡＬ−Ｓｉ，銅，ポリＳｉ，シリサイド等の
材料を用いる。
【００１６】図２は図１のＡ−Ａ′部の電位図を示す。
【００１７】図中で、２０がキャリアである電子を模式
的に表わしている。又、２２はゲート膜、２１は絶縁物
基板であり、本発明で重要であるのは（１）キャリア電
子がゲート膜２２と半導体の界面から離れて走行するこ
と、（２）キャリア２０の走行領域のゲート表面に対し
て電界がゆるやかであること、（３）キャリアの走行領
域の不純物密度が低いことである。
的に表わしている。又、２２はゲート膜、２１は絶縁物
基板であり、本発明で重要であるのは（１）キャリア電
子がゲート膜２２と半導体の界面から離れて走行するこ
と、（２）キャリア２０の走行領域のゲート表面に対し
て電界がゆるやかであること、（３）キャリアの走行領
域の不純物密度が低いことである。
【００１８】ＭＯＳトランジスタでは、ノーマリオフ型
にした方が使いやすいので、その場合は、領域３のｎ-
領域の厚み、濃度が重要となる。Ｐｎ接合のｎ型領域に
拡がる空乏層厚みは
にした方が使いやすいので、その場合は、領域３のｎ-
領域の厚み、濃度が重要となる。Ｐｎ接合のｎ型領域に
拡がる空乏層厚みは
【００１９】
【外１】 で表わされる。
【００２０】Ｖbi：拡散電位、ＮA，ＮD：Ｐ，ｎ型不純
物濃度、εS：半導体の誘電率、ｑ：電荷
物濃度、εS：半導体の誘電率、ｑ：電荷
【００２１】領域２と４の不純物濃度をＮA1，ＮA2とす
ると、一定の不純物濃度ＮAの領域３の厚みは、 ｘn（ＮD）≦ｘn1（ＮD，ＮA1）＋ｘn2（ＮD，ＮA2） （２） とする必要がある。但しこの式はφmsが零の場合で有、
φmsが有限のときは若干修正を受ける。
ると、一定の不純物濃度ＮAの領域３の厚みは、 ｘn（ＮD）≦ｘn1（ＮD，ＮA1）＋ｘn2（ＮD，ＮA2） （２） とする必要がある。但しこの式はφmsが零の場合で有、
φmsが有限のときは若干修正を受ける。
【００２２】表面のＰ+高濃度領域（４）はＳｉでは５
０〜１００Å以上にする。少なくとも走行キャリアの平
均自由行程以上の厚みにして、ゲート膜との界面で散乱
する確率を小さくする必要がある。不純物濃度は、領域
３より１桁程度以上にした方がよい。ゲート膜と半導体
の界面まで空乏化していても、中性になっていてもよ
い。図２では空乏化している。ゲート電極に電圧を印加
していった時、誘起キャリアが領域４に生成されてはな
らない。領域３に生成されなければならない。ｎ型領域
の場合は、禁制帯の中間よりフェルミレベルが上にあれ
ば、自由キャリアを生成しはじめるので、容易に領域３
に自由キャリアを生成できる。Ｐ型では、反対導電型の
電子を生成するためには、元々のフェルミレベルφFと
反対の−２φFまでもっていく必要がある。
０〜１００Å以上にする。少なくとも走行キャリアの平
均自由行程以上の厚みにして、ゲート膜との界面で散乱
する確率を小さくする必要がある。不純物濃度は、領域
３より１桁程度以上にした方がよい。ゲート膜と半導体
の界面まで空乏化していても、中性になっていてもよ
い。図２では空乏化している。ゲート電極に電圧を印加
していった時、誘起キャリアが領域４に生成されてはな
らない。領域３に生成されなければならない。ｎ型領域
の場合は、禁制帯の中間よりフェルミレベルが上にあれ
ば、自由キャリアを生成しはじめるので、容易に領域３
に自由キャリアを生成できる。Ｐ型では、反対導電型の
電子を生成するためには、元々のフェルミレベルφFと
反対の−２φFまでもっていく必要がある。
【００２３】図３は、Ｓｉに対して、横軸温度（°
Ｋ）、縦軸フェルミレベルの変化を示している。図中、
ｎ型、Ｐ型に対する不純物密度をパラメータとしてい
る。領域３のｎ型領域では、φF＝ＥF−Ｅiで表わされ
るフェルミレベルが、中間より上にあれば自由キャリア
はＭＯＳ・トランジスタのソースから供給される。φF
＝ＥF−Ｅiが０．３lＶ程度になると１０15ｃｍ-3程度
の自由キャリアが供給される。領域４のＰ+領域に自由
キャリアを生成するには例えばＰ+＝１０18ｃｍ-3とす
ると−２φFにするには、＋１．０lＶ程度にしないと自
由キャリアが生成できない。
Ｋ）、縦軸フェルミレベルの変化を示している。図中、
ｎ型、Ｐ型に対する不純物密度をパラメータとしてい
る。領域３のｎ型領域では、φF＝ＥF−Ｅiで表わされ
るフェルミレベルが、中間より上にあれば自由キャリア
はＭＯＳ・トランジスタのソースから供給される。φF
＝ＥF−Ｅiが０．３lＶ程度になると１０15ｃｍ-3程度
の自由キャリアが供給される。領域４のＰ+領域に自由
キャリアを生成するには例えばＰ+＝１０18ｃｍ-3とす
ると−２φFにするには、＋１．０lＶ程度にしないと自
由キャリアが生成できない。
【００２４】領域２のＰ領域は図２では、中性領域を有
している如く示してあるが、絶縁物基板の界面まで、空
乏層が達していてもかまわない。但し、そのときは、領
域２と１の界面の界面準位の影響もデバイスのしきい値
電圧に影響を与える。
している如く示してあるが、絶縁物基板の界面まで、空
乏層が達していてもかまわない。但し、そのときは、領
域２と１の界面の界面準位の影響もデバイスのしきい値
電圧に影響を与える。
【００２５】図４は、図１のＡ→Ａ′方向断面の不純物
分布の模式図である（実線４１は理想階段状分布、破線
４２は実際の不純物分布）。表面のＰ+、キャリア走行
のｎ-領域、Ｐ領域が、ｘ1、ｘ2の深で境界を有し、空
乏層厚みをｘdで示した。しきい値電圧は近似的に次の
ように示すことができる。まず表面の２領域の不純物の
積分値ＤIをとり、
分布の模式図である（実線４１は理想階段状分布、破線
４２は実際の不純物分布）。表面のＰ+、キャリア走行
のｎ-領域、Ｐ領域が、ｘ1、ｘ2の深で境界を有し、空
乏層厚みをｘdで示した。しきい値電圧は近似的に次の
ように示すことができる。まず表面の２領域の不純物の
積分値ＤIをとり、
【００２６】
【外２】
【００２７】（４）式によって、しきい値電圧の変化分
が近似的に求めることができる。但し、これは、空乏層
厚みｘdがｘ2より深く、かつ、Ｐ+の表面層が空乏化し
た場合である。最終的しきい値は Ｖth＝Ｖth（Ｎ3）＋ΔＶth （５） と表わすことができる。領域２のＰ濃度Ｎ3によって決
まるＶth（Ｎ3）をΔＶthだけシフトすることに近い。
が近似的に求めることができる。但し、これは、空乏層
厚みｘdがｘ2より深く、かつ、Ｐ+の表面層が空乏化し
た場合である。最終的しきい値は Ｖth＝Ｖth（Ｎ3）＋ΔＶth （５） と表わすことができる。領域２のＰ濃度Ｎ3によって決
まるＶth（Ｎ3）をΔＶthだけシフトすることに近い。
【００２８】ΔＶth＝０とすることは容易で、ＤI＝０
とするように、Ｎ1、Ｎ2、ｘ1、ｘ2を設定することでで
きる。そのときは基板の濃度によってＶthを決めること
ができる。又、電極に使用した材料によって、半導体と
のフェルミレベルの差φmsが異なるが、それに応じて、
しきい値制御も表面のＰ+の濃度厚みの制御によって、
式（４）を使って容易に行うことができる。
とするように、Ｎ1、Ｎ2、ｘ1、ｘ2を設定することでで
きる。そのときは基板の濃度によってＶthを決めること
ができる。又、電極に使用した材料によって、半導体と
のフェルミレベルの差φmsが異なるが、それに応じて、
しきい値制御も表面のＰ+の濃度厚みの制御によって、
式（４）を使って容易に行うことができる。
【００２９】但し、上記は空乏層厚みｘdが、領域２と
絶縁基板との界面まで到達していない場合であり、空乏
層が下の界面まで到達した場合は、領域２、３、４全体
の濃度、厚みによって決まる。
絶縁基板との界面まで到達していない場合であり、空乏
層が下の界面まで到達した場合は、領域２、３、４全体
の濃度、厚みによって決まる。
【００３０】図１の製造工程 （１）石英ガラス基板（１）上に凹部を設け、凹部にＳ
ｅｎｔａｘｙ法によりＰ型単結晶を作成後、選択研磨に
より凹内にＳｉ領域を埋め込む（領域２は作り込まれて
いる。）。 （２）イオン注入法により、リン、ヒ素等のｎ型不純物
を１×１０11〜１×１０14ｃｍ-2の範囲で半導体領域に
打ち込み熱処理することにより領域３を作成。 （３）熱酸化法により、ゲート酸化膜（領域６（５０〜
１０００Å））を作成後、イオン注入法でＢＦ+ 2イオン
を、１×１０11〜１×１０14ｃｍ-2で、５ＫlＶ〜１０
０ＫlＶ程度の加速電圧で、表面近傍にのみＰ+領域
（４）を作成する。 （４）ポリシリコンをＬＰＣＶＤ法で推積後、Ｂをイオ
ン注入あるいは熱拡散でＰ型不純物を導入後、レジスト
を用いてパターニングして、ゲート電極（７）を作成す
る。 （５）ゲート電極（７）をマスクにして、イオン注入法
により、リン、ヒ素等のｎ型不純物を１×１０15〜１×
１０16ｃｍ-2程度ドーズし、熱処理後、ソース、ドレイ
ンとなるｎ+領域（５）を作成する。 （６）層間絶縁膜となるシリコン酸化膜を推積後、コン
タクトの穴をパターニングであける。
ｅｎｔａｘｙ法によりＰ型単結晶を作成後、選択研磨に
より凹内にＳｉ領域を埋め込む（領域２は作り込まれて
いる。）。 （２）イオン注入法により、リン、ヒ素等のｎ型不純物
を１×１０11〜１×１０14ｃｍ-2の範囲で半導体領域に
打ち込み熱処理することにより領域３を作成。 （３）熱酸化法により、ゲート酸化膜（領域６（５０〜
１０００Å））を作成後、イオン注入法でＢＦ+ 2イオン
を、１×１０11〜１×１０14ｃｍ-2で、５ＫlＶ〜１０
０ＫlＶ程度の加速電圧で、表面近傍にのみＰ+領域
（４）を作成する。 （４）ポリシリコンをＬＰＣＶＤ法で推積後、Ｂをイオ
ン注入あるいは熱拡散でＰ型不純物を導入後、レジスト
を用いてパターニングして、ゲート電極（７）を作成す
る。 （５）ゲート電極（７）をマスクにして、イオン注入法
により、リン、ヒ素等のｎ型不純物を１×１０15〜１×
１０16ｃｍ-2程度ドーズし、熱処理後、ソース、ドレイ
ンとなるｎ+領域（５）を作成する。 （６）層間絶縁膜となるシリコン酸化膜を推積後、コン
タクトの穴をパターニングであける。
【００３１】電極となるＡｌ、Ａｌ−Ｓｉ等の金属をス
パッタ等の方法で推積し、パターニングにより、電極、
配線を形成する。
パッタ等の方法で推積し、パターニングにより、電極、
配線を形成する。
【００３２】（他の実施例）図５は他の実施例である。
【００３３】領域３が下の界面まで達している。
【００３４】領域４と３の接合付近にキャリアをとじ込
めることができるので、第１実施例と同様の動作とな
る。構造が簡単であるので、製造工程短くなる。ただ
し、ノーマリオフ型デバイスの場合、領域３の濃度、厚
みは、式（１）で決まるようにしなければならない。領
域４から延びる空乏層で、ゲート零バイアス時、下の界
面まで達している必要がある。
めることができるので、第１実施例と同様の動作とな
る。構造が簡単であるので、製造工程短くなる。ただ
し、ノーマリオフ型デバイスの場合、領域３の濃度、厚
みは、式（１）で決まるようにしなければならない。領
域４から延びる空乏層で、ゲート零バイアス時、下の界
面まで達している必要がある。
【００３５】図６は他の実施例である。
【００３６】絶縁基板中に第２のゲート電極５０と第２
のゲート膜４０を有したダブルゲート構造である。
のゲート膜４０を有したダブルゲート構造である。
【００３７】本発明は、ｎ型ＭＯＳトランジスタについ
て記述したが、Ｐ型ＭＯＳトランジスタに適用できるの
は当然である。その場合、本発明の実施例において、ｎ
型とＰ型すべていれかわる。
て記述したが、Ｐ型ＭＯＳトランジスタに適用できるの
は当然である。その場合、本発明の実施例において、ｎ
型とＰ型すべていれかわる。
【００３８】又、Ｓｉ材料について述べたが他の半導体
材料に適用できるのは当然であり、又、単結晶、多結
晶、アモルファスと結晶形態にもよらない。いずれにお
いても適用できる。
材料に適用できるのは当然であり、又、単結晶、多結
晶、アモルファスと結晶形態にもよらない。いずれにお
いても適用できる。
【００３９】
【発明の効果】本発明によれば、 １．界面散乱、分散散乱、クーロン散乱の低減により、
移動度が上昇するため、変換コンダクタンスｇmが大と
なる。応答速度大となり； ２．ドレイン側の電界緩和もおこり、ホットキャリアの
生成減少し、ＳＯＩ特有のキンフ効果、ドレイン耐圧の
低下の改善ができ； ３．チャネル層を厚くしても、移動度が大となるため、
量産的にも利点大である。
移動度が上昇するため、変換コンダクタンスｇmが大と
なる。応答速度大となり； ２．ドレイン側の電界緩和もおこり、ホットキャリアの
生成減少し、ＳＯＩ特有のキンフ効果、ドレイン耐圧の
低下の改善ができ； ３．チャネル層を厚くしても、移動度が大となるため、
量産的にも利点大である。
【図１】本発明の半導体装置の断面図。
【図２】図１のＡ−Ａ′部における電位図。
【図３】Ｓｉに対して温度（°Ｋ）とフェルミレベルの
変化を示す図。
変化を示す図。
【図４】図１のＡ→Ａ′方向断面の不純物分布の模式
図。
図。
【図５】本発明の他の半導体装置の断面図。
【図６】本発明の他の半導体装置の断面図。
Claims (3)
- 【請求項１】 絶縁物基板上に形成された第１の導電型
で高不純物密度のソースとドレイン領域、該ソースとド
レイン領域の間にあるチャネル領域、該チャネル領域を
覆っている絶縁層、該絶縁層上に設けられたゲート電極
を有する半導体装置において、該チャネル領域が、該絶
縁層側に第１の導電型と反対導電型の低抵抗の第２の導
電型の第１チャネル領域と、該第１チャネル領域に接し
て設けられた高抵抗の第１導電型の第２チャネル領域
と、該絶縁物基板側に該第２チャネル領域に接して設け
られた第２導電型の第３チャネル領域を有することを特
徴とする半導体装置。 - 【請求項２】 ゲート印加電圧が零のとき、前記第２の
チャネル領域が空乏化されている請求項１に記載の半導
体装置。 - 【請求項３】 該第１チャネル領域の厚みは走行キャリ
アの平均自由行程より厚くされている請求項１又は２に
記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242691A JP2941984B2 (ja) | 1991-03-18 | 1991-03-18 | 半導体装置 |
| US08/250,942 US6784492B1 (en) | 1991-03-18 | 1994-05-31 | Semiconductor device including a gate-insulated transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242691A JP2941984B2 (ja) | 1991-03-18 | 1991-03-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04287378A JPH04287378A (ja) | 1992-10-12 |
| JP2941984B2 true JP2941984B2 (ja) | 1999-08-30 |
Family
ID=12914453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242691A Expired - Fee Related JP2941984B2 (ja) | 1991-03-18 | 1991-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2941984B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5533070B2 (ja) * | 2010-03-16 | 2014-06-25 | カシオ計算機株式会社 | 薄膜トランジスタ、発光装置及び薄膜トランジスタの製造方法 |
-
1991
- 1991-03-18 JP JP5242691A patent/JP2941984B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04287378A (ja) | 1992-10-12 |
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